CN101192910A

CN101192910A - 一种时分双工数字滤波器

Info

Publication number: CN101192910A
Application number: CNA2006101403541A
Authority: CN
Inventors: 曹雪; 单惠平
Original assignee: Potevio Institute of Technology Co Ltd
Current assignee: Potevio Institute of Technology Co Ltd
Priority date: 2006-11-27
Filing date: 2006-11-27
Publication date: 2008-06-04

Abstract

本发明公开了一种时分双工数字滤波器，该时分双工数字滤波器包括：上下行选择模块、多路选择器、数字滤波模块和多路分配器。本发明时分双工数字滤波器利用时分双工通信系统的时分复用特点，即上行链路和下行链路不同时工作、且上行链路和下行链路之间的转换存在一定的保护间隔这一特点，使用相同的滤波器资源分时对上行数据和下行数据进行滤波处理，从而能够实现数字滤波器的时分复用，进而能够降低时分双工通信系统中滤波处理的成本与功耗。

Description

一种时分双工数字滤波器

技术领域

本发明涉及数字无线通信技术，特别涉及一种时分双工数字滤波器。

背景技术

在数字无线通信系统的基站中，数字中频处理模块是连接基带处理模块和射频前端的处理模块，现有数字无线通信系统的基站组成结构示意图如图1所示。

在图1所示基站中，数字中频处理模块由数字上变频单元(Digital UpConverter，DUC)、数字下变频单元(Digital Down Converter，DDC)、数模转换单元(DAC)和模数转换单元(ADC)组成。参见图1，数字中频处理模块的工作原理是：在下行链路中，DUC单元先对下行数据插值L倍、并使用数字滤波器对其进行滤波，然后使用数控振荡器和混频器完成对下行数据的上变频；在上行链路中，DDC单元首先使用数控振荡器和混频器完成对上行数据的下变频，然后使用数字滤波器对其进行滤波、并以倍数L进行抽取。

数字滤波器可以用于抑制码率变换所带来的频谱混叠，因此，它是数字中频处理中必不可少的组成部分。通常，数字滤波器在实现过程中需要使用乘法器和加法器进行乘累加运算，并需要占用大量存储器以存储数据和滤波器系数，此外，还需要一些逻辑资源进行相关的控制。

对于时分双工通信系统，下行数据发送和上行数据接收分时进行，因此DUC和DDC将不会同时操作。而由图1可见，在现有技术中，DUC单元和DDC单元独立实现，使用各自的数字滤波器，如此，造成了数字器件的重复浪费，并且增加了基站的实现复杂度，使得基站的建设成本较高。

此外，由于数字器件在静态时也存在功率消耗，因此，当DUC单元和DDC单元中的其中一个数字滤波器在工作时，另一个处于非工作态的数字滤波器也在消耗系统的功率，这对系统的功率消耗造成了一定的浪费。这里，功率消耗简称功耗。

发明内容

有鉴于此，本发明的主要目的在于提供一种时分双工数字滤波器，以在滤波处理过程中实现数字滤波器的时分复用，从而降低滤波的成本和功耗。

为达到上述目的，本发明的技术方案具体是这样实现的：

一种时分双工数字滤波器，该时分双工数字滤波器包括：上下行选择模块、多路选择器、数字滤波模块和多路分配器；

所述上下行选择模块，用于控制所述多路选择器选择向所述数字滤波模块提供的输入数据，并用于控制所述多路分配器分配来自于所述数字滤波模块的输出数据；

所述多路选择器，用于向所述数字滤波模块提供输入数据；

所述数字滤波模块，用于对所述输入数据进行滤波得到输出数据；

所述多路分配器，用于接收所述数字滤波模块的所述输出数据。

其中，所述上下行选择模块，可以用于根据当前时隙产生选择信号，并通过所述选择信号控制所述多路选择器和所述多路分配器；

所述多路选择器的输入分别为上行输入数据和下行输入数据，所述多路选择器可以用于根据来自于所述上下行选择模块的所述选择信号、向所述数字滤波模块提供所述上行输入数据或所述下行输入数据；

所述多路分配器，可以用于根据来自于所述上下行选择模块的所述选择信号将来自于所述数字滤波模块的输出数据分配为上行输出数据或下行输出数据。

其中，所述数字滤波模块可以包括存储器、乘法器和累加器；

所述存储器，可以用于存储上行数据处理和下行数据处理共享的滤波器系数，并将所述上行数据处理和下行数据处理共享的滤波器系数发送给所述乘法器；

所述乘法器，可以用于接收来自于所述存储器的滤波器系数，以及所述多路选择器向所述数字滤波模块提供的输入数据，并将所述滤波器系数与所述输入数据的乘积发送给所述累加器；

所述累加器，可以用于累加所述滤波器系数与所述输入数据的乘积，得到所述数字滤波模块的输出数据，并发送给所述多路分配器。

其中，所述数字滤波模块可以包括存储器、第二多路选择器、乘法器和累加器；

所述存储器，可以用于存储上行滤波器系数和下行滤波器系数，并将所述上行滤波器系数和所述下行滤波器系数发送给所述第二多路选择器；

所述第二多路选择器，可以用于根据来自于所述上下行选择模块的所述选择信号、向所述乘法器提供所述上行滤波器系数或所述下行滤波器系数；

所述乘法器，可以用于接收来自于所述第二多路选择器的滤波器系数，以及所述多路选择器向所述数字滤波模块提供的输入数据，并将所述滤波器系数与所述输入数据的乘积发送给所述累加器；

其中，在当前时隙为上行数据处理时隙时，根据所述上下行选择模块产生的进行上行数据处理的选择信号，所述多路选择器可以向所述数字滤波模块提供所述上行输入数据，所述多路分配器可以将来自于所述数字滤波模块的输出数据分配为上行输出数据；

在当前时隙为下行数据处理时隙时，根据所述上下行选择模块产生的进行下行数据处理的选择信号，所述多路选择器可以向所述数字滤波模块提供所述下行输入数据，所述多路分配器可以将来自于所述数字滤波模块的输出数据分配为下行输出数据。

其中，在当前时隙为上行数据处理时隙时，根据所述上下行选择模块产生的进行上行数据处理的选择信号，所述多路选择器可以向所述数字滤波模块中的所述乘法器提供所述上行输入数据，所述多路分配器可以将来自于所述数字滤波模块中的所述累加器的输出数据分配为上行输出数据；

在当前时隙为下行数据处理时隙时，根据所述上下行选择模块产生的进行下行数据处理的选择信号，所述多路选择器可以向所述数字滤波模块中的所述乘法器提供所述下行输入数据，所述多路分配器可以将来自于所述数字滤波模块中的所述累加器的输出数据分配为下行输出数据。

其中，在当前时隙为上行数据处理时隙时，根据所述上下行选择模块产生的进行上行数据处理的选择信号，所述多路选择器可以向所述数字滤波模块中的所述乘法器提供所述上行输入数据，所述多路分配器可以将来自于所述数字滤波模块中的所述累加器的输出数据分配为上行输出数据，所述第二多路选择器可以向所述乘法器提供所述上行滤波器系数；

在当前时隙为下行数据处理时隙时，所述上下行选择模块产生的进行下行数据处理的选择信号，所述多路选择器可以向所述数字滤波模块中的所述乘法器提供所述下行输入数据，所述多路分配器可以将来自于所述数字滤波模块中的所述累加器的输出数据分配为下行输出数据，所述第二多路选择器可以向所述乘法器提供所述下行滤波器系数。

由上述技术方案可见，本发明时分双工数字滤波器通过在现有数字滤波器的数据输入端口处加入多路选择器、在数据输出端口处加入多路分配器，并增加上下行选择模块对输入数据和输出数据进行控制，实现了数字滤波器中乘累加运算资源的时分复用，从而实现了数字滤波器的时分复用，降低了滤波的成本和功耗。

本发明在实现时分复用乘累加运算资源的基础上，进一步提供了时分复用存储器资源的技术方案：对于上行滤波器系数和下行滤波器系数相同的情况，可以只存储其中之一，并使上行数据处理和下行数据处理共享相同的滤波器系数；对于上行滤波器系数和下行滤波器系数不相同的情况，可以分别存储上行滤波器系数和下行滤波器系数，并在存储器与乘法器之间增加多路选择器，由上下行选择模块控制多路选择器选择相应的滤波器系数进行滤波处理，从而进一步实现了数字滤波器中存储器资源的时分复用，降低了滤波的成本和功耗。

由上述分析可见，本发明技术方案一方面对数字滤波器实现了时分复用，使得本发明实现滤波处理只需要耗费现有技术实现同样处理所需乘累加运算资源的一半，降低了滤波的成本；另一方面，虽然本发明在装置中增加了多路选择器和多路分配器，这将带来逻辑资源的增加，但是这个逻辑资源的消耗较之现有方案中闲置一套非工作态滤波器所耗费的逻辑资源要少，因此，采用本发明方案将减少逻辑资源的消耗。因此，采用本发明能够实现降低时分双工通信系统中滤波的成本和功耗的目的。

附图说明

图1为现有数字无线通信系统的基站组成结构示意图。

图2为本发明时分双工数字滤波器的示例性组成结构示意图。

图3为现有一级对称插值/抽取滤波的结构示意图。

图4为本发明实施例一中使用图2所示时分双工数字滤波器实现一级对称插值/抽取滤波的结构示意图。

图5为现有两级对称插值/抽取滤波级联的结构示意图。

图6为本发明实施例二中使用图2所示时分双工数字滤波器实现两级对称插值/抽取滤波级联的结构示意图。

图7为现有两级不完全对称插值/抽取滤波器级联的结构示意图。

图8为本发明实施例三中使用图2所示时分双工数字滤波器实现两级不完全对称插值/抽取滤波级联的结构示意图。

图9为本发明实施例四中时分双工数字滤波器的结构示意图。

图10为本发明实施例五中时分双工数字滤波器的结构示意图。

图11为现有插值滤波器的元件组成结构示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

本发明的主要思想是：利用时分双工通信系统的时分复用特点，即上行链路和下行链路不同时工作、且上行链路和下行链路之间的转换存在一定的保护间隔这一特点，使用相同的滤波器资源分时对上行数据和下行数据进行滤波处理，从而实现数字滤波器的时分复用，进而降低时分双工通信系统中滤波处理的成本与功耗。

图2为本发明时分双工数字滤波器的示例性组成结构示意图。参见图2，该时分双工数字滤波器包括上下行选择模块、多路选择器(MUX)、数字滤波模块和多路分配器(DEMUX)。

图2所示时分双工数字滤波器中，多路选择器，位于数字滤波模块的输入端口处，用于向数字滤波模块提供输入数据；

数字滤波模块，用于完成现有数字滤波器的滤波功能，对来自于多路选择器的输入数据进行滤波，并将经滤波处理之后的输出数据发送给多路分配器；

多路分配器，位于数字滤波模块的输出端口处，用于接收数字滤波模块的输出数据；

上下行选择模块，用于控制多路选择器选择向数字滤波模块提供的输入数据，并用于控制多路分配器分配来自于数字滤波模块的输出数据。

具体而言，上下行选择模块控制多路选择器和多路分配器的过程是：上下行选择模块根据当前时隙产生选择信号，并将所产生的选择信号发送给多路选择器和多路分配器；

多路选择器的输入分别为上行输入数据和下行输入数据，多路选择器根据来自于上下行选择模块的选择信号、向数字滤波模块提供上行输入数据或下行输入数据；

多路分配器，根据来自于上下行选择模块的选择信号将来自于数字滤波模块的输出数据分配为上行输出数据或下行输出数据。

图2所示时分双工数字滤波器中，通过上下行选择模块、多路选择器以及多路分配器对数字滤波模块的输入数据和输出数据进行控制，从而实现了在不同时隙分别进行上行数据处理和下行数据处理，实现了数字滤波器的时分复用，降低了滤波的成本和功耗。

通常，数字滤波器在实现过程中需要使用乘法器和累加器进行乘累加运算，并需要占用大量存储器以存储数据和滤波器系数，因此，数字滤波器的主要开销是乘累加运算资源和存储器资源。

在图2所示时分双工数字滤波器中，若将现有数字滤波器直接用作图中所示数字滤波模块，则可以实现数字滤波器中乘累加运算资源的时分复用，此外，还可以按照本发明后续将提供的技术方案对现有数字滤波器的内部结构进行改进，并将改进之后的数字滤波器作为图2所示数字滤波模块，以实现数字滤波器中存储器资源的时分复用。下面分别对这两部分资源的时分复用进行说明。

1、时分复用乘累加运算资源

在数字中频处理中，数字滤波器常用于下行插值处理之后，以及上行抽取处理之前，因此，下面的实施例中以在数字中频处理的插值/抽取滤波结构中使用本发明时分双工数字滤波器为例，说明如何使用本发明技术方案实现数字滤波器中乘累加运算资源的时分复用。

数字滤波器时分复用乘累加运算资源的前提是上行滤波器和下行滤波器具备相同的运算速率，而当数字滤波器用于数字中频处理时，插值率、抽取率、上行基带码速率和下行基带码速率与滤波器的运算速率有关，因此，下面通过三个具体实施例，以三种比较常见的应用场景为例，说明如何时分复用乘累加运算资源。

实施例一：

第一种典型应用是上行和下行基带码速率相同、数字中频处理中只使用一级插值/抽取、且插值率与抽取率相同。

通常，数字中频处理模块的设计非常灵活，在进行系统设计的阶段很容易保证插值/抽取率相同，这里，将插值和抽取的级数相同、且同一级的插值和抽取中所使用的插值率和抽取率相同称为对称。图3为现有一级对称插值/抽取滤波的结构示意图。参见图3，由于下行基带码速率和上行基带码速率均为1倍(1×)、下行插值模块301的插值率和上行抽取模块303的抽取率均为L倍，因此，下行数字滤波器302和上行数字滤波器304工作在相同的码速率下，此时，可以采用图4所示本发明技术方案、通过时分复用的方式对下行数字滤波器和上行数字滤波器进行复用。

图4为本发明实施例一中使用图2所示时分双工数字滤波器实现一级对称插值/抽取滤波的结构示意图。图4所示插值/抽取滤波结构中除包括如图2所示的上下行选择模块401、MUX 403、数字滤波模块404和DEMUX 405之外，还包括：1个插值模块301和1个抽取模块303；并且，与图2相同，包括2个输入，分别为上行输入数据和下行输入数据；2个输出，分别为上行输出数据和下行输出数据。这里，由于本发明是对上行数据和下行数据这两路数据进行处理，所以，较佳地，本发明方案中的多路选择器可以用2选1数据选择器，多路分配器可以用1分2数据分配器。

参见图4，图中所示上行输入数据和上行输出数据是进行上行数据处理时的输入数据和输出数据；所示下行输入数据和下行输出数据是进行下行数据处理时的输入数据和输出数据；

所示插值模块301和抽取模块303即为图3所示插值模块301和抽取模块303，根据对图3的说明，其插值率和抽取率均为L倍。

图4所示插值/抽取滤波结构中，上下行选择模块401用于根据当前时隙产生选择(SEL)信号，并通知MUX 403和DEMUX 405选通上行数据还是下行数据；具体而言，在当前时隙为上行数据处理时隙时，产生表示进行上行数据处理的选择信号；在当前时隙为下行数据处理时隙时，产生表示进行下行数据处理的选择信号；

上行输入数据直接输入MUX 403，下行输入数据经插值模块301进行插值处理之后，输入MUX 403；

MUX 403根据来自于上下行选择模块401的SEL信号，从其两路待选数据中选择一路，发送给数字滤波模块404；具体而言，当SEL信号指示当前时隙进行上行数据处理时，MUX 403将上行输入数据发送给数字滤波模块404，当SEL信号指示当前时隙进行下行数据处理时，MUX 403将经插值模块301进行插值处理之后的下行输入数据发送给数字滤波模块404；

数字滤波模块404可以使用图3所示数字滤波器302或数字滤波器304来实现，该数字滤波模块404用于对来自于MUX 403的数据进行滤波处理，并将处理之后的数据发送给DEMUX 405；

DEMUX 405根据来自于上下行选择模块401的SEL信号，将所接收到的数据直接作为下行输出数据输出，或者将所接收到的数据发送给抽取模块303进行抽取处理之后，作为上行输出数据输出；具体而言，当SEL信号指示当前时隙进行上行数据处理时，DEMUX 405将所接收到的数据作为下行输出数据直接输出，当SEL信号指示当前时隙进行下行数据处理时，DEMUX405将所接收到的数据发送给抽取模块303进行抽取处理之后，作为上行输出数据输出。

图4所示时分双工数字滤波器的工作过程是：

当SEL信号指示当前时隙进行上行数据处理时，上行输入数据和上行输出数据有效，MUX 403将上行输入数据发送给数字滤波模块404，数字滤波模块404对上行输入数据进行滤波处理，并将处理之后的数据发送给DEMUX 405，再由DEMUX 405将数据发送给抽取模块303进行L倍抽取处理，最后得到上行输出数据；

当SEL信号指示当前时隙进行下行数据处理时，下行输入数据和下行输出数据有效，MUX 403将经插值模块301进行L倍插值处理之后的下行输入数据发送给数字滤波模块404，由数字滤波模块404完成对下行输入数据的滤波处理，然后将处理之后的发送给DEMUX 405，最后由DEMUX 405将该数据作为下行输出数据直接输出。

如此，实现了本发明一级对称插值/抽取滤波结构的时分双工数字滤波器中乘累加运算资源的时分复用。

由上述技术方案可见，一方面，本发明技术方案对数字滤波器实现了时分复用，使得本发明实现滤波处理只需要耗费现有技术实现同样处理所需乘累加运算资源的一半，降低了滤波的成本；另一方面，虽然本发明在装置中增加了多路选择器和多路分配器，这将带来逻辑资源的增加，但是这个逻辑资源的消耗较之现有方案中闲置一套非工作态滤波器所耗费的逻辑资源要少，因此，采用本发明方案将减少逻辑资源的消耗。综上所述，采用本发明能够实现降低时分双工通信系统中滤波的成本和功耗的目的。

在上述实施例一中，对数字中频处理中只使用一级插值/抽取、且插值率与抽取率相同的情况进行了说明，在下面的实施例中将对使用多级插值/抽取的情况进行说明。

实施例二：

第二种典型应用是上行和下行基带码速率相同、数字中频处理系统中使用多级插值/抽取、且同一级插值/抽取的插值率与抽取率相同。

在实际应用中，由于数字中频处理的码速率较高，对接收数据直接进行滤波所需的滤波器阶数较大，因此，通常会使用多级插值/抽取滤波来实现插值/抽取滤波处理。下面以两级级联为例进行说明。

图5为现有两级对称插值/抽取滤波级联的结构示意图。参见图5，上行基带码速率和下行基带码速率均为1倍(1×)，两级级联插值/抽取中，第一级插值模块501的插值率和抽取模块502的抽取率均为M倍，第二级插值模块505的插值率和抽取模块506的抽取率均为N倍，因此，下行数字滤波器503和上行数字滤波器504工作在相同的码速率下、下行数字滤波器507和上行数字滤波器508工作在相同的码速率下，此时，可以采用图6所示本发明技术方案、通过时分复用的方式对下行数字滤波器和上行数字滤波器进行复用。

图6为本发明实施例二中使用图2所示时分双工数字滤波器实现两级对称插值/抽取滤波级联的结构示意图。图6所示插值/抽取滤波结构中包括：1个上下行选择模块401、2个插值模块、2个MUX、2个数字滤波模块、2个DE MUX和2个抽取模块；

2个输入，分别为上行输入数据和下行输入数据；2个输出，分别为上行输出数据和下行输出数据；

所示插值模块501和抽取模块502即为图5所示插值模块501和抽取模块502，根据对图5的说明，其插值率和抽取率均为M倍；插值模块505和抽取模块506即为图5所示插值模块505和抽取模块506，其插值率和抽取率均为N倍。

图6所示时分双工数字滤波器是图4所示时分双工数字滤波器的两级级联结构。由于上行数据处理和下行数据处理的级联次序恰恰相反，参见图5，在下行数据处理中，先对下行输入数据插值M倍、滤波，然后再插值N倍、滤波，得到下行输出数据；而在上行数据处理中，先对上行输入数据滤波、抽取N倍，然后再滤波、抽取M倍，得到上行输出数据；而图6所示本发明方案中实现了上行滤波器和下行滤波器的时分复用，因此，在描述图6所示插值/抽取滤波级联结构的级联关系时，可以确定上行数据处理或下行数据处理中的一种作为参考级联方向。本实施例中，以上行数据处理的级联方向为参考级联方向为例进行描述。

图6所示数字滤波器的第一级级联为：将上下行选择模块401、插值模块505、MUX 608、数字滤波模块609、DEMUX 610和抽取模块506按照图4所示的连接关系进行连接；

第二级级联为：将上下行选择模块401、插值模块501、MUX 603、数字滤波模块604、DEMUX 605和抽取模块502按照图4所示的连接关系进行连接；

第一级级联和第二级级联之间的连接关系为：将上行输入数据作为第一级级联中MUX 608的一路输入，将第二级级联中DEMUX 605直接输出的数据作为第一级级联中插值模块505的输入；将第一级级联中抽取模块506的输出作为第二级级联中MUX 603的一路输入，将下行输入数据作为第二级级联中插值模块501的输入；将第二级级联中抽取模块502的输出作为上行输出数据，将第一级级联中DEMUX 610直接输出的数据作为下行输出数据。

参见图6，所示数字滤波模块604可以使用图5所示数字滤波器503或数字滤波器504来实现；数字滤波模块609可以使用图5所示数字滤波器507或数字滤波器508来实现。

图6中，各MUX和各DEMUX根据来自于上下行选择模块401的SEL信号，在不同时隙选择不同的输入数据和输出数据的原理与实施例一中图4所示数字滤波器相同，在此不再赘述。图6所示时分双工数字滤波器的工作过程是：

当SEL信号指示当前时隙进行上行数据处理时，上行输入数据和上行输出数据有效，上行输入数据由MUX 608进入第一级级联，完成滤波、N倍抽取处理之后，由抽取模块506发送给第二级级联中的MUX 603，并在第二级级联中完成滤波、M倍抽取处理，最后，由抽取模块502将抽取处理所得到的数据作为上行输出数据输出；

当SEL信号指示当前时隙进行下行数据处理时，下行输入数据和下行输出数据有效，下行输入数据由插值模块501进入第二级级联，完成M倍插值、滤波之后，由DEMUX 605发送给第一级级联中的插值模块505，并在第一级级联中完成N倍插值、滤波处理，最后，由DEMUX 610将所得到的数据作为下行输出数据输出。

如此，实现了本发明两级对称结构的时分双工数字滤波器中乘累加运算资源的时分复用。对于多级对称结构的时分双工数字滤波器，可以参照上述实施例一和实施例二的方式构造。

例如，当本发明时分双工数字滤波器用于N级对称插值/抽取滤波级联结构中时，N级对称插值/抽取滤波级联结构中的每一级分别包括：1个插值模块、1个抽取模块和1个图2所示本发明时分双工数字滤波器；

若以上行数据处理的级联方向为参考级联方向，则N级对称插值/抽取滤波级联结构为：前一级的上行输出数据发送给后一级、作为后一级的上行输入数据，后一级的下行输出数据发送给前一级，作为前一级的上行输出数据，该级联结构的上行输入数据发送给第一级，作为第一级的上行输入数据，该级联结构的下行输入数据发送给第N级，作为第N级的下行输入数据，以第一级的下行输出数据作为该级联结构的下行输出数据，以第N级的上行输出数据作为该级联结构的上行输出数据；

每一级插值/抽取滤波结构中的插值模块用于在本级下行输入数据输入多路选择器之前，对本级下行输入数据进行插值处理；每一级插值/抽取滤波结构中的抽取模块用于在多路分配器输出本级上行输出数据之前，对本级上行输出数据进行抽取处理。

本发明技术方案除可以应用在如实施例一和实施例二的对称结构中之外，也适用于不完全对称结构，下面的实施例三将对这种情况进行说明。

实施例三：

第三种典型应用是上行和下行基带码速率不相同、插值率与抽取率相同。

在实际应用中，有些通信系统的上行基带码速率和下行基带码速率不相同。例如，下行基带码速率为1倍码速率(1×)，而上行基带码速率为2倍码速率(2×)，这种情况下，其插值/抽取滤波将采用如图7所示的不完全对称插值/抽取滤波结构来实现。

图7为现有两级不完全对称插值/抽取滤波器级联的结构示意图。参见图7，由于上行基带码速率为2倍码速率，而下行基带码速率为1倍码速率，因此，对于下行输入数据，首先由插值模块701插值2倍，经第一级滤波之后再由插值模块704插值L倍，然后进行第二级滤波，得到下行输出数据；对于上行输入数据，首先进行第一级滤波，然后由抽取模块705抽取L倍，再进行第二级滤波，得到上行输出数据。由此可见，对于上行数据，在经过最后一级滤波之后不进行抽取，直接将所得到的数据作为上行输出数据输出。由此可见，下行数字滤波器702和上行数字滤波器703工作在相同的码速率下、下行数字滤波器706和上行数字滤波器707工作在相同的码速率下，此时，图7所示不完全对称级联结构可以采用图8所示本发明技术方案、通过时分复用的方式对下行数字滤波器和上行数字滤波器进行复用。

图8为本发明实施例三中使用图2所示时分双工数字滤波器实现两级不完全对称插值/抽取滤波级联的结构示意图。图8所示不完全对称插值/抽取滤波的级联结构中包括：1个上下行选择模块401、2个插值模块、2个MUX、2个数字滤波模块、2个DE MUX和1个抽取模块；

所示插值模块704和抽取模块705即为图7所示插值模块704和抽取模块705，根据对图7的说明，其插值率和抽取率均为L倍；插值模块701即为图7所示插值模块701，其插值率为2倍。

图8所示时分双工数字滤波器按照图4所示时分双工数字滤波器采用两级级联得到。与实施例二中关于图6的描述类似，本实施例中，也以上行数据处理的级联方向为参考级联方向为例进行描述。

图8所示数字滤波器的第一级级联为：将上下行选择模块401、插值模块704、MUX 807、数字滤波模块808、DEMUX 809和抽取模块705按照图4所示的连接关系进行连接；

第二级级联为：将上下行选择模块401、插值模块701、MUX 803、数字滤波模块804和DEMUX 805按照图4所示的连接关系进行连接，其中，图8所示第二级级联与图4的区别在于：前者比后者少一个抽取模块；

第一级级联和第二级级联之间的连接关系为：将上行输入数据作为第一级级联中MUX 807的一路输入，将第二级级联中DEMUX 805直接输出的数据作为第一级级联中插值模块704的输入；将第一级级联中抽取模块705的输出作为第二级级联中MUX 803的一路输入，将下行输入数据作为第二级级联中插值模块701的输入；将第二级级联中DEMUX 809的输出作为上行输出数据，将第一级级联中DEMUX 809直接输出的数据作为下行输出数据。

参见图8，所示数字滤波模块804可以使用图7所示数字滤波器702或数字滤波器703来实现；数字滤波模块808可以使用图7所示数字滤波器706或数字滤波器707来实现。

图8所示数字滤波器中，各MUX和各DEMUX根据来自于上下行选择模块401的SEL信号，在不同时隙选择不同的输入数据和输出数据的原理与实施例一中图4所示数字滤波器相同，在此不再赘述。图8所示时分双工数字滤波器的工作过程是：

当SEL信号指示当前时隙使用进行上行数据处理时，上行输入数据和上行输出数据有效，上行输入数据由MUX 807进入第一级级联，完成滤波、L倍抽取处理之后，由抽取模块705发送给第二级级联中的MUX 803，并在第二级级联中完成第二级滤波处理，最后，由DEMUX 805将上行输出数据输出；

当SEL信号指示当前时隙进行下行数据处理时，下行输入数据和下行输出数据有效，下行输入数据由插值模块701进入第二级级联，完成2倍插值、滤波之后，由DEMUX 805发送给第一级级联中的插值模块704，并在第一级级联中完成L倍插值、滤波处理，最后，由DEMUX 809将下行输出数据输出。

如此，实现了本发明两级不完全对称结构的时分双工数字滤波器中乘累加运算资源的时分复用。

由上述三个实施例可见，在对系统上行插值率和上行抽取率进行控制，保证上下行数字滤波器工作在相同的码率下的情况下，可以通过增加简单的逻辑器件，在上下行时隙分别对上下行数据进行选通，从而实现数字滤波器中乘累加运算资源的时分复用。

本发明在对乘累加运算资源实现时分复用的同时，还提供了相应的方案对现有数字滤波器的内部结构进行改进，以实现对数字滤波器中存储器资源的时分复用。下面的实施例中将对如何实现数字滤波器中存储器资源的时分复用进行说明。

2、时分复用滤波器系数

由于数字滤波器中的存储器主要用于存储数据和滤波器系数，因此，如果能够实现时分复用滤波器系数，即实现了时分复用数字滤波器的存储器。

仍以数字中频处理为例，在数字中频处理中，上行数据处理和下行数据处理的指标可能相同，也可能不同，因此，上行数字滤波器和下行数字滤波器的类型可能相同，也可能相同。下面通过两个实施例对滤波器系数的时分复用进行说明。

实施例四：

本实施例中，假设上行数字滤波器和下行数字滤波器的类型相同，则根据现有技术，可以将数字滤波器按照上下行处理中较严格的指标进行设计，使得上下行处理使用完全相同的滤波器系数。此时，可以采用图9所示本发明技术方案、通过时分复用的方式对下行数字滤波器和上行数字滤波器进行复用。

图9为本发明实施例四中时分双工数字滤波器的结构示意图。图9所示时分双工数字滤波器中包括：上下行选择模块401、存储器902、MUX 903、乘法器904、累加器905和DEMUX 906。

参见图9，所示上行输入数据和上行输出数据是进行上行数据处理时的输入数据和输出数据；所示下行输入数据和下行输出数据是进行下行数据处理时的输入数据和输出数据；

所示存储器902、乘法器904和累加器905是上行数据处理和下行数据处理时分复用的资源，它们共同完成图2所示数字滤波模块的功能。

图9所示滤波器中，存储器902中存储有上行数据处理和下行数据处理时分复用的滤波器系数，由于本实施例中上行数据处理和下行数据处理的滤波器系数相同，因此，所存储的滤波器系数可以在上行数据处理和下行数据处理实现共享；

上行输入数据和下行输入数据是MUX 903的两路待选数据，DEMUX906的两路输出分别为上行输出数据和下行输出数据；

从上下行选择模块401输出的SEL信号为选择信号，用于根据当前时隙通知MUX 903和DEMUX 906选通上行数据还是下行数据；与实施例一至三相同，在当前时隙为上行数据处理时隙时，产生表示进行上行数据处理的选择信号；在当前时隙为下行数据处理时隙时，产生表示进行下行数据处理的选择信号；

乘法器904对来自于存储器902的存储器系数和来自于MUX 903的数据进行乘法运算，并将运算结果发送给累加器905进行累加运算；

累加器905将乘累加结果发送给DEMUX 906。

图9所示时分双工数字滤波器的工作过程是：

当SEL信号指示当前时隙进行上行数据处理时，上行输入数据和上行输出数据有效，MUX 903将上行输入数据发送给乘法器904，乘法器904使用存储器902提供的滤波器系数对上行输入数据进行乘法运算，并将乘法运算结果发送给累加器905进行累加，然后，累加器905将乘累加结果发送给DEMUX 906，最后，由DEMUX 906将运算结果作为上行输出数据输出；

当SEL信号指示当前时隙进行下行数据处理时，下行输入数据和下行输出数据有效，MUX 903将下行输入数据发送给乘法器904，乘法器904使用存储器902提供的滤波器系数对下行输入数据进行乘法运算，并将乘法运算结果发送给累加器905进行累加，然后，累加器905将乘累加结果发送给DEMUX 906，最后，由DEMUX 906将运算结果作为下行输出数据输出。

如此，实现了本发明时分双工数字滤波器中乘累加运算资源和滤波器系数存储资源的时分复用。

由上述实施例可见，本发明根据不同的时隙，使用上下行选择模块、多路选择器以及多路分配器对数字滤波器的输入数据和输出数据进行选择，实现了乘累加运算资源的时分复用，并且通过将上行数据处理和下行数据处理共享的滤波器系数存储在相同的存储资源中，进一步实现了滤波器系数存储资源的时分复用，从而降低了滤波的成本和功耗。

实施例五：

当上下行滤波器类型不相同时，将无法在滤波过程中实现滤波器系数的共享，这时，可以采用图10所示本发明技术方案、通过时分复用的方式对下行数字滤波器和上行数字滤波器进行复用。

图10为本发明实施例五中时分双工数字滤波器的结构示意图。图10所示时分双工数字滤波器中包括：上下行选择模块401、存储器1002、2个MUX、乘法器1005、累加器1006和DEMUX 1007。

参见图10，所示上行输入数据和上行输出数据是进行上行数据处理时的输入数据和输出数据；所示下行输入数据和下行输出数据是进行下行数据处理时的输入数据和输出数据；

所示乘法器1005和累加器1006是上行数据处理和下行数据处理时分复用的资源；

所示存储器1002中的上行滤波器系数和下行滤波器系数分别是上行数据处理和下行数据处理的滤波器系数；

存储器1002、MUX 1003、乘法器1005和累加器1006共同完成图2所示数字滤波模块的功能。

图10所示时分双工数字滤波器在图9所示时分双工数字滤波器的基础上，在存储滤波器系数的存储器与乘法器之间增加了一个MUX，如图MUX1003所示。MUX 1003用于根据来自于上下行选择模块401的SEL信号，从上行滤波器系数和下行滤波器系数中选择正确的一路输出给乘法器1005。

图10所示时分双工数字滤波器的工作过程是：

当SEL信号指示当前时隙进行上行数据处理时，上行输入数据、上行输出数据以及上行滤波器系数有效，MUX 1003将存储器1002中的上行滤波器系数发送给乘法器1005、MUX 1004将上行输入数据发送给乘法器1005，乘法器1005将上行滤波器系数与上行输入数据相乘，并将乘法运算结果发送给累加器1006进行累加，然后，累加器1006将乘累加结果发送给DEMUX 1007，最后，由DEMUX 1007将运算结果作为上行输出数据输出；

当SEL信号指示当前时隙进行下行数据处理时，下行输入数据、下行输出数据以及下行滤波器系数有效，MUX 1003将存储器1002中的下行滤波器系数发送给乘法器1005、MUX 1004将下行输入数据发送给乘法器1005，乘法器1005将下行滤波器系数与下行输入数据相乘，并将乘法运算结果发送给累加器1006进行累加，然后，累加器1006将乘累加结果发送给DEMUX 1007，最后，由DEMUX 1007将运算结果作为下行输出数据输出。

如此，实现了本发明时分双工数字滤波器中乘累加运算资源的时分复用。

本实施例中，由于上下行滤波器系数不同，因此，将本实施例中时分复用的滤波器设计为上下行分别使用独立的系数，并且相互独立的两组系数之间分别占用独立的存储器资源，如此，可以通过在上下行时隙分别选择对应的滤波器系数进行运算，从而实现数字滤波器中乘累加运算资源的时分复用。

下面以一个典型的数字中频处理过程为例，从资源占用的角度，即系统成本和功耗的角度，对比现有技术说明使用本发明时分双工滤波器实现数字中频处理中的滤波处理的优点。

在下面的描述中，以上下行数据处理完全对称、且滤波器系数相同为例进行说明，并假设滤波器的构造器件使用Xilinx公司Virtex-II系列现场可编程门阵列(FPGA)实现。对于使用其他FPGA/数字信号处理器(DSP)或专用专用集成电路(ASIC)芯片的情况，或者使用其他乘累加运算资源实现滤波器的情况，请参照本发明主要思想实施，在此不再赘述。

滤波器的实现主要是将滤波器系数与输入数据进行乘加运算。这里以插值滤波器为例说明滤波器的资源占用情况，抽取滤波器与此类似。假设本例中的数字中频处理中只使用一级插值，插值率为8倍，滤波器长度为128阶，基带输出I路和Q路数据为16位，且周期为Ts。在使用多相滤波器结构的情况下，系统需要在一个Ts周期内进行128次乘法运算，以完成插值和滤波。假设系统时钟较高，是基带输出数据速率的128倍，则在滤波器中使用1个乘法器就可以在一个Ts周期内完成128次乘法运算。

图11为现有插值滤波器的元件组成结构示意图。参见图11，该插值滤波器中包含1个存储器、1个乘法器和1个累加器。其中，滤波器系数与输入数据存储在存储器中，存储器中的滤波器系数与输入数据通过乘法器进行乘法运算，然后通过累加器累加各个乘法运算的结果，最后将累加器中的数据输出作为该插值滤波器的输出数据。

由于通常在数字中频处理部分需要处理I路和Q路两路数据，因此，数字中频处理的插值滤波器需要两个滤波器来实现复数滤波。经过试验，图11所示插值滤波器的资源占用情况如表1所示：

乘法器	存储器	累加器	其他
乘法器	存储器	累加器	其他	2	2	2	～100S Slices

表1

表1中，～表示约等于；Slice是Xilinx Virtex-II系列FPGA的基本构成单元，由查找表、触发器等组成，用作逻辑资源的度量单位。由表1可见，实现一个如图11所示的I/Q两路插值滤波器需要使用2个乘法器、2个存储器、2个累加器以及约100 Slice的逻辑资源。

对于现有技术方案，上行滤波器和下行滤波器的结构类似，因此，实现上行数据处理和下行数据处理需要两套滤波器资源，其资源占用情况是表1所示资源的两倍。

对于本发明技术方案，由于实现了上行滤波器和下行滤波器的时分复用，即只需使用一套滤波器资源，并在不同时隙时分复用该滤波器进行上行数据处理和下行数据处理，因此，在构造应用于本发明时分双工数字滤波器时，只需在滤波器的数据输入部分和数据输出部分加入选择器，并根据不同时隙对输入数据和输出数据进行选择，即可在不同时隙完成上行滤波和下行滤波的功能。

虽然本发明在数字中频处理装置中增加了多路选择器和多路分配器，这将带来逻辑资源的增加，但是这个逻辑资源的消耗较之现有方案中闲置一套非工作态滤波器所耗费的逻辑资源要少，因此，从总体上来讲，采用本发明方案将减少逻辑资源的消耗。

经过试验，得到如表2所示的两种方案的资源占用情况比较表：

	乘法器	存储器	累加器	其他
	乘法器	存储器	累加器	其他	现有方案	4	4	4	～200 S1ices
本发明方案	2	2	2	～120S Slices	现有方案	4	4	4	～200 S1ices

表2

由表2可见，本发明实现数字中频中滤波处理的技术方案所占用的资源仅为现有技术方案的一半，除此之外，其它模块所占用的逻辑资源也有所减少。

由上述现有技术方案和本发明技术方案的分析可见，一方面，本发明技术方案中，对滤波器实现了时分复用，从而节约了一半的乘法器、存储器、加法器和累加器，降低了系统的成本；另一方面，虽然本发明在装置中增加的多路选择器和多路分配器将带来逻辑资源的增加，但是这个逻辑资源的消耗较之现有方案中闲置一套非工作态滤波器所耗费的逻辑资源要少，因此，采用本发明方案将减少逻辑资源的消耗。如此，即实现了本发明降低时分双工通信系统中滤波的成本和功耗的目的。

由上述分析可见，本发明技术方案在数字中频处理过程中实现了数字器件的时分复用，节约了系统所占用的资源，使系统构造简洁化，从而降低了时分双工通信系统中基站的成本和功耗。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种时分双工数字滤波器，其特征在于，该时分双工数字滤波器包括：上下行选择模块、多路选择器、数字滤波模块和多路分配器；

所述多路选择器，用于向所述数字滤波模块提供输入数据；

2.根据权利要求1所述的时分双工数字滤波器，其特征在于，

所述上下行选择模块，用于根据当前时隙产生选择信号，并通过所述选择信号控制所述多路选择器和所述多路分配器；

所述多路选择器的输入分别为上行输入数据和下行输入数据，所述多路选择器用于根据来自于所述上下行选择模块的所述选择信号、向所述数字滤波模块提供所述上行输入数据或所述下行输入数据；

所述多路分配器，用于根据来自于所述上下行选择模块的所述选择信号将来自于所述数字滤波模块的输出数据分配为上行输出数据或下行输出数据。

3.根据权利要求2所述的时分双工数字滤波器，其特征在于，所述数字滤波模块包括存储器、乘法器和累加器；

所述存储器，用于存储上行数据处理和下行数据处理共享的滤波器系数，并将所述上行数据处理和下行数据处理共享的滤波器系数发送给所述乘法器；

所述乘法器，用于接收来自于所述存储器的滤波器系数，以及所述多路选择器向所述数字滤波模块提供的输入数据，并将所述滤波器系数与所述输入数据的乘积发送给所述累加器；

所述累加器，用于累加所述滤波器系数与所述输入数据的乘积，得到所述数字滤波模块的输出数据，并发送给所述多路分配器。

4.根据权利要求2所述的时分双工数字滤波器，其特征在于，所述数字滤波模块包括存储器、第二多路选择器、乘法器和累加器；

所述存储器，用于存储上行滤波器系数和下行滤波器系数，并将所述上行滤波器系数和所述下行滤波器系数发送给所述第二多路选择器；

所述第二多路选择器，用于根据来自于所述上下行选择模块的所述选择信号、向所述乘法器提供所述上行滤波器系数或所述下行滤波器系数；

所述乘法器，用于接收来自于所述第二多路选择器的滤波器系数，以及所述多路选择器向所述数字滤波模块提供的输入数据，并将所述滤波器系数与所述输入数据的乘积发送给所述累加器；

5.根据权利要求2所述的时分双工数字滤波器，其特征在于，

在当前时隙为上行数据处理时隙时，根据所述上下行选择模块产生的进行上行数据处理的选择信号，所述多路选择器向所述数字滤波模块提供所述上行输入数据，所述多路分配器将来自于所述数字滤波模块的输出数据分配为上行输出数据；

在当前时隙为下行数据处理时隙时，根据所述上下行选择模块产生的进行下行数据处理的选择信号，所述多路选择器向所述数字滤波模块提供所述下行输入数据，所述多路分配器将来自于所述数字滤波模块的输出数据分配为下行输出数据。

6.根据权利要求3所述的时分双工数字滤波器，其特征在于，

在当前时隙为上行数据处理时隙时，根据所述上下行选择模块产生的进行上行数据处理的选择信号，所述多路选择器向所述数字滤波模块中的所述乘法器提供所述上行输入数据，所述多路分配器将来自于所述数字滤波模块中的所述累加器的输出数据分配为上行输出数据；

在当前时隙为下行数据处理时隙时，根据所述上下行选择模块产生的进行下行数据处理的选择信号，所述多路选择器向所述数字滤波模块中的所述乘法器提供所述下行输入数据，所述多路分配器将来自于所述数字滤波模块中的所述累加器的输出数据分配为下行输出数据。

7.根据权利要求4所述的时分双工数字滤波器，其特征在于，

在当前时隙为上行数据处理时隙时，根据所述上下行选择模块产生的进行上行数据处理的选择信号，所述多路选择器向所述数字滤波模块中的所述乘法器提供所述上行输入数据，所述多路分配器将来自于所述数字滤波模块中的所述累加器的输出数据分配为上行输出数据，所述第二多路选择器向所述乘法器提供所述上行滤波器系数；

在当前时隙为下行数据处理时隙时，所述上下行选择模块产生的进行下行数据处理的选择信号，所述多路选择器向所述数字滤波模块中的所述乘法器提供所述下行输入数据，所述多路分配器将来自于所述数字滤波模块中的所述累加器的输出数据分配为下行输出数据，所述第二多路选择器向所述乘法器提供所述下行滤波器系数。