CN102694528B - 异步采样率转换器中抽取率的自适应控制方法和装置 - Google Patents

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Abstract

本公开涉及异步采样率转换器中抽取率的自适应控制方法和装置。一种异步采样率转换器通过自适应地控制抽取率而避免输入采样率通频带内的信号折返到输出样本的通频带内。ASRC包括自适应抽取率控制器，根据输入采样率与输出采样率的比值选择性地控制抽取滤波器。通过自适应地控制ASRC内的抽取率可以节约大量的面积和电力。

Description

异步采样率转换器中抽取率的自适应控制方法和装置
技术领域
本发明涉及用于音频应用的异步采样率转换器。本发明进一步涉及具有可变采样率的异步采样率转换器中的自适应抽取滤波器(adaptive decimative filter)。本发明进一步涉及一种用于自适应控制异步采样率转换器中抽取滤波器的下采样率的方法。
背景技术
便携式音频市场的扩张造成了这些便携式音频设备复杂性的增加。在为用户提供新功能的注入方面，这些便携式设备除了简单地允许用户在移动时收听记录的音频以外还能够提供更多的好处。由于大多数音频源是以明显不同的采样率工作，因此便携式音频设备和各种部件之间的兼容性可能经常都难以满足。
数字异步采样率转换器(“ASRC”)被制造用于调整音频设备的不同采样率之间的差异。图1示出了数字ASRC的标准设计方案。在工作期间，ASRC 10以初始采样率Fsin接收输入信号Din。ASRC10用内插器20以内插率U来内插Din，得到高采样率U＊Fsin的输入信号。内插器20将内插信号输出至低通滤波器30。低通滤波器30被用于去除通过内插输入信号生成的任何现有图象。低通滤波器30将滤波信号输出至抽取滤波器40。抽取滤波器主要被用于降低指定输入的采样率，并且抽取滤波器40能够以确定的下采样率D来下采样滤波信号，根据公式(i)得到输入信号的采样率为Fsout的输出：
Fsout＝(U/D)＊Fsin    (i)
对于现有的数字ASRC来说可能出现的问题之一是输出采样率可能会小于输入采样率，也就是Fsout＜Fsin。出现该问题可能有多种原因，包括如果下采样率大于内插率，那么由公式(i)可知就会出现该问题。在可能会出现该问题的情况下，Fsin的通频带内的某些信号会折返成为进入Fsout的通频带内的噪声。先前的ASRC系统曾经尝试通过增加低通滤波器的阶数来纠正该问题。使用该技术的系统增加低通滤波器的阶数以为Fsin通频带内否则就将折返成为噪声的信号提供足量的衰减。这些系统的实现需要大面积区域，需要增加用于较大低通滤波器的芯片尺寸，并且需要实现该系统所需的附加逻辑电路，这是没有成本效益的。
另一些先前设计的ARSC使用其他的技术来避免Fsin通频带内的信号折返成为进入Fsout通频带内的噪声。美国专利US6834292(“′292专利”)介绍了一种系统，其中输入采样率没有被直接转换为输出采样率。图2示出了与′292专利中使用的系统相类似的ARSC。在图2中，ASRC 10并不输出Fsout，而是输出临时采样率。该临时采样率由S＊Fsout表示，其中S是固定常数。临时采样率从ASRC 10输出至外部抽取滤波器50。抽取滤波器50将临时采样数据S＊Fsout除以固定常数S。这就相应地输出真实的输出采样率Fsout。通过利用临时采样率输出，例如在Fsin＞Fsout时，抽取滤波器50即可为Fsout的通频带提供足够的衰减。图2中实现的系统不必增加低通滤波器的阶数或存储大量的输入数据。但是，该系统也具有很多明显的使其不合需要的缺点。
问题之一是图2和′292专利中实现的系统具有不再生成输出采样率(Fsout)作为其输出而是改为输出S＊Fsout的ASRC。S＊Fsout要远远大于Fsout的最大可允许输出采样率。由于内插率的确定是以最大可允许输出采样率和期望位精度为基础，因此生成S＊Fsout作为输出的ASRC就需要增加内插率以保持期望的位精度。增加内插率就必须要增大芯片面积并且导致系统功耗的增加。
因此，在本领域中对于可避免Fsin通频带内的信号折返成为进入Fsout通频带内的噪声而无需增加低通滤波器的阶数或内插率的高效和有成本效益的异步采样率转换器存在需求。而且在本领域中对于可减小面积并降低工作期间功耗的设计系统也存在需求。
附图说明
图1是标准数字异步采样率转换器的示意图。
图2是使用固定的外部抽取滤波器的数字异步采样率转换器的示意图。
图3是根据本发明具有自适应抽取率控制器的异步采样率转换器的示意图。
图4是根据本发明的异步采样率转换器中的抽取滤波器的示意图。
图5是通过自适应抽取率控制器中基于Fsin/Fsout比值的滞回算法实现抽取率分级的图解。
具体实施方式
现针对本发明具体的优选实施例来详细介绍本主题发明，应该理解这些实施例仅仅是为了用作例示性的示例并且本发明并不局限于此。
在异步采样率转换器中，避免输入采样率通频带内的信号折返到输出样本通频带内可以通过自适应控制ASRC中的抽取率来实现。本发明的实施例可以提供固定的多级内插器、具有线性内插器的采样率转换器(rate converter)、自适应抽取率控制器和多级抽取器。自适应抽取率控制器和多级抽取器可以输出依赖于输入采样率和输出采样率之比的自适应抽取率。自适应控制抽取率可以帮助将临时采样率限制为等于或小于输出采样率(Fsout)，保持低通滤波器的性能(无需增加阶数)。本发明的实施例可以允许不是太高的抽取率，这样就可以允许降低抽取的阶数。在当Fsin＜Fsout时的情况下，本发明的实施例可以设置用于旁路抽取滤波器以节约功耗。
图3示出了本发明中具有自适应抽取率控制器的异步采样率转换器的示意图。在一个实施例中，ASRC 100的精度可以被配置为20位。输入信号Din可由ASRC 100以指定的输入采样率Fsin接收。ASRC 100可以包括数字锁相环(“DPLL”)130。DPLL 130可以被用于确定Fsin和输出采样率Fsout之间的比值。DPLL 130可以接收输入采样率和输出采样率作为输入，并且可以将Fsin与Fsout的比值输出至采样率转换器120和自适应抽取率控制器140。
输入信号可以由内插滤波器110接收，内插滤波器110也可以位于ASRC 100内。在一个实施例中，内插滤波器110可以是有限脉冲响应(“FIR”)滤波器。在另一些实施例中，内插滤波器110可以是其他类型的滤波器例如无限脉冲响应(“IIR”)滤波器。在一个实施例中，内插滤波器110可以具有128的内插率，这就意味着输入信号可以被上采样至128倍于输入采样率(Fsin)的临时采样率。
在一个实施例中，内插滤波器110可被设计为多级滤波器。内插滤波器110可被构造为具有半带(“HB”)滤波级和级联积分梳状(“CIC”)滤波级，这可以有助于优化多采样率的处理。使用半带滤波器和级联积分梳状滤波器可以提高内插滤波器的结构和计算效率。
内插滤波器110可以具有不同的系数或抽头权重，包括滤波器的脉冲响应。系数可以用正则有符号数(“CSD”)的数值实现来表达。在一个实施例中，内插滤波器110的每一个系数都可以表示为6位的CSD码以避免乘法器。使用6位的CSD码系数可能需要将更高速的静态随机存储器(“SRAM”)用于内插滤波器110以存储内插滤波器的输入数据和临时内插结果。
ASRC 100还可以包含采样率转换器120。采样率转换器120可以从内插滤波器110接收内插临时结果并在采样率转换器的输出端将结果转换成约为Fsout的1至8倍的输出。采样率转换器120还可以从DPLL 130接收Fsin/Fsout的计算比值。采样率转换器120可以包括线性内插滤波器124。线性内插滤波器124可以具有512的内插率，这就意味着由线性内插滤波器110输出的临时结果可以512倍于临时结果的采样率进行上采样。这样即可得到216倍于输入采样率的新内插临时结果Fsin(128＊512＝216)。
在一个示例性实施例中，可以不必将由内插滤波器110输出的所有128个数据点都通过线性内插滤波器124上采样。当线性内插滤波器124从内插滤波器110接收临时结果时，线性内插滤波器124可以利用来自内插滤波器110的CIC级最新的两个输出来计算输出样本，这可以表述为通过线性内插滤波器124进行“虚拟”内插。这种“虚拟”内插可以在计数器利用由DPLL 130输出的Fsin/Fsout比值识别CIC级的整数部分时进行。
采样率转换器120还可以包括FIFO模块124。FIFO 124可以被用于促成异步采样率的改变，并且使用由DPLL 130确定的比值可以将临时结果从216＊Fsin转化为不大于输出采样率8倍的输出(Fsout≤FIFO输出≤8＊Fsout)。自动保护方案可以消除由内插滤波器110的CIC级使用的比值和由DPLL 130输出的比值中的任何偏差，从而避免FIFO 124的写指针和读指针冲突。FIFO 124可以四个不同的采样率将Din输出至抽取滤波器150：Fsout，2＊Fsout，4＊Fsout和8＊Fsout。
ASRC可以包括抽取滤波器150。图4示出了示意性的抽取滤波器150的一部分。在一个实施例中，抽取滤波器150可以是FIR滤波器。在另一些实施例中，抽取滤波器150可以是其他类型的滤波器，例如IIR滤波器。抽取滤波器150可以被设置为具有1-2-4-8倍的抽取引擎，其以四个不同的指定采样率从采样率转换器120接收Din：Fsout，2＊Fsout，4＊Fsout和8＊Fsout。抽取滤波器150可以包含三个独立的半带滤波器160，162和164。具有1-2-4-8倍抽取引擎的抽取滤波器150的配置可以设置为在Fsin大于Fsout时Fsin的通频带不会折返成为Fsout通频带内的噪声。
在一个示例性实施例中，采样率为8＊Fsout的输入信号可以是从FIFO 124到HB滤波器160的输入。HB滤波器160可以8＊Fsout的采样率滤波信号并且可以将采样率减半，然后将信号以4＊Fsout的采样率输出至逻辑门170。逻辑门170可以4＊Fsout的采样率接收来自采样率转换器120的Din，并且可以接收来自HB滤波器160的输出信号(也以4＊Fsout操作)。自适应抽取率控制器140通过选择性地控制逻辑门即可确定从逻辑门170输出哪一个信号。自适应抽取率控制器140还可以选择性地控制逻辑门172和174。自适应抽取率控制器140可以确定到逻辑门170的哪一个输入应该被输出至HB滤波器162。由HB滤波器162接收的输出信号可以具有4＊Fsout的采样率。该信号可以由HB滤波器162滤波，HB滤波器162可以向逻辑门172输出信号。
HB滤波器162可以将4＊Fsout信号的采样率减半，由此向逻辑门172输出采样率为2＊Fsout的信号。逻辑门172可以2＊Fsout的采样率接收来自采样率转换器120的Din，并且可以接收来自HB滤波器162的输出信号(也以2＊Fsout操作)。同样，自适应抽取率控制器140可以选择性地控制逻辑门172以确定是将来自采样率转换器120的信号输出至HB滤波器164还是将来自HB滤波器162的信号输出至HB滤波器164。确定的信号以2＊Fsout的采样率被输出至HB滤波器164。
HB滤波器164可以2倍于输出采样率的采样率接收Din。HB滤波器164可以将该采样率减半，由此向逻辑门174输出其采样率等于输出采样率Fsout的信号。逻辑门174还可以Fsout的采样率接收来自采样率转换器120的Din。自适应抽取率控制器140可以选择性地控制逻辑门174以确定是输出来自采样率转换器120的信号还是输出来自HB滤波器164的信号。控制逻辑门174的输出可以就是抽取滤波器150的输出，并且可以将输入数据以 Fsout输出。
ASRC 100还可以包括自适应抽取率控制器140。自适应抽取率控制器140可以利用由DPLL 130确定的输入采样率和输出采样率的比值来确定抽取滤波器150的抽取率。自适应抽取率控制器140可以使用滞回算法以确定滤波器150的抽取率。自适应抽取率控制器140可以与抽取滤波器150中的抽取引擎相集成。
自适应抽取率控制器140可以使用滞回算法来选择性地控制抽取滤波器150中的逻辑门170，172和174。图5示出了通过基于Fsin/Fsout比值的滞回算法实现的抽取率分级。在一个示例性实施例中，Fsin/Fsout的比值可以≤1。在该实施例中，可以将用于抽取滤波器的抽取率选择为1。在该实施例中，自适应抽取率控制器140可以选择性地控制逻辑门174以用采样率Fsout输出从采样率转换器120传输至滤波器的输入信号Din。逻辑门170和172可以被选择性地控制为不输出任何信号，并且HB滤波器160，162和164可以被关闭。逻辑门174可以采样率Fsout输出Din作为抽取滤波器150的输出。
在一个实施例中，由DPLL 130确定的Fsin/Fsout的比值可以大于1但是小于等于2(1＜比值≤2)。在该实施例中，可将用于抽取滤波器150的抽取率选择为2。在该实施例中，自适应抽取率控制器140可以选择性地控制逻辑门172以用采样率2＊Fsout输出从采样率转换器120传输至逻辑门的输入信号Din。逻辑门172可以将该信号传输至HB滤波器164。HB滤波器164可以采样率2＊Fsout接收Din。HB滤波器164可以将信号的采样率减半并且可以采样率Fsout将Din输出至逻辑门174。逻辑门174可以采样率Fsout输出Din作为抽取滤波器150的输出。逻辑门170可以被选择性地控制为不向HB滤波器162输出任何信号，并且由于HB滤波器160和162可以被到逻辑门172的输入信号旁路，因此这些滤波器可以被关闭。
在本发明的一个实施例中，Fsin/Fsout的比值可以大于2但是小于等于4(2＜比值≤4)。在该实施例中，可以将用于抽取滤波器150的抽取率选择为4。在该实施例中，自适应抽取率控制器140可以选择性地控制逻辑门170以采样率4＊Fsout输出从采样率转换器120传输至逻辑门的输入信号Din。逻辑门170可以将该信号传输至HB滤波器162。HB滤波器162可以采样率4＊Fsout接收Din。HB滤波器162可以将信号的采样率减半并且可以采样率2＊Fsout将Din输出至逻辑门172。逻辑门172可以选择性地将该信号传输至HB滤波器164而不是传输由逻辑门172直接从采样率转换器120接收的信号。HB滤波器164可以采样率2＊Fsout接收Din。HB滤波器164可以将信号的采样率减半并且可以采样率Fsout将Din输出至逻辑门174。逻辑门174可以采样率Fsout输出Din作为抽取滤波器150的输出。由于HB滤波器160可以被到逻辑门170的输入信号旁路，因此该滤波器可以被关闭。
在一个示例性实施例中，Fsin/Fsout的比值可以大于4但是小于等于8(4＜比值≤8)。在该实施例中，可以将用于抽取滤波器的抽取率选择为8。在该实施例中，可以采样率8＊Fsout将Din从采样率转换器120直接输出至抽取滤波器150。该接收的输入可以被传输至HB滤波器160。HB滤波器160可以将接收信号的采样率减半并且可以采样率4＊Fsout将信号输出至逻辑门170。逻辑门170可以由自适应抽取率控制器140选择性地控制以将该信号传输至HB滤波器162。逻辑门170可以不输出由逻辑门170直接从采样率转换器120接收的信号。
HB滤波器162可以采样率4＊Fsout接收Din。HB滤波器162可以将信号的采样率减半并且可以采样率2＊Fsout将Din输出至逻辑门172。逻辑门172可以选择性地将该信号传输至HB滤波器164而不是传输由逻辑门172直接从采样率转换器120接收的信号。HB滤波器164可以采样率2＊Fsout接收Din。HB滤波器164可以将信号的采样率减半并且可以采样率Fsout将Din输出至逻辑门174。逻辑门174可以采样率Fsout输出Din作为抽取滤波器150的输出。
在Fsin/Fsout的比值大于8的一个实施例中，仍然可以使用抽取率8，并且可以采样率8＊Fsout将Din输入抽取滤波器150。在该实施例中，可以如上所述使用与在抽取率为8时执行的下采样相同的处理过程。
该系统可以根据Fsin/Fsout比值的改变自适应地改变抽取率，而且可以在该比值接近于1，2，4或8时避免改变抽取率。这就可以允许显著地节约功耗。通过在抽取滤波器150中的各级(例如，逻辑门或半带滤波器)被旁路时关闭这些部件即可节约电力。如果Fsin＜Fsout，那么这些级也可以关闭，这样即可通过逻辑门174来旁路滤波器系统。本发明中的ASRC与先前构建的ASRC相比在面积和电力方面均可节约超过50％。
为了确保异步采样率转换器按需工作，可能需要以确定精度测量期望的输出再采样点作为输入采样时间栅格的一部分。这可以通过以大约20位的精度计算Fsin/Fsout的比值实现。该比值随后可以结合自身以生成输出请求的时间标记。DPLL 130可以被设计为使用低功耗工作，并且可以计算Fsin/Fsout的比值，并同时尽可能地排除Fsin和Fsout时钟的不稳定(jitter)。
本文中具体例示和/或描述了本发明的若干实施例。但是，应该意识到本发明的多种修改和变形由以上教导涵盖并且在所附权利要求的范围内，而并不背离本发明的实质和预期保护范围。

Claims (19)

1.一种异步采样率转换器，通过自适应地改变抽取率而避免输入采样率的通频带折返成为异步采样率转换器输出采样率的通频带上的噪声，所述转换器包括：
用于确定输入采样率与输出采样率的比值的装置；
内插滤波器，上采样具有所述输入采样率的输入信号；
包括内插器的采样率转换器，所述采样率转换器接收并转换上采样的输入信号以产生采样率转换器信号，其中所述采样率转换器信号的采样率是所述输出采样率的倍数；
控制器，利用滞回算法以根据所述输入采样率与所述输出采样率的所述比值来确定抽取率，以及
抽取滤波器，由所述控制器根据确定的抽取率选择性地控制以对所述采样率转换器信号进行下采样从而产生具有所述输出采样率的输出信号。
2.如权利要求1所述的异步采样率转换器，其中所述抽取滤波器包括多个逻辑门，用于接收处于作为所述输出采样率的不同倍数的采样率集合的所述采样率转换器信号，所述逻辑门的输出由控制器根据所述确定的抽取率选择性地控制。
3.如权利要求2所述的异步采样率转换器，其中所述抽取滤波器包括多个半带滤波器，所述半带滤波器交替地与所述逻辑门串联连接，其中每一个半带滤波器都通过所述逻辑门中的一个逻辑门连接至另一个半带滤波器。
4.如权利要求3所述的异步采样率转换器，其中所述逻辑门中的每一个逻辑门都被选择性地控制为根据所述确定的抽取率输出来自相连的半带滤波器的输入，或者输出来自所述采样率集合中的一个采样率。
5.如权利要求3所述的异步采样率转换器，其中所述逻辑门中的每一个逻辑门都将信号输出至另一个相连的半带滤波器。
6.如权利要求3所述的异步采样率转换器，其中最低阶数的逻辑门以所述输出采样率输出所述输入信号。
7.如权利要求3所述的异步采样率转换器，其中只有一个逻辑门输出所述采样率集合中的一个采样率。
8.如权利要求7所述的异步采样率转换器，其中如果较低阶数的逻辑门输出所述采样率集合中的一个采样率，那么较高阶数的逻辑门即被关闭。
9.如权利要求3所述的异步采样率转换器，其中每一个半带滤波器都将输出信号输出至相连的逻辑门，所述输出信号与相应的半带滤波器的输入相比具有较低的采样率。
10.如权利要求9所述的异步采样率转换器，其中最高阶数的半带滤波器接收直接来自所述采样率转换器的输入。
11.如权利要求1所述的异步采样率转换器，其中所述采样率转换器中的所述内插器进一步上采样内插的输入信号。
12.如权利要求1所述的异步采样率转换器，其中所述装置包括数字锁相环。
13.如权利要求1所述的异步采样率转换器，其中所述抽取滤波器是有限脉冲响应滤波器。
14.如权利要求1所述的异步采样率转换器，其中所述内插滤波器是多级有限脉冲响应滤波器。
15.如权利要求14所述的异步采样率转换器，其中所述内插滤波器包括级联积分梳状滤波器和半带滤波器。
16.一种用于在异步采样率转换器中执行异步采样率转换的方法，以避免输入采样率的通频带折返成为输出采样率的通频带上的噪声，所述方法包括：
确定输入采样率与输出采样率的比值；
由位于所述异步采样率转换器内的内插滤波器上采样具有所述输入采样率的输入信号；
将上采样的输入信号转换为采样率转换器信号，所述采样率转换器信号的采样率是所述输出采样率的倍数；
由控制器根据所述输入采样率与所述输出采样率的比值确定抽取率；
根据确定的抽取率选择性地控制到抽取滤波器的输入；以及
由位于所述异步采样率转换器内的抽取滤波器根据确定的抽取率对所述采样率转换器信号进行下采样从而产生具有所述输出采样率的输出信号。
17.如权利要求16所述的方法，进一步包括：
以所述输出采样率输出所述输入信号。
18.如权利要求16所述的方法，进一步包括：
关闭所述抽取滤波器中未用于对所述采样率转换器信号进行下采样的逻辑。
19.如权利要求16所述的方法，进一步包括：
通过所述抽取滤波器中的至少一个半带滤波器将所述采样率转换器信号的采样率降低至少一阶。
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