JP2006197599A - 非同期サンプルレートコンバータ - Google Patents

Abstract

【課題】サンプルレートを第１の値から第２の値に変換する高性能ＡＳＲＣおよび対応する方法を提供して、このＡＳＲＣおよび方法が、オーバーサンプリングされた入力信号に対して、またこのコンバータの極めて大きいサンプリングファクタおよび極めて小さいサンプリングファクタに対して使用できるようにすること。
【解決手段】ｎタップ多相フィルタ（ただしｎは整数）（２）と、フィルタ係数を計算するための計算エンティティ（５，９）とを含む非同期サンプルレートコンバータ（１）において、上記の計算エンティティを適合させて、Parzenウィンドウが使用されるか、または、２次形ウィンドウが使用されて、前記フィルタ係数が計算されるようにする。
【選択図】図１

Description

本発明は、電子装置に関し、殊にデジタルにサンプリングされたデータを変換する方法および回路装置、非同期サンプルレートコンバータに関する。本発明は、データストリームのサンプルレートを変更しなければならないすべての分野に使用でき、また殊にオーディオシステムおよびビデオシステムに使用可能である。別の応用は、ベースバンド信号のサンプルレートを、通信システム、例えばＡＤＳＬのデジタルモジュレータの高サンプルレートに適合化することである。

オーディオ信号またはビデオ信号のようにアナログ信号をデジタルにサンプリングすることは広く知られている。サンプリングされたこれらの信号を処理する場合、サンプルレートの異なるサンプルデータが混合できると望ましいことが多い。このためにサンプルレート変換が必要であり、ここではサンプリングされた信号が、第１サンプルレートから第２サンプルレートに変換される。例えば、オーディオ信号は11.025，22.05または44.1ＫＨｚのレートで、または８，１６，３２または４８ＫＨｚのレートでサンプリングされることが多い。信号を８ＫＨｚから11.025ＫＨｚに変換するということは、４４１／３２０のサンプリングファクタを適用することに意味し、これには複雑なコンバータが必要であり、これによって信号品質の劣化を避けるのである。

サンプルレートコンバータは、同期サンプルレートコンバータと、非同期サンプルレートコンバータとに分類することができる。前者の場合、出力サンプルレートと入力サンプルレートの比であるサンプリングファクタは、４４１／３２０のような有理数である。後者の場合、この比は有理数で表すことができない。

US 5,907,295には同期サンプルレートコンバータ（ＳＳＲＣ Synchronous Sample Rate Converter）が記載されている。使用されるＳＳＲＣは２段のコンバータである。すなわち第１段はＬタップローパスＦＩＲであり、第２段は線形の補間器である。第１段はサンプルレートをＱ_０／Ｐ_０のファクタで、また第２段はＱ_１／Ｐ_１のファクタで調整し、これにより、全体的なサンプリングファクタはＱ／Ｐ ＝Ｑ_０／Ｐ_０＊Ｑ_１／Ｐ_１になる。ＳＳＲＣを２つの段に分けることによって、ＬタップＦＩＲ内の係数記憶容量を小さくすことができる。このＳＳＲＣは、１／８以下のサンプリングファクタまたは８以上のサンプリングファクタに対して有利ではない。また信号対雑音比（ＳＮＲ）についての性能も限られている。

US 5,666,299には非同期サンプルレートコンバータ（ＡＳＲＣ Asynchronous sample rate converter）が記載されている。ＲＯＭに記憶されるフィルタ係数の数は、ＡＳＲＣの設計によって低減される。このＡＳＲＣは、１／８以下のサンプリングファクタまたは８以上のサンプリングファクタに対して有利ではない。またＳＮＲも限られている。

US 5,638,010には、デジタルフェーズロックループにデジタル制御発信器（ＤＣＯ Digitally Controlled Oscillator）が記載されており、これはＡＳＲＣを高いサンプリングファクタに同期化するためのものである。このためにこのＤＣＯにより、適切なクロック信号が形成される。またこのＤＣＯによって残差信号が形成され、これはデータサンプルの正確な補間のために使用される。この残差信号は、ＤＣＯの瞬時のフェーズに関連している。

Adams等による"A Stereo Asynchronous Digital Sample-Rate Converter for Digital Audio", IEICE Transactions on Electronics, Institute of Electronics Information And Comm. Eng. Tokyo, JP, vol. E77-C (1994), no.5, pp.811-818には、ｎタップ多相フィルタ（２）（ただしｎは整数）と、フィルタ係数を計算するための計算エンティティとを含む非同期サンプルレートコンバータが記載されている。
US 5,907,295 US 5,666,299 US 5,638,010 Adams他 "A Stereo Asynchronous Digital Sample-Rate Converter for Digital Audio", IEICE Transactions on Electronics, Institute of Electronics Information And Comm. Eng. Tokyo, JP, vol. E77-C (1994), no.5, pp.811-818

本発明の課題は、サンプルレートを第１の値から第２の値に変換する高性能ＡＳＲＣおよび対応する方法を提供して、このＡＳＲＣおよび方法が、オーバーサンプリングされた入力信号に対して、またこのコンバータの極めて大きいサンプリングファクタおよび極めて小さいサンプリングファクタに対して使用できるようにすることである。

上記のＡＳＲＣについての課題は、本発明の請求項１により、ｎタップ多相フィルタ（ただしｎは整数）と、フィルタ係数を計算するための計算エンティティとを有する非同期サンプルレートコンバータにおいて、上記計算エンティティを適合させて、Parzenウィンドウが使用されるか、または２次形ウィンドウが使用されて、上記フィルタ係数が計算されるようにすることによって解決される。

また上記の方法についての課題は、本発明の請求項１１により、慣用のｎタップフィルタを使用することによって、デジタルにサンプリングされたデータを第１サンプルレートから第２サンプルレートに変換する方法において、Parzenウィンドウを使用することにより、または２次形ウィンドウを使用することにより、フィルタ係数を計算することによって解決される。

本発明の有利な実施形態には、従属請求項に定義された機能が付加的に含まれている。ここで強調すべきであるのは、請求項の任意の参照符号は、本発明の範囲を制限すると見なしてはならないことである。

本発明の上記の様相および別の様相は、以下に説明する実施形態と関連づけることに明らかになろう。

図１には本発明のＡＳＲＣ１が概略的に示されている。このＡＳＲＣには４タップ多相フィルタ２が含まれており、これには遅延パイプライン３およびデジタル信号プロセッサ（ＤＳＰ）４が含まれている。クロック信号asrc＿clk＿inにより、遅延パイプライン３がイネーブルされ、またデータレジスタ（またはフリップフロップ）６を介して順次に入力データdata＿inが同期入力される。これによって最も左のレジスタに最新のサンプルが含まれ、また最も右のレジスタに最も古いサンプルが含まれるようになる。

クロック信号asrc＿clk＿inは、一般的にジッタを有するクロックである。それは、このクロックがasrc＿clk＿outと位相同期しており、またdata＿inと周波数同期しているからである。ふつうこのクロックは、デジタルＰＬＬのＤＣＯ手段によって形成される。このＤＣＯは、同じクロック信号asrc＿clk＿outを使用しており、このクロック信号によってすべてのレジスタ６が同期化される。

ＡＳＲＣ１は、入力データdata＿inがオーバーサンプリングされた信号によって表される場合、有利に使用可能である。この明細書において、オーバーサンプリングされた信号とは、最小サンプルレートＦ_ＭＩＮよりも格段に高いサンプルレートを有する信号のことであると理解されたい。ナイキストの定理を考慮すると、最小サンプルレートＦ_ＭＩＮは、帯域幅の２倍である。

フィルタリングは、データレジスタ６から得られるサンプル点を平均化することによって行われる。これらのサンプル点は、ＤＳＰ４により、対応する重み付け／フィルタ係数と乗算される。重み付けされたすべてサンプル点の総和は、ＤＳＰ４によって出力ポート８に出力される。

図１においてｎタップフィルタ２（ｎは整数である）は４つのタップを有する。しかしながら本発明は４つのタップの場合に限定されない。ｎは、２，３，４，…，１０またはそれ以上に選択することが可能である。

上記のフィルタ係数を形成するのに２つのやり方がある。

１つ目の可能性は、ｎタップ多相フィルタ２の外部に配置されている計算エンティティによってフィルタ係数を形成することである。この計算エンティティは、ＤＳＰまたは特定用途向け集積回路（ＡＳＩＣ）とすることができ、またはリモートコンピュータで動作するコンピュータプログラムとすることが可能である。

２つ目の可能性は、ｎタップ多相フィルタ２の内部に配置されている計算エンティティによってフィルタ係数を形成することである。言い換えると、この計算エンティティは、ｎタップ多相フィルタ２の一部である。この場合、この計算エンティティは、図１の係数発生器５である。入力信号がオーバーサンプリングされた信号の場合、有利にも係数発生器５は複雑さが限られる。

上記の１つ目の可能性を選択する場合、外部（すなわちｎタップ多相フィルタの外部）で形成されるフィルタ係数のためのメモリスペースをｎタップ多相フィルタに設けなければならない。この場合、フェーズ信号は、独立した４つのメモリユニット７の読み出しアドレスとして使用され、ブロック５の各メモリユニット７には、特定の係数の考えられ得る全２^Ｐ個の値が保持される。ここでＰは、フェーズ信号のビット数である。正確な補間のため、例えばＰ＝９の場合、ブロック５において必要なメモリは２^９＊４ワードである。上記の説明から導き出せるようにブロック５は、この（第１の）動作モードでは純粋なメモリブロックである。ブロック９は外部計算エンティティと見なすことができる。

上記の２つ目の可能性を選択する場合、フェーズ信号が計算エンティティ５によって使用されて、多項式によるフィルタ係数の計算が行われる。ふつう上記のフェーズ信号は、デジタルＰＬＬのＤＣＯによって形成される。４つの係数はＣ_ｌ ＝ Ａ_ｌ＊Ｉ＋Ｂ_ｌ＊Ｉ^２＋Ｃ_ｌ＊Ｉ^３＋Ｄ_ｌ＊Ｉ^４であり、ここでｌは１〜４のインデックスであり、Ｉは入力フェーズ信号である。

上記の係数は実行時に（オンライン計算）されるか、プリロード（オフライン計算）されているかのいずれかである。

フィルタ係数を形成するために上記の２つ目の可能性を選択する場合、フィルタ係数の計算はブロック５で行われる。この（第２の）動作モードではブロック５は係数発生器または計算エンティティである。計算エンティティとして使用されるブロック５の詳細は、ブロック９によって示されている。しかしながら強調すべきであるのは、ブロック９は単にブロック５の実現の仕方の１つであり、別個の物理的なエンティティではないことである。したがってブロック９は、ブロック５のズームアップなのである。定数Ａ_ｌ，Ｂ_ｌ，Ｃ_ｌ，Ｄ_ｌその他は（図示しない）小さなメモリユニットから取り出される。この例では３次の多項式が選択されて合計で１６個の係数が記憶され、各係数はわずかに４ワードのメモリスペースしか必要としない。係数発生器に対するこの解決手段によって、付加的な多項式計算を犠牲にすれば必要なメモリが低減される。またこの解決手段は、極めて正確な補間が必要な場合に一般的にはより良好である。

本発明では多項式の有利なウィンドウとして２次形ウィンドウまたはParzenウィンドウが使用される。de la Valle Poussinウィンドウとも称されるParzenウィンドウは、３次の多項式であり、
ｗ(ｎ) ＝ １−６（ｎ／（Ｎ／２））^２・（１−｜ｎ｜／（Ｎ／２））
０≦｜ｎ｜≦Ｎ／４
ｗ(ｎ) ＝ ２（１−｜ｎ｜／（Ｎ／２））^３
Ｎ／４≦｜ｎ｜≦Ｎ／２
と定義される。ここでｎは時間サンプルのインデックス、Ｎ＋１はウィンドウの全幅である。択一的には２次形ウィンドウが選択される。これはつぎのように定義される２次の多項式である。

ｗ(ｎ) ＝ １−２（ｎ／（Ｎ／２））^２
０≦｜ｎ｜≦Ｎ／４
ｗ(ｎ) ＝ ２（１−｜ｎ｜／（Ｎ／２））^２
Ｎ／４≦｜ｎ｜≦Ｎ／２
上記の２つのウィンドウは、図２において時間領域で示されており、ここでｙ軸は１に正規化されている。また付加的に三角ウィンドウが示されており、これは基本的に従来技術から公知である。これらの曲線は（上から下に向かって）２次形ウィンドウ、Parzenウィンドウ、および三角ウィンドウからそれぞれ得られる。２次または３次多項式の利点は、周波数領域において、プロトタイプフィルタの殊に高い減衰を有するノッチが繰り返されてエイリアシングが回避されることである。

２つのウィンドウは、三角ウィンドウまたは矩形ウィンドウと比べると、（繰り返されるノッチにおける減衰に関する限り）良好な性能を示している。上記の減衰に関する限り、Parzenウィンドウは、２次形ウィンドウよりも一層良好である。２次形ウィンドウの性能はParzenウィンドウと三角ウィンドウとの中間である。

２次形ウィンドウは有利なウィンドウである。それは２重の対称性を示すからである。すなわちｙ＝０に関して線対称であり、かつ点（−Ｎ／４，０．５）および（Ｎ／４，０．５）に関して点対称だからである。後者の対称性は、複数の４サンプルを使用する場合には有利である。それはこの場合、単純な減算を適用することにより、さらに乗算することなくサンプルの半分を計算できるからである。

図３には周波数領域においてParzenウィンドウおよび２次形ウィンドウの最初の５つのローブが示されている。比較のため、矩形ウィンドウおよび三角ウィンドウも示されている。第２のローブを見ると、これらの曲線は（上から下に向かって）矩形ウィンドウ、三角ウィンドウ、２つの極大値を有する２次形ウィンドウ、およびParzenウィンドウからそれぞれ得られたものである。ｙ軸はｄＢの単位で減衰を示しており、ｘ軸はＦの単位で分けられている。ＦはＡＳＲＣの入力側におけるサンプリング周波数を示している。この比較を可能にするため、２次形ウィンドウおよびParzenウィンドウの長さを２倍にして、最初のノッチが周波数領域において適切な周波数で得られるようにしている。２倍の長さとは、タップの数を倍にすることである。すなわちParzenウィンドウおよび２次形ウィンドウに対して４つのタップ、三角ウィンドウの場合に２つのタップ、矩形ウィンドウの場合に１つだけのタップが設けられているのである。最初のノッチは最も重要なノッチである。それは他のノッチにおいて減衰が増大するからである。図からわかるようにParzenウィンドウおよび２次形ウィンドウに対する減衰は望み通りに殊に大きい。

２次形ウィンドウの別の利点は、中央の周波数において副次的なノッチを形成するからである。これが意味するのは、オーバサンプリング段階が付加的なストップバンド減衰を受けるということである。

Parzenウィンドウおよび２次形ウィンドウのさらに別の利点は、周波数領域におけるディップが殊に幅広く、ノッチ周波数における帯域幅の要求が容易に満たされることである。このことは図４によって知ることができ、ここではヘルツの周波数に対し、減衰がｄＢでプロットされている。これらの曲線は（上から下に向かって）矩形ウィンドウ、三角ウィンドウ、２次形ウィンドウ、およびParzenウィンドウからそれぞれ得られたものである。２次形ウィンドウは帯域幅全体において少なくとも−１２５ｄＢ減衰している。これは、大きなマージンで１６ビットオーディオの仕様を満たしている。２０ビットオーディオは、小さなマージンで満たされている。Parzenウィンドウは一層良好であり、デジタルオーディオのハイエンドアプリケーションに殊に有利である。比較のため、共に従来技術で使用されている矩形ウィンドウおよび三角ウィンドウの最初のノッチも示されている。＋／−２０ＫＨｚの帯域幅内におけるそれらの減衰ははるかに貧弱であり、補償が必要である。

Parzenウィンドウおよび２次形ウィンドウの上記の式は、ＤＣＯによって供給され得るフェーズ信号を用いたフィルタ係数の計算に直接使用することはできない。２次形ウィンドウの場合、係数Ｃ_１，Ｃ_２，Ｃ_３およびＣ_４はつぎのように計算される。すなわち、
Ｃ_１ ＝ ｋ・φ^２
Ｃ_２ ＝ ｋ・（２・（Ｎ／４）^２−（Ｎ／４−φ）^２）
Ｃ_３ ＝ ｋ・（２・（Ｎ／４）^２−φ^２）
Ｃ_４ ＝ ｋ・（Ｎ／４−φ）^２
であり、ｋはフィルタの利得を決定する定数であり、φはＤＣＯから得られるフェーズ信号であり、Ｎ／４ ＝ ２^Ｐである。ここでＰは、ＤＣＯのアキュミュレータから得られるフェーズ信号のビット数である。

Parzenウィンドウの場合、係数はつぎのように計算される。すなわち、
Ｃ_１ ＝ ｋ・φ^３
Ｃ_２ ＝ ｋ・（４・（Ｎ／４）^３−３・（Ｎ／４＋φ）・（Ｎ／４−φ）^２）
Ｃ_３ ＝ｋ・（４・（Ｎ／４）^３−３・（Ｎ／２−φ）・φ^２）
Ｃ_４ ＝ ｋ・（Ｎ／４−φ）^３
である。

図５には、２次形ウィンドウの場合のフィルタ係数形成を例示する回路が示されている。Ｉを各ブロックの入力信号とすると、ステップＳ１ではＩ^２が計算され、フィルタ係数Ｃ1としてこの値が出力される。ステップＳ２では２^Ｐ−Ｉが、またステップＳ３では２^{２＊Ｐ−１}−Ｉがそれぞれ計算される。ここでは定数ｋは省略されている。それはこの定数ｋの値は、フィルタで得られる特定の利得に依存するからである。すべての係数は簡単な演算によって実行時に計算されるため、メモリは不要である。取るに足らないシフトおよび単純な加算または減算を別にすると、わずかに２つの乗算または２乗演算だけが必要である。

図６には、Parzenウィンドウの場合のフィルタ係数形成を例示する回路が示されている。ここではステップＳ１およびＳ２に加えて、２^Ｐ＋１を計算するＳ３と、２^Ｐ＋１＋１を計算するＳ４と、２^３Ｐ＋２−３＊Ｉを計算するＳ５の付加的な計算ステップがある。

図７には、本発明によるＡＳＲＣ１の使用の仕方と、デジタルにサンプリングされたデータのサンプルレートを格段に高いまたは格段に低いサンプルレートに変換する利点の例とが概略的に示されている。

回路１１は、第１サンプルレートを有する入力信号のための入力ポート７と、第２サンプルレートを有する出力信号のための出力ポート８とを有する。この場合、ポート７における入力データは、図１のdata＿inのようにオーバーサンプリングされていない。その代わりにコンバータ１１全体によって、８よりも大きなまたは１／８よりも小さなサンプリングファクタが得られる。

回路１１は、整数のサンプリングファクタを有する補間段１２と、上に説明したＡＳＲＣ１とからなる。補間段１２は、複数の補間ユニット１３から構成されるように選択することができ、ここで各補間ユニットにより、２のファクタで補間が行われる。補間ステージ１２をいくつかの補間ユニットに分け、各補間ユニットによって２のファクタで補間が行われることによって、回路１１の全体的な設計が比較的単純になるという利点が得られる。すべての補間ユニット１３は直列接続される。最初の補間ユニット１４は、入力ポート７に接続され、また最後の補間ユニット１５はＡＳＲＣ１に接続される。この説明から導き出せるように回路１１はＡＳＲＣを表しており、これは補間段１２と、残りのＡＳＲＣ１とから構成されている。

第２のケースでは補間段１２は、少なくとも４の整数のデシメーションファクタ（＝１／サンプリングファクタ）を有するデシメーション段１６によって置き換えられている。デシメーション段１６は、複数のデシメーションユニット１７から構成されるように選択することができ、各デシメーションユニットにより、２のファクタでデシメーションが行われる。すべてのデシメーションユニット１７は直列接続される。さらに、残りのＡＳＲＣ１は、入力信号が供給される最初の段であり、またデシメーション段は、第２のサンプルレートを有する出力信号を出力する２番目の段である。言い換えると、ポート８は入力ポートに、またポート７は出力ポートになるのである。利点は同じであるため、便宜上、以下の説明では上記の第２のケースを詳しく扱わない。

本発明の１実施形態では、上記の補間ユニット１３またはデシメーションユニット１７は、マイクロプロセッサまたはデジタル信号プロセッサである。

本発明の１実施形態では、上記の補間ユニット１３またはデシメーションユニット１７は、線形の補間器または線形のデシメータである。

回路１１のアイデアは、ＡＳＲＣを少なくとも４の整数の補間ファクタを有する補間段１２と、残りのＡＳＲＣとに分割することである。さらなる利点は、段１２を複数の補間ユニット１３にわけ、各補間ユニットによってサンプルレートを２のファクタで補間することによって得られる。回路１１が殊に有利であるのは、上記の残りのＡＳＲＣ１が、前置される補間段１２ない場合よりも小さいサンプリングファクタを処理すればよい点である。したがってＡＳＲＣ１に対する計算負荷量が低減される。これによってＡＳＲＣ１に対してより一層簡単な設計が可能になる。

上記のように本発明のＡＳＲＣ１は、サンプルレートＦ／Ｆ_ＭＩＮの高い（または双対的なケースにおいてサンプルレートの低い）入力信号に殊に有利である。サンプルレートの高い信号は、回路１１の補間段１２によって供給される。選択可能なＦ／Ｆ_ＭＩＮの絶対値は、以下に示す２つの様相にもっぱら依存する。

１つの様相は回路１１の設計である。ＡＳＲＣ１の設計が単純化される一方で、付加的な補間段１２によって回路１１の複雑さが増大する。実践的な観点からは、全体的なＡＳＲＣを補間段１２と残りのＡＳＲＣ１とに分割することが許容されるのは、補間段１２のサンプリングファクタが少なくとも８であり、４による別々の補間が必要な場合である。

第２の様相は、ユーザが容認できるＡＳＲＣ１のＳＮＲである。Ｆ_ＩＮがＡＳＲＣ１の入力サンプルレートを表し、Ｆ_ＯＵＴが対応する出力サンプルレートを表し、Ｂは信号低域波幅を表すとする。この場合に問題であるのは、ＡＳＲＣ１の出力信号が所望のＳＮＲを有するようにするため、補間段１２によってどのくらいのサンプルレートFを供給しなければならないか、またどのウィンドウ（２次形またはParzen）を選択すべきかである。２つのケースを区別することができる。すなわち、
ａ） Ｆ_ＯＵＴ ＞ Ｆ_ＩＮ ＞ Ｆ_{ＯＵＴ／２}の場合、Ｆを選択してＦ_ＩＮとする。この場合、補間段１２はまったく不要である。２次形ウィンドウに比べて、Parzenウィンドウにより、所望のＳＮＲをもたらす一層良好なチャンスが提供され、これによって図３の最初のノッチにおいて、Ｆの周りの周波数範囲［Ｆ−Ｂ，Ｆ＋Ｂ］で−ＳＮＲ ｄＢの減衰を得られる。
ｂ） Ｆ_ＩＮ ＜ Ｆ_{ＯＵＴ／２}の場合、補間段１２の複雑さと、ウィンドウの複雑さと、所望のＳＮＲとの間の妥協点を探し出さなければならない。一般的には高次のウィンドウおよびより多くの補間ユニットによってＳＮＲが改善される。例えば、補間ユニットの最大数は、Ｆ ＜ Ｆ_ＯＵＴの制限まで選択することができる。この場合、有利なウィンドウを選択して、ＳＮＲについての仕様が満たされるようにする。

計算の複雑さが低減されたＡＳＲＣを示す図である。 周波数領域におけるParzenウィンドウ、２次形ウィンドウ、および（比較のための）三角ウィンドウを示す図である。 Parzenウィンドウおよび２次形ウィンドウの最初の５つのノッチを示す図である。 Parzenウィンドウおよび２次形ウィンドウの最初のノッチをさらに詳細に示す図である。 ２次形ウィンドウの場合のフィルタ係数形成を例示する回路である。 Parzenウィンドウの場合のフィルタ係数形成を例示する回路である。 図１のＡＳＲＣを含む回路である。

符号の説明

１ ＡＳＲＣ、 ２ ｎタップ多相フィルタ、 ３ 遅延パイプライン、 ４ デジタル信号プロセッサ（ＤＳＰ）、 ５ ブロック、 ６ データレジスタ、 ７，８ ポート、 ９ 計算エンティティ、 １０ 入力ポート、 １１ 回路、 １２ 補間段、 １３ 補間ユニット、 １４ 直列接続された最初の補間ユニット、 １５ 直列接続された最後の補間ユニット、 １６ デシメーション段、 １７ デシメーションユニット

Claims (14)

1. ｎタップ多相フィルタ（ただしｎは整数）（２）と、フィルタ係数を計算するための計算エンティティ（５，９）とを含む非同期サンプルレートコンバータ（１）において、
   前記計算エンティティを適合させて、Parzenウィンドウが使用されるか、または２次形ウィンドウが使用されて、前記フィルタ係数が計算されるようにしたことを特徴とする、
   非同期サンプルレートコンバータ。
2. 前記ｎの値は２〜１０である、
   請求項１に記載のコンバータ。
3. 前記の計算エンティティは、ｎタップ多相フィルタ（２）の外部に配置されている、
   請求項１に記載のコンバータ。
4. 前記計算エンティティはコンピュータプログラムである、
   請求項３に記載のコンバータ。
5. 前記の計算エンティティは、ｎタップ多相フィルタ（２）の内部に配置されている、
   請求項１に記載のコンバータ。
6. 整数のファクタによって前記のサンプルレートを補間するための段（１２）またはデシメーションするための段（１６）を有する、
   請求項１に記載のコンバータ。
7. 前記補間段は、複数の補間ユニット（１３）から構成されており、
   各補間ユニットによって２のファクタで補間が行われる、
   請求項６に記載のコンバータ。
8. 前記デシメーション段は、複数のデシメーションユニット（１７）から構成されており、
   各デシメーションユニットによって２のファクタでデシメーションが行われる、
   請求項６に記載のコンバータ。
9. 前記のサンプルレートを補間するためのユニット（１３）またはデシメーションするためのユニット（１７）は、マイクロプロセッサまたはデジタル信号プロセッサである、
   請求項７または８に記載のコンバータ。
10. 前記のサンプルレートを補間するためのユニット（１３）またはデシメーションするためのユニット（１７）は、線形の補間器または線形のデシメータである、
    請求項７または８に記載のコンバータ。
11. 慣用のｎタップフィルタ（２）を使用することによって、デジタルにサンプリングされたデータを第１サンプルレートから第２サンプルレートに変換する方法において、
    Parzenウィンドウを使用することにより、または２次形ウィンドウを使用することにより、フィルタ係数を計算することを特徴とする、
    サンプルレート変換方法。
12. 前記のフィルタ係数をｎタップ多相フィルタ（２）の外部で計算する、
    請求項１１に記載の方法。
13. 前記のフィルタ係数を計算エンティティ（９）で動作するコンピュータプログラムによって計算する、
    請求項１２に記載の方法。
14. 前記のフィルタ係数をｎタップ多相フィルタ（２）の内部で計算する、
    請求項１１に記載の方法。

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