JP3080805B2 - デジタル・フェイズ・ロックド・ループ回路 - Google Patents

デジタル・フェイズ・ロックド・ループ回路

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば携帯型無線電話
器のモデム等に使用される、デジタル・フェイズ・ロッ
クド・ループ（Digital Phase-Locked Loop ；以下「Ｄ
ＰＬＬ」と記す）回路に関するものである。
【０００２】
【従来の技術】従来のＤＰＬＬ回路について、携帯型無
線電話器のモデムに使用される場合を例にとって説明す
る。
【０００３】この種のＤＰＬＬ回路では、一般に、電話
器内の他の回路で使用されるシステム内部クロック（以
下、単に「内部クロック」と記す）を生成して出力する
機能と、生成した内部クロック（すなわち出力クロッ
ク）の位相を受信信号のクロック成分（すなわち入力ク
ロック）の位相に合わせ込む機能とを有している。
【０００４】このようなＤＰＬＬ回路の一構成例につい
て、図８を用いて説明する。
【０００５】同図において、アナログの受信信号Ｓ
A は、Ａ／Ｄ変換回路７０５でデジタルの受信信号ＳD
に変換された後、遅延検波回路７０６で検波され、さら
に、クロック抽出用狭帯域回路７０７（以下、「ＴＡＮ
Ｋ回路」と記す）でシンボルレートに相当する受信クロ
ック成分が抽出される。そして、このクロック成分を示
す信号である受信クロック成分抽出信号ＴＮＫが、ＤＰ
ＬＬ回路７０１に入力される。
【０００６】ＤＰＬＬ回路７０１は、同図に示したよう
に、位相比較器７０２、ランダム・ウォーク・フィルタ
７０３および周波数可変発振器７０４によって構成され
ている。
【０００７】位相比較器７０２は、上述の受信クロック
成分抽出信号ＴＮＫと周波数可変発振器７０４で生成さ
れる内部クロックＳＣＫとを入力し、１サイクルごとに
両信号の位相差を検出する。そして、各サイクルごとの
位相差データを、ランダム・ウォーク・フィルタ７０３
に対して出力する。
【０００８】ランダム・ウォーク・フィルタ７０３は、
各サイクルごとの位相差データを入力して順次加算し、
これを加算データとして蓄積する。そして、この加算デ
ータの絶対値が所定のしきい値に達すると、周波数変更
信号を出力する。
【０００９】周波数可変発振器７０４は、この周波数変
更信号を入力し、かかる信号値に応じて内部クロックの
周波数を一定期間変更する。この周波数の変化により、
内部クロックの位相が受信クロックの位相と一致する方
向にシフトされる。
【００１０】
【発明が解決しようとする課題】このような従来のＤＰ
ＬＬ回路７０１では、上述のランダム・ウォーク・フィ
ルタ７０３で使用するしきい値や、周波数可変発振器７
０４での内部クロックの位相の１回当りのシフト幅は、
常に一定であった。
【００１１】しかしながら、かかるしきい値やシフト幅
は、内部クロックの位相と受信クロックの位相とのずれ
の大きさによって、最適値が異なる。すなわち、位相ず
れが大きいときは、この位相ずれを短時間で零に近付け
るために、しきい値を小さめに設定し且つシフト幅を大
きめに設定することが望ましい。一方、位相ずれが小さ
いときは、高精度の位相合わせを実現するために、しき
い値を大きく且つシフト幅を小さくすることが望まし
い。
【００１２】ここで、この位相ずれは、一般に、初期の
同期時には大きくなり、連続受信時には小さくなる。従
来のＤＰＬＬ回路７０１では、しきい値およびシフト幅
の設定を、連続受信時の位相ずれの大きさに合わせて行
うのが一般的であった。
【００１３】このため、連続受信時には高精度の位相合
わせを実現できるものの、初期の同期時の位相合わせを
短時間で行うことができず、したがって、結果的には高
性能のＤＰＬＬ回路を実現することができなかった。
【００１４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、位相ずれの大きさに拘らず、
常に高精度の位相合わせを短時間で行うことができるデ
ジタル・フェイズ・ロックド・ループ回路を提供するこ
とを目的とする。
【００１５】
【課題が解決するための手段】本発明によれば出力クロ
ックを生成するとともに、この出力クロックの位相をシ
フトさせて入力クロックの位相に同期させるデジタル・
フェイズ・ロックド・ループ回路において、前記入力ク
ロックの位相と前記出力クロックの位相とを順次比較し
て比較結果を出力する位相比較手段と、この位相比較手
段から入力された前記比較結果を順次加算・蓄積して加
算データとして出力する蓄積部と、この蓄積部から入力
された加算データと外部から入力されたしきい値情報の
示すしきい値との大小関係を判別して判別結果を出力す
る判別部と、外部から入力された位相シフト幅情報に対
応する周波数変更信号を前記判別器から入力された前記
判別結果に応じて出力する周波数変更信号生成部とを有
するフィルタ手段と、前記出力クロックを生成するとと
もに、この出力クロックの周波数を前記フィルタ手段か
ら入力された前記周波数変更信号に応じて変更する発振
手段と、前記入力クロックの振幅がロウからハイに変化
したことを検出して所定時間遅延させることにより入力
クロックの受信の有無を表す動作モード信号の切換えを
所定時間遅延させて発生する動作状態検出手段と、前記
しきい値情報と前記位相シフト幅情報とを出力するとと
もに、前記動作モード信号を受けて、出力する前記しき
い値情報或いは前記位相シフト幅情報の少なくとも一方
を位相同期の状態に応じ、前記入力クロックと前記出力
クロックとの位相の同期が開始されてから所定時間は前
記しきい値が小さいか位相シフト幅が大きくなるように
し、前記所定時間の経過後は前記しきい値が大きいか位
相シフト幅が小さくなるようにするフィルタ係数発生手
段とを備えたことを特徴とするデジタル・フェイズ・ロ
ックド・ループ回路が提供される。
【００１６】
【作用】本発明では、動作状態検出手段で入力クロック
の振幅の変化を遅延させることにより動作モード信号の
切換えを所定時間遅延させて発生するようにし、これに
よりフィルタ手段内の判別部で使用されるしきい値と周
波数変更信号生成部で使用されるシフト幅情報とを、フ
ィルタ係数発生手段で位相同期状態に応じて適宜変更し
て設定することとしたので、高精度の位相合せを短時間
で行うとともに確実な動作モードの切換えが可能とな
る。
【００１７】
【００１８】
【実施例】以下、本発明の一実施例について、携帯型無
線電話器のモデムに使用される場合を例にとって説明す
る。
【００１９】図１は、本実施例に係わるＤＰＬＬ回路の
構成を概略的に示すブロック図である。同図に示したよ
うに、本実施例のＤＰＬＬ回路１０１は、本発明の位相
比較手段としての位相比較器１０２、フィルタ手段とし
てのランダム・ウォーク・フィルタ１０３、発振手段と
しての周波数可変発振器１０４、フィルタ係数発生手段
としてのフィルタ係数発生回路１０５および動作状態検
出手段としての動作状態検出回路１０６によって構成さ
れている。
【００２０】また、図２〜図６は、それぞれ、上述の各
回路１０２〜１０６の内部構成を示す電気回路図であ
る。
【００２１】位相比較器１０２（図２参照）には、モデ
ム内に設けられたＴＡＮＫ回路（図８参照）で生成され
た１２ビットの受信クロック成分抽出信号ＴＮＫが入力
される。この受信クロック成分抽出信号ＴＮＫが示す波
形と実際の受信クロックとの位相関係を図７に示す。こ
のように、受信クロック成分抽出信号ＴＮＫは、受信ク
ロックよりも１／８周期ずれた状態で、位相比較器１０
２内に入力される。入力された受信クロック成分抽出信
号ＴＮＫは、まず、サイン拡張回路２０１で１２ビット
から１６ビットに拡張され、その後、サンプリングレジ
スタ２０２に入力される。
【００２２】また、位相比較器１０２は、内部クロック
ＳＣＫ（本発明の出力クロック）と、この内部クロック
ＳＣＫの８倍の周波数を有する内部クロックＳＣＫ8 と
を、周波数可変発振器１０４から取り込む。この内部ク
ロックＳＣＫは、３段のフリップフロップ２０４，２０
５，２０６からなるシフトレジスタ２０３にデータ入力
される。また、内部クロックＳＣＫ8 は、各フリップフ
ロップ２０４，２０５，２０６にシフトクロックとして
入力される。これにより、シフトレジスタ２０３から
は、内部クロックＳＣＫを３／８周期遅延させた信号が
出力される。以下、この出力信号を、サンプリングクロ
ックＡＣＫと記す。このサンプリングクロックＡＣＫ
は、図７に示したように、受信クロック成分抽出信号Ｔ
ＮＫよりも１／２周期ずれた位相を有する。
【００２３】サンプリングレジスタ２０２は、サイン拡
張回路２０１から入力した１６ビットの受信クロック成
分抽出信号ＴＮＫを、サンプリングクロックＡＣＫの立
ち上がりのタイミングで出力する。
【００２４】ここで、図７に示したように、内部クロッ
クＳＣＫの位相が実際の受信クロックの位相と一致する
場合は、サンプリングクロックＡＣＫの立ち上がり時の
受信クロック成分抽出信号の値が零となる。したがっ
て、サンプリングレジスタ２０２の出力値が零のとき
は、受信クロックと内部クロックは同位相である。
【００２５】一方、サンプリングクロックＡＣＫの位相
が受信クロック成分抽出信号ＴＮＫの位相よりも早い場
合（図７で左にずれた場合）は、サンプリングレジスタ
２０２の出力値は正の値となる。さらに、このときの出
力値のｓｉｎ-1は、位相のずれ幅に比例する。
【００２６】また、サンプリングクロックＡＣＫの位相
が受信クロック成分抽出信号ＴＮＫの位相よりも遅い場
合（図７で右にずれた場合）は、サンプリングレジスタ
２０２の出力値は負の値となり、この出力値の絶対値の
ｓｉｎ-1は位相のずれ幅に比例する。
【００２７】なお、このサンプリングレジスタ２０２
は、後述するランダム・ウォーク・フィルタ１０３で生
成されるクリア信号ＣＬによってクリアされる。
【００２８】このように、サンプリングレジスタ２０２
の出力値ＴＮＫ′は、位相ずれの幅および方向を示す情
報となる。この出力値ＴＮＫ′は、ランダム・ウォーク
・フィルタ１０３に入力される。
【００２９】また、この位相比較器１０２は、入力した
受信クロック成分抽出信号ＴＮＫと、シフトレジスタ２
０３で生成したサンプリングクロックＡＣＫとを、後述
する動作状態検出回路１０６に対して出力する。
【００３０】ランダム・ウォーク・フィルタ１０３（図
３参照）は、蓄積部３１０、判別部３２０、周波数変更
信号生成部３３０、ＯＲ回路３４０およびしきい値発生
回路３５０を備えている。
【００３１】蓄積部３１０内の加算器３１１は、上述の
サンプリングレジスタ２０２の出力値ＴＮＫ′とアキュ
ムレータ３１２の出力値とを加算して出力する。この加
算データは、サンプリングクロックＡＣＫの立ち上がり
タイミングにしたがって、アキュムレータ３１２に格納
される。これにより、サンプリングレジスタ２０２の出
力値ＴＮＫ′は、順次加算されてアキュムレータ３１２
内に蓄積され、判別部３２０に対して出力される。
【００３２】ここで、上述のように、サンプリングレジ
スタ２０２の出力値は、サンプリングクロックＡＣＫの
位相が受信クロック成分抽出信号の位相よりも早い場合
は正の値となり、遅い場合は負の値となる。したがっ
て、蓄積部３１０の加算データも、サンプリングクロッ
クＡＣＫの位相の方が早い場合は正の値となり、遅い場
合は負の値となる。また、サンプリングクロックＡＣＫ
の位相が変化し、受信クロック成分抽出信号ＴＮＫ′の
位相よりも早い場合と遅い場合とが混在する場合は、サ
ンプリングレジスタ２０２の出力値は相殺されるので、
蓄積部３１０の出力する加算データの値は、零または零
に近い値となる。
【００３３】判別部３２０は、この加算データを蓄積部
３１０から入力して、しきい値±Ｃ（Ｃは正の値とす
る）との大小関係を比較する。この判別部３２０は、２
個のコンパレータ３２１，３２２を備えている。コンパ
レータ３２１は、しきい値＋Ｃよりも蓄積部３１０から
入力した加算データの方が大きい場合にオン（ハイレベ
ル）となる。一方、コンパレータ３２２は、しきい値−
Ｃよりも蓄積部３１０から入力した加算データの方が小
さい場合にオン（ハイレベル）となる。
【００３４】ここで、正のしきい値＋Ｃ（１６ビット）
は、後述するパラメータ設定回路１０５から入力した４
ビットのしきい値情報ＳＥＬＴに基づいて、しきい値発
生回路３５０で生成される。また、負のしきい値−Ｃ
は、正のしきい値＋Ｃを入力したＮＯＴ回路３２３の出
力として得られる。
【００３５】このようにして、サンプリングクロックＡ
ＣＫの位相が受信クロック成分抽出信号の位相よりも遅
い場合はコンパレータ３２１の出力のみがオンとなり、
速い場合はコンパレータ３２２の出力のみがオンとな
る。また、上述のように受信クロック成分抽出信号の位
相よりも早い場合と遅い場合とが混在する場合は、加算
データの値は零または零に近い値となるので、通常、コ
ンパレータ３２１，３２２は共にオフのままとなる。
【００３６】コンパレータ３２１，３２２の一方がオン
となると、ＯＲ回路３４０はクリア信号ＣＬを出力す
る。これにより、上述した蓄積部３１０のアキュムレー
タ３１２および位相比較器１０２のサンプリングレジス
タ２０２（図２参照）がクリアされる。
【００３７】周波数変更信号生成部３３０は、位相シフ
ト幅設定回路３３１，３３２を備えている。位相シフト
幅設定回路３３１は、コンパレータ３２１がオンのとき
に、周波数変更信号ＤＩＶ126 をオンにする。また、位
相シフト幅設定回路３３２は、コンパレータ３２２がオ
ンのときに、周波数変更信号ＤＩＶ130 をオンにする。
ここで、周波数変更信号ＤＩＶ126 ，ＤＩＶ130 がオン
となる時間は、後述するフィルタ係数発生回路１０５か
ら入力された４ビットの位相シフト幅情報ＳＥＬＰの値
によって決定される。
【００３８】周波数可変発振器１０４（図４参照）は、
内部クロックＳＣＫ等のクロック信号を生成するととも
に、これらの各クロック信号の周波数をランダム・ウォ
ーク・フィルタ１０３から入力された周波数変更信号Ｄ
ＩＶ126 ，ＤＩＶ130 にしたがって変更する。
【００３９】図４において、分周回路４１０は、水晶発
振器等（図示せず）によって供給されるクロック信号Ｏ
ＳＣＣＫを周波数可変発振器１０４の外部から入力し、
周波数を１／２倍にしたクロック信号ＯＳＣＣＫ2 を出
力する。
【００４０】分周回路４１１はこのクロック信号ＯＳＣ
ＣＫ2 を入力し、周波数を１／２n（ｎ＝１，２，…，
６）倍にしたクロック信号を、それぞれ出力する。この
分周回路４１１としては、バイナリカウンタを使用する
ことができる（本実施例ではアップカウンタを使用する
ものとする）。すなわち、バイナリカウンタの１ビット
目は１／２倍のクロック出力として使用することがで
き、同様に、２ビット目は１／２2 （＝１／４）倍の出
力、３ビット目は１／２3 （＝１／８）倍の出力という
ように、バイナリカウンタの各ビット出力は、そのまま
分周クロックの出力となる。このバイナリカウンタは、
「０」から「６３」までのカウントを行った後、再度
「０」からのカウントを繰り返す。
【００４１】また、分周回路４１２は、１／６４（＝１
／２6 ）倍して出力されたクロック信号をＮＯＴ回路で
反転して入力し、これをさらに１／２n （ｎ＝１，２，
３）倍にしたクロック信号を、それぞれ出力する。この
分周回路４１２としても、バイナリカウンタを使用する
ことができる。
【００４２】なお、分周回路４１１，４１２としては、
９ビットのバイナリカウンタの上位６ビットを分周回路
４１１として使用し、下位３ビットを分周回路４１２と
して使用することも可能である。
【００４３】分周回路４１１，４１２の出力は、それぞ
れ、ＮＯＴ回路で反転されてフリップフロップ回路４１
３，４１４に入力され、かかるフリップフロップ回路４
１３，４１４から内部クロックＳＣＫ，ＳＣＫ2 ，ＳＣ
Ｋ4 ，…，ＳＣＫ256 として出力される。また、これら
のフリップフロップ回路４１３，４１４の駆動クロック
としては、上述の分周回路４１０の出力クロックＯＳＣ
ＣＫ2 をＮＯＴ回路４１３で反転させたものが使用され
る。このようなフリップフロップ回路４１３，４１４を
用いることにより、各内部クロックＳＣＫ，ＳＣＫ2 ，
ＳＣＫ4 ，…，ＳＣＫ256 を、位相を揃えて出力するこ
とができる。
【００４４】カウント値検出回路４１５は、分周回路４
１１の各出力クロックを入力する。そして、分周回路４
１１の出力信号がクロック信号ＯＳＣＣＫ2 の６３クロ
ック目に相当する状態となったときに、このカウント値
検出回路４１５の出力がオン（ハイレベル）となる。例
えば、分周回路４１１としてアップカウンタを使用する
場合であれば、このアップカウンタの出力値が「１１１
１０１」（１０進数で「６２」）となったときに、カウ
ント値検出回路４１５の出力がハイレベルとなる。
【００４５】カウント値検出回路４１５の出力は、フリ
ップフロップ４１６に入力される。また、このフリップ
フロップ４１６の駆動クロックとしては、分周回路４１
０の出力するクロック信号ＯＳＣＣＫ2 が使用される。
これにより、カウント値検出回路４１５の出力は、内部
クロックＳＣＫ〜ＳＣＫ256 と同じタイミングで、ＡＮ
Ｄ回路４１７の入力端子Ａに入力される。
【００４６】このＡＮＤ回路４１７の入力端子Ｂには、
ランダム・ウォーク・フィルタ１０３から出力された周
波数変更信号ＤＩＶ126 が入力される。また、かかるＡ
ＮＤ回路４１７の出力は、分周回路４１１のクリア入力
となる。これにより、カウント値検出回路４１５の出力
信号および周波数変更信号ＤＩＶ126 がともにオン（ハ
イレベル）のときは、ＡＮＤ回路４１７の出力はハイレ
ベルとなり、分周回路４１１がクリアされる。すなわ
ち、周波数変更信号ＤＩＶ126 がオンのとき（サンプリ
ングクロックＡＣＫの位相が受信クロック成分抽出信号
の位相よりも遅いとき）は、内部クロックＳＣＫ8 の周
期は、クロック信号ＯＳＣＣＫ2 の１クロック分だけ短
くなり、６３クロック分となる（すなわち、クロック信
号ＯＳＣＣＫで１２６クロック分となる）。また、内部
クロックＳＣＫ4 ，ＳＣＫ2 ，ＳＣＫの周期も、その分
だけ短くなる。これにより、次の内部クロックの開始
（分周回路４１１，４１２がアップカウンタの場合はク
ロックの立ち下がり）をその分だけ速くできるので、サ
ンプリングクロックＡＣＫの位相を受信クロック成分抽
出信号ＴＮＫの位相に近付けることができる。
【００４７】このように、カウント値検出回路４１５に
よるクリア動作を１回行うと、内部クロックＳＣＫ８の
周期を、クロック信号ＯＳＣＣＫ２の１クロック分だけ
短くすることができる。この内部クロックの周期をクロ
ック信号ＯＳＣＣＫ２の２クロック分だけ短くしたい場
合には、カウント値検出回路４１５のデコード値を例え
ば“６１”に変更すればよい。
【００４８】また、分周回路４１１の各出力クロック
は、カウント値検出回路４１８にも入力される。そし
て、分周回路４１１の出力信号がクロック信号ＯＳＣＣ
Ｋ2 の６４クロック目に相当する状態となったときに、
このカウント値検出回路４１８の出力がオン（ハイレベ
ル）となる。例えば、分周回路４１１としてアップカウ
ンタを使用する場合であれば、このアップカウンタの出
力値が「１１１１１１」（１０進数で「６３」）となっ
たときに、カウント値検出回路４１８の出力がハイレベ
ルとなる。
【００４９】このカウント値検出回路４１８の出力は、
ＡＮＤ回路４２１の入力端子Ａに入力されるとともに、
フリップフロップ４１９にも入力される。また、このフ
リップフロップ４１９の駆動クロックとしては分周回路
４１０の出力するクロック信号ＯＳＣＣＫ2 が使用され
るので、カウント値検出回路４１８の出力をＮＯＴ回路
４２０で反転させた信号は、内部クロックＳＣＫ〜ＳＣ
Ｋ256 とほぼ同じタイミングで、ＡＮＤ回路４２１の入
力端子Ｂに入力される。また、ＡＮＤ回路４２０の他の
入力端子Ｃには、周波数変更信号ＤＩＶ130 が入力され
る。そして、このＡＮＤ回路４２１の出力は、分周回路
４１１のイネーブル入力となる。
【００５０】ここで、周波数変更信号ＤＩＶ130 がオフ
（ローレベル）のときは、ＡＮＤ回路４１７の出力は常
にローレベルとなるので、分周回路４１１は動作状態と
なり、通常のカウント動作を繰り返す。
【００５１】一方、周波数変更信号ＤＩＶ130 がオン
（ハイレベル）のときは、ＡＮＤ回路４１７の出力レベ
ルは、カウント値検出回路４１８の出力によって決定さ
れる。すなわち、カウント値検出回路４１８の出力がオ
フ（ローレベル）のときは、ＡＮＤ回路４２１の入力端
子Ｂはハイレベルとなるが、入力端子Ａがローレベルと
なるので、ＡＮＤ回路４１７の出力はローレベルとな
り、分周回路４１１は動作状態となる。
【００５２】また、上述のようにしてカウント値検出回
路４１８の出力がローレベルからハイレベルに変化する
と、その直後は、ＡＮＤ回路４１７の入力端子はすべて
ハイレベルとなるのでＡＮＤ回路４２１の出力はハイレ
ベルとなり、分周回路４１１は非動作状態となる。ここ
で、分周回路４１１が非動作状態となっている間は、こ
の分周回路４１１の出力値は変化せず、「１１１１１
１」のままである。そして、分周回路４１０から次のク
ロック信号ＯＳＣＣＫ2 が入力されると、ＡＮＤ回路４
２１の入力端子Ｂの入力レベルが反転するので、ＡＮＤ
回路４２１の出力は再びローレベルとなり、分周回路４
１１は動作状態となる。
【００５３】すなわち、周波数変更信号ＤＩＶ130 がオ
ンのとき（サンプリングクロックＡＣＫの位相が受信ク
ロック成分抽出信号の位相よりも速いとき）に、分周回
路４１１の出力値が「１１１１１１」となると、この分
周回路４１１はクロック信号ＯＳＣＣＫ2 の１クロック
分だけ停止する。したがって、内部クロックＳＣＫ8の
周期は、クロック信号ＯＳＣＣＫ2 の１クロック分だけ
長くなり、６５クロック分となる（すなわち、クロック
信号ＯＳＣＣＫで１３０クロック分となる）。また、内
部クロックＳＣＫ4 ，ＳＣＫ2 ，ＳＣＫの周期も、その
分だけ長くなる。これにより、次の内部クロックの開始
（分周回路４１１，４１２がアップカウンタの場合はク
ロックの立ち下がり）をその分だけ遅くすることができ
るので、サンプリングクロックＡＣＫの位相を受信クロ
ック成分抽出信号の位相に近付けることができる。
【００５４】このように、カウント値検出回路４１８に
よる分周回路４１１の停止を１回行うと、内部クロック
ＳＣＫ８の周期を、クロック信号ＯＳＣＣＫ２ の１ク
ロック分だけ長くすることができる。この内部クロック
の周期をクロック信号ＯＳＣＣＫ２の２クロック分だけ
長くしたい場合には、カウント値検出回路４１８により
２つのカウント値で分周回路４１１の停止を２回行うよ
うにすればよい。
【００５５】フィルタ係数発生回路１０５（図５参照）
は、しきい値情報ＳＥＬＴと位相シフト幅情報ＳＥＬＰ
とを、ランダム・ウォーク・フィルタ１０３に対して出
力する。
【００５６】ここで、フィルタ係数発生回路１０５が出
力するフィルタ係数（しきい値情報ＳＥＬＴおよび位相
シフト幅情報ＳＥＬＰ）としては、フィルタ係数発生回
路１０５の内部で生成したもの（以下、「内部フィルタ
係数」と記す）と、このフィルタ係数発生回路１０５の
外部で生成したもの（以下、「外部フィルタ係数」と記
す）とがある。
【００５７】また、内部フィルタ係数が採用される場合
のモードとして、間欠受信モードと連続受信モードとが
ある。間欠受信モードは、初期の同期時（すなわち位相
ずれが大きいとき）に採られるモードである。このとき
は、位相ずれを短時間で零に近付けるために、しきい値
を小さめに設定し、且つ、シフト幅を大きめに設定す
る。また、連続受信モードは、連続受信時（すなわち位
相ずれか小さいとき）に採られるモードである。このと
きは、高精度の位相合わせを実現するために、しきい値
を大きく、且つ、シフト幅を小さく設定する。間欠受信
モードまたは連続受信モードのいずれを選択するかは、
動作モード信号Ｍ（１ビット）によって指定される。
【００５８】一方、外部フィルタ係数は、図示しないＣ
ＰＵ等によって生成され、外部しきい値情報ＥＸＳＥＬ
Ｔ（４ビット）および外部位相シフト幅情報ＥＸＳＥＬ
Ｐ（４ビット）として、フィルタ係数発生回路１０５に
入力される。内部フィルタ係数と外部フィルタ係数のい
ずれを採用するかは、図示しないＣＰＵ等からフィルタ
係数発生回路１０５に入力される切換信号ＥＸＳＥＬに
よって指定される。
【００５９】図５において、しきい値情報発生回路５１
０は、後述する動作状態検出回路１０６から入力した動
作モード信号Ｍに応じて内部しきい値情報を生成し、こ
れを出力する。
【００６０】このしきい値情報発生回路５１０に入力さ
れた動作モード信号Ｍは、アドレス発生回路５１１に取
り込まれる。このアドレス発生回路５１１は、この動作
モード情報Ｍに応じたアドレス信号を発生させ、出力す
る。ＲＯＭ（Read Only Memory）５１２は、アドレス発
生回路５１１から入力されたアドレス信号に応じた４ビ
ットの記憶情報、すなわち間欠受信モード時の内部しき
い値情報または連続受信モード時の内部しきい値情報を
出力する。
【００６１】この内部しきい値情報は、マルチプレクサ
５２０に入力される。マルチプレクサ５２０は、この内
部しきい値情報と外部しきい値情報ＥＸＳＥＬＴとをデ
ータ入力し、切換信号ＥＸＳＥＬが内部フィルタ係数を
指定しているときは内部しきい値情報を、外部フィルタ
係数を指定しているときは外部しきい値情報を、それぞ
れ、しきい値情報ＳＥＬＴとして出力する。
【００６２】また、位相シフト幅情報発生回路５３０
は、動作モード信号Ｍに応じて内部位相シフト幅情報を
生成し、これを出力する。
【００６３】この位相シフト幅情報発生回路５３０に入
力された動作モード信号Ｍは、アドレス発生回路５３１
に取り込まれる。アドレス発生回路５３１が動作モード
情報Ｍに応じたアドレス信号を出力すると、ＲＯＭ５３
２はこのアドレス信号に応じた４ビットの記憶情報（間
欠受信モード時の内部位相シフト幅情報または連続受信
モード時の内部位相シフト幅情報）を出力する。
【００６４】この内部位相シフト幅情報は、マルチプレ
クサ５４０に入力される。マルチプレクサ５４０は、こ
の内部位相シフト幅情報と外部位相シフト幅情報ＥＸＳ
ＥＬＰとを入力し、切換信号ＥＸＳＥＬが内部フィルタ
係数を指定しているときは内部位相シフト幅情報を、外
部フィルタ係数を指定しているときは外部位相シフト幅
情報を、それぞれ、位相シフト幅情報ＳＥＬＰとして出
力する。
【００６５】なお、本実施例では内部フィルタ係数をＲ
ＯＭ５１２，５３２に記憶させることとしたが、これに
代えて、ランダムゲートやハードワイアード（布線論
理）などで内部フィルタ係数を生成することとしてもよ
い。
【００６６】かかるしきい値情報ＳＥＬＴおよび位相シ
フト幅情報ＳＥＬＰは、上述したように、ランダム・ウ
ォーク・フィルタ１０３（図３参照）に送られる。
【００６７】動作状態検出回路１０６（図６参照）は、
受信クロック成分抽出信号ＴＮＫ等の信号を入力し、動
作モード信号Ｍを生成して出力する。
【００６８】図６において、振幅検出回路６０１は、受
信クロック成分抽出信号ＴＮＫを入力して、この信号の
振幅の絶対値を検出する。そして、この振幅の絶対値が
所定値よりも小さい場合は、ＤＰＬＬ回路１０１内に受
信クロックが入力されていないものと判断して、出力信
号ＯＶＥＲをオフ（ローレベル）にする。一方、受信ク
ロック成分抽出信号ＴＮＫの振幅の絶対値が所定値以上
である場合は、ＤＰＬＬ回路１０１内に受信クロックが
入力されているものと判断し、出力信号ＯＶＥＲをオン
（ハイレベル）にする。この所定値は、通常は、零に近
似する値に設定される。なお、このような動作は、間欠
受信時の位相合わせ込み時間（すなわち、同期の開始か
ら連続モードへの移行間での時間）や受信クロック成分
抽出信号ＴＮＫの周期よりも小さい時間単位で繰り返さ
れる。このため、本実施例では、タイミング信号とし
て、上述の周波数可変発振器１０４（図４参照）から入
力された内部クロックＳＣＫ8 を使用している。
【００６９】レジスタ６０２は、振幅検出回路６０１の
出力信号ＯＶＥＲを入力し、内部クロックＳＣＫ8 が与
える立ち上がりタイミング（振幅検出回路６０１の振幅
検出の次の立ち上がりタイミング）に合わせて、この信
号を出力する。このレジスタ６０２の出力信号は、ＮＯ
Ｔ回路６０３で反転されてＡＮＤ回路６０４の一方の入
力端Ｂに入力される。また、このＡＮＤ回路６０４の他
方の入力端Ａには、振幅検出回路６０１の出力信号ＯＶ
ＥＲがそのまま入力される。
【００７０】このような構成によれば、信号ＯＶＥＲが
ローレベルからハイレベルに変化したとき、ＡＮＤ回路
６０４の各入力端Ａ，Ｂの入力レベルは、まず、Ａがロ
ーレベルでＢがハイレベルの状態からＡ，Ｂともにハイ
レベルの状態に変化し、さらに、内部クロックＳＣＫ8
で１クロック後に、ＡがハイレベルでＢがローレベルの
状態になる。したがって、このように信号ＯＶＥＲがロ
ーレベルからハイレベルに変化すると、内部クロックＳ
ＣＫ8 と同じパルス幅のクロックが１個出力される。一
方、信号ＯＶＥＲがハイレベルからローレベルに変化し
たときは、ＡＮＤ回路６０４の出力は何等変化しない。
【００７１】遅延回路６０５は、このクロックを所定時
間（例えば２０ｍｓｅｃ程度）遅延させて出力する。
【００７２】一方、信号ＯＶＥＲがハイレベルからロー
レベルに変化したときは、ＡＮＤ回路６０４の出力は何
等変化しないので、遅延回路６０５の出力もローレベル
のままである。
【００７３】また、振幅検出回路６０１の出力信号ＯＶ
ＥＲは、レジスタ６０６にも入力される。この信号ＯＶ
ＥＲは、上述のレジスタ６０２と同じタイミングでレジ
スタ６０６から出力され、ＮＯＴ回路６０７で反転され
てＮＯＲ回路６０８の一方の入力端Ｂに入力される。ま
た、このＮＯＲ回路６０８の他方の入力端Ａには、振幅
検出回路６０１から直接に、出力信号ＯＶＥＲが入力さ
れる。ＯＲ回路６０９は、一方の入力端ＡからはＮＯＲ
回路６０８の出力信号を入力し、他方の入力端Ｂからは
リセット信号ＲＳＴを入力する。
【００７４】このような構成では、信号ＯＶＥＲがロー
レベルからハイレベルに変化したときは、ＮＯＲ回路６
０８の出力は何等変化せず、したがって、ＯＲ回路６０
９の出力も変化しない。
【００７５】一方、信号ＯＶＥＲがハイレベルからロー
レベルに変化したときは、ＮＯＲ回路６０８の各入力端
Ａ，Ｂの入力レベルは、まず、ＡがハイレベルでＢがロ
ーレベルの状態からＡ，Ｂともにローレベルの状態に変
化し、さらに、内部クロックＳＣＫ8 で１クロック後
に、ＡがローレベルでＢがハイレベルの状態になる。し
たがって、このように信号ＯＶＥＲがハイレベルからロ
ーレベルに変化すると、内部クロックＳＣＫ8 と同じパ
ルス幅のクロックが１個出力される。このクロックは、
ＯＲ回路６０９から、そのまま出力される。また、ＯＲ
回路６０９は、リセット信号ＲＳＴが入力されたとき
も、そのまま出力する。
【００７６】ＲＳラッチ６１０は、上述の遅延回路６０
５の出力をＲ入力として、またＯＲ回路６０９の出力を
Ｓ入力として、それぞれ取り込む。これにより、ＲＳラ
ッチ６１０のＱ出力は、遅延回路６０５からクロックが
入力されるとハイレベルからローレベルに変化し、その
後ＯＲ回路６０９からクロック（ＮＯＲ回路６０８の出
力クロックまたはリセット信号ＲＳＴ）が入力されると
ローレベルからハイレベルに変化する。
【００７７】レジスタ６１１は、ＲＳラッチ６１０から
入力された信号を、サンプリングクロックＡＣＫ（図
２、図７参照）で与えられたタイミングに合わせて、動
作モード信号Ｍとして出力する。
【００７８】このような構成の動作状態検出回路１０６
によれば、受信クロックがＤＰＬＬ回路１０１に入力さ
れていないとき（すなわち、受信クロック成分抽出信号
ＴＮＫの振幅の絶対値が所定値未満であるとき）および
受信クロックがＤＰＬＬ回路１０１に入力されて同期が
開始されてから所定時間（ここでは約２０ｍｓｅｃ）
は、動作モード信号Ｍはハイレベルとなり、間欠受信モ
ードが指定される。一方、この所定時間の経過後は、動
作モード信号Ｍはローレベルとなり、連続受信モードが
指定される。
【００７９】以上説明したように、本実施例のＤＰＬＬ
回路１０１では、位相の同期が開始されてから約２０ｍ
ｓｅｃの間（すなわち間欠受信モード時）とその後（す
なわち連続受信モード時）とで、フィルタ係数（しきい
値およびシフト幅）の設定値を自動的に変更することが
できる。これにより、初期の同期時（すなわち位相ずれ
が大きいとき）にはしきい値が小さめで且つシフト幅が
大きめとなるように設定し、一方、連続受信時（すなわ
ち位相ずれか小さいとき）にはしきい値が大きめで且つ
シフト幅が小さめとなるように設定することができる。
【００８０】したがって、本実施例のＤＰＬＬ回路１０
１では、ランダム・ウォーク・フィルタ１０３で生成さ
れる周波数変更信号ＤＩＶ126 ，ＤＩＶ130 のオンとな
る条件やオンとなる期間を位相ずれの大きさに応じて変
更することができるので、高精度の位相合わせを短時間
で行うことが可能となる。
【００８１】なお、本発明は以上説明した実施例に限定
されるものでないことはもちろんである。
【００８２】例えば、本実施例では、同期の開始から２
０ｍｓｅｃの間は位相ずれが大きくその後は位相ずれが
小さいことを利用してフィルタ係数の設定値の変更を行
うこととしたが、位相ずれを直接検出してフィルタ係数
を変更することとしてもよいのはもちろんである。
【００８３】また、本実施例では、動作状態検出回路１
０６で同期の開始を検出し、この同期の開始時から２０
ｍｓｅｃ後に連続受信モードに移行することとしたが、
外部のＣＰＵ等から入力した制御信号に基づいて連続受
信モードへの移行タイミングを決定することとしてもよ
い。例えば、このＤＰＬＬ回路１０１を携帯型無線電話
機等の電子機器に搭載した場合には、この機器に対して
使用者が何らかのボタン操作を行ったことを示す制御信
号を入力したときから所定時間経過後に連続受信モード
に移行することとしてもよい。
【００８４】さらに、本実施例では動作モード信号Ｍを
１ビットとして二種類のフィルタ係数を使用したが、こ
の動作モード信号Ｍを２ビット以上として三種類以上の
フィルタ係数を適宜切り換えて使用することとしてもよ
い。
【００８５】さらに、本実施例ではしきい値およびシフ
ト幅を両方変更できる構成としたが、しきい値またはシ
フト幅の一方のみを変更することとしても充分な効果を
得ることができる場合もある。
【００８６】
【発明の効果】以上詳細に説明したように、本発明に係
わるデジタル・フェイズ・ロックド・ループ回路によれ
ば、動作状態検出手段で入力クロックの振幅の変化を遅
延させることにより動作モード信号の切換えを所定時間
遅延させて発生するようにし、これによりフィルタ手段
内の判別部で使用されるしきい値と周波数変更信号生成
部で使用されるシフト幅情報とを、フィルタ係数発生手
段で位相同期状態に応じて適宜変更して設定することと
したので、高精度の位相合せを短時間で行うとともに確
実な動作モードの切換えが可能となる。
【図面の簡単な説明】
【図１】本実施例に係わるデジタル・フェイズ・ロック
ド・ループ回路の構成を概略的に示すブロック図であ
る。
【図２】図１に示した位相比較器の内部構成を示すブロ
ック図である。
【図３】図１に示したランダム・ウォーク・フィルタの
内部構成を示すブロック図である。
【図４】図１に示した周波数可変発振器の内部構成を示
すブロック図である。
【図５】図１に示したフィルタ係数発生回路の内部構成
を示すブロック図である。
【図６】図１に示した動作状態検出回路の内部構成を示
すブロック図である。
【図７】図１に示したデジタル・フェイズ・ロックド・
ループ回路の主な内部信号のタイミングを示すタイミン
グチャートである。
【図８】従来のデジタル・フェイズ・ロックド・ループ
回路の位置構成例を説明するためのブロック図である。
【符号の説明】
１０１ ＤＰＬＬ回路 １０２ 位相比較器 １０３ ランダム・ウォーク・フィルタ １０４ 周波数可変発振器 １０５ パラメータ設定回路 １０６ 動作状態検出回路 ２０１ サイン拡張回路 ２０２ サンプリングレジスタ ２０３ シフトレジスタ ３１０ 蓄積部 ３２０ 判別部 ３３０ 周波数変更信号生成部 ３５０ しきい値発生回路 ４１０，４１１，４１２ 分周回路 ４１３，４１４ フリップフロップ回路 ４１５，４１８ カウント値検出回路 ５１０ しきい値情報発生回路 ５３０ 位相シフト幅情報発生回路 ５２０，５４０ マルチプレクサ ６０１ 振幅検出回路 ６０５ 遅延回路 ６１０ ＲＳラッチ
フロントページの続き (56)参考文献 特開 平１−270428（ＪＰ，Ａ) 特開 昭62−108619（ＪＰ，Ａ) 特開 昭62−203422（ＪＰ，Ａ) 特開 昭61−265934（ＪＰ，Ａ) 特開 平２−56134（ＪＰ，Ａ) 特開 平４−96423（ＪＰ，Ａ) 実開 昭61−149432（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 H03L 7/199

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】出力クロックを生成するとともに、この出
    力クロックの位相をシフトさせて入力クロックの位相に
    同期させるデジタル・フェイズ・ロックド・ループ回路
    において、 前記入力クロックの位相と前記出力クロックの位相とを
    順次比較して比較結果を出力する位相比較手段と、 この位相比較手段から入力された前記比較結果を順次加
    算・蓄積して加算データとして出力する蓄積部と、この
    蓄積部から入力された加算データと外部から入力された
    しきい値情報の示すしきい値との大小関係を判別して判
    別結果を出力する判別部と、外部から入力された位相シ
    フト幅情報に対応する周波数変更信号を前記判別器から
    入力された前記判別結果に応じて出力する周波数変更信
    号生成部とを有するフィルタ手段と、 前記出力クロックを生成するとともに、この出力クロッ
    クの周波数を前記フィルタ手段から入力された前記周波
    数変更信号に応じて変更する発振手段と、 前記入力クロックの振幅がロウからハイに変化したこと
    を検出して所定時間遅延させることにより入力クロック
    の受信の有無を表す動作モード信号の切換えを所定時間
    遅延させて発生する動作状態検出手段と、 前記しきい値情報と前記位相シフト幅情報とを出力する
    とともに、前記動作モード信号を受けて、出力する前記
    しきい値情報或いは前記位相シフト幅情報の少なくとも
    一方を位相同期の状態に応じ、前記入力クロックと前記
    出力クロックとの位相の同期が開始されてから所定時間
    は前記しきい値が小さいか位相シフト幅が大きくなるよ
    うにし、前記所定時間の経過後は前記しきい値が大きい
    か位相シフト幅が小さくなるようにするフィルタ係数発
    生手段とを備えたことを特徴とするデジタル・フェイズ
    ・ロックド・ループ回路。
  2. 【請求項２】前記フィルタ係数発生手段が、前記入力ク
    ロックと前記出力クロックとの位相ずれが所定値よりも
    大きいときは前記しきい値が小さく、前記位相ずれが前
    記所定値よりも小さいときには前記しきい値が大きくな
    るように、前記しきい値情報を変更して出力することを
    特徴とする請求項１記載のデジタル・フェイズ・ロック
    ド・ループ回路。
  3. 【請求項３】前記フィルタ係数発生手段が、前記入力ク
    ロックと前記出力クロックとの位相ずれが所定値よりも
    大きいときは位相シフト幅が大きく、前記位相ずれが前
    記所定値よりも小さいときには前記位相シフト幅が小さ
    くなるように、前記位相シフト幅情報を変更して出力す
    ることを特徴とする請求項１記載のデジタル・フェイズ
    ・ロックド・ループ回路。
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