JP3253581B2 - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】この発明はディジタルＰＬＬ回路
に関し、特にたとえばＶＣＯ(Voltage Controlled Osci
llator) から出力された発振周波数信号の位相をＨパル
スにロックする、ディジタルＰＬＬ回路に関する。
に関し、特にたとえばＶＣＯ(Voltage Controlled Osci
llator) から出力された発振周波数信号の位相をＨパル
スにロックする、ディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】図１０に示す従来のこの種のディジタル
ＰＬＬ回路１では、入力される水平同期パルス（Ｈパル
ス）の立ち下がり期間の中間地点に分周パルス（ＦＨパ
ルス）の立ち下がりをロックさせるために、位相比較器
２がＨパルスの位相とＦＨパルスの位相とを比較し、ル
ープフィルタ３が位相比較器２からの出力の積分信号を
ＶＣＯ４に与えていた。
ＰＬＬ回路１では、入力される水平同期パルス（Ｈパル
ス）の立ち下がり期間の中間地点に分周パルス（ＦＨパ
ルス）の立ち下がりをロックさせるために、位相比較器
２がＨパルスの位相とＦＨパルスの位相とを比較し、ル
ープフィルタ３が位相比較器２からの出力の積分信号を
ＶＣＯ４に与えていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、図１１に示すようにＦＨパルスがＨパルス
にロックされた状態であっても、Ｈパルスの立ち下がり
期間において、位相比較器２の出力が図１１（Ｃ）に示
すように正極性および負極性に変化し、これによって、
ＶＣＯ４の制御電圧が図１１（Ｄ）に示すように変動し
ていた。つまり、ロック状態においてもＶＣＯ４の発振
周波数が変動していた。
来技術では、図１１に示すようにＦＨパルスがＨパルス
にロックされた状態であっても、Ｈパルスの立ち下がり
期間において、位相比較器２の出力が図１１（Ｃ）に示
すように正極性および負極性に変化し、これによって、
ＶＣＯ４の制御電圧が図１１（Ｄ）に示すように変動し
ていた。つまり、ロック状態においてもＶＣＯ４の発振
周波数が変動していた。
【０００４】それゆえに、この発明の主たる目的は、ロ
ック状態においてＶＣＯの発振周波数の変動を防止する
ことができる、ディジタルＰＬＬ回路を提供することで
ある。
ック状態においてＶＣＯの発振周波数の変動を防止する
ことができる、ディジタルＰＬＬ回路を提供することで
ある。
【０００５】
【課題を解決するための手段】この発明は、制御電圧に
応じた周波数で発振する発振手段、周波数に相関する相
関信号と入力信号との位相差を検出する検出手段、位相
差に基づいて制御電圧を作成する作成手段、位相差に相
当する期間に第１レベルから第２レベルに変化する位相
差信号を出力する第１出力手段、位相差信号を異なるタ
イミングで複数回サンプリングするサンプリング手段、
およびサンプリング手段から出力された複数のサンプリ
ング信号が全て第１レベルを示すとき相関信号が入力信
号に同期していることを示す第１判別信号を出力し、複
数のサンプリング信号の少なくとも１つが第２レベルを
示すとき相関信号が入力信号に同期していないことを示
す第２判別信号を出力する第２出力手段を備える、ディ
ジタルＰＬＬ回路である。
応じた周波数で発振する発振手段、周波数に相関する相
関信号と入力信号との位相差を検出する検出手段、位相
差に基づいて制御電圧を作成する作成手段、位相差に相
当する期間に第１レベルから第２レベルに変化する位相
差信号を出力する第１出力手段、位相差信号を異なるタ
イミングで複数回サンプリングするサンプリング手段、
およびサンプリング手段から出力された複数のサンプリ
ング信号が全て第１レベルを示すとき相関信号が入力信
号に同期していることを示す第１判別信号を出力し、複
数のサンプリング信号の少なくとも１つが第２レベルを
示すとき相関信号が入力信号に同期していないことを示
す第２判別信号を出力する第２出力手段を備える、ディ
ジタルＰＬＬ回路である。
【０００６】
【作用】位相比較器は、ＨパルスとＦＨパルスとの間の
位相差を検出し、位相差データを出力する。デコーダ
は、この位相差データに基づいて正極性または負極性の
極性信号を出力する。つまり、ＦＨパルスがＨパルスに
対して同相または遅相であれば、正極性信号が出力さ
れ、ＦＨパルスがＨパルスに対して進相であれば負極性
の極性信号が出力される。デコーダはまた、位相差がゼ
ロのときハイレベルの位相差信号を出力し、位相差が存
在するとき、その位相差に相当する期間ローレベルの位
相差信号を出力する。３状態バッファは、位相差信号に
応答して、デコーダからの極性信号にゲートをかける。
このため、ＨパルスとＦＨパルスとの間に位相差が存在
すれば、３状態バッファから極性信号がそのまま出力さ
れ、ＨパルスとＦＨパルスが同位相であれば、３状態バ
ッファからハイインピーダンス信号が出力される。この
ようにして３状態バッファから出力された極性信号に基
づいて制御電圧が作成され、ＶＣＯが制御される。
位相差を検出し、位相差データを出力する。デコーダ
は、この位相差データに基づいて正極性または負極性の
極性信号を出力する。つまり、ＦＨパルスがＨパルスに
対して同相または遅相であれば、正極性信号が出力さ
れ、ＦＨパルスがＨパルスに対して進相であれば負極性
の極性信号が出力される。デコーダはまた、位相差がゼ
ロのときハイレベルの位相差信号を出力し、位相差が存
在するとき、その位相差に相当する期間ローレベルの位
相差信号を出力する。３状態バッファは、位相差信号に
応答して、デコーダからの極性信号にゲートをかける。
このため、ＨパルスとＦＨパルスとの間に位相差が存在
すれば、３状態バッファから極性信号がそのまま出力さ
れ、ＨパルスとＦＨパルスが同位相であれば、３状態バ
ッファからハイインピーダンス信号が出力される。この
ようにして３状態バッファから出力された極性信号に基
づいて制御電圧が作成され、ＶＣＯが制御される。
【０００７】
【発明の効果】この発明によれば、位相差がゼロのとき
極性信号にゲートがかけられるため、位相ロックがかけ
られた状態で発振周波数が変動するのを防止することが
できる。この発明の上述の目的，その他の目的，特徴お
よび利点は、図面を参照して行う以下の実施例の詳細な
説明から一層明らかとなろう。
極性信号にゲートがかけられるため、位相ロックがかけ
られた状態で発振周波数が変動するのを防止することが
できる。この発明の上述の目的，その他の目的，特徴お
よび利点は、図面を参照して行う以下の実施例の詳細な
説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例のディジタルＰ
ＬＬ回路１０は、入力されたＨパルス（入力信号）の位
相と分周器２８から出力されたＦＨパルス（相関信号）
の位相とを比較する位相比較器１２を含む。Ｈパルスお
よびＦＨパルスは図３（ａ）〜（ｃ）に示すような位相
をもち、位相比較器１２においては、位相検波回路１４
がそれぞれの位相を検波する。つまり、Ｈパルスの立ち
下がり時点からＦＨパルスの立ち下がり時点までの期間
に、カウンタ１６を能動化するイネーブル信号をＵＰ端
子から出力し、ＦＨパルスの立ち下がり時点からＨパル
スの立ち上がり時点までの期間に、カウンタ１８を能動
化するイネーブル信号をＤＯＷＮ端子から出力する。カ
ウンタ１６および１８は、分周器３２から出力される分
周パルスをクロックとして受け、このクロックに応答し
てインクリメントされる。
ＬＬ回路１０は、入力されたＨパルス（入力信号）の位
相と分周器２８から出力されたＦＨパルス（相関信号）
の位相とを比較する位相比較器１２を含む。Ｈパルスお
よびＦＨパルスは図３（ａ）〜（ｃ）に示すような位相
をもち、位相比較器１２においては、位相検波回路１４
がそれぞれの位相を検波する。つまり、Ｈパルスの立ち
下がり時点からＦＨパルスの立ち下がり時点までの期間
に、カウンタ１６を能動化するイネーブル信号をＵＰ端
子から出力し、ＦＨパルスの立ち下がり時点からＨパル
スの立ち上がり時点までの期間に、カウンタ１８を能動
化するイネーブル信号をＤＯＷＮ端子から出力する。カ
ウンタ１６および１８は、分周器３２から出力される分
周パルスをクロックとして受け、このクロックに応答し
てインクリメントされる。
【０００９】デコーダ２０は、カウンタ１６および１８
のそれぞれから出力されたカウントデータを受ける。そ
れぞれのカウントデータは、図２に示すコンパレータ２
０ａおよび減算器２０ｂに与えられ、コンパレータ２０
ａにおいて両データが比較されるとともに、減算器２０
ｂにおいて両データの差が検出される。コンパレータ２
０ａは、カウンタ１６からのカウントデータが大きいと
き、つまりＦＨパルスがＨパルスに対して遅相であると
き、図３（ａ）に示すように正極性の極性信号を出力す
る。一方、カウンタ１８からのカウントデータが大きい
とき、つまりＦＨパルスがＨパルスに対して進相である
とき、図３（ｂ）に示すように負極性の極性信号を出力
する。減算器２０ｂは、絶対値である差分データつまり
位相差データをパルス生成回路２０ｃに出力し、パルス
生成回路２０ｃは、図３（ａ）および（ｂ）に示すよう
に、入力された位相差データに対応する期間だけローレ
ベルの位相差パルス（第２レベルの位相差信号）を生成
する。この位相差パルスは、図３（ａ）に示す遅相状態
において、Ｈパルスの立ち下がり期間の中間地点で立ち
下がるように出力され、図３（ｂ）に示す進相状態にお
いて、Ｈパルスの立ち下がり期間の中間地点で立ち上が
るように出力される。
のそれぞれから出力されたカウントデータを受ける。そ
れぞれのカウントデータは、図２に示すコンパレータ２
０ａおよび減算器２０ｂに与えられ、コンパレータ２０
ａにおいて両データが比較されるとともに、減算器２０
ｂにおいて両データの差が検出される。コンパレータ２
０ａは、カウンタ１６からのカウントデータが大きいと
き、つまりＦＨパルスがＨパルスに対して遅相であると
き、図３（ａ）に示すように正極性の極性信号を出力す
る。一方、カウンタ１８からのカウントデータが大きい
とき、つまりＦＨパルスがＨパルスに対して進相である
とき、図３（ｂ）に示すように負極性の極性信号を出力
する。減算器２０ｂは、絶対値である差分データつまり
位相差データをパルス生成回路２０ｃに出力し、パルス
生成回路２０ｃは、図３（ａ）および（ｂ）に示すよう
に、入力された位相差データに対応する期間だけローレ
ベルの位相差パルス（第２レベルの位相差信号）を生成
する。この位相差パルスは、図３（ａ）に示す遅相状態
において、Ｈパルスの立ち下がり期間の中間地点で立ち
下がるように出力され、図３（ｂ）に示す進相状態にお
いて、Ｈパルスの立ち下がり期間の中間地点で立ち上が
るように出力される。
【００１０】なお、ＨパルスとＦＨパルスとが同相のと
き、コンパレータ２０ａは、図３（ｃ）に示すように正
極性信号を出力する。また、減算器２０ｂは“０”を示
す差分データを出力し、この結果、パルス生成回路２０
ｃは、図３（ｃ）に示すようにハイレベルの位相差パル
ス（第１レベルの位相差信号）を出力し続ける。極性信
号は３状態バッファ２２（ゲート手段）の入力端子に与
えられ、位相差パルスは、３状態バッファ２２の反転制
御端子に与えられる。３状態バッファ２２は、位相差パ
ルスがローレベルのときだけ、入力された極性信号をそ
のまま出力し、位相差パルスがハイレベルとなるとハイ
インピーダンス信号を出力する。つまり、図３（ａ）〜
（ｃ）からわかるように、ＦＨパルスが遅相状態であれ
ば、位相差に相当する期間だけ、３状態バッファ２２か
らハイレベル信号が出力され、ＦＨパルスが進相状態で
あれば、位相差に相当する期間だけ、３状態バッファ２
２からローレベル信号が出力される。一方、ＦＨパルス
とＨパルスとが同相であれば、３状態バッファ２２から
常にハイインピーダンス信号が出力される。
き、コンパレータ２０ａは、図３（ｃ）に示すように正
極性信号を出力する。また、減算器２０ｂは“０”を示
す差分データを出力し、この結果、パルス生成回路２０
ｃは、図３（ｃ）に示すようにハイレベルの位相差パル
ス（第１レベルの位相差信号）を出力し続ける。極性信
号は３状態バッファ２２（ゲート手段）の入力端子に与
えられ、位相差パルスは、３状態バッファ２２の反転制
御端子に与えられる。３状態バッファ２２は、位相差パ
ルスがローレベルのときだけ、入力された極性信号をそ
のまま出力し、位相差パルスがハイレベルとなるとハイ
インピーダンス信号を出力する。つまり、図３（ａ）〜
（ｃ）からわかるように、ＦＨパルスが遅相状態であれ
ば、位相差に相当する期間だけ、３状態バッファ２２か
らハイレベル信号が出力され、ＦＨパルスが進相状態で
あれば、位相差に相当する期間だけ、３状態バッファ２
２からローレベル信号が出力される。一方、ＦＨパルス
とＨパルスとが同相であれば、３状態バッファ２２から
常にハイインピーダンス信号が出力される。
【００１１】３状態バッファ２２の出力は、感度を規定
する抵抗Ｒ１を介してループフィルタ２４に与えられ
る。ループフィルタ２４は入力信号を積分し、積分信号
を制御電圧としてＶＣＯ２６に与える。したがって、Ｖ
ＣＯ２６はこの制御電圧に従って発振周波数を変更す
る。ＶＣＯ２６から出力された発振周波数信号は、分周
器２８，３０および３２に入力され、所定の分周率で分
周される。これによって、分周器２８からＦＨパルスが
出力され、分周器３０から位相検波回路１４を制御する
クロックが出力され、そして分周器３２からカウンタ１
６および１８を制御するクロックが出力される。
する抵抗Ｒ１を介してループフィルタ２４に与えられ
る。ループフィルタ２４は入力信号を積分し、積分信号
を制御電圧としてＶＣＯ２６に与える。したがって、Ｖ
ＣＯ２６はこの制御電圧に従って発振周波数を変更す
る。ＶＣＯ２６から出力された発振周波数信号は、分周
器２８，３０および３２に入力され、所定の分周率で分
周される。これによって、分周器２８からＦＨパルスが
出力され、分周器３０から位相検波回路１４を制御する
クロックが出力され、そして分周器３２からカウンタ１
６および１８を制御するクロックが出力される。
【００１２】この実施例によれば、ＦＨパルスとＨパル
スが同相であれば、デコーダ２０から出力される位相差
パルスは常にハイレベルとなり、これによって３状態バ
ッファ２２はハイインピーダンス信号を出力するため、
同相状態においてＶＣＯ２６の発振周波数が変動するこ
とはない。図４を参照して、他の実施例のディジタルＰ
ＬＬ回路１０は、ＦＨパルスがＨパルスに同期（ロッ
ク）しているかどうかをＨパルス，位相差パルスおよび
ＶＣＯ２６の発振周波数信号に基づいて判別する同期判
別回路３４が設けられている点を除き、図１実施例と同
様であるため、重複した説明を省略する。
スが同相であれば、デコーダ２０から出力される位相差
パルスは常にハイレベルとなり、これによって３状態バ
ッファ２２はハイインピーダンス信号を出力するため、
同相状態においてＶＣＯ２６の発振周波数が変動するこ
とはない。図４を参照して、他の実施例のディジタルＰ
ＬＬ回路１０は、ＦＨパルスがＨパルスに同期（ロッ
ク）しているかどうかをＨパルス，位相差パルスおよび
ＶＣＯ２６の発振周波数信号に基づいて判別する同期判
別回路３４が設けられている点を除き、図１実施例と同
様であるため、重複した説明を省略する。
【００１３】同期判別回路３４は図５に示すように構成
される。カウンタ３４ａは図６（ａ）〜（ｃ）に示すＨ
パルスの立ち下がりによってリセットされ、発振周波数
信号によってインクリメントされる。デコーダ３４ｂは
カウンタ３４ａのカウント値が所定値となったときに基
準クロックを１つだけ出力する。この基準クロックは、
シリアルに接続された７つのＲＳフリップフロップ回路
（図示せず）を備えるシフトレジスタ３４ｃに与えら
れ、発振周波数信号に応答してシフトされる。シフトレ
ジスタ３４ｃはまた、Ｈパルスの立ち上がりに応答して
クリアされる。したがって、シフトレジスタ３４ｃから
は、図６（ｄ）に示すように、７つのクロックＣＬＫ１
〜ＣＬＫ７が互いに異なる時期に出力され、Ｄフリップ
フロップ回路３４ｄ〜３４ｊ（サンプリング手段）にそ
れぞれ入力される。この７つのクロックＣＬＫ１〜ＣＬ
Ｋ７は、Ｈパルスの立ち下がり期間に出力される。具体
的には、Ｈパルスの立ち下がり期間の中間地点でＣＬＫ
４が出力されるように、ＣＬＫ１〜ＣＬＫ７が出力され
る。位相差パルスは、Ｄフリップフロップ回路３４ｄ〜
３４ｊのＤ端子に入力され、クロックＣＬＫ１〜ＣＬＫ
７のそれぞれに応答してラッチされる。
される。カウンタ３４ａは図６（ａ）〜（ｃ）に示すＨ
パルスの立ち下がりによってリセットされ、発振周波数
信号によってインクリメントされる。デコーダ３４ｂは
カウンタ３４ａのカウント値が所定値となったときに基
準クロックを１つだけ出力する。この基準クロックは、
シリアルに接続された７つのＲＳフリップフロップ回路
（図示せず）を備えるシフトレジスタ３４ｃに与えら
れ、発振周波数信号に応答してシフトされる。シフトレ
ジスタ３４ｃはまた、Ｈパルスの立ち上がりに応答して
クリアされる。したがって、シフトレジスタ３４ｃから
は、図６（ｄ）に示すように、７つのクロックＣＬＫ１
〜ＣＬＫ７が互いに異なる時期に出力され、Ｄフリップ
フロップ回路３４ｄ〜３４ｊ（サンプリング手段）にそ
れぞれ入力される。この７つのクロックＣＬＫ１〜ＣＬ
Ｋ７は、Ｈパルスの立ち下がり期間に出力される。具体
的には、Ｈパルスの立ち下がり期間の中間地点でＣＬＫ
４が出力されるように、ＣＬＫ１〜ＣＬＫ７が出力され
る。位相差パルスは、Ｄフリップフロップ回路３４ｄ〜
３４ｊのＤ端子に入力され、クロックＣＬＫ１〜ＣＬＫ
７のそれぞれに応答してラッチされる。
【００１４】図６（ａ）または（ｂ）に示すようにＦＨ
パルスが遅相状態または進相状態であれば、位相差パル
スは位相差に応答する期間だけローレベルとなり、この
ローレベルがＤフリップフロップ回路３４ｄ〜３４ｊの
いずれかでラッチされる。つまり、Ｄフリップフロップ
回路３４ｄ〜３４ｊの出力の少なくとも１つはローレベ
ルとなる。したがって、ＦＨパルスがＨパルスに同期し
ていなければ、ＡＮＤ回路３４ｋ（論理積手段）から出
力される判別信号は、非同期状態を示すローレベルとな
る。
パルスが遅相状態または進相状態であれば、位相差パル
スは位相差に応答する期間だけローレベルとなり、この
ローレベルがＤフリップフロップ回路３４ｄ〜３４ｊの
いずれかでラッチされる。つまり、Ｄフリップフロップ
回路３４ｄ〜３４ｊの出力の少なくとも１つはローレベ
ルとなる。したがって、ＦＨパルスがＨパルスに同期し
ていなければ、ＡＮＤ回路３４ｋ（論理積手段）から出
力される判別信号は、非同期状態を示すローレベルとな
る。
【００１５】一方、図６（ｃ）に示すように、ＦＨパル
スとＨパルスとが同相状態であれば、つまりＦＨパルス
がＨパルスに同期していれば、位相差パルスは常にハイ
レベルとなり、Ｄフリップフロップ回路３４ｄ〜３４ｊ
の出力は全てハイレベルとなる。したがって、ＡＮＤ回
路３４ｋから同期状態を示すハイレベルの判別信号が出
力される。
スとＨパルスとが同相状態であれば、つまりＦＨパルス
がＨパルスに同期していれば、位相差パルスは常にハイ
レベルとなり、Ｄフリップフロップ回路３４ｄ〜３４ｊ
の出力は全てハイレベルとなる。したがって、ＡＮＤ回
路３４ｋから同期状態を示すハイレベルの判別信号が出
力される。
【００１６】この実施例によれば、ＨパルスとＦＨパル
スの位相関係を示す位相差パルスを複数のクロックＣＬ
Ｋ１〜ＣＬＫ７に応答してラッチするようにしたため、
ＦＨパルスがＨパルスに同期しているかどうかを判別す
ることができる。図７を参照して、その他の実施例のデ
ィジタルＰＬＬ回路１０は、デコーダ２０から出力され
た位相差パルスのパルス幅を調整するパルス幅調整回路
３６（変化手段）と位相差パルスおよびパルス幅調整回
路３６の出力を選択するスイッチＳＷ１（選択手段）が
追加される点を除き、図１実施例と同様であるため、重
複した説明を省略する。
スの位相関係を示す位相差パルスを複数のクロックＣＬ
Ｋ１〜ＣＬＫ７に応答してラッチするようにしたため、
ＦＨパルスがＨパルスに同期しているかどうかを判別す
ることができる。図７を参照して、その他の実施例のデ
ィジタルＰＬＬ回路１０は、デコーダ２０から出力され
た位相差パルスのパルス幅を調整するパルス幅調整回路
３６（変化手段）と位相差パルスおよびパルス幅調整回
路３６の出力を選択するスイッチＳＷ１（選択手段）が
追加される点を除き、図１実施例と同様であるため、重
複した説明を省略する。
【００１７】パルス幅調整回路３６は図８に示すように
構成される。位相差パルスは、シリアル接続された４つ
のＲＳフリップフロップ回路（図示せず）を備えるシフ
トレジスタ３６ａ（遅延手段）に与えられ、ＶＣＯ３６
からの発振周波数信号に応答してシフトされる。シフト
レジスタ３６ａから出力された４つの位相差パルスは、
ＡＮＤ回路３６ｂ（パルス生成手段）で論理積を施さ
れ、図９（ａ）および（ｂ）に示すように位相差パルス
よりも立ち下がり期間が広がった調整パルスが出力され
る。なお、ＨパルスとＦＨパルスが同相であれば、位相
差パルスは常にハイレベルであるため、図９（ｃ）に示
すように、調整パルスも常にハイレベルとなる。スイッ
チＳＷ１はオペレータからの指示によって位相差パルス
および調整パルスのいずれか一方を選択し、３状態バッ
ファ２２の反転制御端子に与える。したがって、３状態
バッファ２２は、反転制御端子に与えられたパルスがロ
ーレベルとなる期間だけ極性信号をそのまま出力し、パ
ルスがハイレベルとなるとハイインピーダンス信号を出
力する。つまり、３状態バッファ２２に調整パルスが与
えられたときは、位相差パルスが与えられるときに比べ
て、ＶＣＯ２６の感度が鋭くなる。
構成される。位相差パルスは、シリアル接続された４つ
のＲＳフリップフロップ回路（図示せず）を備えるシフ
トレジスタ３６ａ（遅延手段）に与えられ、ＶＣＯ３６
からの発振周波数信号に応答してシフトされる。シフト
レジスタ３６ａから出力された４つの位相差パルスは、
ＡＮＤ回路３６ｂ（パルス生成手段）で論理積を施さ
れ、図９（ａ）および（ｂ）に示すように位相差パルス
よりも立ち下がり期間が広がった調整パルスが出力され
る。なお、ＨパルスとＦＨパルスが同相であれば、位相
差パルスは常にハイレベルであるため、図９（ｃ）に示
すように、調整パルスも常にハイレベルとなる。スイッ
チＳＷ１はオペレータからの指示によって位相差パルス
および調整パルスのいずれか一方を選択し、３状態バッ
ファ２２の反転制御端子に与える。したがって、３状態
バッファ２２は、反転制御端子に与えられたパルスがロ
ーレベルとなる期間だけ極性信号をそのまま出力し、パ
ルスがハイレベルとなるとハイインピーダンス信号を出
力する。つまり、３状態バッファ２２に調整パルスが与
えられたときは、位相差パルスが与えられるときに比べ
て、ＶＣＯ２６の感度が鋭くなる。
【００１８】この実施例によれば、位相差パルスに基づ
いて立ち下がり期間が延長された調整パルスを作成する
ようにしたため、スイッチＳＷ１を切り換えることによ
ってＶＣＯ２６の感度を切り換えることができる。
いて立ち下がり期間が延長された調整パルスを作成する
ようにしたため、スイッチＳＷ１を切り換えることによ
ってＶＣＯ２６の感度を切り換えることができる。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の一部を示すブロック図である。
【図３】図１実施例の動作の一部を示すタイミング図で
ある。
ある。
【図４】この発明の他の実施例を示すブロック図であ
る。
る。
【図５】図４実施例の一部を示すブロック図である。
【図６】図４実施例の動作の一部を示すタイミング図で
ある。
ある。
【図７】この発明のその他の実施例を示すブロック図で
ある。
ある。
【図８】図７実施例の一部を示すブロック図である。
【図９】図７実施例の動作の一部を示すタイミング図で
ある。
ある。
【図１０】従来技術を示すブロック図である。
【図１１】図１０実施例の動作の一部を示すタイミング
図である。
図である。
１０ …ディジタルＰＬＬ回路 １２ …位相比較器 １４ …位相検波回路 １６，１８ …カウンタ ２０ …デコーダ ２２ …３状態バッファ ２６ …ＶＣＯ ２８，３０，３２ …分周器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬上 治 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 岡 容弘 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平６−45921（ＪＰ，Ａ) 特開 平７−193609（ＪＰ，Ａ) 特開 昭63−96778（ＪＰ，Ａ) 特開 昭54−124959（ＪＰ，Ａ) 特表 平２−502960（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 H03L 7/089
Claims (5)
- 【請求項１】制御電圧に応じた周波数で発振する発振手
段、 前記周波数に相関する相関信号と入力信号との位相差を
検出する検出手段、前記位相差に基づいて前記制御電圧を作成する作成手
段、 前記位相差に相当する期間に第１レベルから第２レベル
に変化する位相差信号を出力する第１出力手段、 前記位相差信号を異なるタイミングで複数回サンプリン
グするサンプリング手段、および 前記サンプリング手段
から出力された複数のサンプリング信号が全て前記第１
レベルを示すとき前記相関信号が前記入力信号に同期し
ていることを示す第１判別信号を出力し、前記複数のサ
ンプリング信号の少なくとも１つが前記第２レベルを示
すとき前記相関信号が前記入力信号に同期していないこ
とを示す第２判別信号を出力する第２出力手段を備え
る、 ディジタルＰＬＬ回路。 - 【請求項２】前記第１レベルはハイレベルであり、 前記第２レベルはローレベルであり、 前記第２出力手段は前記複数のサンプリング信号に論理
積を施す論理積手段を含む、 請求項１記載のディジタル
ＰＬＬ回路。 - 【請求項３】前記位相差に応じて正極性および負極性の
いずれか一方をもつ極性信号を出力する第３出力手段、
および 前記第１レベルの位相差信号に応答して前記極性
信号にゲートをかけ、前記第２レベルの位相差信号に応
答して前記極性信号を通過させるゲート手段をさらに備
え、 前記作成手段は前記ゲート手段の出力に基づいて前記制
御電圧を作成する 、請求項１または２記載のディジタル
ＰＬＬ回路。 - 【請求項４】前記ゲート手段は、前記第１レベルの位相
差信号に応答してハイインピーダン ス信号を出力する３
状態バッファである、請求項３記載のディジタルＰＬＬ
回路。 - 【請求項５】前記検出手段は前記相関信号のレベルが変
化する地点と前記入力信号が所定レベルをとる期間の中
間地点との位相差を検出する、請求項１ないし４のいず
れかに記載のディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00919098A JP3253581B2 (ja) | 1997-02-17 | 1998-01-21 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-31977 | 1997-02-17 | ||
| JP3197797 | 1997-02-17 | ||
| JP00919098A JP3253581B2 (ja) | 1997-02-17 | 1998-01-21 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10290159A JPH10290159A (ja) | 1998-10-27 |
| JP3253581B2 true JP3253581B2 (ja) | 2002-02-04 |
Family
ID=26343871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00919098A Expired - Fee Related JP3253581B2 (ja) | 1997-02-17 | 1998-01-21 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253581B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135116A (ja) * | 2000-10-20 | 2002-05-10 | Fujitsu Ltd | Ｐｌｌ回路と分周方法 |
-
1998
- 1998-01-21 JP JP00919098A patent/JP3253581B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10290159A (ja) | 1998-10-27 |
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