JPH0962222A

JPH0962222A - ドットクロック再生回路

Info

Publication number: JPH0962222A
Application number: JP21508795A
Authority: JP
Inventors: Kunio Komeno; 邦夫米野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-08-23
Filing date: 1995-08-23
Publication date: 1997-03-07

Abstract

(57)【要約】【課題】パソコンやワークステーションの映像信号を
表示するためのサンプリングクロックを得るのにあたっ
て、装置の出力回路や接続ケーブルの特性によるリンギ
ング等が生じても、雑音の出ない位相でサンプリングで
きるドットクロックを再生する。【解決手段】位相周波数比較回路１、ローパスフィル
タ２、ＶＣＯ３、分周回路６から構成されるＰＬＬ回路
のループ内に、固定遅延回路４、可変遅延回路５を設け
る。一方、映像信号１０２からエッジ検出回路８でエッ
ジを検出し、位相比較回路１１でＣＬＫＢ１０４との位
相を比較し、位相が一致するように可変遅延回路５の遅
延時間を制御する。サンプリングクロック１０７は、固
定遅延回路４の入力側から得ることにより、映像信号の
エッジより常に固定時間だけ進んだ位相となり、リンギ
ングの影響のない位置でサンプリングが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種パソコンやワ
ークステーションの映像信号を表示することが可能な、
マルチスキャンディスプレイの信号処理回路に係り、特
にマトリクス表示装置などのサンプリング回路系を持つ
映像表示装置のドットクロック再生に関する。

【０００２】

【従来の技術】パソコンやワークステーションの映像信
号は、内部のビデオクロックによって生成されており、
このクロックの一周期の整数倍の周期で映像信号レベル
が変化しており、マトリクス表示素子やメモリに書込ん
で信号処理を行うには、ビデオクロックの周期に一致し
たサンプリングクロックが必要になるが、一般にパソコ
ン等の映像信号の出力端子には、ビデオクロックは出力
されていない。一方、映像信号と同時に発生する水平同
期信号と垂直同期信号は出力されているが、これはパソ
コン等の内部で、ビデオクロックを分周して生成したも
のなので、通常、表示装置側でＰＬＬ回路によって水平
同期信号を逓倍することによって、サンプリングクロッ
クを再生している。

【０００３】ここで、ＰＬＬ回路の逓倍数がパソコン等
内部での分周数に一致していれば、ＰＬＬで再生するサ
ンプリングクロックの周波数をもとのビデオクロックの
周波数と一致させることができるが、内部の分周数はパ
ソコン等の機種によって異なる場合が多いので、あらか
じめ表示装置側に代表的な機種の分周数をプリセットし
ておき、接続するパソコン等の機種に応じてプリセット
値を読み出して、逓倍数としてセットすることが行われ
ている。

【０００４】表示装置側にプリセットされていない機種
を接続する場合には、あらかじめパソコン等から細い縦
線などを表示しておき、これがすっきり見えるように逓
倍数を手動で調整する必要があった。これを自動化する
回路として、公開特許公報特開平３−２９５３６７、特
開平５−６６７５２等が提案されている。

【０００５】

【発明が解決しようとする課題】特開平３−２９５３６
７、特開平５−６６７５２では、サンプリングクロック
の周波数をビデオクロックの周波数に一致させる回路が
記述されている。しかし、実際のパソコン等の映像信号
では、出力回路や接続ケーブルの特性等によって、信号
の変化点に過渡的なリンギングなどが生じてしまうこと
が多く、ビデオクロックと周波数が一致したサンプリン
グクロックを再生しても、表示される画面に雑音が生じ
ることが多かった。即ち、周波数を一致させるだけでは
不十分であり、位相についても最適化が必要である。前
記の特開平５−６６７５２にあっては、サンプリングク
ロックとビデオクロックの位相を一致させることについ
ても記述されているが、前述の過渡的な現象を考慮する
と、両者を一致させただけでは最適な位相とはならな
い。従って、一般に前述の画面の雑音を避けるには、ユ
ーザーによる手動の位相調整が必要になるが、操作が煩
雑である上に必要性が理解されにくいため、表示装置の
性能が良くないのではないかということや、故障ではな
いかというような誤解を招くことがあった。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、水平同期信号を所定の分周
数で逓倍するＰＬＬ回路を構成する、ＶＣＯと分周手段
の間に位置する可変遅延手段と、赤、緑、青の少なくと
も一つの映像信号のエッジを検出するエッジ検出手段
と、前記可変遅延手段の入力と前記エッジ検出手段の出
力の位相を比較する位相比較手段と、前記位相比較手段
の出力によってカウントアップまたはカウントダウンが
制御されるアップダウンカウンタとを具備し、前記アッ
プダウンカウンタの出力が前記可変遅延手段の遅延時間
の制御端子に接続されており、前記可変遅延手段の遅延
時間が、前記アップダウンカウンタの出力によって制御
されることを特徴とする。

【０００７】また、請求項２記載の発明は、水平同期信
号を所定の分周数で逓倍するＰＬＬ回路を構成する、Ｖ
ＣＯと分周手段の間に位置する可変遅延手段と、赤、
緑、青の少なくとも一つの映像信号のエッジを検出する
エッジ検出手段と、前記可変遅延手段の入力と前記エッ
ジ検出手段の出力とを比較する位相比較手段と、前記位
相比較手段の出力に接続されたチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑する第２のローパ
スフィルタとを具備し、前記第２のローパスフィルタの
出力が前記可変遅延手段の遅延時間の制御端子に接続さ
れており、前記可変遅延手段の遅延時間が、前記第２の
ローパスフィルタの出力によって制御されることを特徴
とする。

【０００８】また、請求項３記載の発明は、ＶＣＯと可
変遅延手段の間に、固定遅延手段を具備し、サンプリン
グクロックを前記固定遅延手段の入力側から取り出すこ
とを特徴とする。

【０００９】また、請求項４記載の発明は、位相比較手
段にイネーブル端子を設け、エッジ検出手段の出力が前
記イネーブル端子に接続されることを特徴とする。

【００１０】また、請求項５記載の発明は、エッジ検出
手段が、少なくとも積分回路とコンパレータによって構
成されることを特徴とする。

【００１１】また、請求項６記載の発明は、請求項１の
アップダウンカウンタのクロックが、垂直同期信号であ
ることを特徴とする。

【００１２】また、請求項７記載の発明は、請求項１の
可変遅延手段手段が少なくともゲート素子とマルチプレ
クサにより構成されることを特徴とする。

【００１３】また、請求項８記載の発明は、請求項２の
可変遅延手段が少なくとも抵抗器と２つのバリキャップ
により構成されることを特徴とする。

【００１４】また、請求項９記載の発明は、請求項４の
位相比較手段が少なくとも２つのＤフリップフロップに
より構成され、前記イネーブル端子が前記Ｄフリップフ
ロップのＤ入力端子に接続されていることを特徴とす
る。

【００１５】

【作用】請求項１〜請求項２記載の発明では、映像信号
のエッジと、可変遅延手段の入力側のクロックを位相比
較し、その出力により可変遅延手段の遅延時間を制御し
て両者を一致させることにより、映像信号のエッジか
ら、回路の遅延による一定時間だけ遅れたクロックを、
ＰＬＬのループ内に発生させることができる。

【００１６】請求項３記載の発明では、可変遅延手段の
前段に固定遅延手段を設け、この固定遅延手段の入力側
から出力クロックを取り出すことにより、映像信号のエ
ッジより常に一定時間位相の進んだサンプリングクロッ
ク発生させることができる。

【００１７】請求項４記載の発明では、位相比較手段に
イネーブル端子を設け、映像信号のエッジが生じる部分
だけでクロックとの位相比較を行う。

【００１８】請求項５記載の発明では、映像信号とそれ
を積分した信号とをコンパレータに入力し、映像信号の
変化点を検出することにより、エッジを検出する。

【００１９】請求項６記載の発明では、位相比較手段の
出力によりアップカウントまたはダウンカウントが制御
されるカウンタのクロックに、接続されたパソコン等の
垂直同期信号を使う。

【００２０】請求項７記載の発明では、ゲート素子の直
列接続によりクロックを遅延させておき、カウンタの出
力に接続されたマルチプレクサにより、遅延させたクロ
ックを選択的に切換えて出力することによって、可変遅
延手段を構成する。

【００２１】請求項８記載の発明では、抵抗器とバリキ
ャップにより積分回路を構成し、チャージポンプの出力
によりバリキャップに印加する電圧を制御することによ
り、可変遅延手段を構成する。

【００２２】請求項９記載の発明では、少なくとも２つ
のＤフリップフロップにより位相比較手段を構成し、Ｄ
入力端子をイネーブル端子とすることにより、イネーブ
ル入力が有効な場合のみ、位相比較器が動作する。

【００２３】これらのことから、マルチスキャンディス
プレイでドットクロックの周波数が異なる映像信号切換
えて入力しても、常に映像信号のリンギングの影響がな
い点でサンプリングすることが可能となり、ユーザーに
よる煩雑な位相調整を行うことなく、表示装置の画面に
雑音が現われるのを避けることができる。従って表示装
置の性能が良くないのではないかということや、故障で
はないかというような誤解を避けることができる。

【００２４】

【発明の実施の形態】

（実施例１）以下、本発明に係るドットクロック再生回
路の実施例を図面に基づいて説明する。

【００２５】図１は本発明の第１の実施例を示す、ブロ
ック図である。

【００２６】パソコン等の水平同期信号１０１は、位相
周波数比較回路１に入力され、他方の入力である分周回
路６の出力と、周波数と位相が比較され、差に応じた出
力をローパスフィルタ２を通して平滑化し、ＶＣＯ３に
入力する。ＶＣＯ３は、入力電圧にほぼ比例した周波数
の発振信号を出力する。ＶＣＯ３の出力は、固定遅延回
路４、可変遅延回路５で所定時間遅延した後、分周回路
６に入力され、分周回路６の出力は位相周波数比較回路
１に帰還されることで、ループを構成している。

【００２７】固定遅延回路４と可変遅延回路５を除け
ば、上記のループは公知のＰＬＬと同様である。また、
固定遅延回路４と可変遅延回路５が追加されていても、
ＰＬＬとしての動作に変わりはない。

【００２８】ここで、接続したパソコン内で水平同期信
号を作るためのビデオクロックの分周数、即ち水平方向
の画素数とブランキング期間の画素数の和にあたる、水
平周期の等価的な画素数を逓倍数として分周回路６にセ
ットすることにより、ＶＣＯ３の出力であるＣＬＫＡに
は、パソコンのビデオクロックと同じ周波数のサンプリ
ングクロック１０７が得られる。

【００２９】一方、パソコンの映像信号１０２は、Ｒ、
Ｇ、Ｂの原色信号として合成回路７に入力される。合成
回路では、信号の振幅の変化が最も大きい信号を選択し
て、エッジ検出回路８に入力する。なお、合成回路で
は、Ｒ、Ｇ、Ｂを単純に加算するだけでもよいし、Ｒ、
Ｇ、Ｂの任意の一色だけをあらかじめ選択しておいても
よい。合成された映像信号は、エッジ検出回路８に入力
される。

【００３０】エッジ検出回路８の一例を、図２に示す。
入力信号はバッファアンプ２１を通して、コンパレータ
２２の＋端子に接続される。一方、抵抗２３を通して、
コンパレータ２２の−端子に接続されている。また−端
子には、コンデンサ２４がＧＮＤとの間に接続され、さ
らに抵抗２５を通して電源２６が接続されている。ここ
で、電源２６は、コンパレータ２２の入力信号より高い
電圧に設定されているが、簡単にはコンパレータ２２の
正の電源に接続しておけばよい。

【００３１】これらの回路の動作を、図３に示す。コン
パレータ２２の＋入力端子には、入力信号と同じ波形が
入力されるが、−端子には、抵抗２３とコンデンサ２４
により積分された波形が入力される。また、入力信号の
変化のない部分については、電源２６と抵抗２５により
バイアス電圧が印加されているため、＋端子より−端子
の電圧の方がわずかに高くなっている。このようにし
て、入力信号の立ち上がりの部分では、コンパレータ２
２の＋端子の電圧が−端子の電圧よりも高くなるため、
図３の下に示したような、入力信号の立ち上がりエッジ
に対応した出力が得られる。

【００３２】また、コンパレータ２２の＋端子と−端子
とを逆にして、電源２６を逆の極性にすれば、入力信号
の立ち下がりエッジに対応した出力が得られる。なお、
本回路では、立ち上がりもしくは立ち下がりの片側のエ
ッジしか検出することができないが、接続したパソコン
等によっては、映像信号の特性が立ち上がりと立ち下が
りとで異なる場合があり、立ち上がりエッジを検出した
出力と立ち下がりエッジを検出した出力とで、位相がず
れてしまうことがある。従って、両エッジを検出するよ
りも、本回路のように片エッジを検出する方が本発明に
おいては適している。

【００３３】エッジ検出回路８の出力は、遅延回路９と
ゲート回路１０に接続されている。遅延回路９の出力
は、位相比較回路１１とゲート回路１０の他の入力に接
続されている。位相比較回路１１の他の入力には、固定
遅延回路４の出力ＣＬＫＢ、１０４が接続されている。
また、ゲート回路１０では、前記２つの入力をＯＲゲー
トで論理和をとり、位相比較回路１１を動作させるため
のイネーブル信号１０６を生成している。

【００３４】図４は、位相比較回路１１の一例を示す図
である。Ｄ−ＦＦ３１、３２、ＮＡＮＤゲート３３、Ｎ
ＯＲゲート３４、３５、ＲＳ−ＦＦ３６から構成され
る。Ｄ−ＦＦ３１のクロック端子には、固定遅延回路４
の出力ＣＬＫＢ１０４が、Ｄ−ＦＦ３２のクロック端子
には、遅延回路９の出力であるエッジ信号１０５がそれ
ぞれ接続されている。また、ゲート回路１０の出力であ
るイネーブル信号１０６が、Ｄ−ＦＦ３１、３２のＤ入
力端子に接続されている。これらの回路の動作を、タイ
ミングチャート図５で説明する。

【００３５】図５の２段目に示すような映像信号が入力
された場合、立ち上がりとともにイネーブル信号１０６
がＨレベルになり、遅延回路９の遅延時間後にエッジ信
号１０５がＨレベルになる。ここで、イネーブル信号１
０６がＨレベルの時だけ、Ｄ−ＦＦ３１、３２はＤ入力
がＨレベルになり、位相比較回路１１が動作可能とな
る。

【００３６】次にエッジ信号１０５とＣＬＫＢ１０４の
位相と出力の関係について説明する。まず、図５のａの
場合、エッジ信号１０５が先に立ち上がり、ＣＬＫＢ１
０４は遅れて立ち上がっているため、ＲＳ−ＦＦのＳ入
力だけにＨレベルの信号が入力され、出力ＱはＨレベル
になる。次にｂの場合、両者が同時に立ち上がっている
ため、Ｓ入力、Ｒ入力ともに、Ｌレベルのままである。
ｃの場合、ＣＬＫＢ１０４がエッジ信号１０５より先に
立ち上がっているため、Ｒ出力がＨレベルになり、出力
ＱはＬレベルに変化する。

【００３７】位相比較回路１１の出力は、アップダウン
カウンタ１２に接続されており、Ｈレベルが入力された
場合には、カウントアップし、Ｌレベルが入力された場
合には、カウントダウンする。なお、カウントのための
クロックには、接続されたパソコンの垂直同期信号１０
９が接続されている。このクロックは、ループの応答時
間より十分に遅ければどのような信号であってもよい
が、垂直同期信号を使うことにより、わざわざ専用のク
ロックを発生させる回路は不要となる。アップダウンカ
ウンタ１２の出力は、可変遅延回路５の制御端子に入力
されている。

【００３８】図６は、可変遅延回路５の一例を示す図で
ある。ゲート素子４１が直列に接続されており、各ゲー
ト素子の出力はマルチプレクサ４２により切換えて、Ｃ
ＬＫＣ１０８として出力する。マルチプレクサ４２は、
アップダウンカウンタ１２の出力１０３の値により切換
えられる構成となっており、出力１０３の値が大きくな
ると、マルチプレクサ４２が図の右側、即ち遅延時間が
長くなる方へ切換えられ、逆に出力１０３の値が小さく
なると、マルチプレクサ４２は遅延時間が短くなる方へ
切換えられる。なお、このような構成による可変遅延回
路は、ゲートアレイ等によるＬＳＩ化が容易であるとい
う特徴がある。

【００３９】以上のような構成により、ＣＬＫＢ１０４
と映像信号の立ち上がりであるエッジ信号１０５の比較
を行いエッジ信号１０５の方が進んでいる場合には、ア
ップダウンカウンタ１２がカウントアップし、可変遅延
回路５の遅延時間が長くなる。ここで、分周回路６は、
可変遅延回路５の出力ＣＬＫＣ１０８をクロックとして
動作しているので、遅延時間は内部の素子の伝搬遅延時
間で決まる一定値となるため、ここでは無視して考え
る。位相周波数比較回路１では、分周回路６の出力と水
平同期信号１０１の位相を比較し、一定になるようにＶ
ＣＯ３を制御しているので、可変遅延回路５の出力ＣＬ
ＫＣ１０８の立ち上がりと、水平同期信号１０１の立ち
上がりの位相は常に一致している。従って、可変遅延回
路５の遅延時間が長くなると、ＣＬＫＢ１０４の位相が
進むことになる。

【００４０】また逆に、エッジ信号１０５よりＣＬＫＢ
１０４の位相が進んでいる場合には、上述と逆の動作に
より、ＣＬＫＢ１０４の位相が遅れることになる。この
ようにして、ＣＬＫＢ１０４の位相は、映像信号の立ち
上がりのエッジ信号１０５の立ち上がり位相に最も近い
位相で、ゲート素子４１の１素子の遅延時間の幅で進み
遅れを繰り返すロック状態になる。このような状態でホ
ールド信号１１０を与えてアップダウンカウンタ１２の
動作を停止すれば、ＣＬＫＢ１０４の位相は、映像信号
の立ち上がりのエッジ信号１０５の立ち上がりと、ゲー
ト素子４１の１素子の遅延時間内の位相にロックされる
ことになる。

【００４１】全体の動作のタイミングチャートを、図７
に示す。ロックした状態では、前述のようにＣＬＫＢ１
０４とエッジ信号１０５の位相が、ゲート素子４１の１
素子の遅延時間以内の状態になる。固定遅延回路４は、
一定時間Ｔの遅延回路であるから、サンプリングクロッ
ク１０７（ＣＬＫＡ）は、ＣＬＫＢ１０４よりＴだけ進
んだ位相になる。ここで、映像信号１０２からエッジ信
号１０５までの遅延時間は、合成回路７、エッジ検出回
路８、遅延回路９の伝搬遅延時間で決まる一定値である
から、それよりもやや長めの時間をＴとして、あらかじ
め固定遅延回路４の遅延時間を決めておけば、サンプリ
ングクロック１０７の立ち上がりの位相は、図７に示す
ように、映像信号１０２の変化点よりやや前の位置でロ
ックすることになる。従って、マトリクス表示素子やメ
モリに書込んで信号処理を行うために、例えばＡ／Ｄ変
換するのであれば、前述のようにして得られたサンプリ
ングクロックを用いれば、出力回路や接続ケーブルの特
性によって、映像信号１０２の変化点に過渡的なリンギ
ングなどが生じていても、比較的安定したところでサン
プリングすることができるため、自動的に、画面に雑音
等が現われるのを避ける事ができる。なお、サンプリン
グクロックが与えられる信号処理回路でクロックの遅延
が生じるような場合は、その遅延時間を固定遅延回路４
にあらかじめ加えておくことにより、問題なく処理する
ことができる。また、マルチスキャンのように映像信号
のビデオクロック周波数が異なる信号を切換えて入力し
た場合でも、サンプリングクロック１０７とエッジ信号
１０５の間の時間Ｔは一定であるため、再調整の必要が
ない。

【００４２】（実施例２）本発明に係る第２の実施の形
態を図面に基づいて説明する。

【００４３】図８は本発明の第２の実施例を示す、ブロ
ックダイアグラムである。図１と同じ機能の部分は、同
じ符号で示している。

【００４４】パソコン等の水平同期信号１０１は、位相
周波数比較回路１に入力され、他方の入力である分周回
路６の出力と、周波数と位相が比較され、差に応じた出
力をローパスフィルタ２を通して平滑化し、ＶＣＯ３に
入力する。ＶＣＯ３は、入力電圧にほぼ比例した周波数
の発振信号を出力する。ＶＣＯ３の出力は、固定遅延回
路４、可変遅延回路５１で所定時間遅延した後、分周回
路６に入力され、分周回路６の出力は位相周波数比較回
路１に帰還されることで、ループを構成している。

【００４５】固定遅延回路４と可変遅延回路５１を除け
ば、上記のループは公知のＰＬＬと同様である。また、
固定遅延回路４と可変遅延回路５１が追加されていて
も、ＰＬＬとしての動作に変わりはない。

【００４６】ここで、接続したパソコン内で水平同期信
号を作るためのビデオクロックの分周数、即ち水平方向
の画素数とブランキング期間の画素数の和にあたる、水
平周期の等価的な画素数を逓倍数として分周回路６にセ
ットすることにより、ＶＣＯ３の出力であるＣＬＫＡに
は、パソコンのビデオクロックと同じ周波数のサンプリ
ングクロック１０７が得られる。

【００４７】一方、パソコンの映像信号１０２は、Ｒ、
Ｇ、Ｂの原色信号として合成回路７に入力される。合成
回路では、信号の振幅の変化が最も大きい信号を選択し
て、エッジ検出回路８に入力する。なお、合成回路で
は、Ｒ、Ｇ、Ｂを単純に加算するだけでもよいし、Ｒ、
Ｇ、Ｂの任意の一色だけをあらかじめ選択しておいても
よい。合成された映像信号は、エッジ検出回路８に入力
される。

【００４８】エッジ検出回路８の一例を、図２に示す。
入力信号はバッファアンプ２１を通して、コンパレータ
２２の＋端子に接続される。一方、抵抗２３を通して、
コンパレータ２２の−端子に接続されている。また−端
子には、コンデンサ２４がＧＮＤとの間に、さらに抵抗
２５を通して電源２６が接続されている。ここで、電源
２６は、コンパレータ２２の入力信号より高い電圧に設
定されているが、簡単にはコンパレータ２２の正の電源
に接続しておけばよい。

【００４９】これらの回路の動作を、図３に示す。コン
パレータ２２の＋入力端子には、入力信号と同じ波形が
入力されるが、−端子には、抵抗２３とコンデンサ２４
により積分された波形が入力される。また、入力信号の
変化のない部分については、電源２６と抵抗２５により
バイアス電圧が印加されているため、＋端子より−端子
の電圧の方がわずかに高くなっている。このようにし
て、入力信号の立ち上がりの部分では、コンパレータ２
２の＋端子の電圧が−端子の電圧よりも高くなるため、
図３の下に示したような、入力信号のエッジの立ち上が
りに対応した出力が得られる。

【００５０】また、コンパレータ２２の＋端子と−端子
とを逆にして、電源２６を逆の極性にすれば、入力信号
の立ち下がりエッジに対応した出力が得られる。なお、
本回路では、立ち上がりもしくは立ち下がりの片側のエ
ッジしか検出することができないが、接続したパソコン
等によっては、映像信号の特性が立ち上がりと立ち下が
りとで異なる場合があり、立ち上がりエッジを検出した
出力と立ち下がりエッジを検出した出力とで、位相がず
れてしまうことがある。従って、両エッジを検出するよ
りも、本回路のように片エッジを検出する方が本発明に
おいては適している。

【００５１】エッジ検出回路８の出力は、遅延回路９と
ゲート回路１０に接続されている。遅延回路９の出力
は、位相比較回路１１とゲート回路１０の他の入力に接
続されている。位相比較回路１１の他の入力には、固定
遅延回路４の出力ＣＬＫＢ、１０４が接続されている。
また、ゲート回路１０では、前記２つの入力をＯＲゲー
トで論理和をとり、位相比較回路１１を動作させるため
のイネーブル信号１０６を生成している。

【００５２】図９は、位相比較回路５２の一例を示す図
である。Ｄ−ＦＦ３１、３２、ＮＡＮＤゲート３３、Ｎ
ＯＲゲート３４、３５から構成される。Ｄ−ＦＦ３１の
クロック端子には、固定遅延回路４の出力ＣＬＫＢ１０
４が、Ｄ−ＦＦ３２のクロック端子には、遅延回路９の
出力であるエッジ信号１０５がそれぞれ接続されてい
る。また、ゲート回路１０の出力、イネーブル信号１０
６が、Ｄ−ＦＦ３１、３２のＤ入力端子に接続されてい
る。これらの回路の動作を、タイミングチャート図１０
で説明する。

【００５３】図１０の２段目に示すような映像信号が入
力された場合、立ち上がりとともにイネーブル信号１０
６がＨレベルになり、遅延回路９の遅延時間後にエッジ
信号１０５がＨレベルになる。ここで、イネーブル信号
１０６がＨレベルの時だけ、Ｄ−ＦＦ３１、３２はＤ入
力がＨレベルになり、位相比較回路１１が動作可能とな
る。

【００５４】次にエッジ信号１０５とＣＬＫＢ１０４の
位相と出力の関係について説明する。まず、図１０のａ
の場合、エッジ信号１０５が先に立ち上がり、ＣＬＫＢ
１０４は遅れて立ち上がっているため、ＮＯＲゲート３
５の出力である、Ｄ１１２だけにＨレベルの信号が出力
される。次にｂの場合、両者が同時に立ち上がっている
ため、Ｄ１１２と、ＮＯＲゲート３４の出力であるＵ１
１１がともにＬレベルのままである。ｃの場合、ＣＬＫ
Ｂ１０４がエッジ信号１０５より先に立ち上がっている
ため、Ｕ１１１がＨレベルになる。

【００５５】位相比較回路５２の出力は、チャージポン
プ５３に接続されている。

【００５６】チャージポンプ５３の一例を、図１１に示
す。入力Ｕ１１１はインバータ６１を介して、Ｐチャン
ネルＦＥＴ６２のゲートに接続されており、入力Ｄ１１
２はＮチャンネルＦＥＴ６３のゲートに接続されてい
る。ここで、Ｕ１１１がＬレベルのときにＤ１１２にＨ
レベルの信号が入力されると、ＮチャンネルＦＥＴ６３
がＯＮして、出力１１３はＧＮＤ電位になるとともに、
外部から電流を引き込もうとする。逆に、Ｄ１１２がＬ
レベルのとき、Ｕ１１１にＨレベルの信号が入力される
と、ＰチャンネルＦＥＴ６２がＯＮして、出力１１３は
ＶＣＣの電位となるとともに、外部に電流を流し出そう
とする。また、Ｕ、ＤともにＬレベルのときは、Ｐ、Ｎ
チャンネル両方のＦＥＴがＯＦＦし、出力１１３はハイ
インピーダンス状態となる。

【００５７】チャージポンプ５３の出力６４はＬＰＦ５
４を通して、可変遅延回路５１の制御端子に入力されて
いる。

【００５８】図１２は、可変遅延回路５１の一例を示す
図である。固定遅延回路４の出力ＣＬＫＢ１０４はバッ
ファ６５に入力され、抵抗６７を通りバッファ７１を介
して出力される。一方、ＬＰＦ５４の出力１１４は、抵
抗７０を介して、バリキャップ６８、６９のカソードに
接続されている。また、バリキャップ６８のアノード
は、抵抗６７とバッファ７１の入力の接続点に接続さ
れ、バリキャップ６９のアノードは、ＧＮＤに接続され
ている。このような構成により、ＬＰＦの出力１１４の
電位が高くなると、バリキャップ６８、６９の静電容量
が小さくなるので、この容量と抵抗６７で決まる時定数
が短くなり、ＣＬＫＢ１０４からＣＬＫＣ１０８の間の
遅延時間は短くなり、逆にＬＰＦの出力１１４の電位が
低くなると、バリキャップ６８、６９の静電容量が大き
くなり、時定数が長くなって、遅延時間が長くなる。こ
のようにして、遅延時間の制御ができる。

【００５９】以上のような構成により、ＣＬＫＢ１０４
と映像信号の立ち上がりであるエッジ信号１０５の比較
を行い、エッジ信号１０５の方が進んでいる場合には、
ＬＰＦ１１３の出力が低くなり、可変遅延回路５１の遅
延時間が長くなる。ここで、分周回路６は、可変遅延回
路５１の出力ＣＬＫＣ１０８をクロックとして動作して
いるので、遅延時間は内部の素子の伝搬遅延時間で決ま
る一定値のため、ここでは無視して考える。位相周波数
比較回路１では、分周回路６の出力と水平同期信号１の
位相を比較し、一定になるようにＶＣＯ３を制御してい
るので、可変遅延回路５１の出力ＣＬＫＣ１０８の立ち
上がりと、水平同期信号１０１の立ち上がりの位相は常
に一致している。従って、可変遅延回路５１の遅延時間
が長くなると、ＣＬＫＢ１０４の位相が進む。

【００６０】また逆に、エッジ信号１０５よりＣＬＫＢ
１０４の位相が進んでいる場合には、上述と逆の動作に
より、ＣＬＫＢ１０４の位相が遅れることになる。この
ようにして、ＣＬＫＢ１０４の位相は、映像信号の立ち
上がりのエッジ信号１０５の位相と同じ位相でロックす
ることになる。

【００６１】全体の動作のタイミングチャートを、図７
に示す。ロックした状態では、前述のようにＣＬＫＢ１
０４とエッジ信号１０５の位相が合った状態になる。固
定遅延回路４は、一定時間Ｔの遅延回路であるから、サ
ンプリングクロック１０７（ＣＬＫＡ）は、ＣＬＫＢ１
０４よりＴだけ進んだ位相になる。ここで、映像信号１
０２からエッジ信号１０５までの遅延時間は、合成回路
７、エッジ検出回路８、遅延回路９の伝搬遅延時間で決
まる一定値であるから、それよりもやや長めの時間をＴ
として、あらかじめ固定遅延回路４の遅延時間を決めて
おけば、サンプリングクロック１０７の立ち上がりの位
相は、図７に示すように、映像信号１０２の変化点より
やや前の位置でロックすることになる。従って、マトリ
クス表示素子やメモリに書込んで信号処理を行うため
に、例えばＡ／Ｄ変換するのであれば、前述のようにし
て得られたサンプリングクロックを用いれば、出力回路
や接続ケーブルの特性によって、映像信号１０２の変化
点に過渡的なリンギングなどが生じていても、比較的安
定したところでサンプリングすることができるため、自
動的に、画面に雑音等が現われるのを避ける事ができ
る。なお、サンプリングクロックが与えられる信号処理
回路でクロックの遅延が生じるような場合は、その遅延
時間を固定遅延回路４にあらかじめ加えておくことによ
り、問題なく処理することができる。また、マルチスキ
ャンのように映像信号のビデオクロック周波数が異なる
信号を切換えて入力した場合でも、サンプリングクロッ
ク１０７とエッジ信号１０５の間の時間Ｔは一定である
ため、再調整の必要がない。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
水平同期信号を所定の分周数で逓倍するＰＬＬ回路を構
成するＶＣＯと分周器の間に可変遅延手段を設け、さら
に映像信号のエッジを検出するエッジ検出手段と、可変
遅延手段の入力とエッジ検出手段の出力とを比較する位
相比較手段を設けて、両者の位相差によってアップダウ
ンカウンタを制御し、その出力によって可変遅延手段の
遅延時間を制御するので、ＰＬＬのループ内に映像信号
のエッジと一定の時間差にあるクロックを発生させるこ
とができる。

【００６３】さらに、可変遅延手段の前段に固定遅延手
段を設けたことにより、映像信号のエッジより常に一定
時間位相の進んだサンプリングクロックを得ることがで
きるので、映像信号にリンギング等が生じていても、常
に安定した位置でサンプリングすることが可能となり、
表示装置の画面に雑音等が現われるのを防ぐことができ
る。さらに、入力映像信号のビデオクロックの周波数が
変わっても、サンプリングの位相の進み時間は一定なの
で、マルチスキャンディスプレイにおいても再調整を必
要としない。

【００６４】また、位相比較手段にイネーブル端子を設
け、エッジ検出手段の出力により制御するようにしたの
で、映像信号から確実にエッジが検出された場合でのみ
位相比較が行われるので、ノイズ等による誤動作を避け
ることができる。

【００６５】また、エッジ検出手段を積分回路とコンパ
レータで構成し、コンパレータの片側の入力にのみ積分
回路を設けたので、映像信号の立ち上がり、または立ち
下がりのみのエッジを検出することができ、パソコン等
の映像信号の立ち上がりと立ち下がりの特性が揃ってい
なくても、エッジ検出出力の位相のばらつきを避ける事
ができる。

【００６６】また、アップダウンカウンタのクロックに
垂直同期信号を使用したので、クロック用に専用の回路
を設けることが不要となる。

【００６７】また、可変遅延素子をゲート素子とマルチ
プレクサで構成したので、ＬＳＩ化が容易になる。

【００６８】また、他の可変遅延素子を抵抗器とバリキ
ャップで構成したので、遅延時間が連続的に可変とな
る。

【００６９】以上のようなことから、ユーザーによる煩
雑な調整を省略することができ、利便性が良くなるだけ
でなく、表示装置の性能が良くないということや、故障
であるのではないかというような、誤解を与えるのを避
けることができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態をを示すブロック図
である。

【図２】本発明のエッジ検出回路の一例を示す図であ
る。

【図３】本発明のエッジ検出回路の動作を示す図であ
る。

【図４】本発明の第一の実施の形態の位相比較回路の一
例を示す図である。

【図５】本発明の第一の実施の形態の位相比較回路の動
作を示すタイミングチャートである。

【図６】本発明の第一の実施の形態の可変遅延回路の一
例を示す図である。

【図７】本実施例の動作を示すタイミングチャートであ
る。

【図８】本発明の第二の実施の形態を示す図である。

【図９】本発明の第二の実施の形態の位相比較回路の一
例を示す図である。

【図１０】本発明の第二の実施の形態の位相比較回路の
動作を示すタイミングチャートである。

【図１１】本発明の第二の実施の形態のチャージポンプ
の一例を示す図である。

【図１２】本発明の第二の実施の形態の可変遅延回路の
一例を示す図である。

【符号の説明】

１位相周波数比較回路２ローパスフィルタ３ＶＣＯ４固定遅延回路５可変遅延回路６分周回路７合成回路８エッジ検出回路９遅延回路１０ゲート回路１１位相比較回路１２アップダウンカウンタ２１バッファアンプ２２コンパレータ２３、２５抵抗２４コンデンサ２６電源３１、３２Ｄ−ＦＦ３３ＮＡＮＤゲート３４、３５ＮＯＲゲート３６ＲＳ−ＦＦ４１ゲート素子４２マルチプレクサ５１可変遅延素子５２位相比較回路５３チャージポンプ５４ローパスフィルタ６１インバータ６２ＰチャンネルＦＥＴ６３ＮチャンネルＦＥＴ６５、７１バッファ６７、７０抵抗６８、６９バリキャップ１０１水平同期信号１０２映像信号１０３アップダウンカウンタの出力１０４ＣＬＫＢ１０５エッジ信号１０６イネーブル信号１０７サンプリングクロック１０８ＣＬＫＣ１０９垂直同期信号１１０ホールド信号１１１Ｕ１１２Ｄ１１３チャージポンプの出力１１４ローパスフィルタの出力

Claims

【特許請求の範囲】

【請求項１】少なくとも位相周波数比較手段と、ロー
パスフィルタと、ＶＣＯと、分周手段から構成し、水平
同期信号を所定の分周数で逓倍するＰＬＬ回路からなる
ドットクロック再生回路において、前記ＰＬＬ回路を構
成する前記ＶＣＯと前記分周手段の間に位置する可変遅
延手段と、赤、緑、青の少なくとも一つの映像信号のエ
ッジを検出するエッジ検出手段と、前記可変遅延手段の
入力と前記エッジ検出手段の出力の位相を比較する位相
比較手段と、前記位相比較手段の出力によってカウント
アップまたはカウントダウンが制御されるアップダウン
カウンタとを具備し、前記アップダウンカウンタの出力
が前記可変遅延手段の遅延時間の制御端子に接続されて
おり、前記可変遅延手段の遅延時間が、前記アップダウ
ンカウンタの出力によって制御されることを特徴とす
る、ドットクロック再生回路。
【請求項２】少なくとも位相周波数比較手段と、第１
のローパスフィルタと、ＶＣＯと、分周手段から構成
し、水平同期信号を所定の分周数で逓倍するＰＬＬ回路
からなるドットクロック再生回路において、前記ＰＬＬ
回路を構成する前記ＶＣＯと前記分周手段の間に位置す
る可変遅延手段と、赤、緑、青の少なくとも一つの映像
信号のエッジを検出するエッジ検出手段と、前記可変遅
延手段の入力と前記エッジ検出手段の出力とを比較する
位相比較手段と、前記位相比較手段の出力に接続された
チャージポンプ回路と、前記チャージポンプ回路の出力
を平滑する第２のローパスフィルタとを具備し、前記第
２のローパスフィルタの出力が前記可変遅延手段の遅延
時間の制御端子に接続されており、前記可変遅延手段の
遅延時間が、前記第２のローパスフィルタの出力によっ
て制御されることを特徴とする、ドットクロック再生回
路。
【請求項３】請求項１、及び請求項２において、前記
ＶＣＯと前記可変遅延手段の間に、固定遅延手段を具備
し、前記固定遅延手段の入力側から出力クロックを取り
出すことを特徴とする、ドットクロック再生回路。
【請求項４】請求項１、及び請求項２において、前記
位相比較手段にイネーブル端子を設け、前記エッジ検出
手段の出力が前記イネーブル端子に接続されていること
を特徴とする、ドットクロック再生回路。
【請求項５】請求項１、及び請求項２において、前記
エッジ検出手段が、少なくとも積分回路とコンパレータ
によって構成され、前記コンパレータの片方の入力端子
には入力信号が直接接続され、前記コンパレータの他方
の入力端子には前記積分回路を介して前記入力信号が接
続されることを特徴とする、ドットクロック再生回路。
【請求項６】請求項１において、前記アップダウンカ
ウンタのクロックが、垂直同期信号であることを特徴と
する、ドットクロック再生回路。
【請求項７】請求項１において、前記可変遅延手段手
段が少なくとも複数のゲート素子と、マルチプレクサに
より構成されることを特徴とする、ドットクロック再生
回路。
【請求項８】請求項２において、前記可変遅延手段が
少なくとも抵抗器と２つのバリキャップにより構成され
ることを特徴とする、ドットクロック再生回路。
【請求項９】請求項４において、前記位相比較手段が
少なくとも２つのＤフリップフロップにより構成され、
前記イネーブル端子が前記ＤフリップフロップのＤ入力
端子に接続されていることを特徴とする、ドットクロッ
ク再生回路。