JP3068847B2 - 垂直同期信号分離回路 - Google Patents
垂直同期信号分離回路Info
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- JP3068847B2 JP3068847B2 JP2335642A JP33564290A JP3068847B2 JP 3068847 B2 JP3068847 B2 JP 3068847B2 JP 2335642 A JP2335642 A JP 2335642A JP 33564290 A JP33564290 A JP 33564290A JP 3068847 B2 JP3068847 B2 JP 3068847B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はテレビジョン受像機の垂直同期分離回路に
関し、積分時定数のばらつき、ジッタ性能および温度ド
リフトを改善しようとするものである。
関し、積分時定数のばらつき、ジッタ性能および温度ド
リフトを改善しようとするものである。
（従来の技術） 第７図は従来の垂直同期分離回路のシステム図を示す
ものである。入力端子１に入力された複合映像信号から
同期分離回路４で水平および垂直の複合同期信号を抽出
する。AFC回路10では、複合同期号とＨ（水平）・カウ
ントダウン回路12の出力信号を位相比較し、比較結果を
水平周波数の32倍で発振するVCO11に出力する。VCO11の
発振信号はＨ・カウントダウン回路12に出力されPLLを
構成する。同期分離回路４の複合同期信号は垂直同期回
路５に入力され、第８図（ａ）に示す垂直同期信号のみ
が積分回路６に出力される。積分回路６では垂直同期信
号を積分し、第８図（ｂ）に示す信号を得る。この積分
波形を比較電圧Vthのスライスレベルでスライスする
と、出力は第８図（ｃ）のようになる。波形（ｃ）をサ
ンプル回路７に入力し、例えば8fH（fH:水平周期周波
数）のサンプル周波数でサンプルすれば、サンプル回路
７の出力は第８図（ｄ）に示す波形となる。Ｈ・カウン
トダウン回路12の分周信号（あるいはVCO11の発振信
号）は、クロック発生回路８に出力され、クロック発生
回路８の出力はサンプル回路７およびカウントダウン方
式デジタルPLLで構成されたＶ（垂直）・カウントダウ
ン回路９に供給される。クロック発生回路８のクロック
に同期した垂直同期信号VmiはＶ（垂直）・カウントダ
ウン回路９に供給し、ここから垂直ドライブ信号VDが出
力端子３に出力される。
ものである。入力端子１に入力された複合映像信号から
同期分離回路４で水平および垂直の複合同期信号を抽出
する。AFC回路10では、複合同期号とＨ（水平）・カウ
ントダウン回路12の出力信号を位相比較し、比較結果を
水平周波数の32倍で発振するVCO11に出力する。VCO11の
発振信号はＨ・カウントダウン回路12に出力されPLLを
構成する。同期分離回路４の複合同期信号は垂直同期回
路５に入力され、第８図（ａ）に示す垂直同期信号のみ
が積分回路６に出力される。積分回路６では垂直同期信
号を積分し、第８図（ｂ）に示す信号を得る。この積分
波形を比較電圧Vthのスライスレベルでスライスする
と、出力は第８図（ｃ）のようになる。波形（ｃ）をサ
ンプル回路７に入力し、例えば8fH（fH:水平周期周波
数）のサンプル周波数でサンプルすれば、サンプル回路
７の出力は第８図（ｄ）に示す波形となる。Ｈ・カウン
トダウン回路12の分周信号（あるいはVCO11の発振信
号）は、クロック発生回路８に出力され、クロック発生
回路８の出力はサンプル回路７およびカウントダウン方
式デジタルPLLで構成されたＶ（垂直）・カウントダウ
ン回路９に供給される。クロック発生回路８のクロック
に同期した垂直同期信号VmiはＶ（垂直）・カウントダ
ウン回路９に供給し、ここから垂直ドライブ信号VDが出
力端子３に出力される。
上記構成の回路では積分回路６の積分時定数をIC化し
たとき、ICの容量および抵抗ばらつきにより時定数がば
らつき、垂直同期信号Vmiの発生位置がずれ画面位置が
ずれるという問題がある。また電界強度の急変などによ
って入力信号レベル変わると積分感度が変わり、垂直同
期信号Vmiの発生位置が変化し、画面がガタ付くという
問題もある。積分波形は、第８図（ｂ）の立ち上がり部
分を拡大した第８図（ｅ）のようになっている。点線e
1,e2は上記のうち何らかの原因で積分の感度（傾き）が
ドリフトした場合である。これを比較電圧Vthでスライ
スしたときの出力は第８図（ｆ）のようにそれぞれ異な
る位置に立ち上がり、同図に示す（ｇ）の8fHクロック
でトガリするとg1,g2,g3のポイントでサンプルするの
で、得られた垂直同期信号Vmiは同図（ｈ）のように３
通りの位置をとる。
たとき、ICの容量および抵抗ばらつきにより時定数がば
らつき、垂直同期信号Vmiの発生位置がずれ画面位置が
ずれるという問題がある。また電界強度の急変などによ
って入力信号レベル変わると積分感度が変わり、垂直同
期信号Vmiの発生位置が変化し、画面がガタ付くという
問題もある。積分波形は、第８図（ｂ）の立ち上がり部
分を拡大した第８図（ｅ）のようになっている。点線e
1,e2は上記のうち何らかの原因で積分の感度（傾き）が
ドリフトした場合である。これを比較電圧Vthでスライ
スしたときの出力は第８図（ｆ）のようにそれぞれ異な
る位置に立ち上がり、同図に示す（ｇ）の8fHクロック
でトガリするとg1,g2,g3のポイントでサンプルするの
で、得られた垂直同期信号Vmiは同図（ｈ）のように３
通りの位置をとる。
従って前記のように積分回路６の時定数のばらつきお
よびドリフトあるいは入力電界によって積分の傾きが変
わると、垂直同期信号Vmiのパルスタイミングがずれ、
垂直ドライブ信号VDの位相がずれることになり、画面品
質を損なう。
よびドリフトあるいは入力電界によって積分の傾きが変
わると、垂直同期信号Vmiのパルスタイミングがずれ、
垂直ドライブ信号VDの位相がずれることになり、画面品
質を損なう。
（発明が解決しようとする課題） 上記した従来の垂直同期信号分離回路は時定数のばら
つき及びドリフトあるいは入力電界によって積分回路が
出力する積分波形の傾きが変わると垂直同期信号Vmiの
パルスタイミングがずれるにともない垂直ドライブ信号
VDの位相がずれ、結果として画質を劣化させていた。
つき及びドリフトあるいは入力電界によって積分回路が
出力する積分波形の傾きが変わると垂直同期信号Vmiの
パルスタイミングがずれるにともない垂直ドライブ信号
VDの位相がずれ、結果として画質を劣化させていた。
この発明は、積分時定数のばらつきおよびドリフト或
いは入力電界の急変があっても、ジッタおよびドリフト
しにくい垂直同期信号分離回路を提供することにある。
いは入力電界の急変があっても、ジッタおよびドリフト
しにくい垂直同期信号分離回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の垂直同期信号分離回路は、複合映像信号の
垂直同期信号を分離し、分離した垂直同期信号を積分し
て発生させた台形波をある基準電圧でスライスして垂直
パルスを発生し、この垂直パルスをクロック信号でサン
プリングしたのち、クロックのサンプル点の半クロック
前に、クロックのサンプル点のずれを圧縮させる方向で
上記基準電圧に段差をつけてなるものである。
垂直同期信号を分離し、分離した垂直同期信号を積分し
て発生させた台形波をある基準電圧でスライスして垂直
パルスを発生し、この垂直パルスをクロック信号でサン
プリングしたのち、クロックのサンプル点の半クロック
前に、クロックのサンプル点のずれを圧縮させる方向で
上記基準電圧に段差をつけてなるものである。
（作用） 上記手段により、垂直同期信号Vmiをサンプルしたタ
イミングをメモリし、その結果とクロックを合成した信
号によってスライスレベルまたは積分感度を制御して積
分時定数のばらつきおよびドリフトあるいは入力電界の
急変があっても、ジッタやドリフトを押さえることがで
きる。
イミングをメモリし、その結果とクロックを合成した信
号によってスライスレベルまたは積分感度を制御して積
分時定数のばらつきおよびドリフトあるいは入力電界の
急変があっても、ジッタやドリフトを押さえることがで
きる。
（実施例） 以下、この発明の一実施例につき図面を参照して詳細
に説明する。
に説明する。
第１図において、第７図と同一部分には同一符号を付
し、ここでは異なる部分を中心に説明する。
し、ここでは異なる部分を中心に説明する。
クロック発生回路８の出力は、サンプル回路７、Ｖ・
カウントダウン回路９および位相メモリ回路16に供給さ
れる。クロックに同期した垂直同期信号VmiはＶ・カウ
ントダウン回路９及び位相メモリ回路16に出力され、Ｖ
・カウントダウン回路９からは垂直ドライブ信号VDが出
力端子３に出力される。位相メモリ回路16の出力はスイ
ッチ18に入力し、スイッチ18の出力で比較電圧Vth′の
電圧を制御する。スイッチ18の開閉の制御は、Ｖ・カウ
ントダウン回路９のリセットサイクルを入力し、到来し
ている信号が50Hzならば312.5H,60Hzならば262.5Hサイ
クルの標準かそうでないかを検出する標準／非標準判別
回路17の判別出力により行う。
カウントダウン回路９および位相メモリ回路16に供給さ
れる。クロックに同期した垂直同期信号VmiはＶ・カウ
ントダウン回路９及び位相メモリ回路16に出力され、Ｖ
・カウントダウン回路９からは垂直ドライブ信号VDが出
力端子３に出力される。位相メモリ回路16の出力はスイ
ッチ18に入力し、スイッチ18の出力で比較電圧Vth′の
電圧を制御する。スイッチ18の開閉の制御は、Ｖ・カウ
ントダウン回路９のリセットサイクルを入力し、到来し
ている信号が50Hzならば312.5H,60Hzならば262.5Hサイ
クルの標準かそうでないかを検出する標準／非標準判別
回路17の判別出力により行う。
第２図のタイミングチャートを用いて第１図の動作に
ついて説明する。第２図（ａ）の垂直同期信号が積分回
路14に入力され、ここで反転積分した信号は同図（ｂ）
のようになる。この積分波形を比較電圧Vth′のスライ
スレベルでスライスすると、出力は同図（ｃ）のように
なる。8fHでサンプリングすれば垂直同期信号出力Vmiは
同図（ｄ）のようになり、これを元にデジタルカウント
ダウン方式の垂直再生回路が垂直ドライブ信号VDを出力
するので、ジッタのない安定した出力を得ることができ
る。積分波形である同図（ｂ）の一部を拡大すると、同
図（ｅ）のようになっており、点線e1,e2で示したよう
な温度ドリフトあるいはジッタを持つとする。スライス
レベルは同図（ｅ）のような段差が付いているので、垂
直同期分離回路５の出力波形は同時（ｆ）のようにな
り、第８図と比較しても本来出るべき実線の位置に時間
軸方向で圧縮されているのが分かる。これを同図（ｇ）
の8fHのクロックでサンプリングするので、出力される
サンプルされた垂直同期信号Vmiは、同図（ｈ）のよう
になる。第８図の場合には前後１クロックでトリガさ
れ、ドリフトあるいはジッタしていたものが、この実施
例では１箇所のみに発生しており、ドリフトあるいはジ
ッタを吸収できたことが分かる。
ついて説明する。第２図（ａ）の垂直同期信号が積分回
路14に入力され、ここで反転積分した信号は同図（ｂ）
のようになる。この積分波形を比較電圧Vth′のスライ
スレベルでスライスすると、出力は同図（ｃ）のように
なる。8fHでサンプリングすれば垂直同期信号出力Vmiは
同図（ｄ）のようになり、これを元にデジタルカウント
ダウン方式の垂直再生回路が垂直ドライブ信号VDを出力
するので、ジッタのない安定した出力を得ることができ
る。積分波形である同図（ｂ）の一部を拡大すると、同
図（ｅ）のようになっており、点線e1,e2で示したよう
な温度ドリフトあるいはジッタを持つとする。スライス
レベルは同図（ｅ）のような段差が付いているので、垂
直同期分離回路５の出力波形は同時（ｆ）のようにな
り、第８図と比較しても本来出るべき実線の位置に時間
軸方向で圧縮されているのが分かる。これを同図（ｇ）
の8fHのクロックでサンプリングするので、出力される
サンプルされた垂直同期信号Vmiは、同図（ｈ）のよう
になる。第８図の場合には前後１クロックでトリガさ
れ、ドリフトあるいはジッタしていたものが、この実施
例では１箇所のみに発生しており、ドリフトあるいはジ
ッタを吸収できたことが分かる。
第３図は位相メモリ回路16を具体的に示したものであ
り、以下、第４図のタイミングチャ−トとともに説明す
る。入力サンプリング回路７はフリップフロップF3およ
びF4で構成される。垂直同期分離回路５の出力Ｖ・Sync
を8fHの立ち上がりでサンプルし、その出力をフリップ
フロップF4のＤ入力に供給する。フリップフロップF4で
はさらに8fHでサンプルし、フリップフロックF3およびF
4の出力と8fHをNOTゲ−トG11で反転した信号とをANDゲ
−トG12に入力して、垂直同期信号Vmi出力を得る。位相
メモリ回路16では、垂直同期信号Vmi発生時に4fH及び2f
Hがどの状態にあるかメモリする。ここで垂直同期信号V
miのコントロ−ル信号VCは一度Vmiが発生したら一定時
間次のVmiが発生するのを禁止する信号であり、Ｖカウ
ントダウン回路９から供給される。このコントロ−ル信
号VCとフリップフロップF3の出力ＱでNANDゲートG9でNA
NDをとった出力を位相メモリのトリガ信号として用い
る。フリップフロップF1では4fHのHi OR L0状態を、フ
リップフロップF2では2fHの状態をメモリする。フリッ
プフロップF1およびF2の出力はそれぞれ4fH,2fHおよび
クロック4fH,2fHをNOTゲ−トG1,G4で反転した信号とNAN
Dゲ−トG2,G3,G5,G6,を介してNANDゲ−トの出力をさら
に４入力NANDゲートG7に入力する。NANDゲ−トG2または
G3のどちらかの出力に4fHが現れ、もう片方の出力はHi
となる。NANDゲ−トに出力があるときは4fHであり、G3
に出力があるときは4fHの反転信号となる。フリップフ
ロップF2についても同様である。このNANDゲ−トG2,G3
及びG5,G6出力をNANDゲ−トG7に入力すると、その出力
は1/H周期で1/8Hの幅を持つパルスが出力される。これ
と先程のCont信号VCとをNANDゲ−トをとり、垂直同期信
号Vmiが到来した後のNANDゲ−トG7からの出力パルスを
マスクし、Vth′Hys信号を得る。このVth′Hys信号をス
イッチ18を介してVth′を制御する。
り、以下、第４図のタイミングチャ−トとともに説明す
る。入力サンプリング回路７はフリップフロップF3およ
びF4で構成される。垂直同期分離回路５の出力Ｖ・Sync
を8fHの立ち上がりでサンプルし、その出力をフリップ
フロップF4のＤ入力に供給する。フリップフロップF4で
はさらに8fHでサンプルし、フリップフロックF3およびF
4の出力と8fHをNOTゲ−トG11で反転した信号とをANDゲ
−トG12に入力して、垂直同期信号Vmi出力を得る。位相
メモリ回路16では、垂直同期信号Vmi発生時に4fH及び2f
Hがどの状態にあるかメモリする。ここで垂直同期信号V
miのコントロ−ル信号VCは一度Vmiが発生したら一定時
間次のVmiが発生するのを禁止する信号であり、Ｖカウ
ントダウン回路９から供給される。このコントロ−ル信
号VCとフリップフロップF3の出力ＱでNANDゲートG9でNA
NDをとった出力を位相メモリのトリガ信号として用い
る。フリップフロップF1では4fHのHi OR L0状態を、フ
リップフロップF2では2fHの状態をメモリする。フリッ
プフロップF1およびF2の出力はそれぞれ4fH,2fHおよび
クロック4fH,2fHをNOTゲ−トG1,G4で反転した信号とNAN
Dゲ−トG2,G3,G5,G6,を介してNANDゲ−トの出力をさら
に４入力NANDゲートG7に入力する。NANDゲ−トG2または
G3のどちらかの出力に4fHが現れ、もう片方の出力はHi
となる。NANDゲ−トに出力があるときは4fHであり、G3
に出力があるときは4fHの反転信号となる。フリップフ
ロップF2についても同様である。このNANDゲ−トG2,G3
及びG5,G6出力をNANDゲ−トG7に入力すると、その出力
は1/H周期で1/8Hの幅を持つパルスが出力される。これ
と先程のCont信号VCとをNANDゲ−トをとり、垂直同期信
号Vmiが到来した後のNANDゲ−トG7からの出力パルスを
マスクし、Vth′Hys信号を得る。このVth′Hys信号をス
イッチ18を介してVth′を制御する。
第４図にあるように、サンプルクロック8fHに対し
て、4fHおよび2fHのとり得る位相は〜の４種類あ
る。どの位相関係においても第３図の回路を用いれば、
Vth Hysには入力サンプルF3の出力状態が変わる8fHの
半クロック前に段差がつき、第２図（ｅ）のような段差
をつけられることが分かる。NANDゲ−トG8でコントロ−
ル信号VCとNANDをとったのは垂直同期期間内にスライス
レベルの段差をつけないためである。同期期間にも段差
があると、場合によっては垂直同期信号が続けて２回ス
ライスされてしまう恐れがあるからである。
て、4fHおよび2fHのとり得る位相は〜の４種類あ
る。どの位相関係においても第３図の回路を用いれば、
Vth Hysには入力サンプルF3の出力状態が変わる8fHの
半クロック前に段差がつき、第２図（ｅ）のような段差
をつけられることが分かる。NANDゲ−トG8でコントロ−
ル信号VCとNANDをとったのは垂直同期期間内にスライス
レベルの段差をつけないためである。同期期間にも段差
があると、場合によっては垂直同期信号が続けて２回ス
ライスされてしまう恐れがあるからである。
上記実施例では積分回路14のスライスレベルを変える
ことで、積分回路14における積分波形のサンプル点を時
間軸方向で圧縮したが、第５図は積分時定数を変えたこ
の発明の他の実施例を示すものである。垂直同期分離回
路５からの出力信号を抵抗R1を介してトランジスタQ1と
Q2はカレントミラ−回路になっており、トランジスタQ2
のエミッタに抵抗R2が入っているので入力電圧を抵抗R1
で変換した垂直同期電流信号は減衰されてトランジスタ
Q2のコレクタに現れる。
ことで、積分回路14における積分波形のサンプル点を時
間軸方向で圧縮したが、第５図は積分時定数を変えたこ
の発明の他の実施例を示すものである。垂直同期分離回
路５からの出力信号を抵抗R1を介してトランジスタQ1と
Q2はカレントミラ−回路になっており、トランジスタQ2
のエミッタに抵抗R2が入っているので入力電圧を抵抗R1
で変換した垂直同期電流信号は減衰されてトランジスタ
Q2のコレクタに現れる。
IC化される容量C1とトランジスタQ3,Q4,抵抗R4が積分
回路14を構成しており、トランジスタQ3のベ−スは仮想
接地点となる。従ってトランジスタQ2の出力電流が容量
C1に流れると、トランジスタQ4のコレクタ電位が上昇す
る。逆に垂直同期期間外では電流11が容量C1を通って流
れるので、トランジスタQ4のコレクタ電位は下降する。
このように積分コンデンサC1で積分された垂直同期を比
較器CPで比較電圧Vthと比較し、垂直同期信号を得る。
この積分回路14の積分感度は抵抗R2を変えることで変化
させることができる。例えば、トランジスタQ2のエミッ
タにもう一つの抵抗R3を設け、設置するか、開放とする
かスイッチSWで切り換え、スイッチSWの制御信号を、第
３図のNANDゲ−トG8から出力されるVth Hys信号で行
う。スイッチSWが閉じると、トランジスタQ2のエミッタ
からGNDに付く合成抵抗は小さくなるので、カレントミ
ラ−回路の出力電流は大きくなり、垂直同期期間の出力
電流が増す。すると積分電流が大きくなるので、積分波
形の立ち上がりが急峻になり、前記説明とまったく同様
の効果を得ることができる。
回路14を構成しており、トランジスタQ3のベ−スは仮想
接地点となる。従ってトランジスタQ2の出力電流が容量
C1に流れると、トランジスタQ4のコレクタ電位が上昇す
る。逆に垂直同期期間外では電流11が容量C1を通って流
れるので、トランジスタQ4のコレクタ電位は下降する。
このように積分コンデンサC1で積分された垂直同期を比
較器CPで比較電圧Vthと比較し、垂直同期信号を得る。
この積分回路14の積分感度は抵抗R2を変えることで変化
させることができる。例えば、トランジスタQ2のエミッ
タにもう一つの抵抗R3を設け、設置するか、開放とする
かスイッチSWで切り換え、スイッチSWの制御信号を、第
３図のNANDゲ−トG8から出力されるVth Hys信号で行
う。スイッチSWが閉じると、トランジスタQ2のエミッタ
からGNDに付く合成抵抗は小さくなるので、カレントミ
ラ−回路の出力電流は大きくなり、垂直同期期間の出力
電流が増す。すると積分電流が大きくなるので、積分波
形の立ち上がりが急峻になり、前記説明とまったく同様
の効果を得ることができる。
第６図に示すように、積分感度を変えない場合に比
べ、Vth HysがHiの垂直同期期間外は積分感度を抑えて
おく方がより効果的である。
べ、Vth HysがHiの垂直同期期間外は積分感度を抑えて
おく方がより効果的である。
このように垂直同期信号の積分回路の積分感度に、サ
ンプルした位相によってタイミングを検出しつつ段差を
設ければ、垂直同期信号分離回路の時定数がドリフトあ
るいはジッタしても、これを圧縮した同期分離ができ
る。
ンプルした位相によってタイミングを検出しつつ段差を
設ければ、垂直同期信号分離回路の時定数がドリフトあ
るいはジッタしても、これを圧縮した同期分離ができ
る。
［発明の効果］ 以上説明したように、この発明の垂直同期信号分離回
路によれば、積分時定数のばらつきおよびドリフトある
いは入力電界の急変があっても、ジッタおよびドリフト
しにくい垂直同期信号を得ることができる。
路によれば、積分時定数のばらつきおよびドリフトある
いは入力電界の急変があっても、ジッタおよびドリフト
しにくい垂直同期信号を得ることができる。
第１図はこの発明の垂直同期信号分離回路の一実施例を
示すシステム図、第２図は第１図の動作説明するための
波形図、第３図は第２図の位相メモリおよびサンプル回
路の具体例を示す回路図、第４図は第３図の動作を説明
するための波形図、第５図はこの発明の他の実施例を示
す回路図、第６図は第５図の動作を説明するための波形
図、第７図は従来の垂直および水平同期処理回路を示す
システム図、第８図は第７図の動作を説明するための波
形図である。 ５……垂直同期分離回路 ７……サンプル回路 ８……クロック発生回路 ９……Ｖ・カウントダウン回路 14……積分回路 17……標準／非標準判別回路 18……スイッチ Vth′……比較電圧
示すシステム図、第２図は第１図の動作説明するための
波形図、第３図は第２図の位相メモリおよびサンプル回
路の具体例を示す回路図、第４図は第３図の動作を説明
するための波形図、第５図はこの発明の他の実施例を示
す回路図、第６図は第５図の動作を説明するための波形
図、第７図は従来の垂直および水平同期処理回路を示す
システム図、第８図は第７図の動作を説明するための波
形図である。 ５……垂直同期分離回路 ７……サンプル回路 ８……クロック発生回路 ９……Ｖ・カウントダウン回路 14……積分回路 17……標準／非標準判別回路 18……スイッチ Vth′……比較電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−255168（ＪＰ，Ａ) 特開 昭61−281771（ＪＰ，Ａ) 特開 昭63−27174（ＪＰ，Ａ) 特開 昭63−46878（ＪＰ，Ａ) 特開 昭63−48968（ＪＰ，Ａ) 特開 平２−36672（ＪＰ，Ａ) 実開 昭61−23770（ＪＰ，Ｕ) 実開 昭61−119466（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12
Claims (4)
- 【請求項１】複合映像信号の垂直同期信号を分離する垂
直同期分離回路と、 分離した垂直同期信号を積分し台形波を発生する積分回
路と、 前記台形波をある基準電圧でスライスし垂直パルスを発
生する比較回路と、 前記垂直パルスをクロック信号でサンプリングするサン
プル回路と、 前記クロックのサンプル点の半クロック前に、前記クロ
ックのサンプル点のずれを圧縮させる方向で前記基準電
圧に段差をつける手段と を具備してなることを特徴とする垂直同期信号分離回
路。 - 【請求項２】複合映像信号の複合同期信号を分離する同
期分離回路と、 前記複合同期信号から垂直同期信号を分離する回路と、 分離された前記垂直同期信号を積分し、基準電圧源と比
較し垂直同期パルスを得る垂直同期積分回路と、 垂直同期パルスを水平同期周波数の正数倍の第１のクロ
ックによりサンプリングするサンプル回路と、 水平周波数の正数倍の第２のクロックを分周し、サンプ
ルされた垂直同期信号とデジタルPLLをなすカウントダ
ウン垂直同期再生回路と、 前記第１のクロックを分周したｎ個のクロックの垂直同
期サンプリング時における位相をメモリする手段と、 前記メモリした位相および前記ｎ個のクロックを用いて
合成した信号により前記基準電圧源の電圧を制御する手
段と を具備してなることを特徴とする垂直同期信号分離回
路。 - 【請求項３】複合映像信号の垂直同期信号を分離する垂
直同期分離回路と、 分離した前記垂直同期信号を積分し台形波を発生する積
分回路と、 前記台形波をある基準電圧でスライスし垂直パルスを発
生する比較回路と、 前記垂直パルスを第１のクロックでサンプリングするサ
ンプル回路と、 前記第１のクロックのサンプル点の半クロック前を境と
して、これ以前では感度を低くし、これ以後では感度を
高くするように前記積分回路の積分感度を増減する手段
と を具備してなることを特徴とする垂直同期信号分離回
路。 - 【請求項４】垂直同期信号が標準方式（50Hz or 60H
z）であるか、非標準方式（非50Hz or 非60Hz）であ
るかを検出する標準・非標準判別回路と、 非標準時には基準電圧源の制御を遮断する手段と を備えたことを特徴とする請求項１〜３項の何れかに記
載の垂直同期信号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335642A JP3068847B2 (ja) | 1990-11-30 | 1990-11-30 | 垂直同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335642A JP3068847B2 (ja) | 1990-11-30 | 1990-11-30 | 垂直同期信号分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207577A JPH04207577A (ja) | 1992-07-29 |
| JP3068847B2 true JP3068847B2 (ja) | 2000-07-24 |
Family
ID=18290885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335642A Expired - Lifetime JP3068847B2 (ja) | 1990-11-30 | 1990-11-30 | 垂直同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068847B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060483A (ja) * | 2004-08-19 | 2006-03-02 | Sharp Corp | 垂直同期回路およびそれを備えたテレビジョン受信機 |
-
1990
- 1990-11-30 JP JP2335642A patent/JP3068847B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04207577A (ja) | 1992-07-29 |
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