KR100778907B1 - 가변 딜레이 및 이산적 딜레이를 포함하는 위상 동기 루프 - Google Patents

Abstract

출력 주파수를 가진 오실레이팅 출력 신호를 제공하는 위상 동기 루프 회로는, 기준 카운터; 루프 카운터; 기준 카운터에 연결된 제1입력 및 루프 카운터에 연결된 제2입력을 가진 위상 검출기; 위상 검출기의 출력과 연결된 입력 및, 오실레이팅 출력 신호를 제공하는 출력을 가진 전압 제어형 오실레이터; 전압 제어형 오실레이터의 출력을 루프 카운터의 입력과 연결하는 피드백 루프; 및 피드백 루프를 포함하고, 루프 카운터 및/또는 기준 카운터의 출력에 이산 딜레이가 초래되도록 구성된 딜레이 회로를 포함한다.

Description

가변 딜레이 및 이산적 딜레이를 포함하는 위상 동기 루프 {Phase locked loop comprising a variable delay and a discrete delay}

본 발명의 실시예들은 위상 동기 루프에 관한 것이다.

도 1은 일반적인 위상 동기 루프 (PLL)(10)을 도시한 것이다. PLL은 순서에 따라 기준 오실레이터(12), 기준 카운터(14), 위상 검출기(16), 루프 필터(18), 전압 제어형 오실레이터(20), 및 VCO(20)에서 루프 카운터(24)를 통해 위상 검출기(16)까지 연결된 피드백 루프(22)를 포함한다.

기준 오실레이터는 주파수 Fref의 기준 주파수 신호(21)를 기준 카운터(14)로 공급한다. 기준 카운터는 디바이더로서 동작하여 기준 주파수 신호(21)에서 M개의 입력 펄스를 카운트했을 때 한 출력 펄스를 생성한다. M의 값은 입력 제어 신호(23)를 통해 바뀔 수 있다. 그에 따라 제1카운터는 주파수 1/M Fref를 가지는 감축된 주파수 입력 신호(25)를 출력한다.

위상 검출기(16)는 한 입력으로 상기 감축된 주파수 입력 신호(25)를 수신하고, 다른 한 입력으로 감축된 주파수 출력 신호(27)를 수신한다. 위상 검출기로부터의 출력 신호(29)는 루프 필터(18)를 통과하여 VCO(20)로 입력 전압 신호(31)를 제공한다. 루프 필터는 일반적으로, 위상 검출기(16)와 VCO(20) 사이의 연결을 통 해, 한 노드로부터 그라운드까지 직렬 연결된 저항과 커패시터의 결합이다. 이와 달리 루프 필터가 저항과 병렬로 연결되거나 저항-커패시터 결합에 병렬로 연결되는 제2커패시터를 포함할 수도 있다. VCO(20)는 입력 전압 신호(31)를 주파수 Fout의 오실레이팅 출력 신호(33)로 변환한다.

오실레이팅 출력 신호(33)는 루프(22)로 제공되어, 루프 카운터(24)로 입력된다. 루프 카운터(24)는 오실레이팅 출력 신호(33)에서 N 개의 입력 펄스를 카운트하였을 때 하나의 출력 펄스를 발생하는 디바이더로서 동작한다. N 값은 입력 제어 신호(35)를 통해 바뀔 수 있다. 따라서 제2카운터는 위상 검출기로 주파수 1/N Fout을 갖는 감축된 주파수 추력 신호(27)를 제2입력으로서 제공한다.

감축된 주파수 출력 신호(27)가 감축된 주파수 입력 신호(25) 보다 위상이 딜레이될 때(lag), 위상 검출기(16)는 루프 필터(18)로 전류를 공급하므로 VCO(20)로 입력되는 전압이 상승한다. VCO(20)는 오실레이팅 출력 신호(33)의 주파수 Fout 및 감축된 주파수 출력 신호를 증가시키고, 이것이 상기 위상 딜레이를 감소시킨다.

감축된 주파수 출력 신호(27)가 감축된 주파수 입력 신호(25) 보다 위상이 진상일 때(lead), 위상 검출기(16)는 루프 필터(18)로부터 전류를 줄이므로, VCO(20)로 입력되는 전압이 떨어진다. VCO(20)는 오실레이팅 출력 신호(33)의 주파수 Fout 및 감축된 주파수 출력 신호를 감소시키며, 이것이 상기 진상을 줄인다.

결국, 루프는 Fout= Fref * N/M인 '동기'(lock)를 지향한다.

이러한 위상 동기 루프는 수많은 문제를 안고 있다. 한 문제가 주파수 변경 후의 긴 세팅 시간으로서, 이것은 주파수 변경이 비멀티 슬롯 통신 시스템에서보다 빠른 레이트로 일어나는 최근의 멀티 슬롯 통신 시스템에는 적절하지 않다. 예를 들어, 일반 패킷 무선 시스템(GPRS)에서, 단말기의 PLL은 모든 슬롯마다 주파수를 변경해야 한다.

다른 문제는 VCO의 감도가 증가할 때의 위상 노이즈에 대한 PLL의 취약성이다. 현재의 추세는 낮은 동작 전압을 이용하는 것으로 나아가고 있으므로, 더 낮은 동작 전압 (가령, 3V 이하)으로부터 동일한 출력의 주파수 범위가 요구될 때 출력의 VCO 감도는 증가되어야 한다. 또한 VCO의 감도는 주파수 변경 중의 주파수 오버슛(overshoot)을 수용할 만큼 증가될 수 있다.

따라서 개량형 위상 동기 루프의 제공이 요망된다.

본 발명의 한 양태에 따르면, 오실레이팅 출력 신호를 출력 주파수로서 제공하는 위상 동기 루프 회로가 제공되고, 상기 회로는, 기준 카운터; 루프 카운터; 기준 카운터와 연결된 제1입력 및 루프 카운터와 연결된 제2입력을 가진 위상 검출기; 위상 검출기의 출력과 연결된 입력과, 오실레이팅 출력 신호를 제공하는 출력을 가진 전압 제어형 오실레이터; 전압 제어형 오실레이터의 출력을 루프 카운터의 입력과 연결하는 피드백 루프; 및 루프 카운터 및/또는 기준 카운터의 출력에 이산 딜레이를 도입하도록 구성된 딜레이 회로를 포함한다.

딜레이 회로는, 루프 카운터 및/또는 기준 카운터의 출력에 연속 가변 딜레이를 도입하기 위한 가변 딜레이 소자를 더 포함할 수 있다.

본 발명은 루프 필터가 바람직하게 변경될 수 있게 한다. 위상 검출기와 전압 제어형 오실레이터 사이의 노드에 연결된 루프 필터는 더 이상 저항과 커패시터의 직렬 연결을 포함할 필요가 없다. 루프 필터는 낮은 용량의 단일 커패시터로 이뤄질 수 있다. 감소한 용량은 개선된 세팅 시간을 낳는다.

본 발명의 다른 한 양태에 따른 오실레이팅 출력 신호의 주파수 변경 방법이 제공되며, 이 방법은 위상 동기 루프의 기준 카운터 및/또는 루프 카운터를 구성하는 단계; 및 루프 카운터 및/또는 기준 카운터의 출력에 이산 딜레이를 초래하는 단계를 포함한다.

이 방법은 또한 루프 카운터 및/또는 기준 카운터의 출력에 연속 가변 딜레이를 초래하는 단계를 포함할 수 있다. 이산 딜레이의 일시적 변경은 가변 딜레이에 있어 상응하는 영구적 변경을 가져올 수 있다.

본 발명의 또 다른 양태에 따라, 오실레이팅 출력 신호를 출력 주파수로서 제공하는 주파수 합성기가 제공되며, 주파수 합성기는 출력 주파수를 유지하도록 구성된 주파수 보상 수단; 및 보상 수단에 제공되는 입력 신호의 위상을 이산적으로 가변하도록 구성된 위상 딜레이 수단을 포함한다.

위상 딜레이 수단은 부가적으로, 제1입력 신호, 또는 다른 선택사항으로서, 제2입력 신호의 위상 딜레이를 연속적으로 가변할 수 있다.

본 발명의 실시예들은 출력 주파수가 변화될 때 임의의 주파수 오버슛을 감소시킨다. 이것은 감축된 주파수 감도의 전압 제어형 오실레이터들이 사용될 수 있게 한다. 따라서, 보다 낮은 감도의 VCO가 사용될 수 있고, 이것은 위상 노이즈를 바람직하게 감소시킨다.

가변 딜레이 및 이산 딜레이 모두의 이용은, 큰 연속 딜레이를 일으키는 메커니즘을 가질 필요 없이 큰 딜레이의 도입을 가능하게 한다. 따라서 가변 딜레이 소자는 감축된 시간 딜레이 범위에서 동작할 수 있게 되어 위상 노이즈 발생에 덜 민감하게 된다.

본 발명을 더 잘 이해하기 위해, 다만 예로서 첨부된 도면들의 참조가 이뤄질 것이다.

도 1은 종래의 위상 동기 루프를 도시한 것이다.

도 2는 본 발명의 일실시예에 따른 적응적 위상 동기 루프를 도시한 것이다.

도 3은 도 2의 위상 동기 루프의 한 가능한 신호 타이밍도의 예이다.

도 4는 본 발명의 제2실시예에 따른 적응적 위상 동기 루프를 도시한 것이다.

도 5는 가변 딜레이 소자(106)의 일례를 도시한 것이다.

도 2는 위상 검출기(16)를 둘러싼 딜레이 동기 루프(DLL)를 포함하는 적응적 위상 동기 루프(PLL)(100)를 도시한 것이다.

적응적 PLL(100)은 다음과 같은 점에서, 도 1의 PLL(10)과 다르다:

a) 멀티 소자 루프 필터가 간략화된 루프 필터를 대체하였고, 이 예에서 멀티 소자 루프 필터는 위상 검출기(16)와 VCO(20) 사이에 있는 노드(104)와 그라운 드 사이에 단일 커패시터(102)를 포함한다

b) 제1카운터(14)와 위상 검출기(16) 사이에 연결된 가변 딜레이 소자(106)를 더 포함한다

c) 위상 검출기(16)에서 가변 딜레이 소자(106) 및 기준 카운터(14)로 되돌아가는 피드백 경로를 포함하여 위상 검출기(16)를 둘러싼 딜레이 동기 루프(DLL)(110)을 형성한다. 이 피드백 경로는 입력으로서 위상 검출기(16)의 출력을 취하고, 기준 카운터(14)로 제1딜레이 제어 신호(121)를 제공하고 가변 딜레이 소자(106)로 제2딜레이 제어 신호(115)를 제공한다.

적응적 위상 동기 루프(PLL)(100)는 차례로, 기준 오실레이터(12), 기준 카운터(14), 가변 딜레이 소자(106), 위상 검출기(16), 단일 커패시터(102) 형태의 루프 필터, 위상 검출기(16)에서 가변 딜레이 소자(106) 및 제1카운터(14)까지, DLL(110)을 형성하는 부(negative) 피드백 루프, VCO(20) 출력으로부터 루프 카운터(24)를 거쳐 위상 검출기(16)까지, 기본 PLL을 형성하는 부피드백 루프(22)를 포함한다.

기준 오실레이터(12)는 기준 카운터(14)로 기준 주파수 신호(21)를 공급한다. 기준 카운터(14)는 수신된 기준 주파수 신호(21) 각각의 펄스마다 하나씩 증가되는 카운터 값 m을 유지한다. 카운터 값 m이 프로그램된 값 M과 같을 때, 가준 카운터(14)는 출력 펄스를 생성하고 카운터 값 m은 리셋된다. 기준 카운터는 기준 신호(21)의 주파수를 M으로 나눈다. M의 값은 제1입력 제어 신호(23)를 통해 프로그램된다.

m의 값은 제1딜레이 제어 신호(121)에 의해 제어될 수 있다. m의 변경은 기준 카운터(14)에 의해 생성된 신호의 주파수의 일시적 보상을 제공한다. M은 바뀌지 않고 따라서 '일시적'이기 때문에 주파수 보상은 단지 한 입력 펄스 사이클 동안만 지속된다. 따라서 기준 카운터(14)는 이산적 방식으로 딜레이들을 일으키도록 제어될 수 있다. 이 딜레이들은 양이거나 음일 수 있다. 음의 딜레이는 진상에 해당한다. 기준 카운터에 의해 출력되는, 부분적으로 보상된 딜레이 신호(123)는 가변 딜레이 소자(106)에 의해 추가로 딜레이되어 완전하게 보상된 신호(125)로서 생성되고, 이 신호가 위상 검출기(16)로 입력된다.

가변 딜레이 소자는 부분적으로 보상된 신호(123)에 연속 가변 딜레이를 부가하여 완전 보성 신호(125)가 생성되게 한다. 연속 가변 딜레이는 DLL(110)로부터의 제2입력 제어 신호(115)에 의해 제어된다.

기준 카운터(14)는 전부 아니면 전무인 디지털 방식으로 조악하거나(그로스) 대충의 딜레이 변경을 제공한다. 가변 딜레이 소자는 튜닝에 사용될 수 있는 딜레이의 아날로그 변경을 제공한다. 그로스 딜레이들의 제공을 위한 메커니즘의 존재는 가변 딜레이 소자의 딜레이 범위 및 그에 따른 그 감도가 제한될 수 있게 한다. 이것은 위상 노이즈를 감소시킨다.

위상 검출기(16)는 제1입력으로 완전 보상 신호(125)를 수신하고, 제2입력으로서 감축된 주파수 출력 신호(27)를 수신한다. 위상 검출기로부터의 출력 신호는 VCO(20)로 입력 전압 신호(31)를 제공한다. VCO는 입력 전압 신호(31)를 주파수 Fout인 오실레이팅 출력 신호(33)로 변환한다.

오실레이팅 출력 신호(33)가 루프(22)로 주어지고, 여기서 제2카운터(24)로 입력된다. 제2카운터는 주파수 1/N Fout을 갖는 감축된 주파수 출력 신호(27)를 발생한다.

감축된 주파수 출력 신호(27)가 완전 보상 신호(125) 보다 지상일 때, 위상 검출기(16)는 커패시터(102)에 전류를 공급하고 VCO(20)로 입력되는 전압이 상승한다. VCO(20)는 오실레이팅 출력 신호(33)의 주파수 Fout 및 감축된 주파수 출력 신호(27)를 증가시키며, 이것이 지상을 줄이게 된다.

감축된 주파수 출력 신호(27)가 완전 보상 신호(125) 보다 진상일 때, 위상 검출기(16)는 커패시터(102)로의 전류를 줄여 VCO(20)로 입력되는 전압이 상승한다. VCO(20)는 오실레이팅 출력 신호(33)의 주파수 Fout 및 감축된 주파수 출력 신호(27)를 감소시키며, 이것이 진상을 줄이게 된다.

DLL(110)은 고입력 임피던스 버퍼(112); 뺄셈기(114); 검출기(116); 로직 제어기(118); 그로스 딜레이 카운터(120); 및 디지털-아날로그 컨버터(DAC)(122)를 포함한다.

고입력 임피던스 버퍼(112)는 노드(102)에 연결되어, VCO(20)로도 제공되는 입력 전압 신호(31)를 입력 신호로서 수신한다. 고입피던스 버퍼는, 이 예에서, 노드(104)에 고임피던스를 제공하는 간단한 OP 앰프 추종기일 수 있다.

뺄셈기(114)는 고임피던스 버퍼(112)로부터 버퍼링된 전압 신호(113)를 수신하고, 그것에서 DAC(122)로부터의 출력 아날로그 신호(123)를 빼서, 가변 딜레이 소자(106)로의 입력으로서 제공되는 제2입력 제어 신호(115)를 생성한다.

검출기(116)는 뺄셈기(114)의 출력과 연결된다. 이것은 제2입력 제어 신호(115)가 복수의 프로그램된 문턱치들 중 하나를 초과할 때 검출을 수행한다. 검출기는 문턱치가 초과될 때 로직 제어기(118)로 그 문턱치를 나타내는 검출 신호(117)를 제공한다.

로직 제어기(118)는 검출 신호(117)에 응답하여 제1카운터(14)로 제공되는 제1입력 제어 신호(121) 및 그로스 딜레이 카운터(120)로 제공되는 해당 카운터 제어 신호(119)를 생성한다. 그로스 딜레이 카운터(120)의 값은 DAC(122)에 의해 디지털에서 아날로그 값으로 변환되고 뺄셈기(114)로의 감산 입력인 출력 신호(123)로서 주어진다.

DLL(110)은 피드백 루프로서 동작하여 기준 카운터(14) 및 가변 딜레이 소자(106)에 의해 주어지는 딜레이를 제어한다.

오실레이팅 출력 신호(33)의 주파수는 일반적으로 루프 카운터(24)의 N 값을 재프로그래밍함으로써 변경된다. N 값은 입력 제어 신호(35)를 통해 바뀔 수 있다.

N이 증가하면, 감축 주파수 출력 신호(27)는 완전 보상 신호(125)에 대해 지상이 되기 시작하고, 위상 검출기(16)는 전압(31)을 증가시키도록 동작하며, 이것은 다시 Fout을 증가시킨다. 증가하는 입력 전압 신호(31)는 버퍼(112) 및 뺄셈기(114)를 통해 제2입력 제어 신호(115)를 증가시킨다. 이것이 가변 딜레이 소자(106)를 통해 완전 보상된 신호(125)에 양의 딜레이(지상)를 일으킨다. 결국, 감축된 주파수 출력 신호(27)가 완전 보상 신호(125)에 대해 지상으로 되는 정도가 줄어든다. 제2입력 제어 신호(115)에 의해 나타내지는 도입 딜레이의 값이 문턱치 보다 낮으면, 기준 카운터(14)는 영향을 받지 않는다. 도입된 딜레이의 값이 문턱치를 초과할 때, 검출기(116)는 이것을 검출하고 로직 제어기(118)로 이를 알린다. 그러면 로직 제어기(118)는 기준 카운터(14)로 제1입력 제어 신호(121)를 제공한다. 이 신호(121)는 듀레이션 t인 x개의 기준 클록 사이클을 나타낸다. x는 초과된 문턱치에 따라 결정되는 자연수이다. 제2입력 제어 신호(115)에 의해 가변 딜레이 소자(106)를 통해 주어진 딜레이가, 초과된 문턱치를 지향하고 이 사이클 또는 문턱치 내 계속되는 사이클이 되도록 듀레이션 x*t가 주어진다.

기준 카운터는 자신의 카운터 값 m의 현재 값에서 그 값 x를 뺀다. 이것이 기준 카운터(14)를 통해 x*t의 딜레이를 유도한다.

신호(119)는 제1입력 제어 신호(121)와 동일하다. 그로스 딜레이 카운터(120)는 x 값만큼 증가한다. 그에 따라 카운터는 기준 카운터(14)를 통한 신호(121)에 의해 유도되었던 딜레이의 기준 클록 사이클의 총수를 보유한다. DAC(122)는 그로스 딜레이 카운터(120)의 카운터 값을 아날로그 출력 신호(123)로 변환하고, 그 변환된 값의 전압은 딜레이의 사이클 수와 정비례한다. 제2제어 신호(115)를 조정하기 위해 이 아날로그 출력 신호(123)는 버퍼링된 전압 신호(113)로부터 감산된다. 따라서, 그로스 딜레이 카운터(120)의 임의의 증가/감소는 정비례하는 아날로그 출력 신호(123)의 증가/감소를 낳고, 이것은 다시 정비례하는 제어 신호(115)에 대한 증가/감소를 파생한다. 제2입력 제어 신호의 새로운 값은 가변 딜레이 소자를 리셋시켜 그로 인해 유발되는 딜레이가 x*t 만큼 줄어들게 된다. 이것은 제2입력 제어 신호(115)에 따라 가변 딜레이 소자(106)를 통해 생성되는 딜레이가 검출된 문턱치를 따라가게 만든다.

x 값은 하나 이상의 클록 사이클과 같은 단일 값으로 고정될 수 있다. 다른 실시예들에서, x 값은 복수의 문턱치들 중 어느 것이 제2입력 제어 신호(115)에 의해 초과되었는지에 따라 복수의 값들 중 그 하나가 될 수 있다. 초과된 문턱치의 값이 클 수록, x의 보상 값도 커진다. 검출기(116)에 규정된 문턱치들은 프로그램될 수 있다.

도 3은 부분적으로 보상된 신호(123), VCO 입력 전압 신호(31), 완전 보상 신호(125), 제2입력 제어 신호(115), 및 검출 신호(117)에 대한 타이밍도를 도시한 것이다. 이 그림에서 하나의 문턱치가 존재하고 x=1이다.

N 값은 T1에서 증가한다. T1에서 주파수 출력 신호(27)가 완전 보상 신호(125)에 대해 위상이 뒤떨어지기(지상) 시작한다. 입력 전압 신호(31)가 상승하고 가변 딜레이 소자는 입력 전압 신호(31)에 따른, 증가하는 딜레이를 일으킨다. T2 시간에, 제2입력 제어 신호(115)가 문턱치를 초과한다. 결국, 한 기준 클록 사이클에 해당하는 그로스 딜레이가 기준 카운터(14)에서 생성되고, 가변 딜레이 소자(106)에 의해 유발된 딜레이는 카운터(120), DAC(122) 및 뺄셈기(114)를 통해 제2입력 제어 신호(115)를 감소시킴으로써 같은 크기 만큼 줄어든다. 부분 보상 신호(123)에 도입되는 한 기준 클록 주기에 해당하는 그로스 딜레이는 T3 시점에 관찰될 수 있다. DLL은 위상에 직접 작용하여 딜레이를 극히 빠르게 조정함으로써 위상 에러를 제거한다.

N이 감소될 때, 감축된 주파수 출력 신호(27)가 완전 보상 신호(125)에 대해 위상이 앞서가기(진상) 시작하고 전압(31)은 감소하여, Fout을 감소시킨다. 감소되는 입력 전압 신호(31)는 제2입력 제어 신호(115)를 감소시킨다. 이것은 가변 딜레이 소자(106)를 통해 완전 보상 신호(125)에 음의 딜레이(진상)를 도입한다. 결국, 감축된 주파수 출력 신호(27)가 완전 보상 신호(125)를 앞서 나가는 정보가 줄어든다. 제2입력 제어 신호(115)에 의해 나타낸 도입 딜레이의 값이 문턱치를 초과하지 않으면, 기준 카운터(14)는 영향을 받지 않는다. 도입된 딜레이 값이 문턱치를 초과하면 검출기(116)가 이를 검출하고 로직 제어기(118)에 이를 알린다. 그러면 로직 제어기(118)는 제1입력 제어 신호(121)를 기준 카운터(14)에 제공한다. 그 신호(121)는 듀레이션 t의 -y 개의 기준 클록사이클들을 나타낸다. y 값은 초과된 문턱치에 따른 자연수이다. 듀레이션 -y*t는 제2입력 제어 신호(115)에 의해 가변 지연 소자(106)를 거쳐 유발된 딜레이가 상기 초과된 문턱치 안에 오도록 형성된다.

기준 카운터는 y 값을 카운터 값 m 중 현재 값에 더한다. 이것은 기준 카운터(14)를 통해 y*t의 진상을 일으킨다.

신호(119)는 제1입력 제어 신호(121)와 동일하다. 그로스 딜레이 카운터(120)는 y 값 만큼 줄어든다. 따라서 카운터는 기준 카운터(14)를 통해 신호(121)가 불러 일으켰던 딜레이의 기준 클록 사이클들의 총 수를 보유한다. DAC(122)는 그로스 딜레이 카운터(120)의 카운터 값을, 전압이 딜레이의 사이클 수에 정비례하는 아날로그 출력 신호(123)로 변환한다. 그리고 나서 제2제어 신호(115)를 조정 하기 위해, 이 아날로그 출력 신호(123)는 버퍼링된 전압 신호(113)로부터 감산된다. 따라서, 그로스 딜레이 카운터(120)의 어떤 증/감은 아날로그 출력 신호(123)에서 정비례하는 증/감을 낳고, 이것이 다시 제2제어 신호(115)에 대해, 정비례하는 증/감을 일으킨다.

y 값은 하나 이상의 클록 사이클과 같은 단일 값으로 고정될 수 있다. 다른 실시예들에서, y 값은 제2입력 제어 신호(115)에 의해 초과되었던 복수의 문턱치들 중 어느 것이냐에 따라 결정되는 복수의 값들 중 하나일 수 있다. 초과된 문턱치가 클 수록 y의 보상 값이 커진다. 검출기(116)에 의해 규정된 문턱치들은 프로그래밍될 수 있다.

제2제어 신호가 문턱치 또는 최대 문턱치를 크게 상회하면 한 사이클의 그로스 딜레이 보상 후에라도, 다음 사이클에서 그 문턱치는 여전히 초과될 것이라는 것을 알 수 있으며, 이 경우 다음 사이클에서도 그로스 딜레이 보상이 일어난다.

도 2의 실시예에서, DLL(110)은 기준 경로에 대한 입력과 함께 위상 검출기(16)를 둘러싼다. 가변 딜레이 소자(106)는 기준 카운터(14)와 위상 검출기(16) 사이의 기준 경로 상에 놓여진다. DLL(110)은 기준 카운터(14) 및 가변 딜레이 소자(16)로의 입력을 제공한다.

DLL(110)이 도 4에 도시된 것처럼 PLL(100)의 루프 경로로의 입력과 함께 위상 검출기(16)를 둘러싸도록 구성하는 것 역시 가능하다. 가변 딜레이 소자(106)는 루프 카운터(24)와 위상 검출기(16) 사이의 루프 경로 상에 놓여진다. DLL(110)은 루프 카운터(24) 및 가변 딜레이 소자(106)로의 입력을 제공한다. 딜 레이가 루프 경로에 유발될 때, 딜레이가 가변 딜레이 소자(106) 및 루프 카운터(24)에서 부가되는 방향은, 딜레이가 기준 경로로 도입될 때와 반대가 된다.

가변 딜레이 소자(106)의 한 예가 도 5에 도시된다. 가변 딜레이 소자(106)는 비교기(200) 및 선형 램프 발생기(210)를 포함한다. 비교기(200)의 출력은 완전 보상 신호(125)를 제공한다. 비교기로의 한 입력이 제2제어 신호(115)이고, 다른 입력은 선형 램프 발생기(210)로부터 나온다. 선형 램프 발생기(210)는 비교기(200)로의 입력 노드(216)와 그라운드 사이에 병렬로 연결된 트랜지스터(212) 및 커패시터(214)를 포함한다.

입력 노드(216)는 또한 일정한 전류 소스를 제공하는, 직렬 연결된 저항(218) 및 인덕터(219)에 연결된다. 트랜지스터(212)는 스위칭 입력으로서 부분 보상된 신호(123)를 수신한다. 트랜지스터9212)가 스위치 온 될 때, 트랜지스터(212)를 통해 어스(earth)로의 저저항 경로가 생성되고 저항(218) 및 인덕터(219)를 통해 어스로 전류가 흐르게 된다. 트랜지스터(212)가 스위치 오프될 때, 어스로 고저항 경로가 생성되고 인덕터(219)와 저항(218)의 직렬 연결을 통해 흐르던 전류는 트랜지스터(212)와 병렬로 연결된 커패시터(214)를 충전시킨다. 이 커패시터(214)에 의해 발전된 전압이 제2입력 제어 신호(115) 값을 초과할 때, 비교기의 출력인 보상 신호(125)가 스위칭된다.

적응적 PLL(100) 및 DLL(110)의 결합에서, PLL은 주파수를 세팅하고 DLL(110)은 위상을 세팅한다. 딜레이 동기 루프의 존재는 위상 동기 루프 주파수 응답에서 제로를 유발하여, 통상의 PLL 루프 필터를, 이 예에서 작은 값의 분기 (shunt) 커패시터로 이뤄진 낮은 용량의 루프 필터로 대체할 수 있게 한다. 이것은 가장 단순한 형태의 루프 필터이다. 선택적으로 다른 루프 필터 형태들 역시 사용될 수 있다. 예를 들면, 하나의 저항이 노드(104)와 VCO(20) 입력 사이에 부가적으로 직렬 연결되고, 부가적 분기 커패시터가 VCO(20)로의 입력과 그라운드 사이에 첨가될 수 있다. 따라서 노드에서 그라운드까지 직렬로 연결된 큰 값의 커패시터와 저항을 포함하는 통상적인 PLL의 루프 필터가 작은 값의 커패시터로 대체된다. 작은 값의 커패시터는 주파수 스텝 수행 후 매우 빠른 안정화 시간을 제공한다.

상술한 실시예들에서, 카운터에 의한 이산 위상 보상이, 가변 딜레이 보상에 따른 가변 우상 보상 전에 일어난다. 즉, 가변 딜레이 소자가 카운터 뒤에 오게 된다. 다른 실시예들에서, 가변 딜레이 소자가 카운터에 앞에 놓여져 가변 위상 보상이 이산 위상 보상 전에 일어날 수 있다.

상술한 실시예들에서, DLL 및 PLL은 동일한 위상 검출기를 공유한다. 다른 실시예들에서, DLL은 그 자신의 위상 검출기를 포함할 수 있고, PLL 역시 그 자신의 위상 검출기를 포함할 수 있다.

검출기(116)가 동작하는 문턱치를 조정함으로써, 제한된 범위 (및 감도)를 갖는 가변 딜레이 소자를 이용해 큰 위상 딜레이 변경을 행할 수 있다. 이것은 위상 노이즈를 줄인다.

본 발명의 실시예들이 정수 PLL을 참조해 기술되었지만, 분수의 PLL 역시 사용될 수 있다.

'위상 검출기'라는 용어의 범위는 '타임 오퍼레이터'를 포함한다.

상술한 적응적 PLL은 무선 트랜시버의 주파수 송수신을 제어하는 것 같은 많은 어플리케이션들을 포함함을 알 수 있을 것이다. 예를 들어, 상기 적응적 PLL은 변조의 캐리어 신호를 제공하거나 주파수 또는 위상 벼조된 신호를 제공하는 주파수 합성기로서 사용될 수 있다. 출력 신호(33)의 위상 또는 주파수 변조는 벼조 신호를 제2입력 제어 신호(115)에 더함으로써 행해질 수 있다. 주파수 또는 위상에 있어 보다 큰 편차에 대해, 디지털 제어 신호 또한 제1입력 제어 신호(12 )와 합해질 수 있다.

본 발명의 실시예들은 앞에서 다양한 예들을 참조해 기술되었으나, 청구된 본 발명의 범위에서 이탈하지 않고 그 주어진 예들에 대한 변형이 이뤄질 수 있음을 이해할 수 있을 것이다.

출원인은 상술한 명세서에서 특별히 중요하다고 생각되는 본 발명의 특징들에 주의를 끌고자 노력함과 동시에, 특별한 강조의 여부와 관계없이 앞에서 언급하였고/거나 도면을 통해 보인 임의의 특허 가능한 특징 또는 특징들의 조합에 대한 보호를 청구하고 있음을 알 수 있을 것이다.

Claims (38)

1. 출력 주파수를 가진 오실레이팅 출력 신호를 제공하는 위상 동기 루프 회로에 있어서,

   기준 카운터;

   루프 카운터;

   상기 기준 카운터에 연결된 제1입력 및 상기 루프 카운터에 연결된 제2입력을 가진 위상 검출기;

   상기 위상 검출기의 출력과 연결된 입력 및, 상기 오실레이팅 출력 신호를 제공하는 출력을 가진 전압 제어형 오실레이터;

   상기 전압 제어형 오실레이터의 출력을 상기 루프 카운터의 입력과 연결하는 제1 피드백 루프; 및

   루프 카운터 및 기준 카운터 중 적어도 하나의 출력에 이산 딜레이가 초래되도록 구성된 제2 피드백 루프를 포함하는 딜레이 회로를 포함하되,

   상기 딜레이 회로는 상기 루프 카운터 및 상기 기준 카운터 중 적어도 하나의 출력에 연속적 가변 딜레이를 초래하기 위한 가변 딜레이 소자를 포함함을 특징으로 하는 위상 동기 루프 회로.
2. 제1항에 있어서, 상기 딜레이 회로는 상기 루프 카운터 및 기준 카운터 중 적어도 하나로 일시적 오프-셋(off-set)을 초래함을 특징으로 하는 위상 동기 루프 회로.
3. 삭제
4. 제1항 또는 제2항에 있어서, 상기 딜레이 회로는, 상기 가변 딜레이 소자가 소정 문턱치를 초과할 때를 검출하는 검출기, 및 상기 검출에 응답하여 이산 딜레이를 일으키는 제어 수단을 포함함을 특징으로 하는 위상 동기 루프 회로.
5. 제1항 또는 제2항에 있어서, 상기 딜레이 회로는 이산 딜레이의 변경을 상기 가변 딜레이의 변경으로 보상하도록 구성됨을 특징으로 하는 위상 동기 루프 회로.
6. 제1항 또는 제2항에 있어서, 상기 딜레이 회로는 최대 가변 딜레이가 최소 이산 딜레이와 균등하도록 구성됨을 특징으로 하는 위상 동기 루프 회로.
7. 제1항 또는 제2항에 있어서, 상기 딜레이 회로는, 상기 전압 제어형 오실레이터로의 입력의 전압과 상기 루프 카운터 및 기준 카운터 중 적어도 하나에 초래된 이산 딜레이 둘 모두에 좌우되는 가변 딜레이 소자로의 입력을 제공하는 피드백 루프를 포함함을 특징으로 하는 위상 동기 루프 회로.
8. 제7항에 있어서, 상기 딜레이 회로는 상기 루프 카운터 및 기준 카운터 중 적어도 하나에 일시적으로 오프-셋을 초래하고, 상기 초래된 오프셋들을 더하는 합산 수단; 총 초래된 오프셋을 총 초래된 이산 딜레이를 나타내는 아날로그 신호로 변환하는 디지털-아날로그 변환 수단; 및 상기 전압 제어형 제어기 입력의 전압을 나타내는 신호에서 상기 아날로그 신호를 감산하여 상기 가변 딜레이 소자로의 입력을 생성하는 뺄셈 수단을 포함함을 특징으로 하는 위상 동기 루프 회로.
9. 제1항 또는 제2항에 있어서,

   상기 위상 검출기 및 전압 제어형 오실레이터 사이의 노드와 그라운드 사이에 연결된 분기(shunt) 커패시터를 더 포함함을 특징으로 하는 위상 동기 루프 회로.
10. 제1항 또는 제2항에 있어서, 상기 위상 검출기 출력은 커패시터로 이뤄진 중재 루프 필터를 통해 상기 전압 제어형 오실레이터의 입력에 연결됨을 특징으로 하는 위상 동기 루프 회로.
11. 제1항 또는 제2항의 위상 동기 루프 회로를 포함함을 특징으로 하는 주파수 합성기.
12. 오실레이팅 출력 신호의 주파수를 변경하는 방법에 있어서,

    위상 동기 루프의 기준 카운터 및 루프 카운터 중 적어도 하나를 구성하는 단계;

    상기 루프 카운터 및 기준 카운터 중 적어도 하나의 출력에 이산 딜레이를 초래하는 단계; 및

    상기 루프 카운터 및 기준 카운터 중 적어도 하나의 출력에 연속적 가변 딜레이를 초래하는 단계를 포함함을 특징으로 하는 방법.
13. 삭제
14. 제12항에 있어서, 상기 이산 딜레이의 일시적 변경은, 상응하는 가변 딜레이의 영구적 변경을 일으킴을 특징으로 하는 방법.
15. 출력 주파수로 된 오실레이팅 출력 신호를 제공하는 주파수 합성기에 있어서,

    상기 출력 주파수를 유지하도록 구성된 주파수 보상 수단; 및

    상기 보상 수단에 제공된 입력 신호의 위상을 이산적으로 변경하도록 구성된 피드백 수단을 포함하되,

    상기 피드백 수단은 입력 신호의 위상 딜레이를 연속적으로 변경하도록 더 구성됨을 특징으로 하는 주파수 합성기.
16. 삭제
17. 제15항에 있어서, 상기 보상 수단은,

    제1입력 신호를 수신하는 입력;

    제1입력 신호와 제2입력 신호를 비교하는 비교 수단;

    상기 비교결과에 따라 출력 주파수를 제어하는 제어 수단; 및

    상기 제2입력 신호를 제공하는 음(negative)의 피드백 루프를 포함함을 특징으로 하는 주파수 합성기.
18. 제17항에 있어서, 상기 비교 수단은 위상 검출기임을 특징으로 하는 주파수 합성기.
19. 제17항 또는 제18항에 있어서, 상기 제어 수단은,

    커패시터; 상기 커패시터에 연결된 입력을 갖는 전압 제어형 오실레이터; 및 상기 커패시터로 전류를 공급 및 싱크하는 수단을 포함함으로써, 상기 전압 제어형 오실레이터의 출력 및 출력 주파수를 제어함을 특징으로 하는 주파수 합성기.
20. 제17항 또는 제18항에 있어서, 상기 음의 피드백 루프는 상기 제2입력 신호를 조정하는 프로그램 가능 수단을 포함함을 특징으로 하는 주파수 합성기.
21. 제20항에 있어서, 상기 프로그램 가능 수단은 카운터임을 특징으로 하는 주파수 합성기.
22. 제17항 또는 제18항에 있어서, 상기 피드백 수단은 상기 제1입력 신호의 위상 딜레이를 연속적으로 변경시키도록 더 구성됨을 특징으로 하는 주파수 합성기.
23. 제17항 또는 제18항에 있어서, 상기 피드백 수단은 상기 제2입력 신호의 위상 딜레이를 연속적으로 변경시키도록 더 구성됨을 특징으로 하는 주파수 합성기.
24. 제22항에 있어서, 상기 피드백 수단은 음의 피드백 루프를 포함함을 특징으로 하는 주파수 합성기.
25. 삭제
26. 삭제
27. 출력 주파수로 된 오실레이팅 출력 신호를 제공하는 주파수 합성기에 있어서,

    제1입력 신호를 수신하는 입력; 제1입력 신호 및 제2입력 신호를 비교하는 비교 수단; 비교 결과에 따라 출력 주파수를 제어하는 제어 수단; 및 제2입력 신호를 제공하는 음의 피드백 루프를 포함하는 주파수 보상 수단; 및

    제1입력 신호의 위상을 이산적으로 변경하고, 또한 제1입력 신호의 위상을 연속적으로 변경하도록 구성된 피드백 수단을 포함함을 특징으로 하는 주파수 합성기.
28. 제27항에 있어서, 상기 비교 수단은 위상 검출기임을 특징으로 하는 주파수 합성기.
29. 제27항 또는 제28항에 있어서, 상기 제어 수단은,

    커패시터, 상기 커패시터에 연결된 입력을 가진 전압 제어형 오실레이터, 및 상기 커패시터로의 전류를 공급 및 싱크하는 수단을 포함함으로써, 상기 전압 제어형 오실레이터의 출력과 출력 주파수를 제어함을 특징으로 하는 주파수 합성기.
30. 제27항 또는 제28항에 있어서, 상기 음의 피드백 루프는 제2입력 신호를 조정하는 프로그램 가능한 수단을 포함함을 특징으로 하는 주파수 합성기.
31. 제30항에 있어서, 상기 프로그램 가능한 수단은 카운터임을 특징으로 하는 주파수 합성기.
32. 출력 주파수로 된 오실레이팅 출력 신호를 제공하는 주파수 합성기에 있어서,

    제1입력 신호를 수신하는 입력; 제1입력 신호 및 제2입력 신호를 비교하는 비교 수단; 비교 결과에 따라 출력 주파수를 제어하는 제어 수단; 및 제2입력 신호를 제공하는 음의 피드백 루프를 포함하는 주파수 보상 수단; 및

    제2입력 신호의 위상을 이산적으로 변경하고, 또한 제2입력 신호의 위상 딜레이를 연속적으로 변경하도록 구성된 피드백 수단을 포함함을 특징으로 하는 주파 수 합성기.
33. 제32항에 있어서, 상기 비교 수단은 위상 검출기임을 특징으로 하는 주파수 합성기.
34. 제32항 또는 제33항에 있어서, 상기 제어 수단은,

    커패시터, 상기 커패시터에 연결된 입력을 가진 전압 제어형 오실레이터, 및 상기 커패시터로의 전류를 공급 및 싱크하는 수단을 포함함으로써, 상기 전압 제어형 오실레이터의 출력과 출력 주파수를 제어함을 특징으로 하는 주파수 합성기.
35. 제32항 또는 제33항에 있어서, 상기 음의 피드백 루프는 제2입력 신호를 조정하는 프로그램 가능한 수단을 포함함을 특징으로 하는 주파수 합성기.
36. 제35항에 있어서, 상기 프로그램 가능한 수단은 카운터임을 특징으로 하는 주파수 합성기.
37. 삭제
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