CN1745518A - 包括可变延迟和离散延迟的锁相环 - Google Patents

包括可变延迟和离散延迟的锁相环 Download PDF

Info

Publication number
CN1745518A
CN1745518A CNA2003801093925A CN200380109392A CN1745518A CN 1745518 A CN1745518 A CN 1745518A CN A2003801093925 A CNA2003801093925 A CN A2003801093925A CN 200380109392 A CN200380109392 A CN 200380109392A CN 1745518 A CN1745518 A CN 1745518A
Authority
CN
China
Prior art keywords
counter
loop
input
phase
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003801093925A
Other languages
English (en)
Other versions
CN100461633C (zh
Inventor
彼得·比森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia Technologies Oy
Original Assignee
Nokia Oyj
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nokia Oyj filed Critical Nokia Oyj
Publication of CN1745518A publication Critical patent/CN1745518A/zh
Application granted granted Critical
Publication of CN100461633C publication Critical patent/CN100461633C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种锁相环电路，用于提供具有输出频率的振荡输出信号，包括：基准计数器；环路计数器；鉴相器，其第一输入与该基准计数器相连并且第二输入与该环路计数器相连；压控振荡器，其输入与该鉴相器的输出相连并且其输出用于提供该振荡输出信号；反馈回路，用于将该压控振荡器的输出连接到该环路计数器的输入；以及延迟电路，包括反馈回路，用来把离散延迟引入到该环路计数器和/或该基准计数器的输出中。

Description

包括可变延迟和离散延迟的锁相环
技术领域
本发明的实施方式涉及锁相环。
背景技术
图1说明典型锁相环(PLL)10。该PLL顺次包括：基准振荡器12、基准计数器14、鉴相器16、环路滤波器18、压控振荡器20，以及从VCO 20经由环路计数器24到鉴相器16的反馈回路22。
基准振荡器向基准计数器14提供频率为Fref的基准频率信号21。基准计数器起除法器的作用，并且当它计数到基准频率信号21的M个输入脉冲时生成一个输出脉冲。由输入控制信号23，可以改变M的值。因此，第一计数器生成频率为1/M Fref的减缩频率输入信号25。
鉴相器16接收位于一个输入的减缩频率输入信号25和位于另一个输入的减缩频率输出信号27。来自该鉴相器的输出信号29通过环路滤波器18向VCO 20提供输入电压信号31。环路滤波器通常是从鉴相器16和VCO 20之间的连接中的节点连接到地的电阻器和电容器的串联组合。可选择地，环路滤波器可以包括与该电阻器并联连接的第二电容器，或与该电阻器电容器组合并联连接的第二电容器。VCO 20将输入电压信号31转变为频率Fout的振荡输出信号33。
向环路22馈入振荡输出信号33，作为环路计数器24的输入。环路计数器24起除法器的作用，当它计数到振荡输出信号33的N个输入脉冲时生成一个输出脉冲。由输入控制信号35，可以改变N的值。因此，第二计数器向鉴相器16提供第二输入，后者是频率为1/N Fout的减缩频率输出信号27。
当减缩频率输出信号27滞后于减缩频率输入信号25时，鉴相器16给环路滤波器18提供电流，并且输入到VCO 20中的电压上升。VCO 20增加振荡输出信号33的频率Fout和减缩频率输出信号，从而减少滞后。
当减缩频率输出信号27超前于减缩频率输入信号25时，鉴相器16从环路滤波器18吸收电流，并且输入到VCO 20中的电压下降。VCO 20降低振荡输出信号33的频率Fout和减缩频率输出信号，从而减少超前。
因此，该环路在Fout＝Fref×N/M时接近“锁定”。
此类锁相环具有许多问题。一个问题是频率变化后的稳定时间长，因此，不适合当今的多时隙通信系统，其中在多时隙通信系统中，频率变化的速率高于非多时隙通信系统的频率变化速率。例如，在通用分组无线系统(GPRS)中，终端内的PLL需要在每个时隙内改变频率。
另一个问题是VCO的灵敏度增加时PLL对相位噪声的易感性。当前的趋势是使用低工作电压，如果需要在更低的工作电压(如3V或更低)下获得相同的输出频率范围，则必须增加VCO的灵敏度。同时，可能需要增加VCO的灵敏度以适应频率变化期间的频率过冲。
因此，需要提供改进的锁相环。
发明内容
根据本发明的一个方面，提供一种锁相环电路，用于提供具有输出频率的振荡输出信号，包括：基准计数器；环路计数器；鉴相器，其第一输入与该基准计数器相连并且第二输入与该环路计数器相连；压控振荡器，其输入与该鉴相器的输出相连并且其输出用于提供该振荡输出信号；反馈回路，用于将该压控振荡器的输出连接到该环路计数器的输入；以及延迟电路，用来把离散延迟引入到该环路计数器和/或该基准计数器的输出中。
另外延迟电路可以包括可变延迟元件，用于把连续变化的延迟引入到环路计数器和/或基准计数器的输出中。
本发明允许有利地修改环路滤波器。与鉴相器和压控振荡器之间的节点相连的环路滤波器，不再需要包括电阻器和电容器的串联组合。环路滤波器可以包括单一低值电容器。减少的电容量产生改进的稳定时间。
根据本发明的另一方面，提供用来改变振荡输出信号之频率的方法，该方法包括以下步骤：修改锁相环的基准计数器和/或环路计数器；以及把离散延迟引入到环路计数器和/或基准计数器的输出中。
该方法还包括以下步骤：把连续变化的延迟引入到环路计数器和/或基准计数器的输出中。离散延迟的暂时变化可以产生可变延迟中相应的持久变化。
根据本发明另一方面，提供频率合成器，用于提供具有输出频率的振荡输出信号，该频率合成器包括：被安排用来保持输出频率的频率补偿装置；以及被安排用来离散地改变提供给该补偿装置的输入信号的相位的相位延迟装置。
另外，相位延迟装置可以连续改变第一输入信号，或者作为选择，改变第二输入信号的相位延迟。
当改变输出频率时，本发明的实施方式减少了任何频率过冲。从而可以使用减缩频率灵敏度的压控振荡器。因此，可以使用灵敏度更低的VCO，从而能够有利降低相位噪声。
通过同时使用可变延迟和离散延迟，允许引入大的延迟，而不必具有用于引入大的连续延迟的机制。因此，可变延迟元件可以在降低时延范围上工作，这意味着它可以降低灵敏度，并因此对引入的相位噪声较不易感。
附图说明
为了更好地理解本发明，以下将参照附图进行举例说明，其中：
图1说明现有技术的锁相环；
图2说明根据本发明一个实施方式的修改的锁相环；
图3是图2所示的锁相环的一种可能的信号时序图的例子；
图4说明根据本发明第二实施方式的修改的锁相环；以及
图5说明可变延迟元件106的一个例子。
具体实施方式
图2说明修改的锁相环(PLL)100，其中延迟锁定环路(DLL)环绕鉴相器16。
修改的PLL 100与图1所示的PLL 10的区别在于：
a)利用简化环路滤波器替换多元件的环路滤波器，在本例中，简化环路滤波器包括节点104和地之间连接的单一电容器102，其中该节点104位于鉴相器16和VCO 20之间。
b)另外，它具有在第一计数器14和鉴相器16之间连接的可变延迟元件106。
c)它具有从鉴相器16返回到可变延迟元件106和基准计数器14的反馈通路，以形成环绕鉴相器16的延迟锁定环路(DLL)110。反馈通路把鉴相器16的输出作为输入，并向基准计数器14提供第一延迟控制信号121并向可变延迟元件106提供第二延迟控制信号115。
修改的锁相环(PLL)100顺次包括：基准振荡器12，基准计数器14，可变延迟元件106，鉴相器16，单一电容器102形式的环路滤波器，形成DLL 110的从鉴相器16到可变延迟元件106和第一计数器14的负反馈回路，压控振荡器20，以及形成基本PLL的从VCO 20的输出经由环路计数器24到鉴相器16的负反馈回路22。
基准振荡器12向基准计数器14提供基准频率信号21。基准计数器14保存计数器值m，每当接收到基准频率信号21的脉冲时，计数值m加1。当计数器值m等于程序控制的数值M时，基准计数器14生成一个输出脉冲并使计数器值m复位。基准计数器将基准信号21的频率除以M。由第一输入控制信号23，对M的值进行程序控制。
可以由第一延迟控制信号121控制m的值。m的变化产生基准计数器14生成的信号的频率的暂时补偿。因为M没有变化，该频率补偿仅持续一个输入脉冲周期，并且由此是“暂时的”。从而，可以控制基准计数器14以便以离散方式引入延迟。这些延迟可以是正的，也可以是负的。负延迟相当于超前。由可变延迟元件106进一步延迟基准计数器输出的延迟信号，即部分补偿的信号123，以产生完全补偿的信号125，该信号125作为鉴相器16的输入。
可变延迟元件向部分补偿的信号123加入连续变化的延迟，以产生完全补偿的信号125。由来自DLL 110的第二输入控制信号115控制连续变化的延迟的值。
基准计数器14以数字全或不(all or nothing)方式提供延迟的总变化或粗略变化。可变延迟元件提供延迟的模拟变化，其可用于精调。用于引入总延迟的机制能够支持可变延迟元件的延迟范围，并因此使其灵敏度得到限制。这降低了相位噪声。
鉴相器16接收位于第一输入的全补偿信号125和位于第二输入的减缩频率输出信号27。来自鉴相器的输出信号向VCO 20提供输入电压信号31。VCO将输入电压信号31转变为频率Fout的振荡输出信号33。
向环路22馈入振荡输出信号33，其输入到第二计数器24。第二计数器产生频率为1/N Fout的减缩频率输出信号27。
当减缩频率输出信号27滞后于全补偿信号125时，鉴相器16给电容器102提供电流，并且输入到VCO 20中的电压上升。VCO 20增加振荡输出信号33的频率Fout和减缩频率输出信号27，从而减少滞后。
当减缩频率输出信号27超前于全补偿信号125时，鉴相器16从电容器102吸收电流，并且输入到VCO 20中的电压下降。VCO 20降低振荡输出信号33的频率Fout和减缩频率输出信号27，从而减少超前。
DLL 110包括：高输入阻抗缓冲器112；减法器114；检测器116；逻辑控制器118；总延迟计数器120；以及数模转换器(DAC)122。
高输入阻抗缓冲器112与节点104相连，并且接收同时提供给VCO 20的输入电压信号31作为输入。如在本例中，高阻抗缓冲器可以是向节点104提供高阻抗的简单运算放大器跟随器。
减法器114从高阻抗缓冲器112接收缓冲的电压信号113，并从中减去来自DAC 122的输出模拟信号123，以产生第二输入控制信号115，作为可变延迟元件106的输入。
检测器116与减法器114的输出相连。它检测第二输入控制信号115何时超过多个程序控制阈值中的任何一个阈值。当超过某个阈值时，检测器向逻辑控制器118提供检测信号117来指示该阈值。
逻辑控制器118响应检测信号117以产生第一输入控制信号121和对应的计数器控制信号119，其中向第一计数器14提供第一输入控制信号121，向总延迟计数器120提供计数器控制信号119。由DAC122将总延迟计数器120的数值从数字值转换为模拟值，并作为输出信号123提供到减法器114的减法输入。
DLL 110起反馈回路的作用，用于控制由基准计数器14和可变延迟元件106引入的延迟。
通常，通过对环路计数器24中的N的值进行重新编程，改变振荡输出信号33的频率。由输入控制信号35，可以改变N的值。
当增加N时，减缩频率输出信号27开始滞后于全补偿信号125，并且鉴相器16起作用以增加电压31，由此依次增加Fout。逐渐增加的输入电压信号31经由缓冲器112和减法器114增加第二输入控制信号115。由可变延迟元件106，把正延迟(相位滞后)引入到全补偿信号125中。因此，降低了减缩频率输出信号27滞后全补偿信号125的量。如果由第二输入控制信号115代表的引入延迟值低于一个阈值，那么基准计数器14不受影响。如果该引入延迟值超过一个阈值，则检测器116进行检测，并通知逻辑控制器118。然后，逻辑控制器118向基准计数器14提供第一输入控制信号121。信号121代表持续时间t的基准时钟周期的数目x。x的值是一个依赖于所超过的阈值的自然数。持续时间x×t是这样的，由第二输入控制信号115经由可变延迟元件106引入的延迟接近所超过的阈值，并且该延迟在该周期或下一个周期在该阈值之内。
基准计数器从其计数值m的当前值中减去值x。从而由基准计数器14已经引入延迟x×t。
信号119与第一输入控制信号121相同。使总延迟计数器120增加值x。因此，该计数器保存经由基准计数器14由信号121引入的延迟的基准时钟周期的总数。DAC 122将总延迟计数器120的计数器值转换为模拟输出信号123，其电压与延迟的周期数成比例。然后，从缓冲的电压信号113中减去上述模拟输出信号123，以便调整第二控制信号115。因此，总延迟计数器120中的任何增加/减少会导致模拟输出信号123的成比例的增加/减少，进而依次导致第二控制信号115的成比例的增加/减少。第二输入控制信号的新值复位可变延迟元件，从而由它引入的延迟减少x×t。因此，使由第二输入控制信号115经由可变延迟元件106引入的延迟接近检测的阈值。
数值x可以固定在单个值，诸如一个或多个时钟周期。在其它实施方式中，x的值可以是多个值中的一个值，该值依赖于由第二输入控制信号115已经超过的多个阈值中的那一个阈值。所超过的阈值的值越大，x的补偿值越大。可以程序控制检测器116定义的阈值。
图3说明部分补偿信号123、VCO输入电压信号31、全补偿信号125、第二输入控制信号115以及检测信号117的信号时序图。在本说明中，具有有单一阈值并且x＝1。
在时刻T1增加N的值。在时刻T1，频率输出信号27开始滞后于全补偿信号125。输入电压信号31上升并且可变延迟元件引入依赖于输入电压信号31的逐渐增加的延迟。在时刻T2，第二输入控制信号115超过一个阈值。因此，把等于一个基准时钟周期的总延迟引入到基准计数器14中，并且借助于计数器120、DAC 122和减法器114，通过减少第二输入控制信号115，把可变延迟元件106引入的延迟减少相同数量。可以在时刻T3观察到向部分补偿信号123引入等于一个基准时钟周期的总延迟。通过调整该延迟，DLL非常快地直接对该相位起作用，并且非常快地去除该相位误差。
当减少N时，缩减频率输出信号27开始超前于全补偿信号125，并且电压31下降，从而降低Fout。逐渐降低的输入电压信号31降低第二输入控制信号115。从而经由可变延迟元件106，把负延迟(相位超前)引入到全补偿信号125中。因而，减少了减缩频率输出信号27超前于全补偿信号125的量。如果由第二输入控制信号115代表的引入延迟值不超过某个阈值，则基准计数器14不受影响。如果引入的延迟值超过某个阈值，则检测器116进行检测，并通知逻辑控制器118。然后，逻辑控制器118向基准计数器14提供第一输入控制信号121。信号121代表持续时间t的基准时钟周期的数目y。y的值是依赖于所超过的阈值的自然数。持续时间-y×t是这样的，由第二输入控制信号115经由可变延迟元件106引入的延迟在所超过的阈值之内。
基准计数器把数值y加到其计数器值m的当前值中。从而由基准计数器14引入了y×t的相位超前。
信号119与第一输入控制信号121相同。使总延迟计数器120减少值y。因此，该计数器保存经由基准计数器14已经由信号121引入的延迟的基准时钟周期的总数。DAC 122将总延迟计数器120的计数值转换为模拟输出信号123，其电压与延迟的周期数成比例。然后从缓冲的电压信号113中减去上述模拟输出信号123，以便调整第二控制信号115。因此，总延迟计数器120中的任何增加/减少会导致模拟输出信号123中成比例地增加/减少，进而导致第二控制信号115成比例地增加/减少。
数值y可以固定在单个值，诸如一个或多个时钟周期。在其它实施方式中，y的值可以是多个值中的一个值，该值依赖于由第二输入控制信号115超过的多个阈值中的一个阈值。所超过的阈值的值越大，y的补偿值就越大。可以程序控制检测器116定义的阈值。
应该理解，如果第二控制信号显著升高到高于该阈值或最大阈值，则即使在一个周期的总延迟补偿后，在下一个周期中仍然可能超过该阈值，此时，在下一个周期内同样进行总延迟补偿。
在图2的实施方式中，DLL 110环绕鉴相器16，并作为基准通路的输入。可变延迟元件106位于基准计数器14和鉴相器16之间的基准通路上。DLL 110向基准计数器14和可变延迟元件106提供输入。
也可以把DLL 110安排成这样，它环绕鉴相器16，并作为PLL 100的环路的输入，如图4所示。可变延迟元件106位于环路计数器24和鉴相器16之间的环路上。DLL 110向环路计数器24和可变延迟元件106提供输入。当向该环路中引入延迟时，在可变延迟元件106和环路计数器24中添加延迟的意义与在基准通路中引入延迟时的意义相反。
图5说明可变延迟元件106的一个例子。可变延迟元件106包括一个比较器200和一个线性斜波发生器210。比较器200的输出提供全补偿信号125。比较器的一个输入是第二控制信号115，另一个输入来自线性斜波发生器210。线性斜波发生器210包括一个晶体管212和一个电容器214，其中在比较器200的输入节点216和地之间并联晶体管212和电容器214。同时，输入节点216与串联连接的电阻器218和电感器219相连，其提供稳定的电流源。晶体管212接收部分补偿信号123作为开关输入。当晶体管212接通时，存在经由晶体管212到地的低阻通路，并且电流通过电阻器218和电感器219串联接地。当晶体管212断开时，存在到达地的高阻通路，并且正在通过电感器219和电阻器218之串联组合的电流对和晶体管212并联连接的电容器214充电。当电容器214产生的电压超过第二输入控制信号115的值时，比较器的输出(即补偿信号125)进行切换。
在修改的PLL 100和DLL 110的组合中，PLL设置频率而DLL 110设置相位。延迟锁定环路的存在在锁相环频率响应中引入零点，从而可以用低电容环路滤波器替换PLL的常规环路滤波器，在本例中，低电容环路滤波器由小值分流电容器组成。这是最简单形式的环路滤波器。可选择地，可以使用其它形式的环路滤波器，例如，可以在节点104和VCO 20的输入之间另外串联连接一个电阻器，其中在VCO 20的输入和地之间连接一个附加的分流电容器。由此，利用小值电容器替换了PLL的常规环路滤波器，该常规环路滤波器包括在该节点和地之间串联连接的一个大值的电容和一个电阻器。在执行频率步骤后，小值电容器提供非常快的稳定时间。
在上述实施方式中，计数器的离散相位补偿在可变延迟元件的可变相位补偿之前发生。亦即，可变延迟元件跟随在计数器之后。在其它实施方式中，可变延迟元件可以置于计数器之前，从而可变相位补偿在离散相位补偿之前发生。
在上述实施方式中，DLL和PLL共享同一鉴相器。在其它实施方式中，DLL可以有它自己的鉴相器，并且PLL可以有它自己的鉴相器。
通过调整检测器116的工作阈值，可以利用具有有限范围(和灵敏度)的可变延迟元件实现大的相位延迟变化。从而降低相位噪声。
尽管参照整数PLL描述了本发明的实施方式，但是它同样适用于分数PLL。
术语“鉴相器”的范围包括“时间比较器”。
应该理解，上面描述的修改的PLL有许多应用，例如，控制无线电收发机的发射或接收频率。例如，它可以用作频率合成器，以提供用于调制的载波信号，或提供调频或调相信号。通过向第二输入控制信号115添加调制信号，能实现输出信号33的相位调制或频率调制。对于更大的频率或相位偏移，也可以在第一输入控制信号121上累加一个数字控制信号。
尽管在上述段落中参照各种示例描述了本发明的各种实施方式，但是应该理解，可以修改这些例子而并不背离所要求的本发明的范围。
虽然在上述说明书中力图引起人们对被认为是特别重要的本发明的特征的注意，但是应该理解，申请人要求保护附图提及和/或展示的上文中的任何可授权的特征或特征的组合，而不论是否特别强调过上述特征。

Claims (38)

1.一种锁相环电路，用于提供具有输出频率的振荡输出信号，包括：
基准计数器；
环路计数器；
鉴相器，其第一输入与该基准计数器相连并且第二输入与该环路计数器相连；
压控振荡器，其输入与该鉴相器的输出相连并且其输出用于提供该振荡输出信号；
反馈回路，用于将该压控振荡器的输出连接到该环路计数器的输入；以及
延迟电路，包括反馈回路，用来把离散延迟引入到该环路计数器和/或该基准计数器的输出中。
2.如权利要求1所述的锁相环电路，其中该延迟电路把偏移量暂时引入到该环路计数器和/或该基准计数器中。
3.如权利要求1或2所述的锁相环电路，其中该延迟电路包括一个可变延迟元件，用于把连续变化的延迟引入到该环路计数器和/或该基准计数器的输出中。
4.如权利要求3所述的锁相环电路，其中该延迟电路包括检测器和控制装置，该检测器用于检测该可变延迟元件何时超过阈值，该控制装置用于响应所述检测引入离散延迟。
5.如权利要求3或4所述的锁相环电路，其中该延迟电路用于利用该可变延迟的变化补偿该离散延迟的变化。
6.如权利要求3、4或5所述的锁相环电路，其中该延迟电路使得最大可变延迟基本上等于最小离散延迟。
7.如权利要求3-6之任一权利要求所述的锁相环电路，其中该延迟电路包括一个反馈回路，该反馈回路为该可变延迟元件提供一个输入，该输入既依赖于位于该压控振荡器之输入的电压又依赖于引入到该环路计数器和/或该基准计数器中的离散延迟。
8.如权利要求7所述的锁相环电路，其中该延迟电路把偏移量暂时引入到该环路计数器和/或该基准计数器中，并且该延迟电路包括：累加装置，用于累加引入的偏移量；数模转换装置，用于把总共引入的偏移量转换为代表总共引入的离散延迟的模拟信号；以及减法装置，用于从代表位于该压控振荡器之输入的电压的信号中减去该模拟信号，以产生该可变延迟元件的输入。
9.如任一前述权利要求所述的锁相环电路，进一步包括：在该鉴相器和该压控振荡器之间的节点和地之间连接的分流电容器。
10.如任一前述权利要求所述的锁相环电路，其中该鉴相器输出经由电容器组成的居间环路滤波器连接到该压控振荡器的输入。
11.一种频率合成器，包括如任一前述权利要求所述的锁相环电路。
12.一种用于改变振荡输出信号之频率的方法，包括以下步骤：
修改锁相环的该基准计数器和/或该环路计数器；以及
把离散延迟引入到该环路计数器和/或该基准计数器的输出中。
13.如权利要求12所述的方法，进一步包括以下步骤：把连续变化的延迟引入到该环路计数器和/或该基准计数器的输出中。
14.如权利要求13所述的方法，其中该离散延迟的暂时变化产生该可变延迟中相应的持久变化。
15.一种频率合成器，用于提供具有输出频率的振荡输出信号，包括：
频率补偿装置，用来保持该输出频率；以及
反馈装置，用来离散地改变提供给该补偿装置的输入信号的相位。
16.如权利要求15所述的频率合成器，其中该反馈装置还用来连续改变该输入信号的相位延迟。
17.如权利要求15所述的频率合成器，其中该补偿装置包括：用于接收第一输入信号的输入；比较装置，用于比较该第一输入信号和第二输入信号；控制装置，用于根据该比较控制该输出频率；以及负反馈回路，用于提供该第二输入信号。
18.如权利要求17所述的频率合成器，其中该补偿装置为鉴相器。
19.如权利要求17或18所述的频率合成器，其中该控制装置包括：电容器，其输入与该电容器相连的压控振荡器，以及用于给所述电容器提供电流或吸收所述电容器的电流以控制所述压控振荡器的输出和该输出频率的装置。
20.如权利要求17、18或19之任一权利要求所述的频率合成器，其中该负反馈回路包括用来调整该第二输入信号的可编程装置。
21.如权利要求20所述的频率合成器，其中该可编程装置为计数器。
22.如权利要求17-21之任一权利要求所述的频率合成器，其中该反馈装置还用来连续改变该第一输入信号的相位延迟。
23.如权利要求17-21之任一权利要求所述的频率合成器，其中该反馈装置还用来连续改变该第二输入信号的该相位延迟。
24.如权利要求22或23所述的频率合成器，其中该反馈装置包括负反馈回路。
25.一种锁相环电路，用于提供具有输出频率的振荡输出信号，包括：
环路计数器；
鉴相器，其第一输入与该基准计数器相连并且第二输入与该环路计数器相连；
压控振荡器，其输入与该鉴相器的输出相连并且其输出用于提供该振荡输出信号；
反馈回路，用于将该压控振荡器的输出连接到该环路计数器的输入；以及
延迟电路，包括反馈回路，用来把离散延迟引入到该环路计数器的输出中。
26.一种用于改变振荡输出信号之频率的方法，包括以下步骤：
修改锁相环的环路计数器；以及
通过使用反馈回路把离散延迟引入到该环路计数器的输出中。
27.一种频率合成器，用于提供具有输出频率的振荡输出信号，包括：
频率补偿装置，包括：用于接收第一输入信号的输入；比较装置，用于比较该第一输入信号和第二输入信号；控制装置，用于根据该比较控制该输出频率；以及负反馈回路，用于提供该第二输入信号；以及反馈装置，用来离散地改变该第一输入信号的相位并连续改变该第一输入信号的相位。
28.如权利要求27所述的频率合成器，其中该比较装置为鉴相器。
29.如权利要求27或28所述的频率合成器，其中该控制装置包括：电容器，输入与该电容器相连的压控振荡器，以及用于给所述电容器提供电流或吸收所述电容器的电流以控制所述压控振荡器的输出和该输出频率的装置。
30.如权利要求27、28或29之任一权利要求所述的频率合成器，其中该负反馈回路包括用来调整该第二输入信号的可编程装置。
31.如权利要求30所述的频率合成器，其中该可编程装置为计数器。
32.一种频率合成器，用于提供具有输出频率的振荡输出信号，包括：
频率补偿装置，包括：用于接收第一输入信号的输入；比较装置，用于比较该第一输入信号和第二输入信号；控制装置，用于根据该比较控制该输出频率；以及负反馈回路，用于提供该第二输入信号；以及反馈装置，用来离散地改变该第二输入信号的相位并连续改变该第二输入信号的相位延迟。
33.如权利要求32所述的频率合成器，其中该比较装置为鉴相器。
34.如权利要求32或33所述的频率合成器，其中该控制装置包括：电容器，输入与该电容器相连的压控振荡器，以及用于给所述电容器提供电流或吸收所述电容器的电流以控制所述压控振荡器的输出和该输出频率的装置。
35.如权利要求32、33或34之任一权利要求所述的频率合成器，其中该负反馈回路包括用来调整该第二输入信号的可编程装置。
36.如权利要求35所述的频率合成器，其中该可编程装置为计数器。
37.基本上如上文中参照附图2、3、4和5描述的和/或如附图2、3、4和5展示的锁相环。
38.包括所公开的新颖主题在内的任何新颖主题或组合，不论是否在如前述权利要求的相同的发明的范围内，也不论是否涉及与前述权利要求相同的发明。
CNB2003801093925A 2002-12-30 2003-12-19 包括可变延迟和离散延迟的锁相环 Expired - Fee Related CN100461633C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0230289.1 2002-12-30
GB0230289A GB2398942A (en) 2002-12-30 2002-12-30 Phase locked loop with delay circuit

Publications (2)

Publication Number Publication Date
CN1745518A true CN1745518A (zh) 2006-03-08
CN100461633C CN100461633C (zh) 2009-02-11

Family

ID=9950514

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003801093925A Expired - Fee Related CN100461633C (zh) 2002-12-30 2003-12-19 包括可变延迟和离散延迟的锁相环

Country Status (7)

Country Link
US (1) US7394322B2 (zh)
EP (1) EP1579575A2 (zh)
KR (1) KR100778907B1 (zh)
CN (1) CN100461633C (zh)
AU (1) AU2003303422A1 (zh)
GB (1) GB2398942A (zh)
WO (1) WO2004059844A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804606A (zh) * 2009-04-14 2012-11-28 剑桥硅无线电有限公司 数字锁相环结构
CN106961278A (zh) * 2016-01-08 2017-07-18 三星显示有限公司 锁相环、包括该锁相环的显示器以及操作该锁相环的方法
CN108696276A (zh) * 2017-03-31 2018-10-23 胜美达集团株式会社 相位调整电路、逆变电路及馈电设备
CN109842413A (zh) * 2017-11-27 2019-06-04 安纳帕斯股份有限公司 锁相环和延迟锁定环

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635997B1 (en) * 2005-06-29 2009-12-22 Xilinx, Inc. Circuit for and method of changing a frequency in a circuit
US7711328B1 (en) 2005-06-29 2010-05-04 Xilinx, Inc. Method of and circuit for sampling a frequency difference in an integrated circuit
GB2466521B (en) * 2008-12-29 2013-08-07 Wolfson Microelectronics Plc Frequency generation
US8866556B2 (en) * 2009-02-27 2014-10-21 Analog Bits, Inc. Phase shift phase locked loop
CN106603071B (zh) * 2010-10-26 2020-06-05 马维尔亚洲私人有限公司 Pll双边沿锁定检测器
JP2015128220A (ja) * 2013-12-27 2015-07-09 セイコーエプソン株式会社 発振回路、発振器、電子機器、移動体及び発振器の周波数調整方法
US9509490B1 (en) * 2015-09-21 2016-11-29 Apple Inc. Reference clock sharing

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962222A (ja) 1995-08-23 1997-03-07 Seiko Epson Corp ドットクロック再生回路
JP3460913B2 (ja) * 1995-09-29 2003-10-27 旭化成マイクロシステム株式会社 可変遅延時間発生回路とその方法
US5786732A (en) * 1995-10-24 1998-07-28 Vlsi Technology, Inc. Phase locked loop circuitry including a multiple frequency output voltage controlled oscillator circuit
US6404247B1 (en) * 1995-11-13 2002-06-11 Industrial Technology Research Institute All digital phase-locked loop
US6356122B2 (en) * 1998-08-05 2002-03-12 Cypress Semiconductor Corp. Clock synthesizer with programmable input-output phase relationship
DE19840241C1 (de) * 1998-09-03 2000-03-23 Siemens Ag Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer
US6160456A (en) * 1999-06-14 2000-12-12 Realtek Semiconductor Corp. Phase-locked loop having adjustable delay elements
FR2798019B1 (fr) * 1999-08-26 2002-08-16 Cit Alcatel Synthetiseur de frequences a boucle de phase
CN1307406A (zh) * 2000-01-27 2001-08-08 华为技术有限公司 数字锁相环的滤波方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804606A (zh) * 2009-04-14 2012-11-28 剑桥硅无线电有限公司 数字锁相环结构
CN106961278A (zh) * 2016-01-08 2017-07-18 三星显示有限公司 锁相环、包括该锁相环的显示器以及操作该锁相环的方法
CN108696276A (zh) * 2017-03-31 2018-10-23 胜美达集团株式会社 相位调整电路、逆变电路及馈电设备
CN108696276B (zh) * 2017-03-31 2023-08-29 胜美达集团株式会社 相位调整电路、逆变电路及馈电设备
CN109842413A (zh) * 2017-11-27 2019-06-04 安纳帕斯股份有限公司 锁相环和延迟锁定环
CN109842413B (zh) * 2017-11-27 2023-08-22 安纳帕斯股份有限公司 锁相环和延迟锁定环

Also Published As

Publication number Publication date
US20060139103A1 (en) 2006-06-29
AU2003303422A8 (en) 2004-07-22
EP1579575A2 (en) 2005-09-28
CN100461633C (zh) 2009-02-11
WO2004059844A3 (en) 2004-09-16
GB2398942A (en) 2004-09-01
AU2003303422A1 (en) 2004-07-22
KR20050091035A (ko) 2005-09-14
US7394322B2 (en) 2008-07-01
GB0230289D0 (en) 2003-02-05
KR100778907B1 (ko) 2007-11-22
WO2004059844A2 (en) 2004-07-15

Similar Documents

Publication Publication Date Title
US7772900B2 (en) Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
US8085101B2 (en) Spread spectrum clock generation device
CN101227189B (zh) 频率合成器、自动频率校正电路及频率校正方法
US6683502B1 (en) Process compensated phase locked loop
US6919744B2 (en) Spectrum profile control for a PLL and the like
CN1172444C (zh) 具有两个反馈环路的时钟倍增器
US20050242851A1 (en) Signal generator with selectable mode control
US9048848B2 (en) PLL frequency synthesizer with multi-curve VCO implementing closed loop curve searching using charge pump current modulation
CN1731681A (zh) 双环路频率综合器和粗调环路的调谐方法
US8368437B2 (en) Phase locked loop with charge pump
CN1885720A (zh) 时钟生成电路和时钟生成方法
CN1745518A (zh) 包括可变延迟和离散延迟的锁相环
US6496556B1 (en) Step-down clock control and method for improving convergence for a digitally controlled self-calibrating VCO
US20100171527A1 (en) Phase comparator and phase-locked loop
US6943598B2 (en) Reduced-size integrated phase-locked loop
US20080122544A1 (en) Jitter smoothing filter
US7388939B2 (en) Fractional-R frequency synthesizer
US7356111B1 (en) Apparatus and method for fractional frequency division using multi-phase output VCO
US9385688B2 (en) Filter auto-calibration using multi-clock generator
CN1866746A (zh) 优化锁相环阻尼系数的系统和方法
CN1881805A (zh) 锁相回路的阻尼系数修正装置和方法
KR100830898B1 (ko) 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법
CN1682446A (zh) 锁相回路
CN100340065C (zh) 回路滤波器及其补偿电流调整方法
CN1144369C (zh) 锁相环电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160114

Address after: Espoo, Finland

Patentee after: Technology Co., Ltd. of Nokia

Address before: Espoo, Finland

Patentee before: Nokia Oyj

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090211

Termination date: 20201219