JP3460913B2 - 可変遅延時間発生回路とその方法 - Google Patents
可変遅延時間発生回路とその方法Info
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- H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
Description
e delay circuit)とその方法に関し、特に、ディジタル
信号を位相偏移(phase shifting)させる上で使用される
制御可能な遅延時間を発生する回路に関する。
の基礎たる米国特許出願第08/536,982号(1
995年9月29日出願)の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
ase alignment circuitry)とディジタル位相同期ループ
(phase locked loop:PLL)およびその他のディジタ
ル回路は、可変遅延時間回路(variable time delay cir
cuitry) を用いて、ディジタル信号位相アライメント、
位相オフセットまたはサンプリング・タイミングを達成
している。可変遅延時間に用いられる1つの方式とし
て、プログラム可能カウンタを内蔵したディジタル可変
遅延時間回路がある。こうした回路の分解能は、一般的
にクロック速度によって制限される。クロックの周波数
を高くすると分解能は高くなるが、クロック周波数はデ
ィジタル回路の速度により制限される。更にまた、高周
波クロックは一般的に電力消費量を増加させる。
として、M個の段を内蔵したリング発振器(ring oscill
ator) を有するアナログPLLが使用される。このよう
な方式は図1に例示されている。図1を参照すると、ア
ナログPLL10は、基準信号11であるデータ速度信
号(data rate signal)にロック(lock)する。アナログP
LL10は、周波数をN*データ速度として維持して、
リング発振器12の出力部からM*N個の位相を発生す
る。したがって、分解能はN*データ速度クロック周波
数を用いたM*Nとなる。この方式の分解能は段数Mと
位相セレクタ13の速度とによって制限されるため、段
数Mを増やすと分解能は高くなる。一般的に、位相セレ
クタ13の各経路の遅延は同じでなければならず、Mを
増やすと経路を整合させることが困難になる。位相セレ
クタ13およびディバイダ(divider) 14による調整の
ために、位相セレクタ13およびディバイダ14はN*
データ転送速度周波数をはるかに上回る周波数で動作し
なければならない。したがって、この典型的なディジタ
ル可変位相偏移回路(digital variable phase shift ci
rcuitry)方式では、位相セレクタ13およびディバイダ
14の速度制限により分解能が制限されることになる。
の速度によって制限される分解能を有しており、上記し
た速度制限を超えて高い分解能が達成される可変遅延時
間を得ることが望ましい。
変遅延時間回路(high resolutionva
riable time delay circui
t)を開示する。すなわち、本発明は、キャパシタンス
絶対値およびキャパシタンス電圧係数の有害な影響を受
けず、かつ電流DACにおける低周波数変動またはドリ
フトの有害な影響も製造工程が原因となるDACの電流
変動および容量値変動の影響も受けない遅延時間回路を
提供する。
生回路は、第1の期間に第1の電流値の電流を流し、第
2の期間に第2の電流値の電流を流すデジタル制御可能
な電流源と、第1の端子および第2の端子を有し、前記
第2の端子が第1の定電圧に接続される第1のキャパシ
タと、前記第1のキャパシタの第1の端子および第2の
端子とは別の第1の端子および第2の端子を有し、前記
別の第2の端子が前記第1の定電圧に接続される第2の
キャパシタと、前記第1のキャパシタの第1の端子およ
び前記第2のキャパシタの第1の端子を第2の定電圧に
接続し、前記第1のキャパシタの第1の端子と前記第2
のキャパシタの第1の端子の電圧を初期化する第1のス
イッチ手段と、前記電流源を前記第1の期間に前記第1
のキャパシタの第1の端子に接続し、前記第2の期間に
前記第2のキャパシタの第1の端子に接続させる第2の
スイッチ手段と、前記第1のキャパシタの第1の端子と
前記第2のキャパシタの第1の端子に接続され、前記第
1のキャパシタの第1の端子の電圧と前記第2のキャパ
シタの第1の端子の電圧を比較する比較器と、前記電流
源を流れる電流値および前記第1および第2のスイッチ
手段を制御する制御部とを備え、前記第1の期間に、前
記電流源を前記第1のキャパシタの第1の端子に接続
し、前記第1の電流値の電流により一定期間充電するこ
とにより、基準となるスレッシホールド電圧を前記第1
のキャパシタの第1の端子に発生させ、前記第2の期間
に、前記電流源を前記第2のキャパシタの第1の端子に
接続し、前記第2の電流値および充電開始からの時間の
関数としてランプ電圧を前記第2のキャパシタの第1の
端子に発生させ、前記スレッシホールド電圧と前記ラン
プ電圧とを前記比較器により比較し、前記比較器は、前
記第2のキャパシタヘの充電開始時刻から、前記ランプ
電圧が前記スレッシホールド電圧を越えるまでの時刻を
所望の遅延時間として示す出力信号を供給することを特
徴とする。
器であることが好適である。
源の電流値を制御して所定の初期電圧から所定の期間に
第1のキャパシタを充電し、スレッシホールド電圧を確
立させるステップと、前記電流源を第2のキャパシタに
切換えて、前記所定の初期電圧から前記第2のキャパシ
タに充電し、前記電流値および充電開始からの時間の関
数としてランプ電圧を生成するステップとを備え、前記
ランプ電圧を前記スレッシホールド電圧と比較して、第
2のキャパシタの充電開始時刻と前記ランプ電圧と前記
スレッシホールド電圧とが実質的に互いに等しくなる時
刻との間で遅延時間を生成することを特徴とする。
ログ変換器(DAC)を用いて、同様のキャパシタンス
構造を有する2つのキャパシタが順次的に充電される。
スレッシホールド・レベル・キャパシタは比較器にスレ
ッシホールド・レベルを供給し、ランピング(ramping)
・キャパシタは、このスレッシホールドまでランピング
して遅延時間を供給するのに用いられる。比較器は、ス
レッシホールド・レベル・キャパシタにより供給される
スレッシホールド・レベルとランピング・キャパシタに
より供給されるランプとを用いて遅延パルスを供給す
る。まず最初に、電流Mを供給するように設定される電
流DACを用いて、スレッシホールド・キャパシタを1
クロック時間隔Tにわたって充電して、所望のスレッシ
ホールドを得る。充電後には、スレッシホールド・キャ
パシタの電圧はDAC値Mおよび充電時間Tに比例す
る。次に、電流DACをもう1つの値Fに設定してラン
ピング・キャパシタを充電する。充電中に、ランピング
・キャパシタの電圧は、DAC値Fおよび充電時間tに
より定められる比率でランピングしていく。比較器は、
双方のキャパシタンス電圧が同じになる時点で遷移す
る。ランピング・キャパシタの充電開始時間からの遅延
時間は、式M/F*Tによって決定される。位相偏移分
解能は、電流DACの分解能にクロック周期Tを掛けて
基準信号サイクルで割ることで定義される。Fがフル・
スケールであり、Nが基準クロックのクロック乗数であ
る場合には、位相偏移分解能はF*Nとなる。クロック
速度Tはディジタル素子の速度によって制限されるが、
フル・スケール値Fはディジタル素子の速度により制限
されるわけではない。このため、本発明の分解能は、デ
ィジタル素子だけで得られる分解能より優れている。
電圧係数、および製造工程に由来するDACのフル・ス
ケール電流変動による誤りを自動的に解消する。
の電流DACおよび比較器と組み合わせて使用して、制
御可能な遅延時間が得られる。この実施形態では、1つ
のDACを制御してキャパシタを制御可能な速度で充電
し、もう1つのDACを用いてキャパシタを制御可能な
速度で放電させる。その結果としてキャパシタ電圧は鋸
歯状波形となり、次にこの波形が比較器により所定のス
レッシホールド電圧と比較されて所望の遅延時間が生成
される。
タと電流DACと比較器)を含んでおり、これらの素子
を用いて所望の遅延時間を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の遅延時間の
値に影響しないようにする。比較器の遅延は、DACの
フル・スケール値を用いてランピング・キャパシタを充
電することにより一貫性を与えられ、DACおよびキャ
パシタンスの変動は同様の構造を用いることまたは単一
の素子を用いることによって解消される。本発明の回路
構成は、較正の必要性をなくすとともに、遅延時間の決
定が供給電力と温度と製造工程における変動およびDA
C電流における低周波数ドリフトに影響されないように
する。
の特徴および利点とは、以下の詳細な説明および添付図
面を参照することにより、当業者には明らかになろう。
生回路の実施形態が図2に例示されている。この遅延時
間回路は、電流DAC21とスイッチ22,23,24
および25とキャパシタ26および27と比較器28と
制御ブロック29とを含む。電流DAC21は、スレッ
シホールド・レベル・キャパシタ26またはランピング
・キャパシタ27へのDAC電流の流れを制御するスイ
ッチ22,23に接続される。スレッシホールド・レベ
ル・キャパシタ26は、スイッチ22に接続される第1
の端子30とアース線32に接続される第2の端子とを
有する。このスレッシホールド・レベル・キャパシタ2
6の第2の端子は、要望に応じて、接地以外の定電圧線
に接続されてもよいことに注目されたい。スイッチ24
は、キャパシタ26の第1の端子30と定電圧線33と
の間に接続される。定電圧線33は接地されていてもよ
く、または接地以外の定電圧であってもよく、この定電
圧線33の電圧はキャパシタ26の所望の初期電圧条件
となることに注目されたい。ランピング・キャパシタ2
7は、スイッチ23に接続される第1の端子31と接地
線32に接続される第2の端子とを有する。このランピ
ング・キャパシタ27の第2の端子は、要望に応じて、
接地以外の定電圧線に接続されてもよいことに注目され
たい。スイッチ25は、キャパシタ27の第1の端子3
1と定電圧線33との間に接続される。この場合も、定
電圧線33は接地されていてもよく、または接地以外の
定電圧であってもよく、定電圧線33の電圧はキャパシ
タ27の所望の初期電圧条件によって決定されることに
注目されたい。
の電圧線32に接続されて図示されており、スイッチ2
4,25は共通の電圧線33に接続されて図示されてい
るが、本発明の範囲を逸脱することなしに、これら全部
を単一の電圧線に接続してもよく、または全部を別々の
電圧線に接続してもよい。
る電圧を比較して遅延パルスを生成する。制御ブロック
29は、DAC21と全てのスイッチ22,23,2
4,25とを制御して、制御ブロック29に付与される
時間遅延命令にしたがって遅延パルスを生成する。
れる位相偏移命令を受け、この位相偏移命令は互いに相
対的に位相偏移した2つの信号から得られる上および下
(進め(advance) および遅らせ(delay) )の位相偏移情
報を備える。制御ブロック29は、この位相偏移情報を
公知の態様で累算して、たとえば位相偏移命令が位相を
進めることを指示しているかまたは遅らせることを指示
しているかによって、累算器レジスタに記憶されている
値を増加させるかまたは減少させる。
て適切な値(たとえば累算器に記憶されている値)を出
力するとともに、たとえば図4および図5に例示される
所定のタイミングにしたがってスイッチ22,23,2
4,25に対して制御信号を出力する。
した場合には、制御ブロック29は(スイッチ23の接
続時点(closure) に対応する)ランピング・キャパシタ
27の開始時刻を以前の開始時刻から1Tサイクルだけ
進めるように偏移させる。逆に、制御ブロック29内の
累算器が最大値に達した場合は、制御ブロック29は
(スイッチ23の接続時点に対応する)ランピング・キ
ャパシタ27の開始時刻を以前の開始時刻から1Tサイ
クルだけ遅らせるように偏移させる。この遅延時間の粗
(coarse)制御は、図3に示されるタイミング図に例示さ
れている。この方法により、制御ブロック29は、図2
に示される遅延時間回路のその他の素子と組み合わさっ
て、1Tサイクル(または2Tサイクル以上)だけ前ま
たは後にずらすことにより遅延時間を粗調整し、DAC
21、スイッチ22,23,24,25、キャパシタ2
6,27および比較器28を用いて遅延時間の微調整を
行なう。
速度は、制御ブロック29内の累算器の特性を変化させ
ることによって調節されうる。
タと電流DACと比較器)を含んでおり、これらの素子
を用いて所望の遅延時間を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の遅延時間の
値に影響しないようにする。ランピング・キャパシタを
DACのフル・スケール値で充電することにより比較器
の遅延に一貫性を与えられ、DACおよびキャパシタン
スの変動は同様の構造を用いることまたは単一の素子を
用いることによって解消される。本発明の回路構成は、
較正の必要性をなくすとともに、遅延時間の決定が電源
や温度、製造工程の変動およびDAC電流における低周
波数ドリフトに影響されないようにする。
は、キャパシタンス絶対値およびキャパシタンス電圧係
数の有害な影響を受けず、かつ電流DACにおける低周
波数変動またはドリフトの有害な影響も、製造工程が原
因となるDAC電流の変動およびキャパシタ値の変動の
影響も受けない遅延時間を提供する。
ついての以下の説明では、電圧は定電圧線32(この場
合は接地)に対する電圧である。まず最初に、両方のキ
ャパシタ26,27が初期電圧Xでノード33からスイ
ッチ24,25を介して充電される。次に、電流DAC
21が制御ブロック29により設定されて、M*iの電
流を供給する(iはDAC21の単位電流であり、Mは
制御ブロック29により与えられるディジタル値であ
る)。制御ブロック29は次にスイッチ22を閉じて基
準レベル・キャパシタ26(値Caという値を有する)
をある時間間隔Tにわたって充電して、キャパシタ26
で所望のスレッシホールド・レベルを生成する。充電後
に、キャパシタ26の電圧Vrefは次のようになる。
は1/(マスタ・クロック)である。キャパシタ26が
充電された後に、電流DAC21が制御ブロック29に
より設定されて、F*iの電流を供給する(Fは制御ブ
ロック29により供給されるディジタル数である)。制
御ブロック29は次にスイッチ23を閉じて、キャパシ
タ27(Cbの値を有する)を充電する。スイッチ23
の接続時点から測定される時刻tにおける端子31の電
圧Vrampは、次の式で与えられる。
しくなる時刻tdに遷移する。時刻tdは、スイッチ2
3の接続時点から測定される制御可能な遅延時間であ
り、次の式で与えられる。
のようになる。
レッシホールド・レベル・キャパシタ26の充電時間T
とによって設定されることを示している。更にまた、こ
の式は、DAC値MおよびFの比を変化させることによ
り遅延時間tdが変化することも示している。このこと
から、可変位相偏移器(variable phase shifter)の一部
分として使用されうる可変遅延時間が得られる。最小遅
延時間は、次のようになる。
に設定される場合に、tdminは最小となり、遅延時
間分解能は最大となる。充電時間Tが目標信号サイクル
UのN分の1である場合には、最小遅延時間tdmin
は次のようになる。
る。
れる。この回路は、ディジタル素子の速度の限界のF倍
を限界とする分解能を有する。このように、本発明の分
解能はディジタル素子の速度より何倍も高くなる。
示されたスイッチ22,23,24,25およびDAC
21の制御タイミングを示す。最上段の軌跡は、Mまた
はFのいずれもが制御ブロック29によりDAC21に
付与されるタイミングを示し、下の4つの軌跡は、制御
ブロック29がスイッチ22,23,24および25を
作動させるタイミングを示す。
よび27のキャパシタンス値およびDAC21の単位電
流iに対するプロセス変動の影響を受けないことであ
る。その理由は、スレッシホールド・レベル電圧がキャ
パシタ26および27の相対的な値およびDAC21の
単位電流iを整数倍した値の関数となるためである。
7を充電することは必ずしも必要ではない。これに代わ
る方法として、キャパシタ26および27を初期電圧か
ら放電させて同じ機能をはたさせてもよい。
ンジスタに置き換えられうる。その場合には、MOSト
ランジスタのゲート端子はそれぞれスイッチ22および
24または23および25に接続され、ドレーン端子お
よびソース端子は互いに接続されかつ定電圧線32に接
続されることになる。MOSトランジスタのような非線
形のゲート・キャパシタンスは本発明により解消され
る。一例をあげるために、ノード30および31の電圧
がMOSトランジスタのスレッシホールドVtを下回る
場合にMOSゲート・キャパシタンスはCxとなり、ノ
ード30および31の電圧がVtを上回る場合はMOS
ゲート・キャパシタンスはCyとなると仮定する。スレ
ッシホールド・レベル・キャパシタの充電が、電圧がV
tに達する前に中止されると、基準電圧は次のようにな
る。
電圧は次のようになる。
キャパシタおよびランピング・キャパシタは同じキャパ
シタンスCxを有する。スイッチ23の接続時点からV
rampがVrefに等しくなるまでの時間tdは次の
とおりである。
を上回る場合に各々のキャパシタはCyという値を有
し、基準電圧Vrefは次のように表すことができる。
レッシホールド・レベル・キャパシタのMOSゲート・
キャパシタンスをVtまで充電するのに必要な時間であ
り、T2はVtを超過した後のこのキャパシタンスの充
電時間である。よって、次の式が得られる。
うに表すことができる。
ンピング・キャパシタのMOSゲート・キャパシタンス
をVtまで充電するのに必要な時間であり、t2はVt
を超過した後のこのキャパシタンスの充電時間である。
よって、次の式が得られる。
Vrefに等しくなるまでの時間tdは、次のように表
すことができる。
よびスレッシホールド・レベル・キャパシタのゲート・
キャパシタンスにおける電圧がVtを上回るかまたは下
回るかにかかわりなく、本発明は一定の分解能を維持す
ることを示している。スレッシホールド・レベルおよび
ランプを設定するのに用いられるキャパシタ26および
27が同様の構造を有する場合には(これらが慣例のキ
ャパシタかまたはMOSゲート・キャパシタンスかにか
かわりなく)、電圧の関数としてのキャパシタンスの線
形性は問題にはならない。いずれのキャパシタも電流D
AC21からの充電を積分するものと見なされうる。キ
ャパシタ電圧は、2つのキャパシタにおける充電が同じ
になる時点で同じになる。このため、本発明はキャパシ
タの線形性とは無関係となる。
たMOSトランジスタとすることができる。MOSスイ
ッチからの電荷注入が大きい場合には、スレッシホール
ド電圧レベルはより大きくなる。DAC値Mを変化させ
て電荷注入を補償することにより、比較器28の誤遷移
を避けることができる。電荷注入cの効果を含めると、
基準電圧Vrefは次のように表すことができる。
表すことができる。
同じ値を有する。ランピング・キャパシタに対するスイ
ッチ25の接続時点からの時間tは次のようになる。
あっても、分解能は前と同じままとなる。
ある場合には、分解能は次のように表すことができる。
ると分解能が高くなることを示している。この関係は、
MOSキャパシタンスを用いた場合にも成り立つ。
大きくするためには、(スイッチ23の接続時点に対応
する)ランピング・キャパシタ27の充電開始時刻を1
Tサイクルだけ遅い開始時刻にすることによって遅らせ
なければならない。DAC21がmに設定されている場
合、この遅延は次のように表すことができる。
と)を提供するためには、ランピング・キャパシタの充
電を、その開始時刻より1Tサイクル(または2Tサイ
クル以上)前に開始する。DAC21がmに設定されて
いる場合には、この遅延は次のように表することができ
る。
イクル全体にわたって連続的に維持される。
転させたものも利用することができるため、異なるタイ
ミング信号を用いてスイッチ22および23を作動させ
なくてもよい。図5に、制御スイッチ22および23に
対する相補的な信号の使用例を示す。軌跡の意味は、図
4のものと同じである。スイッチ24がスレッシホール
ド・レベル・キャパシタ26の初期電圧を設定している
間、DAC電流は電圧線33に流入する。スイッチ24
が開いた後に、DAC21はスレッシホールド・レベル
・キャパシタ26を充電し始める。スイッチ25がラン
ピング・キャパシタ27の初期電圧を設定している間
も、DAC電流は電圧線33に流入する。スイッチ25
が開いた後に、DAC21はランピング・キャパシタ2
7を充電し始める。
・キャパシタ26の初期電圧の設定終了時刻とスレッシ
ホールド・レベル・キャパシタの充電終了時刻との間の
時間として定義される。時間間隔Tはまた、遅延時間を
制御するのに用いられるマスタ・クロックの周期でもあ
る。Tは、同期されるデータ信号の周期の1/Nであ
る。本発明の1つの実施形態では、N=16の場合、マ
スタ・クロックはデータ信号の周波数の16倍の周波数
を持つことになる。
よび図6(B)と図7(A)および図7(B)とに例示
されている。これらの更に他の実施形態はいずれも図2
の実施形態の2つのキャパシタ26,27と1つのDA
C21とを使用するのではなしに、単一のキャパシタ
(図6(A)では61、図7(A)では71)と、2つ
のDAC(図6(A)では62と63、図7(A)では
72と73)とを使用している。
と、被制御電流は電流DAC62,63の制御下でノー
ド64に流れ込みかつ該ノードから出て、ノード65に
鋸歯状波形が生じる。ノード65は比較器66により所
定のスレッシホールド(接地電圧でもよい)と比較され
て、ノード67に制御された遅延時間を有するパルスが
生じる。
と、DAC72および73は、電流をキャパシタ71に
流し込みかつ該キャパシタから出すように制御されて、
これによってノード74に鋸歯状波形が生じる。ノード
74は比較器75により所定の基準電圧と比較されて、
ノード76に制御された遅延時間を有するパルスが生じ
る。
つのキャパシタを有する実施形態におけるキャパシタの
不一致によるいかなる有害な影響も防ぐことができる。
しかしながら、2つのDACを用いるために、図6およ
び図7の実施形態は、これらのDACの単位電流間にお
ける不一致の影響に対して感度が高くなり、これは図2
の単一DACの実施形態にはない感度である。
発明を説明したが、当業者は、本発明の範囲から逸脱す
ることなしに、例示された実施形態に変更、追加または
削除を加えうることを理解するであろう。
パシタンス絶対値およびキャパシタンス電圧係数の有害
な影響を受けずかつ電流DACにおける低周波数変動ま
たはドリフトの有害な影響も製造工程が原因となるDA
Cの電流変動および容量値変動の影響も受けない遅延時
間を提供することができる。
ログ変換器(DAC)を用いて、同様のキャパシタンス
構造を有する2つのキャパシタを順次的に充電できる。
スレッシホールド・レベル・キャパシタは比較器にスレ
ッシホールド・レベルを供給し、ランピング(ramping)
・キャパシタは、このスレッシホールドまでランピング
して遅延時間を供給するのに用いることができる。比較
器は、スレッシホールド・レベル・キャパシタにより供
給されるスレッシホールド・レベルとランピング・キャ
パシタにより供給されるランプとを用いて遅延パルスを
供給できる。まず最初に、電流Mを供給するように設定
される電流DACを用いて、スレッシホールド・キャパ
シタを1クロック時間隔Tにわたって充電して、所望の
スレッシホールドを得る。充電後には、スレッシホール
ド・キャパシタの電圧はDAC値Mおよび充電時間Tに
比例する。次に、電流DACをもう1つの値Fに設定し
てランピング・キャパシタを充電する。充電中に、ラン
ピング・キャパシタの電圧は、DAC値Fおよび充電時
間tにより定められる比率でランピングしていく。比較
器は、双方のキャパシタンス電圧が同じになる時点で遷
移する。ランピング・キャパシタの充電開始時間からの
遅延時間は、式M/F*Tによって決定できる。位相偏
移分解能は、電流DACの分解能にクロック周期Tを掛
けて基準信号サイクルで割ることで定義される。Fがフ
ル・スケールであり、Nが基準クロックのクロック乗数
である場合には、位相偏移分解能はF*Nとなる。クロ
ック速度Tはディジタル素子の速度によって制限される
が、フル・スケール値Fはディジタル素子の速度により
制限されるわけではない。このため、本発明の分解能
は、ディジタル素子だけで得られる分解能より優れてい
る。
電圧係数、および製造工程に由来するDACのフル・ス
ケール電流変動による誤りを自動的に解消することがで
きる。
の電流DACおよび比較器と組み合わせて使用して、制
御可能な遅延時間を得ることができる。本発明では、1
つのDACを制御してキャパシタを制御可能な速度で充
電し、もう1つのDACを用いてキャパシタを制御可能
な速度で放電させることができる。その結果としてキャ
パシタ電圧は鋸歯状波形となり、次にこの波形が比較器
により所定のスレッシホールド電圧と比較されて所望の
遅延時間が生成できる。
タと電流DACと比較器)を含んでおり、これらの素子
を用いて所望の遅延時間を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の遅延時間の
値に影響しないようにできる。比較器の遅延は、DAC
のフル・スケール値を用いてランピング・キャパシタを
充電することにより一貫性を与えられ、DACおよびキ
ャパシタンスの変動は同様の構造を用いることまたは単
一の素子を用いることによって解消できる。本発明の回
路構成は、較正の必要性をなくすとともに、遅延時間の
決定が供給電力と温度と製造工程における変動およびD
AC電流における低周波数ドリフトに影響されないよう
にできる。
間回路の回路図である。
図である。
組の信号タイミング図である。
の信号タイミング図である。
態を例示する図である。
施形態を例示する図である。
Claims (3)
- 【請求項1】 第1の期間に第1の電流値の電流を流
し、第2の期間に第2の電流値の電流を流すデジタル制
御可能な電流源と、 第1の端子および第2の端子を有し、前記第2の端子が
第1の定電圧に接続される第1のキャパシタと、前記第1のキャパシタの第1の端子および第2の端子と
は別の 第1の端子および第2の端子を有し、前記別の第
2の端子が前記第1の定電圧に接続される第2のキャパ
シタと、 前記第1のキャパシタの第1の端子および前記第2のキ
ャパシタの第1の端子を第2の定電圧に接続し、前記第
1のキャパシタの第1の端子と前記第2のキャパシタの
第1の端子の電圧を初期化する第1のスイッチ手段と、 前記電流源を前記第1の期間に前記第1のキャパシタの
第1の端子に接続し、前記第2の期間に前記第2のキャ
パシタの第1の端子に接続させる第2のスイッチ手段
と、 前記第1のキャパシタの第1の端子と前記第2のキャパ
シタの第1の端子に接続され、前記第1のキャパシタの
第1の端子の電圧と前記第2のキャパシタの第1の端子
の電圧を比較する比較器と、 前記電流源を流れる電流値および前記第1および第2の
スイッチ手段を制御する制御部とを備え、 前記第1の期間に、前記電流源を前記第1のキャパシタ
の第1の端子に接続し、前記第1の電流値の電流により
一定期間充電することにより、基準となるスレッシホー
ルド電圧を前記第1のキャパシタの第1の端子に発生さ
せ、 前記第2の期間に、前記電流源を前記第2のキャパシタ
の第1の端子に接続し、前記第2の電流値および充電開
始からの時間の関数としてランプ電圧を前記第2のキャ
パシタの第1の端子に発生させ、 前記スレッシホールド電圧と前記ランプ電圧とを前記比
較器により比較し、 前記比較器は、前記第2のキャパシタヘの充電開始時刻
から、前記ランプ電圧が前記スレッシホールド電圧を越
えるまでの時刻を所望の遅延時間として示す出力信号を
供給することを特徴とする可変遅延時間発生回路。 - 【請求項2】 前記電流源は、電流ディジタル・アナロ
グ変換器であることを特徴とする請求項1に記載の可変
遅延時間発生回路。 - 【請求項3】 デジタル制御可能な電流源の電流値を制
御して所定の初期電圧から所定の期間に第1のキャパシ
タを充電し、スレッシホールド電圧を確立させるステッ
プと、 前記電流源を第2のキャパシタに切換えて、前記所定の
初期電圧から前記第2のキャパシタに充電し、前記電流
値および充電開始からの時間の関数としてランプ電圧を
生成するステップとを備え、 前記ランプ電圧を前記スレッシホールド電圧と比較し
て、第2のキャパシタの充電開始時刻と前記ランプ電圧
と前記スレッシホールド電圧とが実質的に互いに等しく
なる時刻との間で遅延時間を生成することを特徴とする
制御可能な遅延時間を発生する方法。
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