JPH02312314A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、出力のトリガ信号からの遅延時間を設定値に
応じて決めるタイミング発生回路の改善に関するもので
ある。

〈従来の技術〉 第３図は従来のタイミング発生回路の一例を示す構成ブ
ロック図である。この回路はトリガ信号の入力に対して
、設定データに応じた遅延時間後にパルスを出力し、高
分解能時間設定が特徴である。第４図のタイムチャート
に示すように、トリガ信号を入力すると（第４図（Ｂ）
）、制御回路３の制御出力によりスイッチＳＷＩのみが
オンとなって、積分用キャパシタＣが定電流源４により
充電され、ランプ状の積分出力Ｖｃを発生する（第４図
（Ａ））、設定データに対応してＤＡ変換器１が発生す
る設定電圧Ｖａ２に積分出力Ｖｃが達すると、比較器２
出力が立上がり（第４図（Ｃ））、遅延出力パルスとな
る。制御回路３がスイッチＳＷコのみをオンとして積分
用キャバシ夕をリセット（第４図（Ａ）’）Ｌ、次のト
リガ信号を待機する。

〈発明が解決しようとする課題〉 しかしながら上記の回路では、第４図に示すように、リ
ニアランプ波形が開始してから直線性が良い波形になる
までの時間］゛、（設定電圧Ｖｂに対応）および、ラン
プ波形の終了付近の直線性が悪い領域とリセット時間と
からなる時間Ｔ２が設定時間（Ｍ延時間中の可変部分）
ＴＰ以外のむだ時間となる。第４図で設定電圧Ｖａｔに
対応するＴＰ　　　、’Ｉ’　　　はそれぞれ設定時間
］゛Ｐおよび１１ａＸ　　　　　　１ａＸ 遅延時間の最大値である。特に短い時間レンジで使用す
る場合、このむだ時間の占める比率が大きくなり、トリ
ガ信号の繰返しレートをあまり上げられないという問題
を生じる。

本発明は上記の問題を解決するためになされたもので、
高分解能時間設定が可能で、高い繰返しレートのトリガ
信号でも動作可能なタイミング発生回路を実現すること
を目的とする。

〈課題を解決するための手段〉 本発明は出力の１−リガ信号からの遅延時間を設定値に
応じて決めるタイミング発生回路に係るもので、その特
徴とするところは積分用キャパシタと、この積分用キャ
パシタに互いに逆方向の電流を流す２つの定電流源と、
この２つの定電流源と前記積分用キャパシタとの接続を
それぞれ制御する２つのスイッチと、前記積分用キャパ
シタの充電電圧と設定値に対応する設定電圧を比較する
第１の比較器と、前記積分用キャパシタの充電電圧と基
準電圧を比較する第２の比較器と、前記第１および第２
の比較器の出力に基づいて２つの前記スイッチを制御す
る制御手段とを僑え、トリガ信号により一方のスイッチ
のみをオンとして一方向に積分した後、第１の比較器出
力により他方のスイッチのみをオンとして逆方向に積分
し、第２の比較器の出力に基づいて出力を得るように構
成した点にある。

〈作用〉 ２つの定電流源を用いて２方向に積分するので、リセッ
ト動作が不要となり、むだ時間を小さくすることができ
る。

〈実ａ　１３ｉ＋Ｊ＞ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明に係るタイミング発生回路の一実施例を
示す構成ブロック図である。１は設定データ（ここでは
ｎビット）を入力し、これに対応する設定電圧を発生す
るＤＡ変換回路、Ｃは積分用キャパシタ、ＳＷＩ、ＳＷ
２はそれぞれの一端が積分用キャパシタＣの一端に接続
するスイッチ、４．５はその一端がそれぞれスイッチＳ
ＷＩ、ＳＷ２の他端に接続する第１および第２の定電流
源で積分用キャパシタＣに逆方向のＴ＆流を流すもの、
２はＤＡ変換回路１の出力電圧を負入力とし積分用キャ
パシタＣの一端の電圧を圧入力とする第１の比較器、６
は積分用キャパシタＣの一端の電圧がその負入力となり
、基準電圧■２がその正入力となる第２の比較器、７は
比較器６の出力をトリガ入力とするフリップフロ７１回
路、３０はトリガ信号および比較器２．６の出力を入力
しスイッチＳＷＩ、ＳＷ２に制御出力を送り、フリップ
フロップ回路７にリセット信号を送る制御回路である。

積分用キャパシタＣの他端はコモンに接続する。

上記のような構成のタイミング発生回路の動作を第２図
のタイムチャートを用いて次に説明する。

（１）トリガ入力から出力パルスが出るまでの遅延時間
ｔｄを設定するデータをＤＡ変換回路１に入力し、ＤＡ
変換回路１の出力Ｖ＋（設定電圧）が比較器２の比較基
準となる。またリニア・ランプ波形の開始部分を除くた
めの基準電圧■２が比較器６の比＃ｔｌ基準となる。ト
リガ信号が制御回路に人力される前は、１スイッチＳＷ
Ｉ、ＳＷ２共にオフでＶｃは■２よりやや低い電位にあ
るものとする。比較器６の出力のみがＨ状態となってい
る。

（２）トリガ信号が入力されると、その立上がりでスイ
ッチＳＷＩのみがオンになり、積分電圧ＶＣは直線的に
上昇する。この間トリガ入力時刻よりＴ１１遅れて■ｃ
＝■２となり、Ｖｃ≧Ｖ２のとき比較器６出力はＬどな
る。

（３）Ｖｃ≧Ｖ１になると、比較器２出力はトＩとなり
、この立上がり信号によりスイッチＳＷＩがオフに、ス
イッチＳＷ２がオンに１．７Ｊ換えられる。

その結集積分電圧Ｖｃが下降を始めるが、切換の遅れ時
間のためにＶｃ≧Ｖ１の期間がＴＩ２だけ生じる。

（４）Ｖｃ≦Ｖ２になると、比較器６出力が１■となり
スイッチＳＷＩ、ＳＷ２ともにオフとなる。

次のトリガ信号が来るまでこの状態を保持する。

（５）フリップフロップ回路７からの出力パルスは比較
３６の立上がりで１−１となり、制御回路３０が（所定
の遅延時間を伴って）出力するりセット信号により［、
となる。

上記動作において、初めのトリガパルスに続く次のトリ
力パルスが遅延時間ｔａ　（＝Ｔ”１１＋’１１２＋’
ｆ’ｐ）の周期で入力されるときに最大繰返しレートと
なり、第２図の初めの１周期の波形のようになる。一般
に設定時間Ｔｐのとき、トリガの繰返しレート］゛が ’ｒ”＞”ｒＰ士Ｔ１２　　　　　　　　−（１）の条
件下、で動作する。遅延時間１ｄは次式のように表すこ
とができる。

ｔ　ｄ＝’Ｔ’ｐ　＋　’Ｉ’１１＋’ｌ’１２＝Ｃ（
Ｖｌ　−Ｖ２　）（１／Ｉｔ　＋１／Ｔ２　）＋Ｔ１１
＋’ｒ１２ ＝Ｃ（”＋　　Ｖ２　）　（１／　Ｉ　＋±１／１２）
モ′ｒ１−　　　　　　　　　　　・・・（２）ただし
Ｔ、−＝Ｔ１１＋’ｆ’１２で、この中には比較器６、
フリップフロップ７の動作遅れも含まれるものとする。

このような構成のタイミング発生回路によれば、積分用
キャパシタ電圧のリセット動作を必要としないので、設
定時間ＴＰ以外の遅れ時間′［１−を小さくすることが
できる。このため、最大トリガ入力レートを第３図の従
来例の場合の８０ＭＨｚに対し、約１５０ＭＨｚ迄高く
することができる。

なお出力パルス発生用のフリップフロ１１回路７の代り
にモノステーブルマルチパイプレータ等を用いることも
できる。

また定電流源の出力電流値ＩＩ＋Ｉ２はそれぞれ任意の
値をとることができる。

〈発明の効果〉 以上の説明から明らかなように、本願発明によれば、高
分解能時間設定が可能で、高い繰返しレートのトリガ信
号でも動作可能なタイミング発生回路を簡単な構成で実
現することができる。

【図面の簡単な説明】

第１図は本発明に係るタイミング発生回路の一実施例を
示す構成ブロック図、第２図は第１図回路の動作を示す
タイムチャート、第３図はタイミング発生回路の従来例
を示す構成ブロック図、第４図は第３図回路の動作を示
すタイムチャートである。 ２・・・第１の比較器、４．５・・・定電流源、６・・
・第２の比較器、３０・・・制御手段、Ｃ・・・積分用
キャパシタ、ＳＷＩ、ＳＷ２・・・スイッチ。 ２、　　　　　　　　　　　＾　　　　　＾　　　＾　
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１

Claims (1)

【特許請求の範囲】
1. 出力のトリガ信号からの遅延時間を設定値に応じて決め
   るタイミング発生回路において、積分用キャパシタと、
   この積分用キャパシタに互いに逆方向の電流を流す２つ
   の定電流源と、この２つの定電流源と前記積分用キャパ
   シタとの接続をそれぞれ制御する２つのスイッチと、前
   記積分用キャパシタの充電電圧と設定値に対応する設定
   電圧を比較する第１の比較器と、前記積分用キャパシタ
   の充電電圧と基準電圧を比較する第２の比較器と、前記
   第１および第２の比較器の出力に基づいて２つの前記ス
   イッチを制御する制御手段とを備え、トリガ信号により
   一方のスイッチのみをオンとして一方向に積分した後、
   第１の比較器出力により他方のスイッチのみをオンとし
   て逆方向に積分し、第２の比較器の出力に基づいて出力
   を得るように構成したことを特徴とするタイミング発生
   回路。