JP2002223174A - 同調回路 - Google Patents
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- H03J3/00—Continuous tuning
- H03J3/20—Continuous tuning of single resonant circuit by varying inductance only or capacitance only
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- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
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- H03H2210/00—Indexing scheme relating to details of tunable filters
- H03H2210/01—Tuned parameter of filter characteristics
- H03H2210/012—Centre frequency; Cut-off frequency
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- H03H7/01—Frequency selective two-port networks
- H03H7/03—Frequency selective two-port networks comprising means for compensation of loss
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Abstract
(57)【要約】
【課題】 同調回路のＱを、所望の高い値に設定可能な
小型かつ安価で、簡単な回路構成の同調回路を提供する
ことである。 【解決手段】 インダクタＬとキャパシタＣから成る共
振回路に直列に負性インピーダンス変換器ＮＩＣ及び可
変抵抗器ＶＲから成る負性抵抗回路が接続されて同調回
路を構成している。クロック信号発生回路ＣＬＫからの
クロックをカウンターＣＵＮＴがカウントし、そのカウ
ント値をＤ／Ａ変換器ＤＡＣでアナログ信号に変換し、
その信号で負性抵抗回路を制御し、同調回路の実効抵抗
を負にして発振させ、負性抵抗値を正の方向へ変化させ
る。実効抵抗値がゼロになると発振は停止し、それ以後
Ｑの値が所定の値になった時点で、クロックを止め、ラ
ッチ回路ＬＡＴで最終カウント値（Ｑ）を保持する。
小型かつ安価で、簡単な回路構成の同調回路を提供する
ことである。 【解決手段】 インダクタＬとキャパシタＣから成る共
振回路に直列に負性インピーダンス変換器ＮＩＣ及び可
変抵抗器ＶＲから成る負性抵抗回路が接続されて同調回
路を構成している。クロック信号発生回路ＣＬＫからの
クロックをカウンターＣＵＮＴがカウントし、そのカウ
ント値をＤ／Ａ変換器ＤＡＣでアナログ信号に変換し、
その信号で負性抵抗回路を制御し、同調回路の実効抵抗
を負にして発振させ、負性抵抗値を正の方向へ変化させ
る。実効抵抗値がゼロになると発振は停止し、それ以後
Ｑの値が所定の値になった時点で、クロックを止め、ラ
ッチ回路ＬＡＴで最終カウント値（Ｑ）を保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、インダクタとキャ
パシタから成る共振回路に負性抵抗回路を付加してその
Ｑを任意の所定値に増大させることを可能とした同調回
路に関する。
パシタから成る共振回路に負性抵抗回路を付加してその
Ｑを任意の所定値に増大させることを可能とした同調回
路に関する。
【０００２】
【従来の技術】同調回路のＱを増大させる方法として、
負性抵抗回路を用いる方法がある。この方法の１つとし
て、再生検波（Regenerative Detection）方式があり一
時多用されたが、この方法は正帰還回路を発振寸前にし
て使用するため、同調周波数変更のたびに手動で設定し
直す必要があった。そこで本発明者はこの欠点を改善
し、自動設定できる方法を創出し、特願２０００−４０
０９４４を出願した。その方法は以下のような方法であ
る。すなわち、インダクタＬと、キャパシタＣから成る
共振回路に負性抵抗回路の直列接続から成る同調回路に
おいて、負性抵抗回路の負性抵抗値（以下、単に負性抵
抗値と略称する）と同調回路の元々の直列抵抗値との合
成値（実効抵抗値）が負になれば同調回路は発振する
が、この状態で実効抵抗値を変化させると、この変化に
応じて発振信号の振幅が変化する。そこで、少なくとも
２値の負性抵抗値にたいする発振信号の振幅を測定すれ
ば、この両者の関係から同調回路の元々の直列抵抗成分
が算出できる。ωＬは既知であるから、この元々の直列
抵抗成分が分かれば、設定すべき負性抵抗値は、設定す
べきＱの値を決めれば直ちに決められる、という方法で
ある。この演算内容は上記出願に記載されているので、
その詳細説明は省略するが、乗除算を含め少なくとも数
回の演算を必要とする。したがってこの方法では、演算
回路およびその演算結果の保持回路を必要とする。
負性抵抗回路を用いる方法がある。この方法の１つとし
て、再生検波（Regenerative Detection）方式があり一
時多用されたが、この方法は正帰還回路を発振寸前にし
て使用するため、同調周波数変更のたびに手動で設定し
直す必要があった。そこで本発明者はこの欠点を改善
し、自動設定できる方法を創出し、特願２０００−４０
０９４４を出願した。その方法は以下のような方法であ
る。すなわち、インダクタＬと、キャパシタＣから成る
共振回路に負性抵抗回路の直列接続から成る同調回路に
おいて、負性抵抗回路の負性抵抗値（以下、単に負性抵
抗値と略称する）と同調回路の元々の直列抵抗値との合
成値（実効抵抗値）が負になれば同調回路は発振する
が、この状態で実効抵抗値を変化させると、この変化に
応じて発振信号の振幅が変化する。そこで、少なくとも
２値の負性抵抗値にたいする発振信号の振幅を測定すれ
ば、この両者の関係から同調回路の元々の直列抵抗成分
が算出できる。ωＬは既知であるから、この元々の直列
抵抗成分が分かれば、設定すべき負性抵抗値は、設定す
べきＱの値を決めれば直ちに決められる、という方法で
ある。この演算内容は上記出願に記載されているので、
その詳細説明は省略するが、乗除算を含め少なくとも数
回の演算を必要とする。したがってこの方法では、演算
回路およびその演算結果の保持回路を必要とする。
【０００３】
【発明が解決しようとする課題】上述の方法において、
演算結果の保持回路を必要とすることは止むを得ないと
しても、できれば煩雑な演算回路（中でも乗除算回路）
はない方が好ましい。そこで、本発明の目的はこのよう
な演算回路は用いないで、極めて簡単な回路でＱを高い
所望の所定値に設定できる同調回路を提供することにあ
る。
演算結果の保持回路を必要とすることは止むを得ないと
しても、できれば煩雑な演算回路（中でも乗除算回路）
はない方が好ましい。そこで、本発明の目的はこのよう
な演算回路は用いないで、極めて簡単な回路でＱを高い
所望の所定値に設定できる同調回路を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の同調回路は、インダクタンスとキャパシタ
ンスから成る共振回路に直列に負性抵抗回路が接続され
た同調回路において、上記同調回路の実効抵抗値を負に
なるように上記負性抵抗回路の負性抵抗値を設定して発
振させてから該負性抵抗値を正の方向へ変化させる負性
抵抗制御手段と、上記実効抵抗値が正の所定値になった
時点で上記負性抵抗値の変化を停止させてその値を保持
する停止保持手段と、を備えたことを要旨とする。
め、本発明の同調回路は、インダクタンスとキャパシタ
ンスから成る共振回路に直列に負性抵抗回路が接続され
た同調回路において、上記同調回路の実効抵抗値を負に
なるように上記負性抵抗回路の負性抵抗値を設定して発
振させてから該負性抵抗値を正の方向へ変化させる負性
抵抗制御手段と、上記実効抵抗値が正の所定値になった
時点で上記負性抵抗値の変化を停止させてその値を保持
する停止保持手段と、を備えたことを要旨とする。
【０００５】また、本発明において、前記負性抵抗制御
手段は、クロック信号をカウントするカウンタを有し、
該カウンタのカウント出力に応じて上記負性抵抗値を制
御するように構成され、前記停止保持手段は前記時点で
クロックのカウンタによるカウントを停止すると共にそ
の時点のカウント出力を保持するラッチ回路を有するよ
うに構成してもよい。更に、本発明において、前記停止
保持手段が、前記正の所定値を設定する設定手段を有す
るようにしてもよく、或いは、前記同調回路の入出力を
切り離す手段を設けてもよい。
手段は、クロック信号をカウントするカウンタを有し、
該カウンタのカウント出力に応じて上記負性抵抗値を制
御するように構成され、前記停止保持手段は前記時点で
クロックのカウンタによるカウントを停止すると共にそ
の時点のカウント出力を保持するラッチ回路を有するよ
うに構成してもよい。更に、本発明において、前記停止
保持手段が、前記正の所定値を設定する設定手段を有す
るようにしてもよく、或いは、前記同調回路の入出力を
切り離す手段を設けてもよい。
【０００６】
【発明の実施の形態】前述のように、インダクタ、キャ
パシタから成る共振回路に負性抵抗回路の直列接続から
成る同調回路において、前記実効抵抗値を負にして発振
させた状態で、負性抵抗回路の負性抵抗値を正の方向へ
ある一定速度で変化させるように掃引していくと、実効
抵抗値の絶対値の減少に比例して発振信号の振幅は連続
的に減少して行き、実効抵抗値が丁度ゼロになったとこ
ろで発振信号振幅もゼロになる。以後さらに変化させて
いくと、実効抵抗は正抵抗として増加していくので、勿
論発振はせず、実効抵抗値の増加とともに単にＱが減少
していくことになる。したがって、発振信号振幅がゼロ
になった時刻が検出できれば、その時刻は同調回路の元
々の直列抵抗成分が負性抵抗回路の負性抵抗によって丁
度打ち消された時刻であり、そこからさらに実効抵抗値
は正方向に連続的に増加していくが、その変化速度は自
明であるから、実効抵抗値が所望のＱに対応した設定す
べき目標値に達した時刻に掃引を止めればよい。
パシタから成る共振回路に負性抵抗回路の直列接続から
成る同調回路において、前記実効抵抗値を負にして発振
させた状態で、負性抵抗回路の負性抵抗値を正の方向へ
ある一定速度で変化させるように掃引していくと、実効
抵抗値の絶対値の減少に比例して発振信号の振幅は連続
的に減少して行き、実効抵抗値が丁度ゼロになったとこ
ろで発振信号振幅もゼロになる。以後さらに変化させて
いくと、実効抵抗は正抵抗として増加していくので、勿
論発振はせず、実効抵抗値の増加とともに単にＱが減少
していくことになる。したがって、発振信号振幅がゼロ
になった時刻が検出できれば、その時刻は同調回路の元
々の直列抵抗成分が負性抵抗回路の負性抵抗によって丁
度打ち消された時刻であり、そこからさらに実効抵抗値
は正方向に連続的に増加していくが、その変化速度は自
明であるから、実効抵抗値が所望のＱに対応した設定す
べき目標値に達した時刻に掃引を止めればよい。
【０００７】このような掃引動作はアナログ回路でもほ
ぼ実現できるが、もう一つの方法として、クロック信号
発生回路とカウンタ回路を設けてクロックをカウントさ
せ、カウンタ出力をアナログ値に変換してこのアナログ
値で負性抵抗回路の負性抵抗を制御するというディジタ
ル動作でも実現することができる。このようなディジタ
ル動作を実行するディジタル回路では、回路の大部分を
単純な論理回路で構成できるから、回路規模の小型化、
簡易化が可能であるうえ、ホールド特性についてもアナ
ログ回路によるよりも完全を期すことができる。
ぼ実現できるが、もう一つの方法として、クロック信号
発生回路とカウンタ回路を設けてクロックをカウントさ
せ、カウンタ出力をアナログ値に変換してこのアナログ
値で負性抵抗回路の負性抵抗を制御するというディジタ
ル動作でも実現することができる。このようなディジタ
ル動作を実行するディジタル回路では、回路の大部分を
単純な論理回路で構成できるから、回路規模の小型化、
簡易化が可能であるうえ、ホールド特性についてもアナ
ログ回路によるよりも完全を期すことができる。
【０００８】以下、図面を用いて本発明の実施の形態に
ついて詳述する。まず同調回路の実効抵抗値ｒと発振信
号の振幅ｅの関係について説明する。図１（ａ）、
（ｂ）はこの両者の関係を示すもので、実効抵抗値ｒを
負のある値から正の方へ掃引すると、発振信号振幅ｅは
同図（ｂ）の矢印の実線で示すように、ｒ≧０でゼロと
なる。同図（ｃ）はこの時の時間経過にたいする実効抵
抗値ｒの変化を示したもので、ｔ０でｒ＝０になった
後、さらに正抵抗として増加を続け、時刻ｔ１で設定す
べき所望のＱに対応したｒＤになり、以後この値を維持
する、という状態を示している。
ついて詳述する。まず同調回路の実効抵抗値ｒと発振信
号の振幅ｅの関係について説明する。図１（ａ）、
（ｂ）はこの両者の関係を示すもので、実効抵抗値ｒを
負のある値から正の方へ掃引すると、発振信号振幅ｅは
同図（ｂ）の矢印の実線で示すように、ｒ≧０でゼロと
なる。同図（ｃ）はこの時の時間経過にたいする実効抵
抗値ｒの変化を示したもので、ｔ０でｒ＝０になった
後、さらに正抵抗として増加を続け、時刻ｔ１で設定す
べき所望のＱに対応したｒＤになり、以後この値を維持
する、という状態を示している。
【０００９】図２はアナログ回路により本発明の同調回
路を構成した一実施例を説明するための回路構成図であ
る。同図において、Ａは受信機のアンテナまたは前段Ｒ
Ｆ増幅器等からの信号入力端子、Ｂは信号出力端子、Ｓ
Ｗ１、ＳＷ２はスイッチ回路、Ｌ、Ｃは同調用の共振回
路を構成するインダクタとキャパシタ、ＺＤはゼロ点検
出回路、ＤＥは遅延回路、ＣＨＧは充電（又は放電）回
路、Ｓ＆Ｈはサンプルアンドホールド回路、ＶＲは可変
抵抗器、ＮＩＣは負性インピーダンス変換器、ＣＯＮＴ
は制御信号発生回路、Ｐ１、Ｐ２はその出力信号線であ
る。
路を構成した一実施例を説明するための回路構成図であ
る。同図において、Ａは受信機のアンテナまたは前段Ｒ
Ｆ増幅器等からの信号入力端子、Ｂは信号出力端子、Ｓ
Ｗ１、ＳＷ２はスイッチ回路、Ｌ、Ｃは同調用の共振回
路を構成するインダクタとキャパシタ、ＺＤはゼロ点検
出回路、ＤＥは遅延回路、ＣＨＧは充電（又は放電）回
路、Ｓ＆Ｈはサンプルアンドホールド回路、ＶＲは可変
抵抗器、ＮＩＣは負性インピーダンス変換器、ＣＯＮＴ
は制御信号発生回路、Ｐ１、Ｐ２はその出力信号線であ
る。
【００１０】選局に先立ってキャパシタＣが所定容量に
設定されると、制御信号発生回路ＣＯＮＴの出力信号線
Ｐ１からの制御信号によってスイッチ回路ＳＷ１、ＳＷ
２が動作し、同調回路は入出力回路から切り離される。
これは発振信号が自他に与える影響を防ぐためである。
つぎに出力信号線Ｐ２からの制御信号によって、充電回
路ＣＨＧはその内部の図示していないキャパシタに充電
を開始する。この時の充電開始電圧はサンプルアンドホ
ールド回路Ｓ＆Ｈ、可変抵抗器ＶＲを通じて負性インピ
ーダンス変換器ＮＩＣの入力抵抗値を負（同調回路の実
効抵抗がたとえば図１（ａ）のｒ１のように、発振領域
内に入る値）にする電圧である必要があるので、サンプ
ルアンドホールド回路Ｓ＆Ｈ、可変抵抗器ＶＲの入出力
の極性関係によっては、充電回路ＣＨＧではなく放電回
路を用いなければならないこともあり得る。この充電回
路ＣＨＧの電圧変化によって負性インピーダンス変換器
ＮＩＣの入力抵抗は正抵抗の方向へ変化するように掃引
されて行き、実効抵抗値ｒも正の方向、すなわちゼロオ
ームの方向へ向かって変化して行く。この時、発振電圧
も図１（ｂ）に示すように減少して行くが、この振幅は
振幅検出回路ＶによってＤＣ電圧に変換されてゼロ点検
出回路ＺＤに加えられているから、発振信号振幅がゼロ
になった時刻、すなわち発振が止まった時刻（図１
（ｃ）でｔ０）が検出される。この回路ＺＤは例えば２
次微分回路と波形整形回路等で構成できる。ゼロ点検出
回路ＺＤで発振が止まった時刻が検出されると、その検
出信号は遅延回路ＤＥにより、図１（ｃ）に示すｔ１だ
け遅れた時点にサンプルアンドホールド回路Ｓ＆Ｈは充
電電圧をサンプルし、ホールドする。この時点は、前述
のように実効抵抗がｒＤになる時点であって、この時点
に上記掃引を止めることによりＱは所定の値に設定され
ることになる。したがって、Ｑの設定値を変更するには
遅延回路ＤＥの遅延時間を変更すればよい。すなわち、
遅延回路ＤＥはＱの設定回路である。
設定されると、制御信号発生回路ＣＯＮＴの出力信号線
Ｐ１からの制御信号によってスイッチ回路ＳＷ１、ＳＷ
２が動作し、同調回路は入出力回路から切り離される。
これは発振信号が自他に与える影響を防ぐためである。
つぎに出力信号線Ｐ２からの制御信号によって、充電回
路ＣＨＧはその内部の図示していないキャパシタに充電
を開始する。この時の充電開始電圧はサンプルアンドホ
ールド回路Ｓ＆Ｈ、可変抵抗器ＶＲを通じて負性インピ
ーダンス変換器ＮＩＣの入力抵抗値を負（同調回路の実
効抵抗がたとえば図１（ａ）のｒ１のように、発振領域
内に入る値）にする電圧である必要があるので、サンプ
ルアンドホールド回路Ｓ＆Ｈ、可変抵抗器ＶＲの入出力
の極性関係によっては、充電回路ＣＨＧではなく放電回
路を用いなければならないこともあり得る。この充電回
路ＣＨＧの電圧変化によって負性インピーダンス変換器
ＮＩＣの入力抵抗は正抵抗の方向へ変化するように掃引
されて行き、実効抵抗値ｒも正の方向、すなわちゼロオ
ームの方向へ向かって変化して行く。この時、発振電圧
も図１（ｂ）に示すように減少して行くが、この振幅は
振幅検出回路ＶによってＤＣ電圧に変換されてゼロ点検
出回路ＺＤに加えられているから、発振信号振幅がゼロ
になった時刻、すなわち発振が止まった時刻（図１
（ｃ）でｔ０）が検出される。この回路ＺＤは例えば２
次微分回路と波形整形回路等で構成できる。ゼロ点検出
回路ＺＤで発振が止まった時刻が検出されると、その検
出信号は遅延回路ＤＥにより、図１（ｃ）に示すｔ１だ
け遅れた時点にサンプルアンドホールド回路Ｓ＆Ｈは充
電電圧をサンプルし、ホールドする。この時点は、前述
のように実効抵抗がｒＤになる時点であって、この時点
に上記掃引を止めることによりＱは所定の値に設定され
ることになる。したがって、Ｑの設定値を変更するには
遅延回路ＤＥの遅延時間を変更すればよい。すなわち、
遅延回路ＤＥはＱの設定回路である。
【００１１】上述の実施例では、サンプルアンドホール
ド回路としてキャパシタのチャージを利用するアナログ
動作によるサンプルアンドホールド回路を利用していた
が、受信機で１局の電波を長時間受信するというような
使用方法をする場合、そのホールド特性に問題がある。
これを解決する方法として、ディジタル信号回路を仲介
させることが考えられる。すなわちサンプル値をアナロ
グ−ディジタル変換して一旦ディジタル信号にした後、
ラッチ回路に加え、その出力を再びディジタル−アナロ
グ変換してアナログ値に戻すという方法で、ラッチ回路
の保持機能を利用する。この場合、ディジタル信号部の
量子化誤差に意を払わねばならないことは勿論である。
上の方法は、ほんの一部分にディジタル信号を利用する
構成であるが、ディジタル信号を利用するのであれば、
むしろ出来るだけディジタル化した方が小形化、経済化
が可能である。
ド回路としてキャパシタのチャージを利用するアナログ
動作によるサンプルアンドホールド回路を利用していた
が、受信機で１局の電波を長時間受信するというような
使用方法をする場合、そのホールド特性に問題がある。
これを解決する方法として、ディジタル信号回路を仲介
させることが考えられる。すなわちサンプル値をアナロ
グ−ディジタル変換して一旦ディジタル信号にした後、
ラッチ回路に加え、その出力を再びディジタル−アナロ
グ変換してアナログ値に戻すという方法で、ラッチ回路
の保持機能を利用する。この場合、ディジタル信号部の
量子化誤差に意を払わねばならないことは勿論である。
上の方法は、ほんの一部分にディジタル信号を利用する
構成であるが、ディジタル信号を利用するのであれば、
むしろ出来るだけディジタル化した方が小形化、経済化
が可能である。
【００１２】図３はディジタル信号処理回路を利用した
本発明の他の実施例で、図２と同一符号は同一又は類似
の回路を表し、図２の点線枠内の部分は、図３の点線枠
内部分に示すようなディジタル素子による回路に置き換
えられている。図３のこの点線枠内部分の回路におい
て、ＣＬＫはクロック信号発生回路、ＣＵＮＴはカウン
ター、ＣＯＭＰは比較器、Ｇはゲート回路、ＬＡＴはラ
ッチ回路、ＳＵＢは減算器、ＲＤは実効抵抗設定回路、
ＤＡＣはディジタル−アナログ変換器である。
本発明の他の実施例で、図２と同一符号は同一又は類似
の回路を表し、図２の点線枠内の部分は、図３の点線枠
内部分に示すようなディジタル素子による回路に置き換
えられている。図３のこの点線枠内部分の回路におい
て、ＣＬＫはクロック信号発生回路、ＣＵＮＴはカウン
ター、ＣＯＭＰは比較器、Ｇはゲート回路、ＬＡＴはラ
ッチ回路、ＳＵＢは減算器、ＲＤは実効抵抗設定回路、
ＤＡＣはディジタル−アナログ変換器である。
【００１３】カウンターＣＵＮＴは、最初、ディジタル
−アナログ変換器ＤＡ、可変抵抗器ＶＲ、負性インピー
ダンス変換器ＮＩＣを通じて同調回路の実効抵抗が負に
なるように設定されている。そしてそこからカウンター
ＣＵＮＴはクロック信号発生回路ＣＬＫからのクロック
信号をカウントダウン（カウントダウンにするかカウン
トアップにするかは、前述の充電にするか放電にするか
の場合と同じで、ここでは説明の便宜上、カウントダウ
ンとする）して行き、それに伴ってディジタル−アナロ
グ変換器ＤＡＣの出力電圧は低下して行く。そのため可
変抵抗器ＶＲの抵抗値も低下して行くので、負性インピ
ーダンス変換器ＮＩＣの入力インピーダンスは正の方向
に変化して行く。カウンター出力は減算器ＳＵＢにも加
えられており、ここで、常にその時のカウント値より実
効抵抗設定回路ＲＤ（Ｑの設定回路）の設定値ｒＤ相当
の値が減算（今はカウンターＣＵＮＴの内容が減少する
方向に進行しているので、減算することにより、カウン
ター出力がその値になるまでに時間を要することにな
る）された値がラッチ回路ＬＡＴに加えられている。現
時点（同調回路の設定動作中）ではラッチ回路ＬＡＴに
はゲート回路Ｇを通じてクロック信号発生回路ＣＬＫか
らラッチ用クロックが加えられているので、ラッチ回路
ＬＡＴは刻々と減算器ＳＵＢの出力を比較器ＣＯＭＰに
転送している。比較器ＣＯＭＰはその２つの入力が等し
い時に出力を生じるよう設定してあるので、上記時点の
状態では、比較器ＣＯＭＰの２つの入力のうち減算器Ｓ
ＵＢ経由の信号の方がカウンター出力よりも常にｒＤ相
当の値だけ小さいので、比較器出力は生じない。したが
って、カウンターＣＵＮＴは引き続いてカウントダウン
して行き、発振信号振幅は減少を続ける。そして実効抵
抗がゼロオームとなって発振が止まると、ゼロ点検出回
路ＺＤによって振幅がゼロになったことが検出されるの
で、ゲート回路Ｇが閉じ、ラッチ回路ＬＡＴはその最終
値をホールドする。カウンターＣＵＮＴはさらに引き続
いてカウントダウンして行き、ゼロ点が検出されてから
ｔ１秒後にカウンター出力はラッチ回路出力と等しくな
るが、比較器ＣＯＭＰはこれを検出してカウンターＣＵ
ＮＴを停止させる。これで同調回路のＱは所定値に設定
されたことになる。以後、ゼロ点検出回路ＺＤは動作し
ないから、カウンターＣＵＮＴ内容はそのまゝの値でホ
ールドされる。以上、詳細な説明から明らかなように、
本発明によれば、単純な動作で、極めて短時間で同調回
路のＱを高い所望の所定値に設定することができる。
−アナログ変換器ＤＡ、可変抵抗器ＶＲ、負性インピー
ダンス変換器ＮＩＣを通じて同調回路の実効抵抗が負に
なるように設定されている。そしてそこからカウンター
ＣＵＮＴはクロック信号発生回路ＣＬＫからのクロック
信号をカウントダウン（カウントダウンにするかカウン
トアップにするかは、前述の充電にするか放電にするか
の場合と同じで、ここでは説明の便宜上、カウントダウ
ンとする）して行き、それに伴ってディジタル−アナロ
グ変換器ＤＡＣの出力電圧は低下して行く。そのため可
変抵抗器ＶＲの抵抗値も低下して行くので、負性インピ
ーダンス変換器ＮＩＣの入力インピーダンスは正の方向
に変化して行く。カウンター出力は減算器ＳＵＢにも加
えられており、ここで、常にその時のカウント値より実
効抵抗設定回路ＲＤ（Ｑの設定回路）の設定値ｒＤ相当
の値が減算（今はカウンターＣＵＮＴの内容が減少する
方向に進行しているので、減算することにより、カウン
ター出力がその値になるまでに時間を要することにな
る）された値がラッチ回路ＬＡＴに加えられている。現
時点（同調回路の設定動作中）ではラッチ回路ＬＡＴに
はゲート回路Ｇを通じてクロック信号発生回路ＣＬＫか
らラッチ用クロックが加えられているので、ラッチ回路
ＬＡＴは刻々と減算器ＳＵＢの出力を比較器ＣＯＭＰに
転送している。比較器ＣＯＭＰはその２つの入力が等し
い時に出力を生じるよう設定してあるので、上記時点の
状態では、比較器ＣＯＭＰの２つの入力のうち減算器Ｓ
ＵＢ経由の信号の方がカウンター出力よりも常にｒＤ相
当の値だけ小さいので、比較器出力は生じない。したが
って、カウンターＣＵＮＴは引き続いてカウントダウン
して行き、発振信号振幅は減少を続ける。そして実効抵
抗がゼロオームとなって発振が止まると、ゼロ点検出回
路ＺＤによって振幅がゼロになったことが検出されるの
で、ゲート回路Ｇが閉じ、ラッチ回路ＬＡＴはその最終
値をホールドする。カウンターＣＵＮＴはさらに引き続
いてカウントダウンして行き、ゼロ点が検出されてから
ｔ１秒後にカウンター出力はラッチ回路出力と等しくな
るが、比較器ＣＯＭＰはこれを検出してカウンターＣＵ
ＮＴを停止させる。これで同調回路のＱは所定値に設定
されたことになる。以後、ゼロ点検出回路ＺＤは動作し
ないから、カウンターＣＵＮＴ内容はそのまゝの値でホ
ールドされる。以上、詳細な説明から明らかなように、
本発明によれば、単純な動作で、極めて短時間で同調回
路のＱを高い所望の所定値に設定することができる。
【００１４】
【発明の効果】上記、種々詳細に説明したように、本発
明を用いれば、同調周波数を変えても自動的にＱを任意
の高い所定値に設定できるから、常に高選択度で安定に
受信することができ、しかもそのための回路も複雑な演
算ではなく、極めて簡単な構成のものでよく、特にスイ
ッチ回路と負性インピーダンス変換器以外はすべて論理
回路を用いてディジタル的に構成することも可能である
から、このための回路を小形に構成することができる。
明を用いれば、同調周波数を変えても自動的にＱを任意
の高い所定値に設定できるから、常に高選択度で安定に
受信することができ、しかもそのための回路も複雑な演
算ではなく、極めて簡単な構成のものでよく、特にスイ
ッチ回路と負性インピーダンス変換器以外はすべて論理
回路を用いてディジタル的に構成することも可能である
から、このための回路を小形に構成することができる。
【図１】本発明の動作原理を説明するための特性図であ
る。
る。
【図２】本発明の一実施例を説明するための回路構成図
である。
である。
【図３】本発明の他の実施例を示すブロック図である。
Ａ アンテナまたは前段ＲＦ増幅器等からの信号入力端
子 Ｂ 信号出力端子 ＳＷ１、ＳＷ２ スイッチ回路 Ｃ キャパシタ Ｌ インダクタ Ｖ 検波回路等の振幅検出回路 ＺＤ ゼロ点検出回路 ＤＥ 遅延回路 ＣＨＧ 充電回路 Ｓ＆Ｈ サンプルアンドホールド回路 ＶＲ 可変抵抗器 ＮＩＣ 負性インピーダンス変換器 ＣＯＮＴ 制御信号発生回路 Ｐ１、Ｐ２ 制御信号発生回路の出力信号線 ＣＬＫ クロック信号発生器 Ｇ ゲート回路 ＣＵＮＴ カウンター ＣＯＭＰ 比較器 ＬＡＴ ラッチ回路 ＳＵＢ 減算器 ＲＤ 実効抵抗設定回路 ＤＡＣ ディジタル−アナログ変換器
子 Ｂ 信号出力端子 ＳＷ１、ＳＷ２ スイッチ回路 Ｃ キャパシタ Ｌ インダクタ Ｖ 検波回路等の振幅検出回路 ＺＤ ゼロ点検出回路 ＤＥ 遅延回路 ＣＨＧ 充電回路 Ｓ＆Ｈ サンプルアンドホールド回路 ＶＲ 可変抵抗器 ＮＩＣ 負性インピーダンス変換器 ＣＯＮＴ 制御信号発生回路 Ｐ１、Ｐ２ 制御信号発生回路の出力信号線 ＣＬＫ クロック信号発生器 Ｇ ゲート回路 ＣＵＮＴ カウンター ＣＯＭＰ 比較器 ＬＡＴ ラッチ回路 ＳＵＢ 減算器 ＲＤ 実効抵抗設定回路 ＤＡＣ ディジタル−アナログ変換器
Claims (4)
- 【請求項１】 インダクタンスとキャパシタンスから成
る共振回路に直列に負性抵抗回路が接続された同調回路
において、 上記同調回路の実効抵抗値を負になるように上記負性抵
抗回路の負性抵抗値を設定して発振させてから該負性抵
抗値を正の方向へ変化させる負性抵抗制御手段と、 上記実効抵抗値が正の所定値になった時点で上記負性抵
抗値の変化を停止させてその値を保持する停止保持手段
と、を備えたことを特徴とする同調回路。 - 【請求項２】 前記負性抵抗制御手段は、クロック信号
をカウントするカウンタを有し、該カウンタのカウント
出力に応じて上記負性抵抗値を制御するように構成さ
れ、前記停止保持手段は前記時点でクロックのカウンタ
によるカウントを停止すると共にその時点のカウント出
力を保持するラッチ回路を有することを特徴とする請求
項１記載の同調回路。 - 【請求項３】 前記停止保持手段が、前記正の所定値を
設定する設定手段を有することを特徴とする請求項１又
は２記載の同調回路。 - 【請求項４】 前記同調回路の入出力を切り離す手段を
設けたことを特徴とする請求項１記載の同調回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019748A JP2002223174A (ja) | 2001-01-29 | 2001-01-29 | 同調回路 |
| US09/939,361 US6545570B2 (en) | 2001-01-29 | 2001-08-24 | Tuning circuit including a negative impedance circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019748A JP2002223174A (ja) | 2001-01-29 | 2001-01-29 | 同調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002223174A true JP2002223174A (ja) | 2002-08-09 |
Family
ID=18885570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019748A Pending JP2002223174A (ja) | 2001-01-29 | 2001-01-29 | 同調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6545570B2 (ja) |
| JP (1) | JP2002223174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008196954A (ja) * | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | 電波時計 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4578011B2 (ja) | 2001-03-21 | 2010-11-10 | 株式会社ゼネラル リサーチ オブ エレクトロニックス | 同調回路 |
| JP2004064283A (ja) * | 2002-07-26 | 2004-02-26 | General Res Of Electronics Inc | 同調回路 |
| US8228194B2 (en) * | 2004-10-28 | 2012-07-24 | University Of Pittsburgh - Of The Commonwealth System Of Higher Education | Recharging apparatus |
| WO2016168378A1 (en) | 2015-04-13 | 2016-10-20 | Gerard Dirk Smits | Machine vision for ego-motion, segmenting, and classifying objects |
Family Cites Families (5)
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|---|---|---|---|---|
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| US5451915A (en) * | 1993-05-26 | 1995-09-19 | Hittite Microwave Corporation | Active filter resonator and system and negative resistance generator usable therein |
| US5550520A (en) * | 1995-04-11 | 1996-08-27 | Trw Inc. | Monolithic HBT active tuneable band-pass filter |
| JP3142005B2 (ja) * | 1996-05-22 | 2001-03-07 | 川本 昂 | 分子分散型負性抵抗素子とその製造方法 |
| US6175285B1 (en) * | 1998-08-14 | 2001-01-16 | Lucent Technologies, Inc. | Injection tuned resonant circuits |
-
2001
- 2001-01-29 JP JP2001019748A patent/JP2002223174A/ja active Pending
- 2001-08-24 US US09/939,361 patent/US6545570B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008196954A (ja) * | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | 電波時計 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020101306A1 (en) | 2002-08-01 |
| US6545570B2 (en) | 2003-04-08 |
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| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
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