JP3369448B2 - ディジタルスイッチングアンプ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーディオ信号等
のアナログ信号を増幅する電力増幅器に関するものであ
り、特にデルタシグマ変調を応用したディジタルスイッ
チングアンプに関するものである。

【０００２】

【従来の技術】近年、小型、大出力、高Ｓ／Ｎを実現し
た音響信号の高効率電力増幅器の信号処理方法として、
アナログ信号をデルタシグマ変調することによりパルス
密度変調（ＰＤＭ）信号を得、キャリア信号をエネルギ
ー拡散させることにより、簡単な構成で効率よく電力増
幅できるデルタシグマ変調を応用したディジタルスイッ
チングアンプが提供されている。例えば、デルタシグマ
変調を応用した高効率電力増幅器が、特開平５−６３４
５７号公報に開示されている。

【０００３】ここで、従来のディジタルスイッチングア
ンプについて説明する前に、スイッチトキャパシタ積分
器について説明しておく。

【０００４】本発明の説明図である図２３に示すよう
に、スイッチトキャパシタ積分器には逆相型と正相型が
ある。逆相型と正相型では、スイッチの配置が異なるの
みで、動作のタイミングは同一である。

【０００５】図２３（ａ）に、逆相型のスイッチトキャ
パシタ積分器（以下、逆相型積分器と略す。）ｍの構成
を示す。逆相型積分器ｍは、差動増幅器ａと、二つのコ
ンデンサｃａ，ｃ０と、二つのスイッチφ１，φ２と、
二つのスイッチψ１，ψ２とを備えて構成されている。
入力端子からのアナログ信号が、スイッチψ１、コンデ
ンサｃａ、スイッチψ２を順に介して、差動増幅器ａの
反転入力端子に入力される。ここで、スイッチψ１とコ
ンデンサｃａとの間が、スイッチφ１を介して接地され
ている。同様に、コンデンサｃａとスイッチψ２との間
も、スイッチφ２を介して接地されている。また、この
差動増幅器ａの非反転入力端子は接地されている。この
差動増幅器ａからの出力信号は、出力端子から出力され
るとともに、コンデンサｃ０を介して反転入力端子に入
力されて負帰還される。

【０００６】上記逆相型積分器ｍの動作は、以下のとお
りである。なお、スイッチφ１，φ２、およびスイッチ
ψ１，ψ２は、図２３（ｃ）に示す動作タイミングに従
って開閉動作する。スイッチφ１，φ２がＯＮ状態の
とき、コンデンサｃａに蓄積されていた電荷が放電され
る。スイッチφ１，φ２がＯＦＦ状態になる。スイ
ッチψ１，ψ２がＯＮ状態となる。このとき、コンデン
サｃ０からコンデンサｃａに電荷が転送される。

【０００７】このように動作することにより、入力端子
に信号が入力されると、標本化キャパシタであるコンデ
ンサｃａの電荷が、積分キャパシタであるコンデンサｃ
０ヘ移動する。よって、逆相型積分器ｍは、抵抗に置換
されるコンデンサｃａとコンデンサｃ０の比（ｃ０／ｃ
ａ）で表されるゲインで積分動作する。なお、ここでの
電荷の移動は１クロックのタイミングで行なわれるた
め、逆相型積分器ｍには遅延はない。

【０００８】これに対して、図２３（ｂ）に、正相型の
スイッチトキャパシタ積分器（以下、正相型積分器と略
す。）Ｍの構成を示す。正相型積分器Ｍは、差動増幅器
Ａと、二つのコンデンサＣａ，Ｃ０と、二つのスイッチ
Φ１，Φ２と、二つのスイッチΨ１，Ψ２とを備えて構
成されている。入力端子からのアナログ信号が、スイッ
チΦ１、コンデンサＣａ、スイッチΨ２を順に介して、
差動増幅器Ａの反転入力端子に入力される。ここで、ス
イッチΦ１とコンデンサＣａとの間が、スイッチΨ１を
介して接地されている。同様に、コンデンサＣａとスイ
ッチΨ２との間も、スイッチΦ２を介して接地されてい
る。また、この差動増幅器Ａの非反転入力端子は接地さ
れている。この差動増幅器Ａからの出力信号は、出力端
子から出力されるとともに、コンデンサＣ０を介して反
転入力端子に入力されて負帰還される。

【０００９】上記正相型積分器Ｍの動作は、以下のとお
りである。なお、スイッチΦ１，Φ２、およびスイッチ
Ψ１，Ψ２は、図２３（ｃ）に示す動作タイミングに従
って開閉動作する。スイッチΦ１，Φ２がＯＮ状態の
とき、コンデンサＣａに電荷が蓄積される。スイッチ
Φ１，Φ２がＯＦＦ状態になる。スイッチΨ１，Ψ２
がＯＮ状態となる。このとき、コンデンサＣａに蓄積さ
れた電荷がコンデンサＣ０に転送される。

【００１０】このように動作することにより、入力端子
に信号が入力されると、標本化キャパシタであるコンデ
ンサＣａの電荷が、積分キャパシタであるコンデンサＣ
０ヘ移動する。よって、正相型積分器Ｍは、抵抗に置換
されるコンデンサＣａとコンデンサＣ０の比（Ｃ０／Ｃ
ａ）で表されるゲインで積分動作する。なお、ここでの
電荷の移動は１クロック前の信号によるものであるた
め、正相型積分器Ｍには１クロックの遅延がある。

【００１１】典型的な従来技術のデルタシグマ変調を応
用したディジタルスイッチングアンプ７１を、図２５に
基づいて説明する。上記ディジタルスイッチングアンプ
７１は、差分器８２と、逆相型積分器群８３と、加算器
８４と、量子化器８５と、パルス増幅器８６と、ローパ
スフィルタ（ＬＰＦ）８７と、減衰器９０とを備えて構
成されている。なお、逆相型積分器群８３と、加算器８
４と、量子化器８５とからデルタシグマ変調部ＡＤが構
成されている。

【００１２】そして、上記逆相型積分器群８３は、上述
した逆相型積分器ｍを縦続接続することによって構成さ
れている。上記逆相型積分器群８３の具体的な電気的構
成を図２６に示す。なお、図２６に示したディジタルス
イッチングアンプ７２は、典型的な従来技術のデルタシ
グマ変調を応用したディジタルスイッチングアンプの他
の従来例である。

【００１３】上記ディジタルスイッチングアンプ７２
は、差分器８２と、逆相型積分器群８３と、加算器８４
と、量子化器８５と、パルス増幅器８６と、ローパスフ
ィルタ８７と、ディジタル／アナログ変換器９３とを備
えて構成されている。

【００１４】特に、上記逆相型積分器群８３は、縦続接
続された７次の逆相型積分器ｍ１，ｍ２，…，ｍ７を備
えて構成されている。また、信号α１１，α１２が帰還
ループ８９，９９によって、ディジタル／アナログ変換
器９３を介して、差分器８２に負帰還されている。

【００１５】以上のように構成されたデルタシグマ変調
を応用したディジタルスイッチングアンプ７１（図２
５）は、次のように動作する。

【００１６】入力端子８１に入力されたオーディオ信号
（アナログ信号）と、帰還ループ８９によって負帰還さ
れた帰還信号とを入力として、差分器８２でこれら二信
号の差分値を求める。逆相型積分器群８３で、この差分
値を積分し、差分積分信号を出力する。そして、逆相型
積分器群８３を構成する各逆相型積分器の出力を、加算
器８４で加算し、量子化器８５で加算された差分積分信
号の極性を判定してディジタル信号に変換する。つづい
て、パルス増幅器８６で量子化器８５のディジタル出力
信号を電力増幅し、ローパスフィルタ８７で不要な信号
成分を除去した後、出力端子８８へ出力する。

【００１７】

【発明が解決しようとする課題】以上のような構成の、
逆相型積分器ｍ（図２３（ａ））からなる逆相型積分器
群を備えたディジタルスイッチングアンプは、正相型積
分器Ｍ（図２３（ｂ））からなる正相型積分器群を備え
たディジタルスイッチングアンプに比べて発振限界が高
く、量子化ノイズレベルも低いため、Ｓ／Ｎが大きく取
れることから、一般に広く用いられている。

【００１８】そして、典型的な従来技術のデルタシグマ
変調を応用したディジタルスイッチングアンプでは、通
常パルス増幅器にＦＥＴ（field-effect transistor ：
電界効果トランジスタ）ドライバなどのスイッチング素
子が使用される。これらのスイッチング素子は、原理的
にスイッチングラグを生じるため、これらのスイッチン
グ素子において信号遅延が生じる。

【００１９】また、従来のディジタルスイッチングアン
プでは、パルス増幅器で発生するスイッチングノイズ、
クロックノイズ、外来ノイズを含む信号を効果的に除去
するため、パルス増幅器から帰還ループによって入力側
へ負帰還している。しかし、逆相型積分器群では、帰還
された信号と入力端子からの入力信号との差分値が積分
されるため、両者の信号に遅延が生じると量子化器から
の出力に正確なディジタル出力信号が減少する。よっ
て、発振限界が低下し、Ｓ／Ｎが低下することにより、
周波数特性が低下するとともに、ダイナミックレンジも
低下する。

【００２０】ここで、スイッチトキャパシタ積分器のス
イッチングのタイミングは、クロック周波数のタイミン
グで行う。また、サンプリング周波数はクロック周波数
と一致している。これに対して、ＦＥＴの動作速度はク
ロック周波数に依存せず、デバイスの性能で決定され
る。よって、サンプリング周波数が高くなるほど、ＦＥ
Ｔスイッチングの遅延の影響が大きくなる。

【００２１】したがって、積分器を逆相型積分器ｍによ
って構成する従来のディジタルスイッチングアンプで
は、性能を上げるために、サンプリング周波数を上げる
につれて、パルス増幅器のＦＥＴスイッチングの遅延が
増大し、信号遅延の影響が無視できなくなる。そして、
ついには逆相型積分器群が発振して、正常に動作しなく
なる。

【００２２】以上のことを図２４を用いて説明すると、
つぎのとおりである。

【００２３】クロック発振器のタイミングが図２４
（ａ）である回路において、量子化器の出力のタイミン
グが図２４（ｂ）とすると、ＦＥＴドライバなどを含む
パルス増幅器の出力のタイミングは、図２４（ｃ）のよ
うに遅延する。

【００２４】このとき、積分器が遅延無しの逆相型積分
器ｍよりなるディジタルスイッチングアンプでは、サン
プリング周波数を高く（クロック周波数を高く）する
と、１クロックで決定されるサンプリング時間に対する
ＦＥＴスイッチングの遅延（サンプリング周波数に依存
しない固定値、約１００〜２００ｎｓｅｃ）の割合が大
きくなる。

【００２５】これにより、図２４（ｃ）のような遅延を
含んだパルス増幅器の出力信号が、アナログ値としてフ
ィードバックされ、入力側での影響が大きくなるため、
逆相型積分器ｍで構成されるデルタシグマ変調回路は、
発振限界が低下し、Ｓ／Ｎが低下する。

【００２６】また、サンプリング周波数が高い場合（64
×44.1kHz ＝ 2.8224MHz）に、一定の正弦波（344.5312
5Hz,-60dBV）を入力してサンプリングしたときの量子化
器出力の周波数に対する信号強度を、フィードバック信
号に遅延があるときについて調べると、従来の逆相型積
分器ｍよりなる積分器を有するディジタルスイッチング
アンプでは、図２７に示すような量子化ノイズ分布とな
り、発振状態（動作不良が生じている状態）となってい
る。

【００２７】以上のように、上記従来の構造のディジタ
ルスイッチングアンプでは、サンプリング周波数を上げ
るにつれて、電力増幅器のＦＥＴスイッチングの遅延が
増大し、信号遅延の影響が無視できなくなる。そして、
ついには積分器である逆相型積分器群が発振して、正常
に動作しなくなるという問題が生ずる。

【００２８】本発明は、上記の問題点を解決するために
なされたもので、その目的は、高いサンプリング周波数
においても、量子化ノイズを抑制し、発振限界を高く維
持するとともに、電力効率に優れたディジタルスイッチ
ングアンプを提供することにある。

【００２９】

【課題を解決するための手段】請求項１のディジタルス
イッチングアンプは、上記の課題を解決するために、入
力アナログ信号をデルタシグマ変調して量子化出力信号
に変換する積分器、加算器および量子化器よりなるデル
タシグマ変調部と、該量子化出力信号に基づいて定電圧
印加をスイッチングすることにより上記量子化出力信号
を電力増幅する電力増幅部とを有するディジタルスイッ
チングアンプにおいて、上記積分器が、正相型スイッチ
トキャパシタ積分器よりなることを特徴としている。

【００３０】上記の構成により、電力増幅部を構成する
ＦＥＴドライバの遅延により出力信号に遅延を生じ、帰
還回路を介して積分器に入力されるフィードバック信号
と、入力端子から入力される音響信号とに過剰な遅延を
生じても、正相型スイッチトキャパシタ積分器が１クロ
ック前の信号の電荷を転送するので、フィードバック信
号の遅延の影響を受けず、積分動作に何ら支障をきたさ
ない。

【００３１】これにより、入力信号と帰還回路を経由し
た電力増幅部からのフィードバック信号とに最大１クロ
ック分の遅延が生じても、積分器は正常に動作する。し
たがって、サンプリング周波数を上げて、フィードバッ
クされた信号に遅延が生じても、量子化ノイズの増加を
抑えることができ、また、発振限界の低下も抑制できる
ことから、十分なＳ／Ｎが確保できる。

【００３２】請求項２のディジタルスイッチングアンプ
は、上記の課題を解決するために、入力アナログ信号を
デルタシグマ変調して量子化出力信号に変換する積分
器、加算器および量子化器よりなるデルタシグマ変調部
と、該量子化出力信号に基づいて定電圧印加をスイッチ
ングする電力増幅部とを有するディジタルスイッチング
アンプにおいて、上記デルタシグマ変調部は、上記積分
器が正相型スイッチトキャパシタ積分器よりなる第１の
デルタシグマ変調部と、上記積分器が逆相型スイッチト
キャパシタ積分器よりなる第２のデルタシグマ変調部と
を有するとともに、上記第１のデルタシグマ変調部と上
記第２のデルタシグマ変調部とを、サンプリング周波数
に応じて切り替える切替手段を有することを特徴として
いる。

【００３３】上記の構成により、サンプリング周波数が
低く、電力増幅部から帰還する信号の遅延の影響が小さ
いときには、発振限界がより高く、Ｓ／Ｎが確保できる
遅延のない逆相型スイッチトキャパシタ積分器を使用す
る。また、サンプリング周波数が高く、電力増幅部を構
成するＦＥＴドライバの遅延により出力信号に遅延を生
じ、帰還回路を介して積分器に入力される信号と、入力
端子から入力される信号とに生じる遅延の影響が大きい
ときには、動作原理上１クロック前の信号を積分する正
相型スイッチトキャパシタ積分器を使用する。

【００３４】これにより、サンプリング周波数が低い場
合は、逆相型スイッチトキャパシタ積分器を使用するこ
とで、発振限界を高くし、Ｓ／Ｎが確保できる。一方、
サンプリング周波数が高い場合は、正相型スイッチトキ
ャパシタ積分器を使用することで、より周波数帯域を広
げ、ダイナミックレンジを確保できる。したがって、サ
ンプリング周波数の高低にかかわらず、常に十分なＳ／
Ｎを得ることができる。

【００３５】請求項３のディジタルスイッチングアンプ
は、上記の課題を解決するために、請求項１または２の
構成に加えて、上記デルタシグマ変調部の出力と上記電
力増幅部の出力との少なくとも何れか一方を、該デルタ
シグマ変調部の入力信号として負帰還する帰還ループが
設けられていることを特徴としている。

【００３６】上記の構成により、請求項１または２の構
成による作用に加えて、上記デルタシグマ変調部の出力
と上記電力増幅部の出力との少なくとも何れか一方が、
帰還ループによって、デルタシグマ変調部の入力信号と
して負帰還する。そして、入力端子からの入力信号と、
負帰還された帰還信号との差分がとられる。

【００３７】これにより、定電圧をスイッチングする電
力増幅部で発生するスイッチングノイズ、クロックノイ
ズ、あるいは外部より侵入してくるノイズ等を積分器へ
負帰還することでノイズをキャンセルすることができ
る。したがって、これらに起因する量子化ノイズの増加
を抑えることができるとともに、発振限界の低下も抑制
できることから、十分なＳ／Ｎが確保できる。

【００３８】請求項４のディジタルスイッチングアンプ
は、上記の課題を解決するために、請求項１から３の何
れかの構成に加えて、上記積分器は、積分回路定数をサ
ンプリング周波数に応じて切り替える切替手段が設けら
れていることを特徴としている。

【００３９】上記の構成により、請求項１から３の何れ
かの構成による作用に加えて、サンプリング周波数に応
じて、積分器が最も適当な積分回路定数を有する回路と
なるように切り替えられる。

【００４０】これにより、積分器を、常にサンプリング
周波数に対して最適な積分回路定数が設定された回路構
成にすることができる。したがって、出力信号の量子化
ノイズを抑制できるとともに、発振限界を高く維持する
ことができる。それゆえ、常に十分なＳ／Ｎを得ること
ができる。

【００４１】請求項５のディジタルスイッチングアンプ
は、上記の課題を解決するために、請求項１から４の何
れかの構成に加えて、上記量子化器は、量子化閾値に基
づいて３値以上の多値化信号を出力することを特徴とし
ている。

【００４２】上記の構成により、請求項１から４の何れ
かの構成による作用に加えて、デルタシグマ変調部の量
子化出力信号を３値化する場合、この３値信号［＋１，
０，−１］に対応して『正電圧印加』、『ＯＦＦ』、
『負電圧印加』を設定する。

【００４３】以上のように、量子化出力信号を多値化す
ることにより、スイッチング回数が減少するとともに、
量子化出力信号が“０”の区間では負荷に電圧が印加さ
れないので、負荷で消費される電力が小さくなる。それ
ゆえ、電力効率が飛躍的に向上する。

【００４４】また、電圧変動や±電源のアンバランス等
の影響がキャンセルされるので、出力信号の量子化ノイ
ズが低減され、発振限界も高くなる。それゆえ、十分な
Ｓ／Ｎが得られる。

【００４５】請求項６のディジタルスイッチングアンプ
は、上記の課題を解決するために、請求項５の構成に加
えて、上記量子化器は、量子化閾値をサンプリング周波
数に応じて切り替える切替手段が設けられていることを
特徴としている。

【００４６】上記の構成により、請求項５の構成による
作用に加えて、サンプリング周波数に応じて、量子化器
が最も適当な量子化閾値を有する回路となるように切り
替えられる。

【００４７】これにより、デルタシグマ変調部の量子化
出力信号を多値化する場合、量子化器を、常にサンプリ
ング周波数に対して最適な量子化閾値が設定された回路
構成にすることができる。したがって、出力信号の量子
化ノイズを抑制できるとともに、発振限界を高く維持す
ることができる。それゆえ、常に十分なＳ／Ｎを得るこ
とができる。

【００４８】

【発明の実施の形態】〔実施の形態１〕 本発明の一実施の形態について図１から図１９に基づい
て説明すれば、以下のとおりである。

【００４９】図１に示すように、本実施の形態にかかる
デルタシグマ変調を応用したディジタルスイッチングア
ンプ２１は、差分器２と、正相型積分器群（積分器）３
と、加算器４と、量子化器５と、パルス増幅器（電力増
幅部）６と、ローパスフィルタ７と、減衰器１０とを備
えて構成されている。なお、正相型積分器群３と、加算
器４と、量子化器５とからデルタシグマ変調部ＡＤが構
成されている。

【００５０】上記差分器２は、入力端子１に入力された
オーディオ信号（アナログ信号）とパルス増幅器６から
帰還ループ９によって負帰還する帰還信号とを入力信号
として、これら二信号の差分値を求める。

【００５１】上記正相型積分器群３は、正相型積分器Ｍ
（図２３（ｂ））が縦続接続された高次の積分器であ
り、差分器２で得られた差分値を積分し、差分積分信号
を出力する。ここで、上記正相型積分器群３を構成する
各正相型積分器Ｍの積分回路定数は、想定されるサンプ
リング周波数に対して最適に設定されている。

【００５２】上記加算器４は、正相型積分器群３を構成
する各正相型積分器Ｍからの出力信号を加算し、量子化
器５に出力する。

【００５３】上記量子化器５は、加算器４で加算された
差分積分信号の極性を判定して、２値（１ビット）のデ
ィジタル信号（量子化出力信号）に変換する。ここで、
量子化器５の量子化閾値は、想定されるサンプリング周
波数に対して最適に設定されている。

【００５４】上記パルス増幅器６は、量子化器５の２値
のディジタル出力信号で高速にスイッチングし、このデ
ィジタル出力信号を電力増幅する高速スイッチングパル
ス増幅器である。なお、上記パルス増幅器６には、通常
ＦＥＴドライバなどのスイッチング素子が使用されるた
め、原理的にスイッチングラグが生じる。

【００５５】上記ローパスフィルタ７は、例えばコイル
およびコンデンサからなるフィルタであり、パルス増幅
器６の出力信号から不要な信号成分を除去した後、出力
端子８へ出力する。

【００５６】上記減衰器１０は、パルス増幅器６の出力
信号を差分器２に負帰還する帰還ループ９上に設けら
れ、パルス増幅器６の出力信号を減衰する。

【００５７】以上のように構成されたデルタシグマ変調
を応用したディジタルスイッチングアンプ２１の動作を
説明すると、つぎのとおりである。

【００５８】入力端子１にアナログ信号が入力される
と、差分器２でパルス増幅器６の出力信号との差分値が
求められる。正相型積分器群３が、この差分値を積分
し、差分積分信号を出力する。正相型積分器群３の各正
相型積分器Ｍより出力された信号は、加算器４において
加算され、量子化器５に入力されて、１ビットのディジ
タル信号に変換される。この１ビットディジタル信号は
パルス増幅器６により電力増幅される。パルス増幅器６
の出力信号は、ローパスフィルタ７に入力され、不要な
信号成分が除去されて出力端子８から出力される。ま
た、パルス増幅器６の出力信号は、減衰器１０を経て帰
還ループ９により差分器２に負帰還される。なお、サン
プリング周波数は所望の周波数特性、ダイナミックレン
ジを得るために、例えば32×44.1kHz ＝1.4112MHz に設
定される。

【００５９】本実施の形態にかかるデルタシグマ変調を
応用したディジタルスイッチングアンプは、上記の構成
に限らない。例えば、第一に、図２に示すディジタルス
イッチングアンプ２２のように、量子化器５とパルス増
幅器６の代わりに、それぞれ量子化器１５とパルス増幅
器（電力増幅部）１６を備える構成としてもよい。ここ
で、上記量子化器１５は、差分積分信号の極性を判定し
て３値のディジタル信号に変換する。また、上記パルス
増幅器１６は、３値のディジタル出力信号で高速にスイ
ッチングして、このディジタル出力信号を電力増幅す
る。なお、正相型積分器群３と、加算器４と、量子化器
１５とからデルタシグマ変調部ＡＤが構成されている。

【００６０】第二に、図３に示すディジタルスイッチン
グアンプ２３のように、上記ディジタルスイッチングア
ンプ２２の構成に加えて、帰還ループ９上で減衰器１０
より差分器２側に、クロック発振器１２と接続した遅延
器１１を備える構成としてもよい。ここで、上記クロッ
ク発振器１２は、任意の周波数のクロックパルスを発生
する。また、上記遅延器１１は、Ｄ型フリップフロップ
などで構成され、量子化器１５のディジタル出力信号
を、クロック発振器１２から供給されるクロックの繰り
返し周期に応じた時間分遅延される。

【００６１】第三に、図４に示すディジタルスイッチン
グアンプ２４のように、上記ディジタルスイッチングア
ンプ２３の構成において、帰還ループ９の代わりに帰還
ループ１９を設けることにより、減衰器１０がなく、パ
ルス増幅器１６がフィードバックループ外にある構成と
してもよい。つまり、量子化器１５のディジタル出力信
号が遅延器１１で遅延され、帰還ループ１９によって、
差分器２に負帰還される構成としてもよい。

【００６２】第四に、図５に示すディジタルスイッチン
グアンプ２５のように、上記ディジタルスイッチングア
ンプ２４の構成において、量子化器１５のディジタル出
力信号が帰還ループ１９によって差分器２に直接負帰還
されるように、遅延器１１とクロック発振器１２とがな
い構成としてもよい。

【００６３】つぎに、本実施の形態にかかるデルタシグ
マ変調を応用したディジタルスイッチングアンプの正相
型積分器群３および加算器４の具体的な電気的構成を説
明する。

【００６４】図６に示すように、ディジタルスイッチン
グアンプ２６は、差分器２と、正相型積分器群３と、加
算器４と、量子化器５と、パルス増幅器６と、ローパス
フィルタ７と、ディジタル／アナログ変換器１３とを備
えて構成されている。なお、正相型積分器群３と、加算
器４と、量子化器５とからデルタシグマ変調部ＡＤが構
成されている。

【００６５】なお、図６中のΦ系統のすべてのスイッチ
は、図２３（ｃ）のスイッチΦの動作タイミングで開閉
動作する。同様に、図６中のΨ系統のすべてのスイッチ
は、図２３（ｃ）のスイッチΨの動作タイミングで開閉
動作する。すなわち、Φ系統のスイッチとΨ系統のスイ
ッチは、クロック周波数に従って互いにほぼ反対の状態
となるよう動作する。また、スイッチＳＷ１とスイッチ
ＳＷ２は、クロック周波数に従って互いにほぼ反対の状
態となるよう動作する。ただし、Φ系統とΨ系統のスイ
ッチと、スイッチＳＷ１，ＳＷ２との動作タイミングが
一致している必要はない。

【００６６】上記差分器２は、コンデンサＣａ０と、二
つのスイッチΦ０１，Φ０２と、二つのスイッチΨ０
１，Ψ０２とを備えて構成されている。入力端子１から
のオーディオ信号（アナログ信号）が、スイッチΦ０
１、コンデンサＣａ０、スイッチΨ０２を順に介して、
正相型積分器Ｍ１の差動増幅器Ａ１の反転入力端子に入
力される。ここで、スイッチΦ０１とコンデンサＣａ０
との間は、スイッチΨ０１を介して接地されている。同
様に、コンデンサＣａ０とスイッチΨ０２との間も、ス
イッチΦ０２を介して接地されている。また、上記ディ
ジタル／アナログ変換器１３から出力される信号β１３
がスイッチΨ０２を介して、正相型積分器Ｍ１の差動増
幅器Ａ１の反転入力端子に入力されて負帰還される。こ
のような構成により、上記差分器２は、入力端子１に入
力されたアナログ信号と帰還ループ９によって負帰還さ
れた信号β１３とを入力信号として、これら二信号の差
分値を求める。

【００６７】上記正相型積分器群３は、縦続接続された
７次の正相型積分器Ｍ１，Ｍ２，…，Ｍ７と、三つの帰
還回路Ｎ１，Ｎ２，Ｎ３とを備えて構成されており、差
分器２で得られた差分値を積分し、差分積分信号を出力
する。

【００６８】第１次の正相型積分器Ｍ１は、差動増幅器
Ａ１と、コンデンサＣ０１とを備えて構成されている。
入力端子１からのアナログ信号は、差分器２を介して、
差動増幅器Ａ１の反転入力端子に入力される。この差動
増幅器Ａ１の非反転入力端子は接地されている。この差
動増幅器Ａ１から出力された信号β１は、上記加算器４
へ出力されるとともに、コンデンサＣ０１を介して反転
入力端子に入力されて負帰還される。

【００６９】第２次の正相型積分器Ｍ２は、差動増幅器
Ａ２と、二つのコンデンサＣａ２，Ｃ０２と、二つのス
イッチΦ２１，Φ２２と、二つのスイッチΨ２１，Ψ２
２とを備えて構成されている。上記正相型積分器Ｍ１か
ら出力された信号β１が、スイッチΦ２１、コンデンサ
Ｃａ２、スイッチΨ２２を順に介して、差動増幅器Ａ２
の反転入力端子に入力される。ここで、スイッチΦ２１
とコンデンサＣａ２の間は、スイッチΨ２１を介して接
地されている。同様に、コンデンサＣａ２とスイッチΨ
２２との間も、スイッチΦ２２を介して接地されてい
る。また、この差動増幅器Ａ２の非反転入力端子は接地
されている。この差動増幅器Ａ２からの出力β２は、上
記加算器４へ出力されるとともに、コンデンサＣ０２を
介して反転入力端子に入力されて負帰還される。

【００７０】残余の正相型積分器Ｍ３〜Ｍ７も、上記正
相型積分器Ｍ２と同様に構成されており、対応する部分
の参照符号は、同一の英字に各正相型積分器Ｍ３〜Ｍ７
の次数に対応した添数字を付して示している。したがっ
て、たとえば第３次の正相型積分器Ｍ３では、正相型積
分器Ｍ２から出力された信号β２が入力され、出力する
信号β３は上記加算器４に入力されるとともに、次位の
正相型積分器Ｍ４に入力される。

【００７１】さらに、第２次の正相型積分器Ｍ２と第３
次の正相型積分器Ｍ３とに関連して、帰還回路Ｎ１が設
けられている。すなわち、正相型積分器Ｍ２から出力さ
れた信号β２は、正相型積分器Ｍ３で積分および反転さ
れ、さらに帰還回路Ｎ１を介して、正相型積分器Ｍ２の
差動増幅器Ａ２の反転入力端子に入力されて負帰還され
る。

【００７２】帰還回路Ｎ１は、コンデンサＣｂ１と、ス
イッチΦｂ１と、スイッチΨｂ１とを備えて構成されて
いる。差動増幅器Ａ３からの出力は、スイッチΦｂ１を
介して、コンデンサＣｂ１に入力される。スイッチΦｂ
１とコンデンサＣｂ１との間は、スイッチΨｂ１を介し
て接地されている。また、このコンデンサＣｂ１の出力
は、第２次の正相型積分器Ｍ２のスイッチΨ２２を介し
て、差動増幅器Ａ２の反転入力端子に入力される。

【００７３】同様に、第４次の正相型積分器Ｍ４と第５
次の正相型積分器Ｍ５とに関連して帰還回路Ｎ２が設け
られており、第６次の正相型積分器Ｍ６と第７次の正相
型積分器Ｍ７とに関連して帰還回路Ｎ３が設けられてい
る。上記帰還回路Ｎ２は、コンデンサＣｂ２と、スイッ
チΦｂ２と、スイッチΨｂ２とを備えて構成されてい
る。同様に、上記帰還回路Ｎ３は、コンデンサＣｂ３
と、スイッチΦｂ３と、スイッチΨｂ３とを備えて構成
されている。

【００７４】ここで、上記正相型積分器群３を構成する
各正相型積分器Ｍ１〜Ｍ７に信号が入力されると、標本
化キャパシタであるコンデンサＣａの電荷が、積分キャ
パシタであるコンデンサＣ０ヘ移動する。よって、各正
相型積分器Ｍ１〜Ｍ７は、抵抗に置換されるコンデンサ
ＣａとコンデンサＣ０の比（Ｃ０／Ｃａ）で表されるゲ
インでそれぞれ積分動作する。そこで、各正相型積分器
Ｍ１〜Ｍ７は、想定されるサンプリング周波数に対して
最適な積分回路定数（Ｃ０／Ｃａ）となるように、コン
デンサＣａとコンデンサＣ０の容量が設定される。な
お、各正相型積分器Ｍ１〜Ｍ７の各スイッチが上述した
ように動作するため、ここでの電荷の移動は１クロック
前の信号によって行われる。したがって、正相型積分器
群３には１クロックの遅延がある。

【００７５】上記加算器４は、二つの差動増幅器Ａ８，
Ａ９と、九つの抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，
Ｒ１４，Ｒ２０，Ｒ２１，Ｒ２２，Ｒ２３とを備えて構
成されており、正相型積分器群３を構成する各正相型積
分器Ｍ１〜Ｍ７からの出力信号を加算する。

【００７６】上記の正相型積分器Ｍ１，Ｍ３，Ｍ５，Ｍ
７から出力された信号β１，β３，β５，β７が、それ
ぞれ抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４を介して、差
動増幅器Ａ８の反転入力端子に入力される。ここで、こ
の差動増幅器Ａ８の非反転入力端子は接地されている。
この差動増幅器Ａ８から出力される信号β８は、上記量
子化器５へ出力されるとともに、抵抗Ｒ１０を介して反
転入力端子に入力されて負帰還される。また、上記の正
相型積分器Ｍ２，Ｍ４，Ｍ６から出力された信号β２，
β４，β６が、それぞれ抵抗Ｒ２１，Ｒ２２，Ｒ２３を
介して、差動増幅器Ａ９の反転入力端子に入力される。
ここで、この差動増幅器Ａ９の非反転入力端子は接地さ
れている。この差動増幅器Ａ９から出力される信号β９
は、上記量子化器５へ出力されるとともに、抵抗Ｒ２０
を介して反転入力端子に入力されて負帰還される。

【００７７】上記量子化器５は、各正相型積分器Ｍ１〜
Ｍ７からの出力が、前述のように加算器４に入力されて
相互に加算された後、出力される信号β８，β９が入力
される。量子化器５は、加算器４で加算された差分積分
信号を判定して、２値（１ビット）のディジタル信号
（量子化出力信号）に変換する。ここで、上記量子化器
５の量子化閾値は、想定されるサンプリング周波数に対
して最適に設定されている。例えば、量子化器５は、加
算器４からの出力が０以上であるときには「１」を導出
し、また０未満であるときには「０」を導出して、パル
ス増幅器６へ信号β１０として出力する。これにより、
各正相型積分器Ｍ１〜Ｍ７からの出力信号の加算値が１
ビット量子化される。また、量子化器５は、反転出力端
子から、信号β１０の反転信号を、信号β１１としてデ
ィジタル／アナログ変換器１３へ帰還ループ１９を介し
て出力する。

【００７８】上記ディジタル／アナログ変換器１３は、
二つのコンデンサＣｄ１，Ｃｄ２と、六つのスイッチΦ
ｄ１，Φｄ２，Ψｄ１，Ψｄ２，ＳＷ１，ＳＷ２とを備
えて構成されており、量子化器５とパルス増幅器６から
それぞれフィードバックされたディジタル信号β１１，
β１２を電圧Ｖｒｅｆ１か電圧Ｖｒｅｆ２のアナログ信
号に変換し、差分器２に負帰還する。

【００７９】上記ディジタル／アナログ変換器１３に
は、パルス増幅器６から出力されたβ１２がスイッチＳ
Ｗ１に入力され、量子化器５の反転出力端子から出力さ
れたβ１１がスイッチＳＷ２に入力される。スイッチＳ
Ｗ１，ＳＷ２は、一端が互いに接続されている。また、
スイッチＳＷ１は、他端がスイッチΦｄ１、コンデンサ
Ｃｄ１、および差分器２のスイッチΨ０２を順に介し
て、第１次の正相型積分器Ｍ１の差動増幅器Ａ１の反転
入力端子に接続されているとともに、電圧Ｖｒｅｆ１に
よって印加されている。同様に、スイッチＳＷ２は、他
端がスイッチΦｄ２、コンデンサＣｄ２、および差分器
２のスイッチΨ０２を順に介して、第１次の正相型積分
器Ｍ１の差動増幅器Ａ１の反転入力端子に接続されてい
るとともに、電圧Ｖｒｅｆ２によって印加されている。
さらに、スイッチΦｄ１とコンデンサＣｄ１との間と、
スイッチΦｄ２とコンデンサＣｄ２との間が、縦続接続
された二つのスイッチΨｄ１，Ψｄ２によって接続され
ている。そして、スイッチＳＷ１とスイッチＳＷ２との
間と、スイッチΨｄ１とスイッチΨｄ２との間が直結さ
れている。

【００８０】なお、パルス増幅器６と、ローパスフィル
タ７については、上述したディジタルスイッチングアン
プ２１（図１）のものと同様であるため、その説明は省
略する。

【００８１】上述したように、ＦＥＴドライバなどを含
むパルス増幅器を備えたディジタルスイッチングアンプ
では、クロック発振器のタイミングが図２４（ａ）であ
る回路において、量子化器の出力のタイミングが図２４
（ｂ）とすると、パルス増幅器の出力のタイミングが図
２４（ｃ）のように遅延する。そして、サンプリング周
波数（クロック周波数）を高くするにつれて、１クロッ
クで決定されるサンプリング時間に対するＦＥＴスイッ
チングの遅延の割合が大きくなり、アナログ値としてフ
ィードバックされる遅延を含んだパルス増幅器の出力信
号の入力側での影響が大きくなる。

【００８２】ここで、遅延のない逆相型積分器ｍよりな
る逆相型積分器群を積分器に使用する従来のディジタル
スイッチングアンプでは、フィードバックされた信号に
遅延が生じると、逆相型積分器群を含むデルタシグマ変
調回路での発振限界が低下するとともに、Ｓ／Ｎが低下
していた。そして、ついには逆相型積分器群が発振し
て、デルタシグマ変調回路が正常に動作しなくなってい
た。

【００８３】これに対して、本実施の形態にかかるディ
ジタルスイッチングアンプでは、積分器に１クロックの
遅延のある正相型積分器Ｍよりなる正相型積分器群を使
用する。そして、正相型積分器Ｍでは、１クロック前の
信号の電荷を転送するので、フィードバックされるアナ
ログ信号に１クロックで決定されるサンプリング時間以
下の遅延があっても、フィードバック信号の遅延の影響
を受けず、積分動作に何ら支障をきたさない。

【００８４】したがって、本実施の形態にかかるディジ
タルスイッチングアンプでは、サンプリング周波数を上
げて、フィードバックされた信号に遅延が生じても、デ
ルタシグマ変調回路での発振限界の低下およびＳ／Ｎの
低下を防止することができる。もちろん、正相型積分器
群が発振することはなく、デルタシグマ変調回路は正常
に動作する。

【００８５】例えば、サンプリング周波数が高い場合
（64×44.1kHz ＝2.8224MHz ）に、一定の正弦波（344.
53125Hz,-60dBV）を入力してサンプリングしたときの量
子化器出力の周波数に対する信号強度を、フィードバッ
ク信号に遅延があるときについて調べると、本実施の形
態にかかる正相型積分器Ｍよりなるディジタルスイッチ
ングアンプでは、図７に示すような量子化ノイズ分布と
なり、可聴帯域で十分な（１００ｄＢ以上）Ｓ／Ｎが確
保できていることがわかる。

【００８６】つぎに、上記の量子化器１５およびパルス
増幅器１６を備えたディジタルスイッチングアンプ２２
（図２）等の動作について説明する。

【００８７】上記ディジタルスイッチングアンプ２２等
は、入力アナログ信号をデルタシグマ変調した後、量子
化器１５で３値［＋１，０，−１］の量子化出力信号を
得、これに基づいてパルス増幅器１６が［＋Ｅ，０，−
Ｅ］の間で高速にスイッチングして電力増幅する。

【００８８】なお、この量子化出力信号は、“０”区間
を含む３値を越える値をとってもよく、３値に限定され
ない。例えば、上記量子化器１５の量子化出力信号を５
値化信号［＋２，＋１，０，−１，−２］とし、この５
値化信号に対応して、パルス増幅器１６が『正電圧Ｅ₁
印加』、『正電圧印加Ｅ₂ 』、『ＯＦＦ』、『負電圧−
Ｅ₂ 印加』、『負電圧−Ｅ₁ 印加』をスイッチング制御
信号として設定し、負荷に対してそれぞれ「正電圧
Ｅ₁ 」の印加、「正電圧Ｅ₂ 」の印加、無印加、「負電
圧−Ｅ₂ 」および「負電圧−Ｅ₁ 」の印加の状態を取る
ように制御してもよい。

【００８９】以上のように、量子化出力信号を多値化す
ることにより、量子化出力信号が“０”の区間では負荷
に電圧が印加されないので、負荷で消費される電力が小
さくなる。それゆえ、電力効率が飛躍的に向上する。

【００９０】また、電圧変動や±電源のアンバランス等
の影響がキャンセルされるので、出力信号の量子化ノイ
ズが低減され、発振限界も高くなる。それゆえ、十分な
Ｓ／Ｎが得られる。

【００９１】例えば、上記量子化器１５は、図８に示す
ような構成とすることができる。量子化器１５は、二つ
のコンパレータＱ１，Ｑ２と、二つの抵抗Ｒ１，Ｒ３
と、可変抵抗Ｒ２と、インバータＩＮＶとを備えて構成
されている。

【００９２】上記の抵抗Ｒ１，Ｒ２，Ｒ３は縦続接続さ
れて、電圧Ｖを抵抗分割しており、コンパレータＱ１の
非反転入力端子に電圧Ｖ１を、コンパレータＱ２の反転
入力端子に電圧Ｖ２を印加している。そして、入力信号
の電圧Ｖｉｎが、コンパレータＱ１の反転入力端子と、
コンパレータＱ２の非反転入力端子とに印加されてい
る。さらに、コンパレータＱ２の出力側にインバータＩ
ＮＶが設けられており、出力が反転される。

【００９３】上記の構成により、量子化器１５は、コン
パレータＱ１，Ｑ２によって、加算器４からの入力信号
の電圧Ｖｉｎと抵抗分割された電圧Ｖ１，Ｖ２とを比較
演算し、３値化ディジタル信号［＋１，０，−１］を生
成する。すなわち、Ｖｉｎ＞Ｖ１のとき＋１が出力さ
れ、Ｖｉｎ＜Ｖ２のとき−１が出力される。

【００９４】さらに、上記量子化器１５は、抵抗Ｒ２の
抵抗値を変更することによって、コンパレータＱ２の量
子化閾値を任意に変更することができる。

【００９５】ここで、図９から図１８に、ディジタルス
イッチングアンプ２２に、一定の入力信号（最大振幅を
０ｄＢとしたとき、−６０ｄＢの振幅値をもつ正弦波
（344.53125Hz,振幅0.001 ））を入力したときの出力信
号をＦＦＴ分析し、得られた周波数に対する量子化ノイ
ズ分布を、量子化器１５で生成する３値化ディジタル信
号の量子化閾値別に示す。なお、このときのディジタル
スイッチングアンプ２２のデルタシグマ変調部ＡＤは、
積分器が７次の正相型積分器よりなる７次デルタシグマ
変調部である。また、サンプリング周波数は、32×44.1
kHz ＝1.4112MHzであり、サンプリング周波数が高い場
合に相当する。

【００９６】図９から図１８では、量子化器１５で生成
する３値化ディジタル信号の量子化閾値が異なる。上記
の各図における量子化閾値は、図９から順に０、０．
１、０．２、・・・、０．８、０．９である。ここで、
量子化閾値０の図９は、比較のため２値（１ｂｉｔ）で
量子化したときの量子化ノイズ分布である。

【００９７】上記の各図より、２０ｋＨｚ以上の量子化
ノイズ分布の形状は、量子化閾値が大きくなるにつれ
て、８０ｋＨｚ付近のノイズピークが大きくなり、Ｓ／
Ｎ比は小さくなる。また、２０ｋＨｚ以下の可聴帯域で
は、量子化閾値を大きくすると、少しずつ量子化ノイズ
レベルが低下するが、量子化閾値０．２のときを極大に
して、次第にノイズレベルが上昇する。

【００９８】ついで、信号の発振する限界値に対する量
子化ノイズレベルの比（Ｓ／Ｎ）を調べると、図１９に
示すとおりである。図１９より、量子化閾値を最適化す
ると、２値（１ｂｉｔ）のスイッチング制御信号時より
も、Ｓ／Ｎを大きく取ることができることがわかる。す
なわち、正相型積分器Ｍを用いたディジタルスイッチン
グアンプ２２で、サンプリング周波数を32×44.1kHz ＝
1.4112MHz とするときには、量子化閾値は少なくとも
０．１〜０．４の範囲で２値の場合を上回り、およそ
０．２が最適な量子化閾値であることがわかる。なお、
ディジタルスイッチングアンプ２２において、正相型積
分器群３の代わりに逆相型積分器ｍからなる逆相型積分
器群８３を用いたディジタルスイッチングアンプでは、
サンプリング周波数を32×44.1kHz ＝1.4112MHz とする
ときには、量子化閾値はおよそ０．４が最適値となる。

【００９９】したがって、サンプリング周波数に応じ
て、量子化閾値を変更することができる量子化器１５を
用いることにより、それぞれの積分器が最も発振限界が
高く、Ｓ／Ｎが大きくとれるディジタルスイッチングア
ンプとすることができる。

【０１００】つぎに、本発明の他の実施の形態として、
上述した実施の形態１の構成に加えて、デルタシグマ変
調部に逆相型積分器群も用いる構成について説明する。

【０１０１】〔実施の形態２〕 本発明の他の実施の形態について図２０から図２２に基
づいて説明すれば、以下のとおりである。

【０１０２】図２０に示すように、本実施の形態にかか
るデルタシグマ変調を応用したディジタルスイッチング
アンプ３１は、差分器２と、正相型積分器群（積分器）
３と、加算器４と、量子化器５と、パルス増幅器（電力
増幅部）６と、ローパスフィルタ７と、減衰器１０とに
加えて、スイッチ（切替手段）１４と、逆相型積分器群
（積分器）８３と、加算器８４と、量子化器８５とを備
えて構成される。なお、正相型積分器群３と、加算器４
と、量子化器５とから第１のデルタシグマ変調部ＡＤ１
が構成され、逆相型積分器群８３と、加算器８４と、量
子化器８５とから第２のデルタシグマ変調部ＡＤ２が構
成されている。さらに、上記の第１のデルタシグマ変調
部ＡＤ１および第２のデルタシグマ変調部ＡＤ２と、ス
イッチ１４とからデルタシグマ変調部ＡＤが構成されて
いる。

【０１０３】なお、説明の便宜上、実施の形態１および
従来の技術において示した構成と同一の部材には、同一
の符号を付記し、その説明を省略する。

【０１０４】上記逆相型積分器群８３は、逆相型積分器
ｍ（図２３（ａ））が縦続接続された高次の積分器であ
り、差分器２で得られた差分値を積分し、差分積分信号
を出力する。ここで、上記逆相型積分器群８３を構成す
る各逆相型積分器ｍの積分回路定数は、想定されるサン
プリング周波数に対して最適に設定されている。

【０１０５】上記加算器８４は、逆相型積分器群８３を
構成する各逆相型積分器ｍからの出力信号を加算する。
なお、上記加算器８４は、上記加算器４と同一の構成で
あってもよい。

【０１０６】上記量子化器８５は、加算器８４で加算さ
れた差分積分信号の極性を判定して、２値（１ビット）
のディジタル信号（量子化出力信号）に変換する。な
お、上記量子化器８５は、上記量子化器５と同一の構成
であってもよい。

【０１０７】上記スイッチ１４は、サンプリング周波数
に応じて、正相型積分器群３と、逆相型積分器群８３と
を切り替えるスイッチである。

【０１０８】以上のように構成されたデルタシグマ変調
を応用したディジタルスイッチングアンプ３１の動作を
説明すると、つぎのとおりである。

【０１０９】入力端子１にアナログ信号が入ると、差分
器２でパルス増幅器６の出力信号との差分値が求められ
る。この差分値は、サンプリング周波数に応じてスイッ
チ１４が切り替わることにより、正相型積分器群３と逆
相型積分器群８３のより最適な方へ出力される。したが
って、スイッチ１４が、差分値を正相型積分器群３に出
力した場合は、正相型積分器群３が、この差分値を積分
し、正相型積分器群３の各正相型積分器Ｍより出力され
た信号が加算器４によって加算され、量子化器５によっ
て１ビットのディジタル信号に変換される。これに対し
て、スイッチ１４が、差分値を逆相型積分器群８３に出
力した場合は、逆相型積分器群８３が、この差分値を積
分し、逆相型積分器群８３の各逆相型積分器ｍより出力
された信号が加算器８４によって加算され、量子化器８
５によって１ビットのディジタル信号に変換される。つ
づいて、得られた１ビットディジタル信号がパルス増幅
器６により電力増幅される。パルス増幅器６の出力信号
は、ローパスフィルタ７に入力され、不要な信号成分が
除去されて出力端子８から出力される。また、パルス増
幅器６の出力信号は、帰還ループ９により減衰器１０を
経て差分器２に負帰還される。

【０１１０】ここで、スイッチ１４は、サンプリング周
波数が高い場合は正相型積分器群３を選択し、低い場合
は逆相型積分器群８３を選択するように切り替わる。例
えば、サンプリング周波数が、３２×ｆｓ（ｆｓ＝４
４．１ｋＨｚ）のときは、パルス増幅器６から帰還する
信号の遅延の影響が大きいので、１クロック遅延の正相
型積分器Ｍからなる正相型積分器群３を積分器として選
択する。これに対して、例えば、サンプリング周波数
が、１６×ｆｓ（ｆｓ＝４４．１ｋＨｚ）のときは、パ
ルス増幅器６から帰還する信号の遅延の影響が小さいの
で、遅延のない逆相型積分器ｍからなる逆相型積分器群
８３を積分器として選択する。

【０１１１】なお、同じサンプリング周波数に対して
も、正相型積分器群３と逆相型積分器群８３とでは、最
適な積分回路定数が異なる。したがって、正相型積分器
群３を構成する各正相型積分器Ｍの積分回路定数と、逆
相型積分器群８３を構成する各逆相型積分器ｍの積分回
路定数とを、想定されるサンプリング周波数に対してそ
れぞれ独立に最適に設定することができる。これによ
り、上記スイッチ１４で第１のデルタシグマ変調部ＡＤ
１か第２のデルタシグマ変調部ＡＤ２かの選択をする
際、それぞれの積分器の積分回路定数がより適した方を
選択することができる。

【０１１２】本実施の形態にかかるデルタシグマ変調を
応用したディジタルスイッチングアンプは、上記の構成
に限らない。例えば、第一に、図２１に示すディジタル
スイッチングアンプ３２のように、量子化器５とパルス
増幅器６の代わりに、それぞれ量子化器１５とパルス増
幅器１６を備えるとともに、量子化器８５の代わりに量
子化器９５を備える構成としてもよい。ここで、上記量
子化器１５，９５は、差分積分信号の極性を判定して３
値のディジタル信号に変換する。また、上記パルス増幅
器１６は、３値のディジタル出力信号で高速にスイッチ
ングして、このディジタル出力信号を電力増幅する。な
お、上記量子化器９５は、量子化閾値を除いて、上記量
子化器１５と同一の構成であってもよい。

【０１１３】第二に、図３に示すディジタルスイッチン
グアンプ２３のように、上記ディジタルスイッチングア
ンプ３２の構成に加えて、帰還ループ９上で減衰器１０
より差分器２側に、クロック発振器１２と接続した遅延
器１１を備える構成としてもよい。

【０１１４】第三に、図４に示すディジタルスイッチン
グアンプ２４のように、上記ディジタルスイッチングア
ンプ３２の構成において、帰還ループ９の代わりに帰還
ループ１９を設けることにより、減衰器１０がなく、パ
ルス増幅器１６がフィードバックループ外にある構成と
してもよい。つまり、量子化器１５，９５のディジタル
出力信号が、帰還ループ１９を介して遅延器１１で遅延
され差分器２に負帰還される構成としてもよい。

【０１１５】第四に、図５に示すディジタルスイッチン
グアンプ２５のように、上記ディジタルスイッチングア
ンプ３２の構成において、帰還ループ９の代わりに帰還
ループ１９を設けて、量子化器１５，９５のディジタル
出力信号を差分器２に直接フィードバックする構成とし
てもよい。

【０１１６】ここで、上記ディジタルスイッチングアン
プ３２（図２１）では、同じサンプリング周波数に対し
ても、量子化器１５と量子化器９５とでは、最適な量子
化閾値が異なる。よって、上記量子化器１５，９５の量
子化閾値は、想定されるサンプリング周波数に対してそ
れぞれ独立に最適に設定することができる。これによ
り、上記スイッチ１４で第１のデルタシグマ変調部ＡＤ
１か第２のデルタシグマ変調部ＡＤ２かの選択をする
際、それぞれの量子化器の量子化閾値がより適した方を
選択することができる。

【０１１７】したがって、ディジタルスイッチングアン
プ３２のスイッチ１４で積分器を選択する際、それぞれ
の積分器の積分回路定数が最適に設定され、また量子化
器の量子化閾値が最適に設定されている回路構成を選択
することができる。

【０１１８】つぎに、本実施の形態にかかるデルタシグ
マ変調を応用したディジタルスイッチングアンプの正相
型積分器群３および加算器４と、逆相型積分器群８３お
よび加算器８４の具体的な電気的構成を説明する。

【０１１９】図２２に示すように、ディジタルスイッチ
ングアンプ３３は、差分器２と、正相型積分器群３と、
加算器４と、量子化器５と、パルス増幅器６と、ローパ
スフィルタ７と、ディジタル／アナログ変換器１３とに
加えて、スイッチ１４と、逆相型積分器群８３と、加算
器８４と、量子化器８５とを備えて構成されている。な
お、正相型積分器群３と、加算器４と、量子化器５とか
ら第１のデルタシグマ変調部ＡＤ１が構成され、逆相型
積分器群８３と、加算器８４と、量子化器８５とから第
２のデルタシグマ変調部ＡＤ２が構成されている。さら
に、上記の第１のデルタシグマ変調部ＡＤ１および第２
のデルタシグマ変調部ＡＤ２と、スイッチ１４とからデ
ルタシグマ変調部ＡＤが構成されている。

【０１２０】ここで、ディジタルスイッチングアンプ３
３の第１のデルタシグマ変調部ＡＤ１の回路構成と、図
６に示したディジタルスイッチングアンプ２６のデルタ
シグマ変調部ＡＤの回路構成とは同一であるため、正相
型積分器群３および加算器４の詳細については上述した
とおりである。また、ディジタルスイッチングアンプ３
３の第２のデルタシグマ変調部ＡＤ２の回路構成と、図
２６に示したディジタルスイッチングアンプ７２のデル
タシグマ変調部ＡＤの回路構成とが同一であるため、逆
相型積分器群８３および加算器８４の詳細な回路構成に
ついては図２６に示すとおりである。

【０１２１】図２２に示す上記ディジタルスイッチング
アンプ３３の逆相型積分器群８３（図２６参照）は、縦
続接続された７次の逆相型積分器ｍ１，ｍ２，…，ｍ７
と、帰還回路ｎ１，ｎ２，ｎ３とを備えて構成されてい
る。

【０１２２】第１次の逆相型積分器ｍ１は、差動増幅器
ａ１と、コンデンサｃ０１とを備えて構成されている。
入力端子１からのアナログ信号は、差分器２とスイッチ
１４を介して、差動増幅器ａ１の反転入力端子に入力さ
れる。この差動増幅器ａ１の非反転入力端子は接地され
ている。この差動増幅器ａ１から出力された信号α１
は、上記加算器８４へ出力されるとともに、コンデンサ
ｃ０１を介して反転入力端子に入力されて負帰還され
る。

【０１２３】第２次の逆相型積分器ｍ２は、差動増幅器
ａ２と、二つのコンデンサｃａ２，ｃ０２と、二つのス
イッチφ２１，φ２２と、二つのスイッチψ２１，ψ２
２とを備えて構成されている。逆相型積分器ｍ１から出
力された信号α１が、スイッチψ２１、コンデンサｃａ
２、スイッチψ２２を順に介して、差動増幅器ａ２の反
転入力端子に入力される。ここで、スイッチψ２１とコ
ンデンサｃａ２の間は、スイッチφ２１を介して接地さ
れている。同様に、コンデンサｃａ２とスイッチψ２２
との間も、スイッチφ２２を介して接地されている。ま
た、この差動増幅器ａ２の非反転入力端子は接地されて
いる。この差動増幅器ａ２からの出力α２は、上記加算
器８４へ出力されるとともに、コンデンサｃ０２を介し
て反転入力端子に入力されて負帰還される。

【０１２４】残余の逆相型積分器ｍ３〜ｍ７も、上記逆
相型積分器ｍ２と同様に構成されており、対応する部分
の参照符号は、同一の英字に各逆相型積分器ｍ３〜ｍ７
の次数に対応した添数字を付して示している。したがっ
て、たとえば第３次の逆相型積分器ｍ３では、逆相型積
分器ｍ２から出力された信号α２が入力され、出力する
信号α３は上記加算器８４に入力されるとともに、次位
の逆相型積分器ｍ４に入力される。

【０１２５】さらに、第２次の逆相型積分器ｍ２と第３
次の逆相型積分器ｍ３とに関連して、帰還回路ｎ１が設
けられている。すなわち、逆相型積分器ｍ２から出力さ
れた信号α２は、逆相型積分器ｍ３で積分および反転さ
れ、さらに帰還回路ｎ１を介して、逆相型積分器ｍ２の
差動増幅器ａ２の反転入力端子に入力されて負帰還され
る。

【０１２６】帰還回路ｎ１は、コンデンサｃｂ１と、ス
イッチφｂ１と、スイッチψｂ１とを備えて構成されて
いる。差動増幅器ａ３からの出力は、スイッチφｂ１を
介して、コンデンサｃｂ１に入力される。スイッチφｂ
１とコンデンサｃｂ１との間は、スイッチψｂ１を介し
て接地されている。また、このコンデンサｃｂ１の出力
は、第２次の逆相型積分器ｍ２のスイッチψ２２を介し
て、差動増幅器ａ２の反転入力端子に入力される。

【０１２７】同様に、第４次の逆相型積分器ｍ４と第５
次の逆相型積分器ｍ５とに関連して帰還回路ｎ２が設け
られており、第６次の逆相型積分器ｍ６と第７次の逆相
型積分器ｍ７とに関連して帰還回路ｎ３が設けられてい
る。上記帰還回路ｎ２は、コンデンサｃｂ２と、スイッ
チφｂ２と、スイッチψｂ２とを備えて構成されてい
る。同様に、帰還回路ｎ３は、コンデンサｃｂ３と、ス
イッチφｂ３と、スイッチψｂ３とを備えて構成されて
いる。

【０１２８】上記加算器８４は、二つの差動増幅器ａ
８，ａ９と、九つの抵抗ｒ１０，ｒ１１，ｒ１２，ｒ１
３，ｒ１４，ｒ２０，ｒ２１，ｒ２２，ｒ２３とを備え
て構成されている。逆相型積分器ｍ１，ｍ３，ｍ５，ｍ
７から出力された信号α１，α３，α５，α７が、それ
ぞれ抵抗ｒ１１，ｒ１２，ｒ１３，ｒ１４を介して、差
動増幅器ａ８の反転入力端子に入力される。ここで、こ
の差動増幅器ａ８の非反転入力端子は接地されている。
この差動増幅器ａ８から出力される信号α８は、上記量
子化器８５へ出力されるとともに、抵抗ｒ１０を介して
反転入力端子に入力されて負帰還される。また、逆相型
積分器ｍ２，ｍ４，ｍ６から出力された信号α２，α
４，α６が、それぞれ抵抗ｒ２１，ｒ２２，ｒ２３を介
して、差動増幅器ａ９の反転入力端子に入力される。こ
こで、この差動増幅器ａ９の非反転入力端子は接地され
ている。この差動増幅器ａ９から出力される信号α９
は、上記量子化器８５へ出力されるとともに、抵抗ｒ２
０を介して反転入力端子に入力されて負帰還される。

【０１２９】上記量子化器８５は、各逆相型積分器ｍ１
〜ｍ７からの出力が、前述のように加算器８４に入力さ
れて相互に加算された後、出力される信号α８，α９が
入力される。量子化器８５は、加算器８４からの出力が
０以上であるときには「１」を導出し、０未満であると
きには「０」の導出し、信号α１０として非反転出力端
子よりパルス増幅器６へ出力する。これにより、各逆相
型積分器ｍ１〜ｍ７からの出力加算値が１ビット量子化
される。また、量子化器８５は、反転出力端子から、信
号α１１として信号α１０の反転信号をディジタル／ア
ナログ変換器１３へ出力する。

【０１３０】上記スイッチ１４は、第１のデルタシグマ
変調部ＡＤ１と第２のデルタシグマ変調部ＡＤ２とを、
サンプリング周波数に応じて切り替えるスイッチであ
る。

【０１３１】以上のように、デルタシグマ変調を応用し
たディジタルスイッチングアンプでは、サンプリング周
波数を上げるにつれて、パルス増幅器のＦＥＴスイッチ
ングの遅延が増大し、信号遅延の影響が無視できなくな
る。そして、積分器に逆相型積分器ｍよりなる逆相型積
分器群を使用すると、ついには発振して、正常に動作し
なくなる。

【０１３２】一方、正相型積分器Ｍは、逆相型積分器ｍ
に比べて、ディジタルスイッチングアンプに使う上で、
Ｓ／Ｎや、ダイナミックレンジが劣るため、ディジタル
スイッチングアンプの積分器として使用することは考え
られていなかった。

【０１３３】しかし、本実施の形態にかかるディジタル
スイッチングアンプでは、積分器を正相型積分器Ｍで構
成することにより、正相型積分器Ｍが１クロック前の信
号の電荷を転送するので、フィードバックされるアナロ
グ信号に１クロックで決定されるサンプリング時間以下
の遅延があっても、フィードバック信号の遅延の影響を
受けず、積分動作に何ら支障をきたさない。

【０１３４】したがって、サンプリング周波数を上げ
て、フィードバックされた信号に遅延が生じても、量子
化ノイズの増加を抑えることができ、また、発振限界の
低下も抑制できることから、十分なＳ／Ｎが確保できる
ことがわかった。

【０１３５】また、本実施の形態にかかるディジタルス
イッチングアンプでは、パルス増幅器からの出力を、減
衰してデルタシグマ変調部へ負帰還する。これにより、
定電圧をスイッチングするパルス増幅器で発生するスイ
ッチングノイズ、クロックノイズ、あるいは外部より侵
入してくるノイズ等をキャンセルすることができる。し
たがって、これらに起因する量子化ノイズの増加を抑え
ることができるとともに、発振限界の低下も抑制できる
ことから、十分なＳ／Ｎが確保できる。

【０１３６】また、本実施の形態にかかるディジタルス
イッチングアンプでは、量子化出力信号を量子化閾値に
基づいて多値化している。これにより、量子化出力信号
が“０”の区間では負荷に電圧が印加されないので、負
荷で消費される電力が小さくなる。したがって、電力効
率が飛躍的に向上する。また、電圧変動や±電源のアン
バランス等の影響がキャンセルされる。したがって、出
力信号の量子化ノイズが低減され、発振限界も高くな
る。それゆえ、十分なＳ／Ｎが得られる。

【０１３７】また、本実施の形態にかかるディジタルス
イッチングアンプでは、デルタシグマ変調部に、正相型
積分器群よりなる積分器と、逆相型積分器群よりなる積
分器の両方を設けるとともに、サンプリング周波数に応
じて、これらの積分器を切り替えるスイッチを設ける。
これにより、サンプリング周波数が低いときは、パルス
増幅器から帰還する信号の遅延の影響が小さいので、遅
延のない逆相型積分器ｍからなる逆相型積分器群を積分
器として選択することができる。また、サンプリング周
波数が高いときは、パルス増幅器から帰還する信号の遅
延の影響が大きいので、１クロック遅延の正相型積分器
Ｍからなる正相型積分器群を積分器として選択すること
ができる。したがって、サンプリング周波数が上がって
も、出力信号の量子化ノイズを抑制できるとともに、発
振限界を高く維持することができる。それゆえ、サンプ
リング周波数の高低にかかわらず、常に十分なＳ／Ｎを
得ることができる。

【０１３８】また、本実施の形態にかかるディジタルス
イッチングアンプでは、サンプリング周波数に応じて、
積分器の積分回路定数をスイッチによって切り替える。
これにより、常にサンプリング周波数に対して最適な積
分回路定数が設定された積分器を使用することができ
る。したがって、出力信号の量子化ノイズを抑制できる
とともに、発振限界を高く維持することができる。それ
ゆえ、常に十分なＳ／Ｎを得ることができる。

【０１３９】なお、本実施の形態にかかるディジタルス
イッチングアンプ３２（図２１）では、正相型積分器群
３の積分回路定数と、逆相型積分器群８３の積分回路定
数とを、想定されるサンプリング周波数に対してそれぞ
れ独立に最適に設定しておき、スイッチ１４で第１のデ
ルタシグマ変調部ＡＤ１か第２のデルタシグマ変調部Ａ
Ｄ２かの選択をするときに、積分回路定数がより適した
方を選択することができる。しかし、例えば、ディジタ
ルスイッチングアンプ３２の構成において、想定される
サンプリング周波数に、正相型積分器群３を用いるべき
ものが二種類ある場合には、それぞれに最適な積分回路
定数を設定した二つの正相型積分器群３，３’を有する
第１のデルタシグマ変調部ＡＤ１，ＡＤ１’を設け、ス
イッチ１４によって、サンプリング周波数に応じて切り
替える構成にすることができる。もちろん、一つの正相
型積分器群３の中に、想定される複数のサンプリング周
波数に適した積分回路定数をすべて設けるとともに、該
正相型積分器群３の内部に切替手段を設け、サンプリン
グ周波数に応じて切り替える構成とすることもできる。

【０１４０】また、本実施の形態にかかるディジタルス
イッチングアンプでは、サンプリング周波数に応じて、
量子化器の量子化閾値をスイッチによって切り替える。
これにより、常にサンプリング周波数に対して最適な量
子化閾値が設定された量子化器を使用することができ
る。したがって、出力信号の量子化ノイズを抑制できる
とともに、発振限界を高く維持することができる。それ
ゆえ、常に十分なＳ／Ｎを得ることができる。

【０１４１】なお、本実施の形態にかかるディジタルス
イッチングアンプ３２（図２１）では、量子化器１５の
量子化閾値と、量子化器９５の量子化閾値とを、想定さ
れるサンプリング周波数に対してそれぞれ独立に最適に
設定しておき、スイッチ１４で第１のデルタシグマ変調
部ＡＤ１か第２のデルタシグマ変調部ＡＤ２かの選択を
するときに、量子化閾値がより適した方を選択すること
ができる。しかし、例えば、ディジタルスイッチングア
ンプ３２の構成において、想定されるサンプリング周波
数の中に、正相型積分器群３を用いるべきものが二種類
ある場合には、それぞれに最適な量子化閾値を設定した
二つの量子化器１５，１５’を有する第１のデルタシグ
マ変調部ＡＤ１，ＡＤ１’を設け、スイッチ１４によっ
て、サンプリング周波数に応じて切り替える構成にする
ことができる。もちろん、一つの量子化器１５の中に、
想定される複数のサンプリング周波数に適した量子化閾
値をすべて設けるとともに、該量子化器１５の内部に切
替手段を設け、サンプリング周波数に応じて切り替える
構成とすることもできる。

【０１４２】

【発明の効果】請求項１の発明のディジタルスイッチン
グアンプは、以上のように、入力アナログ信号をデルタ
シグマ変調して量子化出力信号に変換する積分器、加算
器および量子化器よりなるデルタシグマ変調部と、該量
子化出力信号に基づいて定電圧印加をスイッチングする
ことにより上記量子化出力信号を電力増幅する電力増幅
部とを有するディジタルスイッチングアンプにおいて、
上記積分器が、正相型スイッチトキャパシタ積分器より
なる構成である。

【０１４３】それゆえ、入力信号と帰還回路を経由した
電力増幅部からのフィードバック信号とに最大１クロッ
ク分の遅延が生じても、積分器は正常に動作する。した
がって、サンプリング周波数を上げて、フィードバック
された信号に遅延が生じても、量子化ノイズの増加を抑
えることができ、また、発振限界の低下も抑制できるこ
とから、十分なＳ／Ｎが確保できるという効果を奏す
る。

【０１４４】請求項２の発明のディジタルスイッチング
アンプは、以上のように、入力アナログ信号をデルタシ
グマ変調して量子化出力信号に変換する積分器、加算器
および量子化器よりなるデルタシグマ変調部と、該量子
化出力信号に基づいて定電圧印加をスイッチングする電
力増幅部とを有するディジタルスイッチングアンプにお
いて、上記デルタシグマ変調部は、上記積分器が正相型
スイッチトキャパシタ積分器よりなる第１のデルタシグ
マ変調部と、上記積分器が逆相型スイッチトキャパシタ
積分器よりなる第２のデルタシグマ変調部とを有すると
ともに、上記第１のデルタシグマ変調部と上記第２のデ
ルタシグマ変調部とを、サンプリング周波数に応じて切
り替える切替手段を有する構成である。

【０１４５】それゆえ、サンプリング周波数が低い場合
は、逆相型スイッチトキャパシタ積分器を使用すること
で、発振限界を高くし、Ｓ／Ｎが確保できる。一方、サ
ンプリング周波数が高い場合は、正相型スイッチトキャ
パシタ積分器を使用することで、より周波数帯域を広
げ、ダイナミックレンジを確保できる。したがって、サ
ンプリング周波数の高低にかかわらず、常に十分なＳ／
Ｎを得ることができるという効果を奏する。

【０１４６】請求項３の発明のディジタルスイッチング
アンプは、以上のように、請求項１または２の構成に加
えて、上記デルタシグマ変調部の出力と上記電力増幅部
の出力との少なくとも何れか一方を、該デルタシグマ変
調部の入力信号として負帰還する帰還ループが設けられ
ている構成である。

【０１４７】それゆえ、請求項１または２の構成による
効果に加えて、定電圧をスイッチングする電力増幅部で
発生するスイッチングノイズ、クロックノイズ、あるい
は外部より侵入してくるノイズ等を積分器へ負帰還する
ことでノイズをキャンセルすることができる。したがっ
て、これらに起因する量子化ノイズの増加を抑えること
ができるとともに、発振限界の低下も抑制できることか
ら、十分なＳ／Ｎが確保できるという効果を奏する。

【０１４８】請求項４の発明のディジタルスイッチング
アンプは、以上のように、請求項１から３の何れかの構
成に加えて、上記積分器は、積分回路定数をサンプリン
グ周波数に応じて切り替える切替手段が設けられている
構成である。

【０１４９】それゆえ、請求項１から３の何れかの構成
による効果に加えて、積分器を、常にサンプリング周波
数に対して最適な積分回路定数が設定された回路構成に
することができる。したがって、出力信号の量子化ノイ
ズを抑制できるとともに、発振限界を高く維持できるこ
とから、常に十分なＳ／Ｎを得ることができるという効
果を奏する。

【０１５０】請求項５の発明のディジタルスイッチング
アンプは、以上のように、請求項１から４の何れかの構
成に加えて、上記量子化器は、量子化閾値に基づいて３
値以上の多値化信号を出力する構成である。

【０１５１】それゆえ、請求項１から４の何れかの構成
による効果に加えて、スイッチング回数が減少するとと
もに、量子化出力信号が“０”の区間では負荷に電圧が
印加されないので、負荷で消費される電力が小さくな
る。したがって、電力効率が飛躍的に向上するという効
果を奏する。

【０１５２】また、電圧変動や±電源のアンバランス等
の影響がキャンセルされるので、出力信号の量子化ノイ
ズが低減され、発振限界も高くなることから、十分なＳ
／Ｎが得られるという効果を奏する。

【０１５３】請求項６の発明のディジタルスイッチング
アンプは、以上のように、請求項５の構成に加えて、上
記量子化器は、量子化閾値をサンプリング周波数に応じ
て切り替える切替手段が設けられている構成である。

【０１５４】それゆえ、請求項５の構成による効果に加
えて、デルタシグマ変調部の量子化出力信号を多値化す
る場合、量子化器を、常にサンプリング周波数に対して
最適な量子化閾値が設定された回路構成にすることがで
きる。したがって、出力信号の量子化ノイズを抑制でき
るとともに、発振限界を高く維持できることから、常に
十分なＳ／Ｎを得ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプの構成を示すブロック図である。

【図２】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプの他の構成を示すブロック図である。

【図３】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプのさらに他の構成を示すブロック図であ
る。

【図４】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプのさらに他の構成を示すブロック図であ
る。

【図５】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプのさらに他の構成を示すブロック図であ
る。

【図６】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプのさらに他の構成を示す回路構成図であ
る。

【図７】図６に示すディジタルスイッチングアンプに、
正弦波（344.53125Hz,-60dBV）を入力し、サンプリング
周波数 2.8224MHzでサンプリングしたときの量子化ノイ
ズ分布の測定結果を示すグラフである。

【図８】本発明の一実施の形態にかかるディジタルスイ
ッチングアンプの量子化器の構成の概略を示す回路構成
図である。

【図９】図２に示すディジタルスイッチングアンプ（７
次デルタシグマ変調部）に、正弦波（344.53125Hz,振幅
0.001 ）を入力し、量子化閾値が０のときの出力信号を
ＦＦＴ分析して得られた、周波数に対する量子化ノイズ
分布の測定結果を示すグラフである。

【図１０】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．１のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１１】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．２のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１２】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．３のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１３】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．４のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１４】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．５のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１５】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．６のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１６】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．７のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１７】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．８のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１８】図２に示すディジタルスイッチングアンプ
（７次デルタシグマ変調部）に、正弦波（344.53125Hz,
振幅0.001 ）を入力し、量子化閾値が±０．９のときの
出力信号をＦＦＴ分析して得られた、周波数に対する量
子化ノイズ分布の測定結果を示すグラフである。

【図１９】図２に示すディジタルスイッチングアンプの
信号の発振する限界値に対する量子化ノイズの比（Ｓ／
Ｎ）を、量子化閾値について示す説明図である。

【図２０】本発明の他の実施の形態にかかるディジタル
スイッチングアンプの構成を示すブロック図である。

【図２１】本発明の他の実施の形態にかかるディジタル
スイッチングアンプの他の構成を示すブロック図であ
る。

【図２２】本発明の他の実施の形態にかかるディジタル
スイッチングアンプのさらに他の構成を示す回路構成図
である。

【図２３】本発明の実施の形態にかかるスイッチトキャ
パシタ積分器を説明する説明図であり、（ａ）は逆相型
スイッチトキャパシタ積分器の回路構成図、（ｂ）は正
相型スイッチトキャパシタ積分器の回路構成図、（ｃ）
は（ａ），（ｂ）中のスイッチの動作タイミング図であ
る。

【図２４】本発明の実施の形態にかかるディジタルスイ
ッチングアンプの動作タイミングを説明する動作タイミ
ング図であり、（ａ）はクロック発振器の動作タイミン
グ図、（ｂ）は量子化器の出力信号のタイミング図、
（ｃ）はパルス増幅器の出力信号のタイミング図であ
る。

【図２５】従来のディジタルスイッチングアンプの構成
を示すブロック図である。

【図２６】従来のディジタルスイッチングアンプの他の
構成を示す回路構成図である。

【図２７】図２６に示すディジタルスイッチングアンプ
に、正弦波（344.53125Hz,-60dBV）を入力し、サンプリ
ング周波数 2.8224MHzでサンプリングしたときの量子化
ノイズ分布の測定結果を示すグラフである。

【符号の説明】

３ 正相型積分器群（積分器） ４ 加算器 ５ 量子化器 ６ パルス増幅器（電力増幅部） ９ 帰還ループ １４ スイッチ（切替手段） １５ 量子化器 １６ パルス増幅器（電力増幅部） １９ 帰還ループ ２１ ディジタルスイッチングアンプ ２２ ディジタルスイッチングアンプ ２３ ディジタルスイッチングアンプ ２４ ディジタルスイッチングアンプ ２５ ディジタルスイッチングアンプ ２６ ディジタルスイッチングアンプ ３１ ディジタルスイッチングアンプ ３２ ディジタルスイッチングアンプ ３３ ディジタルスイッチングアンプ ８３ 逆相型積分器群（積分器） ８４ 加算器 ８５ 量子化器 ９５ 量子化器 Ｍ 正相型スイッチトキャパシタ積分器 ｍ 逆相型スイッチトキャパシタ積分器 ＡＤ デルタシグマ変調部 ＡＤ１ 第１のデルタシグマ変調部 ＡＤ２ 第２のデルタシグマ変調部

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】入力アナログ信号をデルタシグマ変調して
   量子化出力信号に変換する積分器、加算器および量子化
   器よりなるデルタシグマ変調部と、該量子化出力信号に
   基づいて定電圧印加をスイッチングすることにより上記
   量子化出力信号を電力増幅する電力増幅部とを有するデ
   ィジタルスイッチングアンプにおいて、 上記積分器が、正相型スイッチトキャパシタ積分器より
   なることを特徴とするディジタルスイッチングアンプ。
2. 【請求項２】入力アナログ信号をデルタシグマ変調して
   量子化出力信号に変換する積分器、加算器および量子化
   器よりなるデルタシグマ変調部と、該量子化出力信号に
   基づいて定電圧印加をスイッチングする電力増幅部とを
   有するディジタルスイッチングアンプにおいて、 上記デルタシグマ変調部は、 上記積分器が正相型スイッチトキャパシタ積分器よりな
   る第１のデルタシグマ変調部と、 上記積分器が逆相型スイッチトキャパシタ積分器よりな
   る第２のデルタシグマ変調部とを有するとともに、 上記第１のデルタシグマ変調部と上記第２のデルタシグ
   マ変調部とを、サンプリング周波数に応じて切り替える
   切替手段を有することを特徴とするディジタルスイッチ
   ングアンプ。
3. 【請求項３】上記デルタシグマ変調部の出力と上記電力
   増幅部の出力との少なくとも何れか一方を、該デルタシ
   グマ変調部の入力信号として負帰還する帰還ループが設
   けられていることを特徴とする請求項１または２記載の
   ディジタルスイッチングアンプ。
4. 【請求項４】上記積分器は、積分回路定数をサンプリン
   グ周波数に応じて切り替える切替手段が設けられている
   ことを特徴とする請求項１から３の何れかに記載のディ
   ジタルスイッチングアンプ。
5. 【請求項５】上記量子化器は、量子化閾値に基づいて３
   値以上の多値化信号を出力することを特徴とする請求項
   １から４の何れかに記載のディジタルスイッチングアン
   プ。
6. 【請求項６】上記量子化器は、量子化閾値をサンプリン
   グ周波数に応じて切り替える切替手段が設けられている
   ことを特徴とする請求項５記載のディジタルスイッチン
   グアンプ。