JP4648996B2 - アナログ−デジタル変換器 - Google Patents
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Description
【発明の属する技術分野】
この発明は、オーバーサンプリング方式のアナログ−デジタル変換器(アナログ・デジタル変換装置)に関し、詳しくは、S/N(シグナル/ノイズ)特性改善のためにディザ信号を導入しているアナログ−デジタル変換器に関する。
かかるアナログ−デジタル変換器は、デルタ変調型アナログ−デジタル変換器(Δ変調型A/D変換装置)や、デルタシグマ変調型アナログ−デジタル変換器(ΔΣ変調型A/D変換装置)で具体化され、携帯電話やオーディオ機器において音声や音響を処理する回路等に組み込んで用いられることが多い。
【0002】
【従来の技術】
図7(a)に全体ブロック図を示した従来のアナログ−デジタル変換器は、アナログ入力信号からデジタル出力信号を生成する信号変換を1ビットの差分変調にて行うよう、一次予測デルタ変調型アナログ−デジタル変換器をベースに構成されたものであり、具体的には、アナログ入力信号Aと帰還信号Bとを受けて差分信号Cを生成する差演算回路1と、その差分信号Cと閾値信号Dとを受けて二値信号Eを生成する比較回路2と、その二値信号Eを受けそのうち所定周波数(カットオフ周波数)fg以上の成分を抑制してデジタル出力信号Gを生成するデジタルフィルタ3と、所定周波数fgを超える繰り返し速度(サンプリング周波数fk)で二値信号Eをアナログ信号Hに変換するデジタル−アナログ変換部4+5と、そのアナログ信号Hを受けて帰還信号Bを生成する積分回路6とを備えている。ここで、サンプリング周波数fkはカットオフ周波数fgより高く、カットオフ周波数fgはアナログ入力信号Aの周波数faより高く設定される。
【0003】
また、このアナログ−デジタル変換器には、S/N特性改善のために、アナログ入力信号Aの最大振幅より小さな振幅たとえば±ΔVで発振するディザ信号J(図7(b)参照)を生成するディザ信号発生回路7が設けられるとともに、そのディザ信号Jを差演算回路1の上流でアナログ入力信号Aに足し込む加算回路8も設けられている。図示は割愛したが、ディザ信号Jを帰還信号Bや差分信号Cに足し込むよう、加算回路8が差演算回路1への環流側や差演算回路1の下流に設けられているものもある。何れにしても、最終的には差分信号Cにディザ信号Jが重畳する形でディザが反映されるようになっている。さらに、閾値信号Dには所定の電圧Vd等が採用されるが、その電圧値は、アナログ入力信号Aの上限より小さく下限より大きな一定値となっている。
【0004】
このようなアナログ−デジタル変換器では、アナログ入力信号Aから帰還信号Bを減じて差分信号Cが生成され、これと閾値信号Dとを比較して二値信号Eが生成され、その二値信号Eからカットオフ周波数fgを超える高周波成分を抑制除去してデジタル出力信号Gが生成される。また、それと並行して、二値信号Eがサンプリング回路4によって周波数fkでサンプリングされ更にDAコンバータ5によってアナログ信号Hに変換されるとともに、そのアナログ信号Hが積分回路6によって積分されて帰還信号Bとなる。
【0005】
こうして、差分信号Cがサンプリング周波数fkで二値化され、それに基づいてデジタル出力信号Gが生成されるが、帰還信号Bがそれまでのサンプリングタイミングで既に二値化された差分を積み重ねて直前のアナログ入力信号Aを復元したものに該当することから、二値信号Eは差分変調された信号となるので、二値信号Eが1ビットの信号であっても、サンプリング周波数fkが周波数faよりも十分に高ければ、二値信号Eにはアナログ入力信号Aの波形情報が的確に引き継がれる。そして、二値信号Eからデジタル出力信号Gを生成する際にカットオフ周波数fg以上の高周波成分が除去されるので、デジタル出力信号Gは(図7(c)参照)、サンプリング周波数fkのノイズ成分を含まず(図7(c)の矢付き破線を参照)、アナログ入力信号Aに対応した適切な信号成分を含んだものとなる(図7(c)における周波数faの矢付き実線を参照)。
【0006】
ところで、このアナログ−デジタル変換器のDAコンバータ5に不所望なオフセットが存在すると、その分だけアナログ信号Hの値が正負または上下の何れか一方に片寄るが、その偏差成分が常時積分されて、漸増または漸減するノイズ成分が帰還信号Bに発現する。このノイズ成分は、アナログ入力信号Aに含まれていたものでなく、アナログ−デジタル変換器内で発生したものであるが、フィードバックループに比較回路も組み込まれているため、フィードバックループに居座り続ける。そして、その周波数fhがカットオフ周波数fgより低いと(図7(c)における周波数fhの矢付き実線を参照)、デジタルフィルタ3を通り抜けてデジタル出力信号GのS/N特性を劣化させる。
【0007】
ディザ信号Jは、そのような場合に役立つものであり、アナログ入力信号Aを損なわない程度に小さな振幅の発振信号が用いられる。そして、ディザ信号Jが、アナログ入力信号A等に加算されて、差分信号Cに含められると、DAコンバータ5のオフセットに起因してアナログ−デジタル変換器で発生したノイズ成分がディザ信号Jの影響を受けて周波数fh以外の周波数のところにも広く分散させられる(図7(d)参照)。分散したノイズ成分のうちカットオフ周波数fgを超えるものは、デジタルフィルタ3を通過できずそこで除去される。
【0008】
こうして、適切なディザ信号Jの導入により、DAコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関しては、デルタ変調型アナログ−デジタル変換器のS/N特性が改善される。
なお、デルタシグマ変調型アナログ−デジタル変換器については特開平6−104751号公報に類似の記載がなされており、デルタシグマ変調型アナログ−デジタル変換器でもディザ信号の導入がS/N特性の改善に役立つということが知られている。
【0009】
【発明が解決しようとする課題】
しかしながら、このような従来のアナログ−デジタル変換器では、ディザ信号を導入するに際して、ディザ信号をアナログ入力信号や差分信号等に足し込むという直感的・直接的な手法が採られている。このため、ディザ信号発生回路に加えて、アナログの加算回路あるいは等価な減算回路を設ける必要がある。また、アナログ入力信号や差分信号の値が上限や下限に近いときにはディザ信号の重畳によってその限界に至ってしまって波形が歪むことから、新たな異質のノイズ要因も随伴して導入されたことになり、そのノイズの発生を抑えるにはディザ信号の振幅の分だけアナログ入力信号や差分信号の最大振幅を狭めることが必要となるので、却って不都合となる面もある。
【0010】
そこで、DAコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関してS/N特性を改善するために差分変調型アナログ−デジタル変換器にディザ信号を導入するに際して、ディザ信号をアナログ入力信号や差分信号等に直接重畳しないでも、同等の改善効果が得られるよう回路構成に工夫を凝らすことが技術的な課題となる。また、小形化が重視される携帯電話等への応用を考慮すると、回路の改造に際して、回路規模を削減することも重要な課題となる。
【0011】
この発明は、このような課題を解決するためになされたものであり、ディザが重畳せずに反映されるアナログ−デジタル変換器を実現することを目的とする。
また、この発明は、ディザ重畳用の加算回路が無くて回路規模が小さいアナログ−デジタル変換器を実現することも目的とする。
【0012】
【課題を解決するための手段】
このような課題を解決するために発明された第1乃至第2の解決手段について、その構成および作用効果を以下に説明する。
【0013】
[第1の解決手段]
第1の解決手段のアナログ−デジタル変換器は、出願当初の請求項1に記載の如く、アナログ入力信号を差分変調してデジタル出力信号を生成するアナログ−デジタル変換器において、ディザ信号を生成するディザ信号発生回路が設けられ、差分信号またはその派生信号の二値化が前記ディザ信号との比較にて行われるようになっている、というものである。
【0014】
このような第1の解決手段のアナログ−デジタル変換器にあっては、差分変調に随伴して生じるノイズがディザ信号の導入により分散され一部抑制されるとともに、その導入箇所が差分変調における二値化用の比較部に移されている。比較には一般に複数の信号が別個に入力されることから、差分信号等とディザ信号とが分離した状態のままで処理されることとなる。
また、そのようにしても、二値化の基準となる閾値を必要であれば直流成分等としてディザ信号側に含めることで、二値化も含めて差分変調の機能を何等損なうこと無く、二値信号やそれに基づくデジタル出力信号にはディザ信号の影響が確実に及び、その結果、アナログ入力信号や差分信号の最大振幅を狭めること無くS/N特性が改善されることとなる。
したがって、この発明によれば、ディザ信号がアナログ入力信号や差分信号等には直接重畳せずとも変換結果には反映されるアナログ−デジタル変換器を実現することができる。
【0015】
[第2の解決手段]
第2の解決手段のアナログ−デジタル変換器は、出願当初の請求項2に記載の如く、上記の第1の解決手段のアナログ−デジタル変換器であって、前記ディザ信号発生回路が、第1の電圧を発生する手段と、第2の電圧を発生する手段と、これら第1,第2の電圧を交互に選択して出力する切換手段とを具えている、というものである。
【0016】
このような第2の解決手段のアナログ−デジタル変換器にあっては、ディザ信号が無いとしたとき一定値となる二値化用の閾値が、第1の電圧と第2の電圧との中間値・平均値に一致する。
これにより、閾値がディザ信号側に含まれることとなる。しかも、第1,第2の電圧を適宜設定することで、容易に、ディザ信号の振幅に加えて閾値も設定することができる。さらに、切換手段等はアナログ加算回路より簡素な回路にて具体化されるので、回路規模も小さくて済む。
したがって、この発明によれば、ディザ重畳用の加算回路が無くて回路規模が小さいアナログ−デジタル変換器を実現することができる。
【0017】
【発明の実施の形態】
このような解決手段で達成された本発明のアナログ−デジタル変換器について、これを実施するための具体的な形態を、以下の第1〜第6実施例により説明する。
図1に示した第1実施例は、デルタ変調型アナログ−デジタル変換器をベースに、上述した第1の解決手段を具現化したものであり、図2に示した第2実施例は、デルタシグマ変調型アナログ−デジタル変換器をベースに、上述した第1の解決手段を具現化したものである。また、それぞれ図3〜図6に示した第3〜第6実施例は、何れも、上述した第2の解決手段を具現化したものである。
なお、それらの図示に際し従来と同様の構成要素には同一の符号を付して示したので、重複する再度の説明は割愛し、以下、従来との相違点を中心に説明する。
【0018】
【第1実施例】
本発明のアナログ−デジタル変換器の第1実施例について、その具体的な構成を、図面を引用して説明する。図1(a)は、全体回路のブロック図であり、同図(b)は、ディザ信号Mの波形例である。
このアナログ−デジタル変換器は、デルタ変調型アナログ−デジタル変換器をベースに構成されて1ビットの差分変調を行うものであり、これが既述の従来例(図7参照)と相違するのは、ディザ信号Mを生成するディザ信号発生回路70がディザ信号発生回路7及び加算回路8に代わって導入された点と、ディザ信号Mが閾値信号Dとして比較回路2に入力されるようになった点である。
【0019】
すなわち、このアナログ−デジタル変換器は(図1(a)参照)、アナログ入力信号Aと帰還信号Bとを受けて差分信号Cを生成する差演算回路1と、その差分信号Cと閾値信号Dとを受けて二値信号Eを生成する比較回路2と、その二値信号Eを受けそのうち所定周波数(カットオフ周波数)fg以上の成分を抑制してデジタル出力信号Gを生成するデジタルフィルタ3と、所定周波数fgを超える繰り返し速度(サンプリング周波数fk)で二値信号Eをアナログ信号Hに変換するデジタル−アナログ変換部4+5と、そのアナログ信号Hを受けて帰還信号Bを生成する積分回路6とを備えたアナログ−デジタル変換器において、差分信号Cの最大振幅より小さな振幅で発振するディザ信号Mを生成するディザ信号発生回路70が設けられ、そのディザ信号Mを閾値信号Dとして比較回路2が受けるようになったものである。
【0020】
アナログ入力信号Aが音声信号である場合を例に、それらの各要素について詳述すると、アナログ入力信号Aの周波数faは数百Hzを中心に数十Hzから数千Hzに亘り、これに基づきカットオフ周波数fgは8kHzや4kHz等に設定され、サンプリング周波数fkは1MHzや10MHz等にされる。デジタルフィルタ3は、純粋なローパスフィルタの回路であっても良いが、二値信号Eをデジタル−アナログ変換部4+5に同期して高速でカウントする等のことで例えば8ビットや14ビット等の複数ビットに変換して低速の所定周期でデジタル出力信号Gを出力するカウント回路等に付随して又は寄生して具現されるようにしても良い。
【0021】
また、差演算回路1は、演算増幅器(オペアンプ)を用いた加算回路等にて容易に具現化され、比較回路2は、コンパレータ等にて具現化され例えばその正側入力に差分信号Cが導かれ負側入力に閾値信号Dすなわちディザ信号Mが導かれる。さらに、サンプリング回路4には、ラッチに適したDタイプのフリップフロップ等が多用されるが、これは、DAコンバータ5の一部として具現化されていても良い。また、積分回路6には、オペアンプにコンデンサを組み合わせた能動的な回路が好適である。
【0022】
なお、ディザ信号発生回路70の具体的な構成例は第3実施例以降で詳述するが、ディザ信号Mは(図1(b)参照)、電圧Vdを中心にして小さな振幅ΔVだけ上下に変化するような発振信号となっている。すなわち、ディザ信号Mは、所定周期で交互に第1の電圧(Vd+ΔV)又は第2の電圧(Vd−ΔV)になる。また、ディザ信号の位相はS/N比に影響しないので本発明にとって本質的な要件では無いけれども、この例では、以下の動作説明の簡明化のために、ディザ信号Mと従来例のディザ信号Jとで位相が180゜ずれている即ち反転しているものとする。さらに、ディザ信号Mの周波数は、ディザ信号Mがデジタルフィルタ3でカットされるように、カットオフ周波数fgより高く、サンプリング周波数fkより低くされる。
【0023】
この第1実施例のアナログ−デジタル変換器について、その使用態様及び動作を、図面を引用して説明する。図1(b)は、ディザ信号Mの典型的な波形を示し、同図(c)及び(d)は、デジタル出力信号Gのパワースペクトル図であり、(c)がディザ信号の無い状態を示し、(d)がディザ信号の有る状態を示している。
【0024】
この場合、ディザ信号Mの振幅ΔVは大きくないので閾値信号Dが比較回路2の入力可能範囲を越える心配は無い。また、アナログ入力信号Aや,帰還信号B,差分信号Cの波形が歪まない範囲では、差分信号Cに振幅電圧ΔVの発振信号を加え閾値電圧Vdを減じた電圧値と、閾値電圧Vdから振幅電圧ΔVの発振信号を減じてその結果を差分信号Cから減じて得られる電圧値とが等しいので、この例のアナログ−デジタル変換器(図1(a)参照)と従来例のアナログ−デジタル変換器(図7(a)参照)とを対比させると、差分信号Cが同じであれば、二値信号Eや,アナログ信号H,帰還信号Bも同じとなることが判る。そして、アナログ入力信号Aが同じであれば、差分信号Cも同じになるので、その結果、デジタル出力信号Gも同じものが得られる。
【0025】
具体的には、アナログ入力信号Aから帰還信号Bを減じて差分信号Cが生成され、これがディザ信号Mからなる閾値信号Dと比較されて二値信号Eが生成され、その二値信号Eからカットオフ周波数fgを超える高周波成分を抑制除去してデジタル出力信号Gが生成される。また、それと並行して、二値信号Eがサンプリング回路4によって周波数fkでサンプリングされ更にDAコンバータ5によってアナログ信号Hに変換されるとともに、そのアナログ信号Hが積分回路6によって積分されて帰還信号Bとなる。
【0026】
こうして、デジタル出力信号Gが生成されるが、その際に、DAコンバータ5の不所望なオフセット成分が常時積分されて、周波数fhのノイズが発現したとしても(図1(c)参照)、従来同様、そのノイズ成分がディザ信号Mの影響を受けて周波数fh以外の周波数のところにも広く分散させられて(図1(d)参照)、そのうちカットオフ周波数fgを超えるようになった部分は、デジタルフィルタ3にて除去される。そして、この場合も、適切なディザ信号Mの導入により、DAコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関してS/N特性が改善される。
【0027】
しかも、この場合、アナログ入力信号Aや,帰還信号B,差分信号Cにディザ信号Mが直接重畳されることが無いことから、差演算回路1や比較回路2の入力範囲を逸脱しない限りアナログ入力信号A等の信号波形は歪まないので、アナログ入力信号A等の最大振幅が差演算回路1等の入力範囲よりも狭められるということが無い。また、そのことによって回路設計時に考慮すべき要件が減るので、設計が楽になるという更なる利点も享受することができる。
【0028】
【第2実施例】
図2に全体ブロック図を示した本発明のアナログ−デジタル変換器は、デルタシグマ変調型アナログ−デジタル変換器をベースに構成されて1ビットの差分変調を行うものであり、これが上述した第1実施例のものと相違するのは、積分回路6が、DAコンバータ5と差演算回路1との間におけるアナログ信号Hのラインから外されて、差演算回路1と比較回路2との間における差分信号Cのラインに介挿されている点である。
【0029】
すなわち、このアナログ−デジタル変換器は、アナログ入力信号Aと帰還信号Bとを受けて差分信号Cを生成する差演算回路1と、その差分信号Cを受けて派生信号Pを生成する積分回路6と、その派生信号Pと閾値信号Dとを受けて二値信号Eを生成する比較回路2と、その二値信号Eを受けそのうち所定周波数(カットオフ周波数)fg以上の成分を抑制してデジタル出力信号Gを生成するデジタルフィルタ3と、所定周波数fgを超える繰り返し速度(サンプリング周波数fk)で二値信号Eをアナログ信号Hに変換しこれを帰還信号Bとして差演算回路1に送出するデジタル−アナログ変換部4+5とを備えたアナログ−デジタル変換器において、派生信号Pの最大振幅より小さな振幅で発振するディザ信号Mを生成するディザ信号発生回路70が設けられ、そのディザ信号Mを閾値信号Dとして比較回路2が受けるようになったものである。
【0030】
デルタシグマ変調型アナログ−デジタル変換器についてもディザ信号の導入がS/N特性の改善に役立つことが知られており、その導入に際してディザ信号をアナログ入力信号に加算器で重畳させる手法が特開平6−104751号公報に開示されているが、この発明の場合(図2参照)、ディザ信号Mが、上述の第1実施例と同様に、閾値信号Dとして比較回路2の負側入力に導かれて、差分信号Cやその派生信号Pとは分離したままの状態で、派生信号Pとの比較に供される。これにより、デルタシグマ変調型アナログ−デジタル変換器についても、DAコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関してS/N特性が改善されるうえ、アナログ入力信号等の最大振幅が狭められることも無く、設計も楽になる。しかも、ディザ信号重畳用の加算回路は不要である。
【0031】
【第3実施例】
図3にディザ信号発生回路を示した本発明のアナログ−デジタル変換器では、上述した第1実施例や第2実施例におけるディザ信号発生回路70が、第1の電圧(Vd+ΔV)を発生する手段と、第2の電圧(Vd−ΔV)を発生する手段と、これら第1,第2の電圧(Vd±ΔV)を交互に選択して出力する切換手段とを具えたものになっている。
【0032】
具体的には、3個の抵抗R1,R2,R3を直列接続した回路が電圧Vddの給電線と電圧Vssの接地線との間に設けられ、その抵抗分圧によって、抵抗R1と抵抗R2との接続点に第1の電圧(Vd+ΔV)が発生し、抵抗R2と抵抗R3との接続点に第2の電圧(Vd−ΔV)が発生する。そのように各抵抗R1,R2,R3の抵抗値が設定される。また、抵抗R1と抵抗R2との接続点がアナログスイッチ等のスイッチSW1を介在させてディザ信号Mの信号線に接続され、抵抗R2と抵抗R3との接続点もスイッチSW2を介在させてディザ信号Mの信号線に接続される。さらに、スイッチSW1の開閉状態を切り換える制御信号Qが、例えばサンプリング周波数fkを規定しているクロック信号Kを分周する等のことで生成され、スイッチSW2の切換制御信号は制御信号Qを反転して生成されるようになっている。
【0033】
この場合、抵抗R1,R2の接続点電圧が式[Vss+(Vdd-Vss)・(R2+R3)/(R1+R2+R3)]にて算出され、抵抗R2,R3の接続点電圧が式[Vss+(Vdd-Vss)・(R3)/(R1+R2+R3)] にて算出されるので、抵抗R1,R2,R3の抵抗値あるいはそれらの比を適切に設定することで容易に、しかも実用上はほぼ任意の電圧Vd,振幅ΔVについて、第1の電圧(Vd+ΔV)及び第2の電圧(Vd−ΔV)を発生させることができる。なお式中で「・」は乗算を示し「/」は除算を示す。そして、制御信号Qに応じてスイッチSW1,SW2が交互に導通または遮断を繰り返すので、ディザ信号Mは、電圧Vdを中心にして振幅ΔVで発振する信号となる。これにより、アナログの加算回路や減算回路が無くても、ディザ信号Mに閾値電圧Vdを含ませるとともに、そのディザ信号Mを閾値信号Dとして二値化のための比較に供することができる。
【0034】
【第4実施例】
図4にディザ信号発生回路を示した本発明のアナログ−デジタル変換器が上述した第3実施例のものと相違するのは、抵抗の一部が並列になっている点と、スイッチが一個に減っている点である。
具体的には、スイッチSW3と抵抗R5とが直列接続され、この回路と抵抗R4とが並列接続され、この回路と抵抗R6とが直列に接続され、この回路が電圧Vddの給電線と電圧Vssの接地線との間に繋ぎ込まれる。
【0035】
この場合、スイッチSW3が制御信号Q等に応じて開閉すると、それに応じて抵抗R4と抵抗R6との接続点電圧が切り替わるので、その電圧を取り出すことでディザ信号Mを生成することができる。また、この場合も、加算回路を用いること無く、抵抗R4,R5,R6の抵抗値あるいはそれらの比を適切に設定することで容易に、実用上任意の電圧Vd,振幅ΔVについて、第1の電圧(Vd+ΔV)及び第2の電圧(Vd−ΔV)を発生させることができる。
【0036】
【第5実施例】
図5にディザ信号発生回路を示した本発明のアナログ−デジタル変換器が上述した第3,第4実施例のものと相違するのは、定電流源が導入されている点である。
具体的には、定電流源IS1とスイッチSW4とが直列接続され、定電流源IS2とスイッチSW5とが直列接続され、それらの直列回路同士が並列接続され、この回路と抵抗R7とが直列に接続され、この回路が電圧Vddの給電線と電圧Vssの接地線との間に繋ぎ込まれる。また、図示は割愛したが、スイッチSW4,SW5が制御信号Qやその反転信号に応じて交互に開閉するようになっている。
【0037】
この場合、スイッチSW4が導通しているときには抵抗R7に式[IS1・R7]の電圧が発生し、スイッチSW5が導通しているときには抵抗R7に式[IS2・R7]の電圧が発生し、それらの電圧がスイッチSW4,SW5の開閉に応じて交互に発現するので、その電圧を取り出すことでディザ信号Mを生成することができる。また、この場合も、加算回路を用いること無く、定電流源IS1,IS2の電流値や抵抗R7の抵抗値を適切に設定することで容易に、任意の電圧Vd,振幅ΔVについて、第1の電圧(Vd+ΔV)及び第2の電圧(Vd−ΔV)を発生させることができる。
【0038】
【第6実施例】
図6にディザ信号発生回路を示した本発明のアナログ−デジタル変換器が上述した第5実施例のものと相違するのは、スイッチが減っている点である。
具体的には、定電流源IS4とスイッチSW6とが直列接続され、この回路と定電流源IS3とが並列接続され、この回路と抵抗R8とが直列に接続され、この回路が電圧Vddの給電線と電圧Vssの接地線との間に繋ぎ込まれる。
【0039】
この場合、制御信号Q等に応じてスイッチSW6が導通しているときには抵抗R8に式[R8・(IS3+IS4)]の電圧が発生し、スイッチSW6が遮断しているときには抵抗R8に式[R8・IS4]の電圧が発生し、それらの電圧がスイッチSW6の開閉に応じて交互に発現するので、その電圧を取り出すことでディザ信号Mを生成することができる。また、この場合も、加算回路を用いること無く、定電流源IS3,IS4の電流値や抵抗R8の抵抗値を適切に設定することで容易に、任意の電圧Vd,振幅ΔVについて、第1の電圧(Vd+ΔV)及び第2の電圧(Vd−ΔV)を発生させることができる。
【0040】
【発明の効果】
以上の説明から明らかなように、本発明の第1の解決手段のアナログ−デジタル変換器にあっては、差分変調に伴う二値化のための比較を利用してディザ信号がアナログ入力信号等から分離した状態で用いられるようにしたことにより、ディザ信号がアナログ入力信号や差分信号等には直接重畳せずとも変換結果には反映されるアナログ−デジタル変換器を実現することができたという有利な効果が有る。
【0041】
また、本発明の第2の解決手段のアナログ−デジタル変換器にあっては、ディザ信号発生回路を特定構造のものに限定したことにより、ディザ重畳用の加算回路が無くて回路規模が小さいアナログ−デジタル変換器を実現することができたという有利な効果を奏する。
【図面の簡単な説明】
【図1】 本発明のアナログ−デジタル変換器の第1実施例について、(a)が全体回路のブロック図、(b)がディザ信号の波形例、(c)がディザ信号の無いときのパワースペクトル図、(c)がディザ信号を加えたときのパワースペクトル図である。
【図2】 本発明のアナログ−デジタル変換器の第2実施例について、全体回路のブロック図である。
【図3】 本発明のアナログ−デジタル変換器の第3実施例について、ディザ信号発生回路の詳細図である。
【図4】 本発明のアナログ−デジタル変換器の第4実施例について、ディザ信号発生回路の詳細図である。
【図5】 本発明のアナログ−デジタル変換器の第5実施例について、ディザ信号発生回路の詳細図である。
【図6】 本発明のアナログ−デジタル変換器の第6実施例について、ディザ信号発生回路の詳細図である。
【図7】 従来のアナログ−デジタル変換器について、(a)が全体回路のブロック図、(b)がディザ信号の波形例、(c)がディザ信号の無いときのパワースペクトル図、(c)がディザ信号を加えたときのパワースペクトル図である。
【符号の説明】
1…差演算回路、2…比較回路(Cmp)、3…デジタルフィルタ、
4…サンプリング回路(FF,デジタル−アナログ変換部)、
5…DAコンバータ5(DAC,デジタル−アナログ変換部)、
6…積分回路6、7…ディザ信号発生回路、8…加算回路、
70…ディザ信号発生回路
Claims (1)
- アナログ入力信号を差分変調してデジタル出力信号を生成するアナログ−デジタル変換器において、前記アナログ入力信号と帰還信号とを受けて差分信号を出力する差演算回路と、前記差分信号の最大振幅より小さな振幅で発振するディザ信号を生成するディザ信号発生回路と、前記差分信号と前記ディザ信号とを受けて二値信号を生成する比較回路と、前記二値信号を受けて前記デジタル出力信号を生成するデジタルフィルタと、前記二値信号をアナログ信号に変換するデジタル−アナログ変換部と、前記アナログ信号を受けて前記帰還信号を生成する積分回路とを有し、前記ディザ信号発生回路は、第1定電流源とスイッチとが直列接続され、前記第1定電流源と前記スイッチとが直列接続されて構成された第1直列接続回路と第2定電流源とが並列接続され、前記第1直列接続回路と前記第2定電流源とが並列接続されて構成された並列接続回路と抵抗とが直列に接続され、前記並列接続回路と抵抗とが直列に接続されて構成された第2直列接続回路が給電線と接地線との間に繋ぎ込まれたものであることを特徴とするアナログ−デジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000310053A JP4648996B2 (ja) | 2000-10-11 | 2000-10-11 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000310053A JP4648996B2 (ja) | 2000-10-11 | 2000-10-11 | アナログ−デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002118465A JP2002118465A (ja) | 2002-04-19 |
JP4648996B2 true JP4648996B2 (ja) | 2011-03-09 |
Family
ID=18790075
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000310053A Expired - Fee Related JP4648996B2 (ja) | 2000-10-11 | 2000-10-11 | アナログ−デジタル変換器 |
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Country | Link |
---|---|
JP (1) | JP4648996B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004010582A1 (ja) | 2002-07-22 | 2004-01-29 | Matsushita Electric Industrial Co., Ltd. | 確率的演算素子、その駆動方法及びこれを用いた認識処理装置 |
JP4687512B2 (ja) * | 2006-03-08 | 2011-05-25 | トヨタ自動車株式会社 | Δς型ad変換器 |
US9806552B2 (en) * | 2016-02-15 | 2017-10-31 | Analog Devices Global | Analog/digital converter with charge rebalanced integrator |
US9780798B1 (en) * | 2016-11-01 | 2017-10-03 | Texas Instruments Incorporated | Digital modulator entropy source |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH077435A (ja) * | 1993-06-21 | 1995-01-10 | Fujitsu Ltd | Σδad変換器のディザ混入回路 |
-
2000
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH077435A (ja) * | 1993-06-21 | 1995-01-10 | Fujitsu Ltd | Σδad変換器のディザ混入回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2002118465A (ja) | 2002-04-19 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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