JPH06104751A - Δς変調型ａ／ｄ変換器 - Google Patents
Δς変調型ａ／ｄ変換器Info
- Publication number
- JPH06104751A JPH06104751A JP24795592A JP24795592A JPH06104751A JP H06104751 A JPH06104751 A JP H06104751A JP 24795592 A JP24795592 A JP 24795592A JP 24795592 A JP24795592 A JP 24795592A JP H06104751 A JPH06104751 A JP H06104751A
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- JP
- Japan
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- output
- signal
- input
- clock
- clock dither
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 本発明はΔΣ変調型Ａ／Ｄ変換器に関し、変
換器で発生し易い高周波成分を自動的に分散させ、Ｓ／
Ｎ特性を著しく改善することを目的とする。 【構成】 ΔΣ変調型Ａ／Ｄ変換器において、デジタル
フィルタＦＩＬの出力を受ける信号レベル検出部ＳＬＤ
と、信号レベル検出部の出力を受け、出力信号のレベル
に応じてクロックディザ信号を選択するクロックディザ
処理を行うクロックディザ設定部ＣＤＳと、クロックデ
ィザ処理の結果に基づき、数種のクロックディザ信号を
発生するクロックディザ供給部ＣＤＫと、クロックディ
ザ信号と入力信号を加算し、加算結果を該差動アンプの
正側入力に供給する加算器ＡＤＤとを備え、デジタルフ
ィルタの出力Ｄｏｕｔを入力側に帰還させるように構成
する。
換器で発生し易い高周波成分を自動的に分散させ、Ｓ／
Ｎ特性を著しく改善することを目的とする。 【構成】 ΔΣ変調型Ａ／Ｄ変換器において、デジタル
フィルタＦＩＬの出力を受ける信号レベル検出部ＳＬＤ
と、信号レベル検出部の出力を受け、出力信号のレベル
に応じてクロックディザ信号を選択するクロックディザ
処理を行うクロックディザ設定部ＣＤＳと、クロックデ
ィザ処理の結果に基づき、数種のクロックディザ信号を
発生するクロックディザ供給部ＣＤＫと、クロックディ
ザ信号と入力信号を加算し、加算結果を該差動アンプの
正側入力に供給する加算器ＡＤＤとを備え、デジタルフ
ィルタの出力Ｄｏｕｔを入力側に帰還させるように構成
する。
Description
【０００１】
【産業上の利用分野】本発明はΔΣ変調型Ａ／Ｄ変換器
に関する。本発明のＡ／Ｄ変換器によれば、この形式の
変換器で発生し易い高周波成分を自動的に分散させるこ
とができ、その結果Ｓ／Ｎ特性を著しく改善することが
できる。
に関する。本発明のＡ／Ｄ変換器によれば、この形式の
変換器で発生し易い高周波成分を自動的に分散させるこ
とができ、その結果Ｓ／Ｎ特性を著しく改善することが
できる。
【０００２】
【従来の技術】図９は従来のΔΣ変調型Ａ／Ｄ変換器の
構成図あり、図１０は図９構成で変換範囲の誤差が無い
場合の信号レベルの説明図であり、図１１は図１０の積
分器出力をグラフ化したものである。図９において、Ａ
ｉｎはアナログ入力、ＡＭＰ１は差動アンプ、ＡＭＰ２
は積分器、ＣＯＭＰ１は比較器、ＦＩＬはデジタルフィ
ルタ、ＤＡＣは１ビットＤ／Ａ変換器である。ＦＦＴ解
析はＳ／Ｎ算出のために高速フーリエ変換された出力で
ある。
構成図あり、図１０は図９構成で変換範囲の誤差が無い
場合の信号レベルの説明図であり、図１１は図１０の積
分器出力をグラフ化したものである。図９において、Ａ
ｉｎはアナログ入力、ＡＭＰ１は差動アンプ、ＡＭＰ２
は積分器、ＣＯＭＰ１は比較器、ＦＩＬはデジタルフィ
ルタ、ＤＡＣは１ビットＤ／Ａ変換器である。ＦＦＴ解
析はＳ／Ｎ算出のために高速フーリエ変換された出力で
ある。
【０００３】アナログ入力Ａｉｎは差動アンプＡＭＰ１
の正側に入力され、負側にはＤ／Ａ変換器出力が入力さ
れる。差動アンプＡＭＰ１の出力Ｖ１は積分器ＡＭＰ２
を経て比較器ＣＯＭＰ１の一方に入力され（Ｖ２）、し
きい値電圧Ｖｃと比較される。比較結果のデジタル値Ｖ
ｄはＤ／Ａ変換器によりアナログ値となる。この場合、
比較結果ＶｄがＨレベルのときはアナログ出力Ｖ３は＋
１ｖであり、Ｌレベルのときはアナログ出力Ｖ３は−１
ｖである。比較器ＣＯＭＰ１の出力は同時にデジタルフ
ィルタＦＩＬに入力され、平均化フィルタリング処理が
なされ、デジタル出力Ｄｏｕｔを得る。この出力Ｄｏｕ
ｔはＳ／Ｎ値算出のために高速フーリエ変換（ＦＦＴ）
されて解析される。
の正側に入力され、負側にはＤ／Ａ変換器出力が入力さ
れる。差動アンプＡＭＰ１の出力Ｖ１は積分器ＡＭＰ２
を経て比較器ＣＯＭＰ１の一方に入力され（Ｖ２）、し
きい値電圧Ｖｃと比較される。比較結果のデジタル値Ｖ
ｄはＤ／Ａ変換器によりアナログ値となる。この場合、
比較結果ＶｄがＨレベルのときはアナログ出力Ｖ３は＋
１ｖであり、Ｌレベルのときはアナログ出力Ｖ３は−１
ｖである。比較器ＣＯＭＰ１の出力は同時にデジタルフ
ィルタＦＩＬに入力され、平均化フィルタリング処理が
なされ、デジタル出力Ｄｏｕｔを得る。この出力Ｄｏｕ
ｔはＳ／Ｎ値算出のために高速フーリエ変換（ＦＦＴ）
されて解析される。
【０００４】ここで、説明を簡素化するために、アナロ
グ入力Ａｉｎを０ｖとし、比較器ＣＯＭＰ１のしきい値
電圧をＶｃ＝０．５ｖとし、Ｄ／Ａ変換器ＤＡＣのダイ
ナミックレンジ（変化の範囲）を±１ｖとする。図９構
成の動作を図１０に沿って以下に説明する。本例は変換
範囲に誤差を含まない理想的な場合である。
グ入力Ａｉｎを０ｖとし、比較器ＣＯＭＰ１のしきい値
電圧をＶｃ＝０．５ｖとし、Ｄ／Ａ変換器ＤＡＣのダイ
ナミックレンジ（変化の範囲）を±１ｖとする。図９構
成の動作を図１０に沿って以下に説明する。本例は変換
範囲に誤差を含まない理想的な場合である。
【０００５】動作０、即ち、クロック周期Ｔ＝０（初
期状態）において、差動アンプＡＭＰ１の出力信号Ｖ１
は出力されない。よって、積分器ＡＭＰ２の出力信号Ｖ
２＝０．０ｖ、比較器ＣＯＭＰ１の出力ＶｄはＬ、Ｄ／
Ａ変換器の出力Ｖ３＝−１．０ｖとなる。 動作１、即ち、クロック周期Ｔ＝１（１回目クロッ
ク）において、差動アンプＡＭＰ１の負入力に−１．０
ｖを、正入力に０．０ｖを入力することで、差動アンプ
ＡＭＰ１の出力電圧Ｖ１＝１．０ｖが出力され、積分器
ＡＭＰ２の入力となる。積分器ＡＭＰ２では１クロック
前の出力Ｖ２の値０．０ｖに出力Ｖ１＝１．０ｖが加算
され、出力Ｖ２＝１．０ｖとなる。よって、比較器ＣＯ
ＭＰ１の出力ＶｄはＨレベル、Ｄ／Ａ変換器の出力Ｖ３
＝１．０ｖとなる。
期状態）において、差動アンプＡＭＰ１の出力信号Ｖ１
は出力されない。よって、積分器ＡＭＰ２の出力信号Ｖ
２＝０．０ｖ、比較器ＣＯＭＰ１の出力ＶｄはＬ、Ｄ／
Ａ変換器の出力Ｖ３＝−１．０ｖとなる。 動作１、即ち、クロック周期Ｔ＝１（１回目クロッ
ク）において、差動アンプＡＭＰ１の負入力に−１．０
ｖを、正入力に０．０ｖを入力することで、差動アンプ
ＡＭＰ１の出力電圧Ｖ１＝１．０ｖが出力され、積分器
ＡＭＰ２の入力となる。積分器ＡＭＰ２では１クロック
前の出力Ｖ２の値０．０ｖに出力Ｖ１＝１．０ｖが加算
され、出力Ｖ２＝１．０ｖとなる。よって、比較器ＣＯ
ＭＰ１の出力ＶｄはＨレベル、Ｄ／Ａ変換器の出力Ｖ３
＝１．０ｖとなる。
【０００６】動作２、即ち、クロック周期Ｔ＝２（２
回目クロック）において、積分器ＡＭＰ１の負入力に
１．０ｖを、正入力に０．０ｖを入力することで、差動
アンプＡＭＰ１の出力電圧Ｖ１＝−１．０ｖが出力さ
れ、積分器ＡＭＰ２の入力となる。積分器ＡＭＰ２では
１クロック前の出力Ｖ２の値１．０ｖに、出力Ｖ１＝−
１．０ｖが加算され、出力Ｖ２＝０．０ｖとなる。よっ
て、比較器ＣＯＭＰ１の出力ＶｄはＬレベル、Ｄ／Ａ変
換器の出力Ｖ３＝−１．０ｖとなる。
回目クロック）において、積分器ＡＭＰ１の負入力に
１．０ｖを、正入力に０．０ｖを入力することで、差動
アンプＡＭＰ１の出力電圧Ｖ１＝−１．０ｖが出力さ
れ、積分器ＡＭＰ２の入力となる。積分器ＡＭＰ２では
１クロック前の出力Ｖ２の値１．０ｖに、出力Ｖ１＝−
１．０ｖが加算され、出力Ｖ２＝０．０ｖとなる。よっ
て、比較器ＣＯＭＰ１の出力ＶｄはＬレベル、Ｄ／Ａ変
換器の出力Ｖ３＝−１．０ｖとなる。
【０００７】動作３（クロック周期Ｔ＝３）以降も上
記と同様に動作する。以上の結果、比較器ＣＯＭＰ１の
出力より得たデジタル信号Ｖｄを、フィルタＦＩＬにて
平均化フィルタリング処理すると、デジタル出力Ｄｏｕ
ｔを得ることができる。図１１は図９の積分器出力Ｖ２
（ｖ）をグラフ表示した図である。積分器出力Ｖ２を比
較器ＣＯＭＰ１によりデジタル化した後、フィルタＦＩ
Ｌを経てＦＦＴ解析を行うと、直流成分と、クロック周
波数ｆ＝１／Ｔ（Ｈｚ）と等しいスペクトル成分を得る
ことができる。前述のように、この波形は誤差のない理
想的な場合である。
記と同様に動作する。以上の結果、比較器ＣＯＭＰ１の
出力より得たデジタル信号Ｖｄを、フィルタＦＩＬにて
平均化フィルタリング処理すると、デジタル出力Ｄｏｕ
ｔを得ることができる。図１１は図９の積分器出力Ｖ２
（ｖ）をグラフ表示した図である。積分器出力Ｖ２を比
較器ＣＯＭＰ１によりデジタル化した後、フィルタＦＩ
Ｌを経てＦＦＴ解析を行うと、直流成分と、クロック周
波数ｆ＝１／Ｔ（Ｈｚ）と等しいスペクトル成分を得る
ことができる。前述のように、この波形は誤差のない理
想的な場合である。
【０００８】次に、図９構成において、誤差を含む実使
用状態での信号レベルについて図１２、１３により説明
する。この場合、１ビットＤ／Ａ変換器ＤＡＣの±両側
のダイナミックレンジの内、＋側に０．２ｖの誤差（通
常、ＬＳＩ化の際に数１０ｍｖ程度生じる。今回は説明
の便宜上、０．２ｖと大幅な値とした）があると仮定す
る。従って、Ｄ／Ａ変換器の入出力関係は、入力デジタ
ル値がＨレベルのとき正側に＋０．８ｖ、Ｌレベルのと
きは負側に−１．０ｖとなる。Ｄ／Ａ変換器のこのよう
な変化範囲において、前述と同様に、以下に説明する。
用状態での信号レベルについて図１２、１３により説明
する。この場合、１ビットＤ／Ａ変換器ＤＡＣの±両側
のダイナミックレンジの内、＋側に０．２ｖの誤差（通
常、ＬＳＩ化の際に数１０ｍｖ程度生じる。今回は説明
の便宜上、０．２ｖと大幅な値とした）があると仮定す
る。従って、Ｄ／Ａ変換器の入出力関係は、入力デジタ
ル値がＨレベルのとき正側に＋０．８ｖ、Ｌレベルのと
きは負側に−１．０ｖとなる。Ｄ／Ａ変換器のこのよう
な変化範囲において、前述と同様に、以下に説明する。
【０００９】動作０、即ち、クロック周期Ｔ＝０（初
期状態）において、差動アンプＡＭＰ１の出力信号Ｖ１
は出力されず、積分器ＡＭＰ２の出力信号Ｖ２＝０．０
ｖ、比較器ＣＯＭＰ１の出力ＶｄはＬレベル、Ｄ／Ａ変
換器の出力Ｖ３＝−１．０ｖとなる。 動作１、即ち、クロック周期Ｔ＝１（１回目クロッ
ク）において、差動アンプＡＭＰ１の負入力に−１．０
ｖを、正入力に０．０ｖを入力することで、差動アンプ
ＡＭＰ１の出力電圧Ｖ１＝１．０ｖが出力され、積分器
ＡＭＰ２の入力となる。積分器ＡＭＰ２では１クロック
前の出力Ｖ２の値０．０ｖにＶ１＝１．０ｖが加算さ
れ、出力Ｖ２＝１．０ｖ、比較器ＣＯＭＰ１出力Ｖｄは
Ｈレベルとなり、Ｄ／Ａ変換器の出力Ｖ３は＋方向に−
０．２ｖの誤差を含むためＶ３＝０．８ｖを出力する。
期状態）において、差動アンプＡＭＰ１の出力信号Ｖ１
は出力されず、積分器ＡＭＰ２の出力信号Ｖ２＝０．０
ｖ、比較器ＣＯＭＰ１の出力ＶｄはＬレベル、Ｄ／Ａ変
換器の出力Ｖ３＝−１．０ｖとなる。 動作１、即ち、クロック周期Ｔ＝１（１回目クロッ
ク）において、差動アンプＡＭＰ１の負入力に−１．０
ｖを、正入力に０．０ｖを入力することで、差動アンプ
ＡＭＰ１の出力電圧Ｖ１＝１．０ｖが出力され、積分器
ＡＭＰ２の入力となる。積分器ＡＭＰ２では１クロック
前の出力Ｖ２の値０．０ｖにＶ１＝１．０ｖが加算さ
れ、出力Ｖ２＝１．０ｖ、比較器ＣＯＭＰ１出力Ｖｄは
Ｈレベルとなり、Ｄ／Ａ変換器の出力Ｖ３は＋方向に−
０．２ｖの誤差を含むためＶ３＝０．８ｖを出力する。
【００１０】動作２、即ち、クロック周期Ｔ＝２（２
回目クロック）において、差動アンプＡＭＰ１の負入力
に０．８ｖを、正入力に０．０ｖを入力することで、差
動アンプＡＭＰ１の出力電圧Ｖ１＝−０．８ｖが出力さ
れ、積分器ＡＭＰ２の入力となる。積分器ＡＭＰ２では
１クロック前の出力Ｖ２の値１．０ｖに、出力Ｖ１＝−
０．８ｖが加算され、出力Ｖ２＝０．２ｖとなる。よっ
て、比較器ＣＯＭＰ１出力ＶｄはＬレベル、Ｄ／Ａ変換
器の出力Ｖ３＝−１．０ｖとなる。
回目クロック）において、差動アンプＡＭＰ１の負入力
に０．８ｖを、正入力に０．０ｖを入力することで、差
動アンプＡＭＰ１の出力電圧Ｖ１＝−０．８ｖが出力さ
れ、積分器ＡＭＰ２の入力となる。積分器ＡＭＰ２では
１クロック前の出力Ｖ２の値１．０ｖに、出力Ｖ１＝−
０．８ｖが加算され、出力Ｖ２＝０．２ｖとなる。よっ
て、比較器ＣＯＭＰ１出力ＶｄはＬレベル、Ｄ／Ａ変換
器の出力Ｖ３＝−１．０ｖとなる。
【００１１】動作３、即ち、クロック周期３以降も同
様に動作する。 このように、＋側に０．２ｖの誤差があると、Ｄ／Ａ変
換器の正側の出力誤差０．２ｖが積分器ＡＭＰ２におけ
る入力信号の以降の加算（積分）に影響しつづけ、誤差
が累積されることになる。図１３は図１２の積分器出力
Ｖ２の表をグラフ化したものである。点線は通常動作時
における積分器出力Ｖ２である。図示するように、積分
器出力Ｖ２には新たに、実線で示すように、Ｔ１（周波
数ｆ１）なる周期のエンベロープが現れる。この周期Ｔ
１、即ち、周波数ｆ１（＝１／Ｔ１）なるスペクトルが
入力信号帯域内に存在する場合、このスペクトルｆ１は
比較器ＣＯＭＰ１、フィルタＦＩＬを通過してもデジタ
ル出力Ｄｏｕｔ（ｉ）に含まれることになる。
様に動作する。 このように、＋側に０．２ｖの誤差があると、Ｄ／Ａ変
換器の正側の出力誤差０．２ｖが積分器ＡＭＰ２におけ
る入力信号の以降の加算（積分）に影響しつづけ、誤差
が累積されることになる。図１３は図１２の積分器出力
Ｖ２の表をグラフ化したものである。点線は通常動作時
における積分器出力Ｖ２である。図示するように、積分
器出力Ｖ２には新たに、実線で示すように、Ｔ１（周波
数ｆ１）なる周期のエンベロープが現れる。この周期Ｔ
１、即ち、周波数ｆ１（＝１／Ｔ１）なるスペクトルが
入力信号帯域内に存在する場合、このスペクトルｆ１は
比較器ＣＯＭＰ１、フィルタＦＩＬを通過してもデジタ
ル出力Ｄｏｕｔ（ｉ）に含まれることになる。
【００１２】図１４はスペクトルｆ１の分散の説明図で
ある。図中、ＤＣは入力信号の直流成分であり、ｆ０は
入力信号の主信号成分、ｆ１は上述のように回路内部で
発生する主なノイズ成分（＝１／Ｔ１）、ｆ11−ｆ1nは
クロックディザ入力によりスペクトルｆ１を分散させた
後、発生したスペクトル成分とする。なお、ｆ’は入力
信号帯域である。
ある。図中、ＤＣは入力信号の直流成分であり、ｆ０は
入力信号の主信号成分、ｆ１は上述のように回路内部で
発生する主なノイズ成分（＝１／Ｔ１）、ｆ11−ｆ1nは
クロックディザ入力によりスペクトルｆ１を分散させた
後、発生したスペクトル成分とする。なお、ｆ’は入力
信号帯域である。
【００１３】
【発明が解決しようとする課題】以下に従来の技術にお
ける通常動作での問題点とその従来対策を説明する。 前述したように、通常動作時に、図１３に示す周期Ｔ
１のスペクトルｆ１が入力信号帯域内に現れると、最終
段のＦＦＴ解析により求めるＳ／Ｎ特性が極度に劣化す
る問題がある。
ける通常動作での問題点とその従来対策を説明する。 前述したように、通常動作時に、図１３に示す周期Ｔ
１のスペクトルｆ１が入力信号帯域内に現れると、最終
段のＦＦＴ解析により求めるＳ／Ｎ特性が極度に劣化す
る問題がある。
【００１４】上記の問題を解決するために、図９に
示す入力信号Ａｉｎにクロックディザと称する方形波の
微小信号を加算することが一般的に知られている。そこ
で、このクロックディザの入力信号を微妙に変化させる
ことで、図１４に示すようにｆ１なる高周波成分をｆ11
−ｆ1nのように分散させてノイズ成分を軽減するように
している。
示す入力信号Ａｉｎにクロックディザと称する方形波の
微小信号を加算することが一般的に知られている。そこ
で、このクロックディザの入力信号を微妙に変化させる
ことで、図１４に示すようにｆ１なる高周波成分をｆ11
−ｆ1nのように分散させてノイズ成分を軽減するように
している。
【００１５】また、Ｓ／Ｎ特性は入力信号帯域ｆ’内で
算出するため、後段に配置するローパスフィルタにより
高周波成分を遮断することができ、その結果、帯域外の
ノイズ成分は問題にならない。しかし、上記の対策は、
スペクトルｆ１の分散処理が面倒であり、現状では実用
化が難しいという問題がある。
算出するため、後段に配置するローパスフィルタにより
高周波成分を遮断することができ、その結果、帯域外の
ノイズ成分は問題にならない。しかし、上記の対策は、
スペクトルｆ１の分散処理が面倒であり、現状では実用
化が難しいという問題がある。
【００１６】本発明の目的は、ΔΣ変調型Ａ／Ｄ変換器
で発生し易い高周波成分を自動的に分散させ、Ａ／Ｄ変
換器出力のＳ／Ｎ特性の改善を図ることにある。
で発生し易い高周波成分を自動的に分散させ、Ａ／Ｄ変
換器出力のＳ／Ｎ特性の改善を図ることにある。
【００１７】
【課題を解決するための手段】図１は本発明によるΔΣ
変調型Ａ／Ｄ変換器の原理構成図であり、本発明の特徴
は、図示のようにデジタルフィルタからのデジタル出力
に基づくクロックディザを帰還させることにある。即
ち、本発明のΔΣ変調型Ａ／Ｄ変換器は、図９に示す従
来のΔΣ変調型Ａ／Ｄ変換器に、デジタルフィルタＦＩ
Ｌからのデジタル信号Ｄｏｕｔを受ける信号レベル検出
部ＳＬＤと、出力信号レベルに応じて随時、クロックデ
ィザ信号を選択するクロックディザ設定部ＣＤＳと、予
め数種のクロックディザ信号を発生可能なクロックディ
ザ供給部ＣＤＫとをさらに付加して構成されている。
変調型Ａ／Ｄ変換器の原理構成図であり、本発明の特徴
は、図示のようにデジタルフィルタからのデジタル出力
に基づくクロックディザを帰還させることにある。即
ち、本発明のΔΣ変調型Ａ／Ｄ変換器は、図９に示す従
来のΔΣ変調型Ａ／Ｄ変換器に、デジタルフィルタＦＩ
Ｌからのデジタル信号Ｄｏｕｔを受ける信号レベル検出
部ＳＬＤと、出力信号レベルに応じて随時、クロックデ
ィザ信号を選択するクロックディザ設定部ＣＤＳと、予
め数種のクロックディザ信号を発生可能なクロックディ
ザ供給部ＣＤＫとをさらに付加して構成されている。
【００１８】
【作用】図１のように、デジタルフィルタＦＩＬのデジ
タル出力Ｄｏｕｔは信号レベル検出部ＳＬＤに入力さ
れ、クロックディザ設定部ＣＤＳを経てクロックディザ
供給部ＣＤＫに入力される。そして、クロックディザ供
給部ＣＤＫの出力はアナログ信号Ａｉｎが入力される加
算器ＡＤＤに入力される。
タル出力Ｄｏｕｔは信号レベル検出部ＳＬＤに入力さ
れ、クロックディザ設定部ＣＤＳを経てクロックディザ
供給部ＣＤＫに入力される。そして、クロックディザ供
給部ＣＤＫの出力はアナログ信号Ａｉｎが入力される加
算器ＡＤＤに入力される。
【００１９】本発明のＡ／Ｄ変換器の出力信号、即ち、
デジタルフィルタＦＩＬの出力がノイズ成分を多く含む
場合（Ｓ／Ｎ特性が劣化する場合）、クロックディザ設
定部ＣＤＳは入力信号Ａｉｎに加算するクロックディザ
レベルを選択し、その命令をクロックディザ供給部ＣＤ
Ｋに通知する。クロックディザ供給部ＣＤＫでは必要に
応じた信号を出力し、入力信号Ａｉｎに加算する。
デジタルフィルタＦＩＬの出力がノイズ成分を多く含む
場合（Ｓ／Ｎ特性が劣化する場合）、クロックディザ設
定部ＣＤＳは入力信号Ａｉｎに加算するクロックディザ
レベルを選択し、その命令をクロックディザ供給部ＣＤ
Ｋに通知する。クロックディザ供給部ＣＤＫでは必要に
応じた信号を出力し、入力信号Ａｉｎに加算する。
【００２０】このような構成により、任意にクロックデ
ィザを可変することが可能になる。なお、従来と同様に
Ｄ／Ａ変換器に入力されるデジタル信号ＶｄがＨレベル
のときは＋Ｖであり、Ｌレベルのときは−Ｖになり、Ｄ
／Ａ変換器の出力Ｖ３はこれらの値をとる。そして、差
動アンプＡＭＰ１，積分器ＡＭＰ２，比較器ＣＯＭＰ
１，デジタルフィルタＦＩＬも従来と同様である。
ィザを可変することが可能になる。なお、従来と同様に
Ｄ／Ａ変換器に入力されるデジタル信号ＶｄがＨレベル
のときは＋Ｖであり、Ｌレベルのときは−Ｖになり、Ｄ
／Ａ変換器の出力Ｖ３はこれらの値をとる。そして、差
動アンプＡＭＰ１，積分器ＡＭＰ２，比較器ＣＯＭＰ
１，デジタルフィルタＦＩＬも従来と同様である。
【００２１】
【実施例】図２は本発明の一実施例構成図であり、図３
は本発明のクロックディザ設定のフローチャートであ
る。図２において、ＰＣはパワー演算部、ＴＭＳはトレ
ーニングモード切換部、ＤＨＡはクロックディザ供給部
（ディザ振幅変換部）である。パワー演算部ＰＣはフィ
ルタＦＩＬからの任意のデジタル信号Ｄｏｕｔ（ｉ）を
入力し、関係式Ｐ＝ΣＤｏｕｔ2 (i) ／Ｎを演算し、ｎ
ビットをクロックディザ設定部に出力する。クロックデ
ィザ設定部ＣＤＳからのアナログ信号Ｖ４はクロック供
給部ＣＤＫに入力され、クロックディザ振幅値Ｖ５を加
算器ＡＤＤの一方に出力する。
は本発明のクロックディザ設定のフローチャートであ
る。図２において、ＰＣはパワー演算部、ＴＭＳはトレ
ーニングモード切換部、ＤＨＡはクロックディザ供給部
（ディザ振幅変換部）である。パワー演算部ＰＣはフィ
ルタＦＩＬからの任意のデジタル信号Ｄｏｕｔ（ｉ）を
入力し、関係式Ｐ＝ΣＤｏｕｔ2 (i) ／Ｎを演算し、ｎ
ビットをクロックディザ設定部に出力する。クロックデ
ィザ設定部ＣＤＳからのアナログ信号Ｖ４はクロック供
給部ＣＤＫに入力され、クロックディザ振幅値Ｖ５を加
算器ＡＤＤの一方に出力する。
【００２２】加算器ＡＤＤの他方にはセレクタＳＥＬが
接続されている。セレクタＳＥＬはトレーニングモード
切換部ＴＭＳからの切換信号Ｖｓに基づき、アナログ信
号Ａｉｎと基準入力Ｖｔを切り換えている。図３のフロ
ーチャートについて以下に説明する。概略のステップ
は、図示のように、トレーニングモードへの切り換え
（１）と、初期設定（２）と、クロックディザの設定
（３）と、通常モードへの切り換え（４）とで構成され
る。
接続されている。セレクタＳＥＬはトレーニングモード
切換部ＴＭＳからの切換信号Ｖｓに基づき、アナログ信
号Ａｉｎと基準入力Ｖｔを切り換えている。図３のフロ
ーチャートについて以下に説明する。概略のステップ
は、図示のように、トレーニングモードへの切り換え
（１）と、初期設定（２）と、クロックディザの設定
（３）と、通常モードへの切り換え（４）とで構成され
る。
【００２３】モード切り換え（１） 例えば、ＤＳＰ等によりセレクタＳＥＬをトレーニン
グ・モードに切り換え、基準入力値Ｖｔを入力する。初期設定（２） クロックディザ設定部からのアナログ信号Ｖ４をクロ
ックディザ信号として適切な振幅値Ｖ５に変換してお
く。この場合、加算器ＡＤＤへの入力は一時保留として
おく。
グ・モードに切り換え、基準入力値Ｖｔを入力する。初期設定（２） クロックディザ設定部からのアナログ信号Ｖ４をクロ
ックディザ信号として適切な振幅値Ｖ５に変換してお
く。この場合、加算器ＡＤＤへの入力は一時保留として
おく。
【００２４】クロックディザ設定（３） アナログ入力信号ＡｉｎをＡ／Ｄ変換したデジタル信
号Ｄｏｕｔ（ｉ）についてパワー演算に必要なＮ個以上
をパワー演算部に取り込む。 例えば、デジタル信号処理装置（ＤＳＰ）により、パ
ワー演算部はパワーＰ＝ΣＤｏｕｔ2 (i) ／Ｎによりデ
ジタル出力Ｄｏｕｔ（ｉ）をパワー演算する。入力信号
によっては平均値０となり得るので、本実施例ではこの
式のように２乗和の平均値を求める方法を用いる。
号Ｄｏｕｔ（ｉ）についてパワー演算に必要なＮ個以上
をパワー演算部に取り込む。 例えば、デジタル信号処理装置（ＤＳＰ）により、パ
ワー演算部はパワーＰ＝ΣＤｏｕｔ2 (i) ／Ｎによりデ
ジタル出力Ｄｏｕｔ（ｉ）をパワー演算する。入力信号
によっては平均値０となり得るので、本実施例ではこの
式のように２乗和の平均値を求める方法を用いる。
【００２５】雑音成分を含まない理想的なパワー演算
値Ｐｃを求めておき、目標範囲（下限値Ｐｕｎ≦Ｐｃ≦
上限値Ｐｏｖ）を定めた後、で求めた結果Ｐと比較す
る。 上記のの結果、Ｐが目標範囲内であれば（ＹＥ
Ｓ）、クロックディザを加えず、Ｐが目標範囲外であれ
ば（ＮＯ）、クロックディザ振幅値Ｖ５＝Ｖ５−ΔＶ２
により設定したクロックディザを入力信号Ａｉｎに加算
し、クロックディザ更新回数ｉをｉ＋１により更新す
る。
値Ｐｃを求めておき、目標範囲（下限値Ｐｕｎ≦Ｐｃ≦
上限値Ｐｏｖ）を定めた後、で求めた結果Ｐと比較す
る。 上記のの結果、Ｐが目標範囲内であれば（ＹＥ
Ｓ）、クロックディザを加えず、Ｐが目標範囲外であれ
ば（ＮＯ）、クロックディザ振幅値Ｖ５＝Ｖ５−ΔＶ２
により設定したクロックディザを入力信号Ａｉｎに加算
し、クロックディザ更新回数ｉをｉ＋１により更新す
る。
【００２６】上記−を繰り返し、Ｐが目標範囲に
収まれば、クロックディザ信号を決定する。更新回数ｉ
＝０とはクロックディザを入力する必要がないことを意
味し、ｉ＝０の時はクロックディザＶ５を強制的に０ｖ
に固定する。モード切り換え 例えば、ＤＳＰ等により、セレクタＳＥＬを通常モー
ドに切り換える。
収まれば、クロックディザ信号を決定する。更新回数ｉ
＝０とはクロックディザを入力する必要がないことを意
味し、ｉ＝０の時はクロックディザＶ５を強制的に０ｖ
に固定する。モード切り換え 例えば、ＤＳＰ等により、セレクタＳＥＬを通常モー
ドに切り換える。
【００２７】なお、目標Ｓ／Ｎ値を満たすようなパワー
演算結果を求めておけば（図１４参照）、Ｓ／Ｎ値を後
段にて求める前にＳ／Ｎ特性を改善可能となる。さら
に、上記の実施例の他の実施例を以下に説明する。クロ
ックディザの周期は電圧制御発振器ＶＣＯの入力信号に
より可変可能とするため、クロックディザ信号を無数に
設定することができる。
演算結果を求めておけば（図１４参照）、Ｓ／Ｎ値を後
段にて求める前にＳ／Ｎ特性を改善可能となる。さら
に、上記の実施例の他の実施例を以下に説明する。クロ
ックディザの周期は電圧制御発振器ＶＣＯの入力信号に
より可変可能とするため、クロックディザ信号を無数に
設定することができる。
【００２８】モード切り換え 例えば、ＤＳＰ等により、セレクタＳＥＬをトレーニ
ング・モードに切り換え、トレーニング用信号Ｖｔを入
力する。初期設定 クロックディザ設定部からのアナログ信号Ｖ４をクロ
ックディザ信号として適切な振幅値Ｖ５に設定してお
く。但し、加算器ＡＤＤへの入力は一時保留とする。
ング・モードに切り換え、トレーニング用信号Ｖｔを入
力する。初期設定 クロックディザ設定部からのアナログ信号Ｖ４をクロ
ックディザ信号として適切な振幅値Ｖ５に設定してお
く。但し、加算器ＡＤＤへの入力は一時保留とする。
【００２９】クロックディザ設定 − 一実施例に同じ。 上記の結果 Ｐが目標範囲内であれば（ＹＥＳ）、クロックディザを
加えず、Ｐが目標範囲外であれば（ＮＯ）、クロックデ
ィザ振幅値ＴＶ＝ＴＶ±ΔＴにより設定したクロックデ
ィザを入力信号Ａｉｎに加算し、クロックディザ更新回
数ｉをｉ＋１により更新する。
加えず、Ｐが目標範囲外であれば（ＮＯ）、クロックデ
ィザ振幅値ＴＶ＝ＴＶ±ΔＴにより設定したクロックデ
ィザを入力信号Ａｉｎに加算し、クロックディザ更新回
数ｉをｉ＋１により更新する。
【００３０】− 一実施例に同じ。 図４は図１構成のセレクタＳＥＬの具体例である。セレ
クタＳＥＬは、アナログ信号Ａｉｎを受けるスイッチＳ
Ｗ１と、基準入力Ｖｔを受けるスイッチＳＷ２と、トレ
ーニングモード切換部からの切換信号Ｖｓを反転させる
インバータＩＮＶと、抵抗とコンデンサからなるローパ
スフィルタＬＰＦで構成される。デジタル制御信号はト
レーニングモード切換部ＴＭＳから入力され、スイッチ
ＳＷ１，ＳＷ２の切り換えに使用される。ローパスフィ
ルタＬＰＦはアナログスイッチＳＷ１，ＳＷ２の切り換
え時に発生する雑音を除去するためのものである。
クタＳＥＬは、アナログ信号Ａｉｎを受けるスイッチＳ
Ｗ１と、基準入力Ｖｔを受けるスイッチＳＷ２と、トレ
ーニングモード切換部からの切換信号Ｖｓを反転させる
インバータＩＮＶと、抵抗とコンデンサからなるローパ
スフィルタＬＰＦで構成される。デジタル制御信号はト
レーニングモード切換部ＴＭＳから入力され、スイッチ
ＳＷ１，ＳＷ２の切り換えに使用される。ローパスフィ
ルタＬＰＦはアナログスイッチＳＷ１，ＳＷ２の切り換
え時に発生する雑音を除去するためのものである。
【００３１】図５はクロックディザ設定部及びクロック
ディザ供給部の具体例である。クロックディザ設定部
は、所定のテーブルを格納するメモリ（ＲＯＭ）と、メ
モリの出力により切換制御される複数のスイッチＳ１−
Ｓｎと、スイッチの各々に接続される複数の抵抗Ｒ１−
Ｒｎと、第１のスイッチＳ１に接続される電圧制御発振
器ＶＣＯとで構成される。ＶＣＯの出力信号Ｖ４はクロ
ックディザ供給部ＣＤＫに入力される。
ディザ供給部の具体例である。クロックディザ設定部
は、所定のテーブルを格納するメモリ（ＲＯＭ）と、メ
モリの出力により切換制御される複数のスイッチＳ１−
Ｓｎと、スイッチの各々に接続される複数の抵抗Ｒ１−
Ｒｎと、第１のスイッチＳ１に接続される電圧制御発振
器ＶＣＯとで構成される。ＶＣＯの出力信号Ｖ４はクロ
ックディザ供給部ＣＤＫに入力される。
【００３２】クロックディザ供給部は上記のメモリから
の出力に対応したバッファＢ１−Ｂｎと、バッファの各
々の出力を受ける複数のスイッチＳ１’−Ｓｎ’と、ス
イッチに接続される抵抗Ｒ１’−Ｒｎ’で構成される。
そして、出力信号Ｖ５は加算器ＡＤＤに入力される。図
示のように、ＲＯＭから読み出された情報に沿ってスイ
ッチＳ１−Ｓｎが切り換えられ、オン／オフにより抵抗
の分圧が変化し、従って、電圧の変化がＶＣＯに入力さ
れる。また、ＲＯＭから読み出された情報はバッファＢ
１−Ｂｎを経てスイッチＳ１’−Ｓｎ’を切り換える。
の出力に対応したバッファＢ１−Ｂｎと、バッファの各
々の出力を受ける複数のスイッチＳ１’−Ｓｎ’と、ス
イッチに接続される抵抗Ｒ１’−Ｒｎ’で構成される。
そして、出力信号Ｖ５は加算器ＡＤＤに入力される。図
示のように、ＲＯＭから読み出された情報に沿ってスイ
ッチＳ１−Ｓｎが切り換えられ、オン／オフにより抵抗
の分圧が変化し、従って、電圧の変化がＶＣＯに入力さ
れる。また、ＲＯＭから読み出された情報はバッファＢ
１−Ｂｎを経てスイッチＳ１’−Ｓｎ’を切り換える。
【００３３】図６は図５のメモリＲＯＭのテーブル内容
の例である。パワー演算値、対応するテーブル内容、Ｖ
ＣＯ入出力、出力信号Ｖ５等の関係が対応ずけられてい
る。本例では入力ビットｎ＝５の場合である。図７は、
図５の発振器ＶＣＯのアナログ信号Ｖ４の波形図であ
る。振幅はＶＣＯの電源電圧値と同じであり、通常５ｖ
である。周期ＴｖはＶＣＯからの出力信号Ｖ４の周期で
あり、ＶＣＯを使用しているのでこの周期を可変とする
ことができる。
の例である。パワー演算値、対応するテーブル内容、Ｖ
ＣＯ入出力、出力信号Ｖ５等の関係が対応ずけられてい
る。本例では入力ビットｎ＝５の場合である。図７は、
図５の発振器ＶＣＯのアナログ信号Ｖ４の波形図であ
る。振幅はＶＣＯの電源電圧値と同じであり、通常５ｖ
である。周期ＴｖはＶＣＯからの出力信号Ｖ４の周期で
あり、ＶＣＯを使用しているのでこの周期を可変とする
ことができる。
【００３４】図８は図５のＳ／Ｎ特性改善用クロックデ
ィザ信号Ｖ５の例である。クロックディザ供給部からの
クロックディザ振幅値Ｖ５は可変することができる。Ｖ
５は通常、数ｍｖである。
ィザ信号Ｖ５の例である。クロックディザ供給部からの
クロックディザ振幅値Ｖ５は可変することができる。Ｖ
５は通常、数ｍｖである。
【００３５】
【発明の効果】以上説明したように、ΔΣ変調型ＡＤ変
換器で発生し易い高周波成分を自動的に分散させること
でＳ／Ｎ特性の改善が可能となる。
換器で発生し易い高周波成分を自動的に分散させること
でＳ／Ｎ特性の改善が可能となる。
【図１】本発明によるΔΣ変調型Ａ／Ｄ変換器の原理構
成図である。
成図である。
【図２】本発明の一実施例構成図である。
【図３】本発明のクロックディザ設定のフローチャート
である。
である。
【図４】図１構成のセレクタＳＥＬの具体例である。
【図５】本発明のクロックディザ設定部及びクロックデ
ィザ供給部の具体例である。
ィザ供給部の具体例である。
【図６】図５のメモリＲＯＭのテーブル内容である。
【図７】図５の発振器ＶＣＯのアナログ信号Ｖ４の波形
図である。
図である。
【図８】図５のＳ／Ｎ特性改善用クロックディザ信号Ｖ
５の例である。
５の例である。
【図９】従来のΔΣ変調型Ａ／Ｄ変換器の構成図であ
る。
る。
【図１０】図９構成で変換範囲の誤差が無い場合の信号
レベルの説明図である。
レベルの説明図である。
【図１１】図１０の積分器出力をグラフ表示した図であ
る。
る。
【図１２】図９構成で誤差がある場合の信号レベルの説
明図である。
明図である。
【図１３】図１２の積分器出力をグラフ表示した図であ
る。
る。
【図１４】スペクトルｆ１の分散の説明図である。
ＣＤＫ…クロックディザ供給部 ＣＤＳ…クロックディザ設定部 ＳＬＤ…信号レベル検出部 ＡＤＤ…加算器 ＡＭＰ１…差動アンプ ＡＭＰ２…積分器 ＣＯＭＰ１…比較器 ＦＩＬ…デジタルフィルタ ＤＡＣ…Ｄ／Ａ変換器
Claims (6)
- 【請求項１】 入力信号（Ａｉｎ）を正側入力に受ける
差動アンプ（ＡＭＰ１）と、該差動アンプの出力（Ｖ
１）を得る積分器（ＡＭＰ２）と、該積分器の出力（Ｖ
２）を一方の入力に受け、他方の入力にしきい値電圧
（Ｖｃ）を入力し、比較結果に基づきデジタル信号（Ｖ
ｄ）を出力する比較器（ＣＯＭＰ１）と、該比較器の出
力を受け、アナログ値に変換するＤ／Ａ変換器（ＤＡ
Ｃ）と、該デジタル出力を受けるデジタルフィルタ（Ｆ
ＩＬ）を備えたΔΣ変調型Ａ／Ｄ変換器において、 該デジタルフィルタの出力を受ける信号レベル検出部
（ＳＬＤ）と、該信号レベル検出部の出力を受け、出力
信号のレベルに応じてクロックディザ信号を選択しクロ
ックディザ処理を行うクロックディザ設定部（ＣＤＳ）
と、該クロックディザ処理の結果に基づき、数種のクロ
ックディザ信号を発生するクロックディザ供給部（ＣＤ
Ｋ）と、該クロックディザ信号と該入力信号を加算し、
加算結果を該差動アンプの正側入力に供給する加算器
（ＡＤＤ）とを備え、該デジタルフィルタのデジタル出
力（Ｄｏｕｔ）を入力側に帰還させることを特徴とする
ΔΣ変調型Ａ／Ｄ変換器。 - 【請求項２】 該信号レベル検出部は、デジタル信号処
理装置（ＤＳＰ）を備え、該デジタルフィルタからのデ
ジタル信号（Ｄｏｕｔ）を２乗和平均したパワー（Ｐ）
を演算する請求項１に記載のΔΣ変調型Ａ／Ｄ変換装
置。 - 【請求項３】 該クロックディザ設定部は、所定のテー
ブルを格納するメモリ（ＲＯＭ）と、該メモリの出力に
応じて切り換え制御される複数のスイッチ（Ｓ１−Ｓ
ｎ）と、該スイッチの各々と電源（Ｖ）の間に接続され
る複数の抵抗（Ｒ１−Ｒｎ）と、該スイッチ群の第１の
スイッチ（Ｓ１）に接続される電圧制御発振器（ＶＣ
Ｏ）を備え、 該テーブルは該信号レベル検出部で算出されたパワー演
算値の大小関係と、該電圧制御発振器の入出力関係を格
納し、該電圧制御発振器によりクロックディザの周期を
可変したアナログ信号（Ｖ４）を該クロック供給部に出
力する請求項１又は２に記載のΔΣ変調型Ａ／Ｄ変換装
置。 - 【請求項４】 該クロックディザ供給部は、該メモリ
（ＲＯＭ）の出力を受ける複数のバッファ（Ｂ１−Ｂ
ｎ）と、該バッファの各々からの出力に応じて切り換え
制御される複数のスイッチ（Ｓ１’−Ｓｎ’）と、各ス
イッチに接続される複数の抵抗（Ｒ１’−Ｒｎ’）を備
え、該電圧制御発振器からの該アナログ信号（Ｖ４）を
第１の抵抗（Ｒ１’）の一方の端部で受け、他の端部か
らクロックディザ振幅値（Ｖ５）を得るようにした請求
項１又は３に記載のΔΣ変調型Ａ／Ｄ変換装置。 - 【請求項５】 該Ａ／Ｄ変換器は、トレーニングモード
を設定するトレーニングモード切換部（ＴＭＳ）と、該
トレーニングモード切換部からの切換信号（Ｖｓ）を受
け、該アナログ入力信号（Ａｉｎ）と基準入力（Ｖｔ）
を切り換えるセレクタ（ＳＥＬ）を、さらに備える請求
項１に記載のΔΣ変調型Ａ／Ｄ変換装置。 - 【請求項６】 該セレクタは、該アナログ入力信号（Ａ
ｉｎ）を受ける第１のスイッチ（ＳＷ１）と、基準入力
（Ｖｔ）を受ける第２のスイッチ（ＳＷ２）と、該切換
信号（Ｖｓ）を反転するインバータ（ＩＮＶ）と、該第
１及び第２のスイッチの共通接点に接続され、これらス
イッチのスイッチングノイズを防止するローパス・フィ
ルタ（ＬＰＦ）を備える請求項５に記載のΔΣ変調型Ａ
／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24795592A JPH06104751A (ja) | 1992-09-17 | 1992-09-17 | Δς変調型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24795592A JPH06104751A (ja) | 1992-09-17 | 1992-09-17 | Δς変調型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104751A true JPH06104751A (ja) | 1994-04-15 |
Family
ID=17171042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24795592A Withdrawn JPH06104751A (ja) | 1992-09-17 | 1992-09-17 | Δς変調型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104751A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118465A (ja) * | 2000-10-11 | 2002-04-19 | Rohm Co Ltd | アナログ−デジタル変換器 |
| JP2007081567A (ja) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | デルタシグマ変調回路 |
| JP2009182571A (ja) * | 2008-01-30 | 2009-08-13 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010278835A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | レベルシフト回路 |
| JP2011529668A (ja) * | 2008-07-30 | 2011-12-08 | マイクロ・モーション・インコーポレーテッド | アイドルトーンを除去するディザリング機能を含むδς変調器およびディザリング方法 |
| CN107104675A (zh) * | 2016-02-22 | 2017-08-29 | 阿自倍尔株式会社 | 比较器以及δς调制电路 |
| JP2018201142A (ja) * | 2017-05-29 | 2018-12-20 | セイコーエプソン株式会社 | アイドルトーン分散装置および周波数比計測装置 |
-
1992
- 1992-09-17 JP JP24795592A patent/JPH06104751A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118465A (ja) * | 2000-10-11 | 2002-04-19 | Rohm Co Ltd | アナログ−デジタル変換器 |
| JP4648996B2 (ja) * | 2000-10-11 | 2011-03-09 | ローム株式会社 | アナログ−デジタル変換器 |
| JP2007081567A (ja) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | デルタシグマ変調回路 |
| JP2009182571A (ja) * | 2008-01-30 | 2009-08-13 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2011529668A (ja) * | 2008-07-30 | 2011-12-08 | マイクロ・モーション・インコーポレーテッド | アイドルトーンを除去するディザリング機能を含むδς変調器およびディザリング方法 |
| US8339297B2 (en) | 2008-07-30 | 2012-12-25 | Micro Motion, Inc. | Delta-sigma modulator and dithering method including a dithering capability for eliminating idle tones |
| JP2010278835A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | レベルシフト回路 |
| US8063690B2 (en) | 2009-05-29 | 2011-11-22 | Sanyo Semiconductor Co., Ltd. | Level shift circuit |
| CN107104675A (zh) * | 2016-02-22 | 2017-08-29 | 阿自倍尔株式会社 | 比较器以及δς调制电路 |
| CN107104675B (zh) * | 2016-02-22 | 2020-06-30 | 阿自倍尔株式会社 | 比较器以及δς调制电路 |
| JP2018201142A (ja) * | 2017-05-29 | 2018-12-20 | セイコーエプソン株式会社 | アイドルトーン分散装置および周波数比計測装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |