JP2007081567A - デルタシグマ変調回路 - Google Patents
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Abstract
【解決手段】デルタシグマ変調回路は、入力信号を積分した積分信号を出力する積分器と、ディザ信号の出力及びリセットを繰り返し行うディザ回路と、前記積分信号及び前記ディザ信号に基づいて量子化を行う量子化器と、を備え、前記ディザ回路は、前記量子化器から出力される量子化の結果を示す量子化信号に基づいて、量子化が完了した後に前記ディザ信号をリセットする。
【選択図】 図1
Description
図1は、本発明の一実施形態であるデルタシグマ変調回路の全体構成を示す図である。デルタシグマ変調回路1は、積分器11、ディザ回路12、及び量子化器13を備えている。積分器11は、入力信号を積分した積分信号を出力する。量子化器13は、クロック信号CLKに基づいて、積分器11から出力される積分信号にディザ回路12から出力されるディザ信号を加算した上で量子化を行い、デルタシグマ変調回路1の出力信号として出力する。
図2は、量子化器13の構成例を示す図である。図に示すように、本実施形態においては、積分器11の出力は差動出力VP,VNとなっており、ディザ回路12の出力も差動出力VDP,VDNとなっている。そして、量子化器13は、これらの差動入力信号を受けて、差動出力VOP,VONを出力する構成となっている。
図6は、クロック信号生成回路21の構成例を示す図である。クロック信号生成回路21は、メインクロック生成回路71及びディザクロック生成回路72を備えている。メインクロック生成回路71は、量子化器13から出力される量子化信号VD1,VD2に基づいて、量子化が完了した後に一方の論理値から他方の論理値に変化するメインクロック信号M_DCKを生成する。そして、ディザクロック生成回路72は、メインクロック信号M_DCKに基づいて、2相クロック信号DCK,DCKBを生成する。
図11は、ディザ信号出力回路22の構成例を示す図である。ディザ信号出力回路22は、擬似ランダム信号生成回路100及びサンプルホールドDAコンバータ(サンプルホールドDAC)101を備えている。擬似ランダム信号生成回路100は、クロック信号DCKが例えばHレベルからLレベルに変化するごとに、例えば3ビットの三角分布の擬似ランダム信号TPDF1,TPDF2,TPDF3を生成して出力する。また、サンプルホールドDAC101には、信号TPDF3をインバータ回路102により反転した信号TPDF3Bも入力される。さらに、サンプルホールドDAC101には、ゼロレベルを出力するために用いられる信号TPDF0が入力される。信号TPDF0は、信号TPDF1,TPDF2が共にLレベルの場合にHレベルとなり、信号TPDF1,TPDF2の何れか一方がHレベルの場合はLレベルとなる。
12 ディザ回路 13 量子化器
21 クロック信号生成回路 22 ディザ信号出力回路
31 コンパレータ 32 ラッチ回路
41〜43 P型MOSFET 44〜53 N型MOSFET
61,62 インバータ回路 63,64 NAND回路
71 メインクロック生成回路 72 ディザクロック生成回路
81〜84 NAND回路 91〜96 インバータ回路
97〜99 NOR回路 100 擬似ランダム信号生成回路
101 サンプルホールドDAC 102 インバータ回路
111〜114 ディザ制御回路 121〜130 キャパシタ
141〜146 N型MOSFET 151,152 オペアンプ
161,162 CMOSスイッチ回路 181〜188 N型MOSFET
191,192 インバータ回路
Claims (5)
- 入力信号を積分した積分信号を出力する積分器と、
ディザ信号の出力及びリセットを繰り返し行うディザ回路と、
前記積分信号及び前記ディザ信号に基づいて量子化を行う量子化器と、
を備え、
前記ディザ回路は、
前記量子化器から出力される量子化の結果を示す量子化信号に基づいて、量子化が完了した後に前記ディザ信号をリセットすること、
を特徴とするデルタシグマ変調回路。 - 請求項1に記載のデルタシグマ変調回路であって、
前記ディザ回路は、
前記量子化信号に基づいて、量子化が完了した後に一方の論理値から他方の論理値に変化するクロック信号を生成するクロック信号生成回路と、
前記クロック信号が前記一方の論理値の場合に前記ディザ信号を出力し、前記クロック信号が前記他方の論理値の場合に前記ディザ信号を所定レベルの信号にリセットするディザ信号出力回路と、
を備えることを特徴とするデルタシグマ変調回路。 - 請求項2に記載のデルタシグマ変調回路であって、
前記クロック信号生成回路は、
前記量子化信号の変化から所定の遅延時間をもって前記クロック信号を変化させて出力すること、
を特徴とするデルタシグマ変調回路。 - 請求項2又は3に記載のデルタシグマ変調回路であって、
前記ディザ回路は、
前記クロック信号に応じて乱数信号を生成して出力する乱数生成回路と、
前記乱数信号をアナログ信号に変換して前記ディザ信号として出力するDAコンバータと、
を有し、
前記DAコンバータは、
前記クロック信号に応じて前記ディザ信号の出力及びリセットを繰り返し行うこと、
を特徴とするデルタシグマ変調回路。 - 請求項4に記載のデルタシグマ変調回路であって、
前記DAコンバータは、
前記乱数信号に応じた電圧である入力電圧を生成する入力電圧生成回路と、
第1入力端子に前記入力電圧が印加され、第2入力端子に所定の電圧が印加されるオペアンプと、
前記オペアンプの前記第1入力端子と前記オペアンプの出力端子との間に設けられるキャパシタと、
前記キャパシタと並列に接続されるスイッチ回路と、
を有し、
前記クロック信号が一方の論理値の場合は前記スイッチ回路がオフとなり、前記オペアンプから前記入力電圧に応じた前記ディザ信号が出力され、前記クロック信号が他方の論理値の場合は前記スイッチ回路がオンとなり、前記オペアンプから前記所定の電圧に応じた前記所定レベルの信号が出力されること、
を特徴とするデルタシグマ変調回路。
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