JPH1051312A - Ｄ／ａコンバータ回路 - Google Patents

Ｄ／ａコンバータ回路

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JPH1051312A
JPH1051312A JP8203941A JP20394196A JPH1051312A JP H1051312 A JPH1051312 A JP H1051312A JP 8203941 A JP8203941 A JP 8203941A JP 20394196 A JP20394196 A JP 20394196A JP H1051312 A JPH1051312 A JP H1051312A
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Abstract

(57)【要約】 【課題】 直流ディザの効果を損なうことなく直流オフ
セットを調整することを可能としたＤＡＣを提供する。 【解決手段】 入力段に入力データＤinとディザ回路５
からの直流ディザを加算する加算手段１を有し、出力段
に出力バッファ４を有するΔΣ変調器２を用いたＤ／Ａ
コンバータ回路において、出力バッファ４の出力を基準
電位と比較するコンパレータ６と、キャリブレーション
期間にクロックが供給されてコンパレータ６の“Ｈ”，
“Ｌ”出力によりそれぞれカウントアップ，カウントダ
ウンするアップダウンカウンタ７と、このカウンタ７の
出力により制御されるスイッチを介して選択的に出力バ
ッファ４に供給されるオフセット調整用の複数の電流源
ｉ11〜ｉ1n，ｉ21〜ｉ2nを持つ電流源回路９と、コンパ
レータ６の出力の反転を検出してカウンタ７の出力デー
タを保持状態に設定する反転検出回路１０とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ΔΣ変調器を用
いたＤ／Ａコンバータ回路（以下、ＤＡＣという）に係
り、特に出力オフセット電圧のキャリブレーション機能
（オフセット調整機能）を備えたＤＡＣに関する。
【０００２】
【従来の技術】近年、ディジタルオーディオ技術分野に
おいて、マルチビットのディジタルデータをΔΣ変調器
で再量子化して１ビットのディジタルデータに変換する
１ビットＤＡＣが用いられている。ΔΣ変調器は、Δ変
調器の入力段にローブースト用の積分器、出力段にロー
カット用の微分器をそれぞれ配置した構成を変形して得
られるもので、量子化ノイズを高域側に押しやり、可聴
域のＳ／Ｎを向上させるというノイズ・シェーピングの
効果を有するものとして知られている。
【０００３】ΔΣ変調器を用いた１ビットＤＡＣでは、
例えば曲と曲の間のように、あるディジタル入力データ
が続いた後に入力データ“０”が続く無音時に、ΔΣ変
調器内の積分器に残ったデータによっては出力が安定せ
ずに発振を生じ、可聴域にノイズが発生するという問題
がある。この様な可聴域の発振を防止する一つの方法と
して、ＤＡＣの入力段に発振防止用の直流値をいわゆる
直流ディザとして与える方法が知られている。この直流
ディザを用いることにより、無信号入力時に生じる残留
ノイズをランダム化（白色化）することができる。
【０００４】一方、ＤＡＣの直流オフセットを自動調整
する手法として、入力データ“０”が続く無信号時に設
定されたキャリブレーション期間にＤＡＣの出力を基準
電位と比較してその差分をアップダウンカウンタ等でデ
ィジタルコードに変換して入力段に加減算することによ
り、オフセット値を相殺する方式が知られている。キャ
リブレーション期間に決定されたオフセット値は、通常
動作期間にはレジスタ等に保持されて、ＤＡＣの入力加
算点に固定的に与えられる（例えば、特開平４−２４５
７１７号公報参照）。
【０００５】
【発明が解決しようとする課題】しかし、上述した発振
防止用の直流ディザを与えると同時に、上述したオフセ
ット自動調整方式を採用しようとすると、不都合が生じ
る。即ち、直流ディザは、ＤＡＣの入力段にランダムな
直流オフセットを加えるのと等価の作用をするため、上
述のように入力段にオフセット値を加減算する方式とす
ると、ＤＡＣ内の直流ディザの効果をも打ち消すことに
なるからである。
【０００６】この発明は、上記事情を考慮してなされた
もので、直流ディザの効果を損なうことなく直流オフセ
ットを調整することを可能としたＤＡＣを提供すること
を目的としている。
【０００７】
【課題を解決するための手段】この発明は、ΔΣ変調器
を用いて構成され、信号入力段に発振防止用の直流値を
加算する加算手段を有し、信号出力段に出力バッファを
有するＤ／Ａコンバータ回路において、前記出力バッフ
ァの出力を基準電位と比較して“Ｈ”又は“Ｌ”出力を
出す比較手段と、入力データが零のキャリブレーション
期間にクロックが供給されて、前記比較手段の“Ｈ”，
“Ｌ”出力によりそれぞれカウントアップ，カウントダ
ウンするアップダウンカウンタと、このカウンタの出力
により制御されるスイッチ群及びこのスイッチ群を介し
て選択的に前記出力バッファにオフセット調整用の電流
を供給する複数の電流源を持つ電流源回路と、前記比較
手段の出力の反転を検出して前記アップダウンカウンタ
の出力データを保持状態に設定する反転検出手段とを備
えたことを特徴としている。この発明において好ましく
は、前記電流源回路は、重み付けされた複数の電流源Ｎ
ＭＯＳトランジスタを持つＮＭＯＳカレントミラー回路
と、重み付けされた複数の電流源ＰＭＯＳトランジスタ
を持つＰＭＯＳカレントミラー回路とを有するものとす
る。
【０００８】この発明によるＤＡＣでは、オフセット値
が入力段で加減算されるのではなく、出力バッファ段に
複数の電流源を備えてその電流源を選択することにより
出力バッファ段でオフセット調整が行われる。従って、
ＤＡＣ内での直流ディザによる作用に何等影響を与えず
に回路の純粋なオフセット分を除去することができる。
直流ディザはあくまで、ＤＡＣ内の残留ノイズを広帯域
化するためのものであるから、その効果はＤＡＣ内での
み生じ原理的に出力バッファに直流オフセットを生じる
ことはないが、直流ディザによるオフセット分があった
としても、これを含めてオフセット調整され、しかも直
流ディザの効果は損なわれない。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る１ビットＤＡＣの構成を示す。このＤＡＣの要部は、
マルチビットのディジタル入力データＤinと直流ディザ
回路５からの直流ディザ信号が加算されるフルアダー加
算手段１、その加算データを１ビットＤ／Ａ変換するΔ
Σ変調器２、このΔΣ変調器２のアナログ出力から高周
波成分を除去するロウパスフィルタを構成するスイッチ
トキャパシタフィルタ（ＳＣＦ）３、及びこのＳＣＦ３
の出力段に設けられた出力バッファ４により構成され
る。ΔΣ変調器２は例えば、図２に示すような、加算器
２０，２２と、２段の積分器２１，２３と１ビット量子
化器２４、及び１サンプル遅延回路２５により構成され
る２次ΔΣ変調器である。
【００１０】出力バッファ４は、その基本構成が、出力
端子と反転入力端子Ｎの間に帰還抵抗Ｒが接続されて非
反転入力端子を信号入力端とする電圧フォロアである。
この実施例ではこの出力バッファ４で直流オフセットを
調整するため、反転入力端子Ｎには複数の電流源を切替
え接続する電流源回路９が設けられている。この電流源
回路９は、ｎを任意整数として、反転入力端子Ｎと負側
電源ＶSSの間にそれぞれスイッチ群Ｓ11〜Ｓ1nを介して
配置された引き込み電流源ｉ11〜ｉ1nと、反転入力端子
Ｎと正側電源ＶDDの間にそれぞれスイッチ群Ｓ21〜Ｓ2n
を介して配置された供給電流源ｉ21〜ｉ2nとから構成さ
れている。
【００１１】また、キャリブレーション期間に出力直流
オフセットに応じて電流源回路９のスイッチを選択する
ために、出力バッファ４の出力電位を基準電位ＶREF
（＝零レベル）と比較するコンパレータ６と、キャリブ
レーションの指示に基づいて外部からのクロックを導入
して、コンパレータ６の“Ｈ”，“Ｌ”出力によりそれ
ぞれカウントアップ，カウントダウンするアップダウン
カウンタ７と、このカウンタ７の出力をデコードして電
流源回路９のスイッチ選択を行うスイッチ選択回路８と
が設けられている。コンパレータ６の出力端にはその出
力の反転を検出して調整終了信号を出す反転検出回路１
０が設けられている。この反転検出回路１０からの終了
信号は、カウンタ７のプリセットイネーブル（ＰＥ）端
子に供給され、これによりカウンタ７の出力データがラ
ッチされるようになっている。
【００１２】電流源回路９は、具体的には図３に示すよ
うに、カレントミラー回路により構成される。即ち、ゲ
ート・ドレインを接続したＮＭＯＳトランジスタＱN0と
負荷抵抗ＲL1による基準電流源と、そのＮＭＯＳトラン
ジスタＱN0とゲートが共通接続されてそれぞれ定電流源
ｉ11〜ｉ1nとなるＮＭＯＳトランジスタＱN1〜ＱNnとか
ら構成されるＮＭＯＳカレントミラー回路９１、同様に
ゲート・ドレインを接続したＰＭＯＳトランジスタＱP0
と負荷抵抗ＲL2による基準電流源と、そのＰＭＯＳトラ
ンジスタＱP0とゲートが共通接続されてそれぞれ定電流
源ｉ21〜ｉ2nとなるＰＭＯＳトランジスタＱP1〜ＱPnと
から構成されるＰＭＯＳカレントミラー回路９２により
構成される。ＮＭＯＳカレントミラー回路９１側のスイ
ッチＳ11〜Ｓ1nはそれぞれＮＭＯＳトランジスタにより
構成され、ＰＭＯＳカレントミラー回路９２側のスイッ
チＳ21〜Ｓ2nはＰＭＯＳトランジスタにより構成され
る。
【００１３】この実施例においては、電流源回路９の複
数の定電流源は予め重み付けされている。例えば、ｉ11
＝ｉ21＝ｉ0 ，ｉ12＝ｉ22＝２・ｉ0 ，…，ｉ1n＝ｉ2n
＝ｎ・ｉ0 のように、リニアに重みづけられる。図３に
示す電流源回路構成の場合には、電流源ＮＭＯＳトラン
ジスタＱN1〜ＱNn、及び電流源ＰＭＯＳトランジスタＱ
P1〜ＱPnについてチャネル幅Ｗとチャネル長Ｌの比Ｗ／
Ｌにより電流値に重み付けされる。
【００１４】この様に構成されたＤＡＣでは、ディジタ
ル入力データＤin＝“０”である無信号時に、ΔΣ変調
器２を構成する二つの積分器２１，２３内に残ったデー
タにより、可聴帯域の発振が生じないように、ディザ回
路５から所定周期でレベルがランダムに変動する直流デ
ィザが常時与えられる。一方、ＤＡＣのオフセット調整
は、ディジタル入力データＤinがない任意のキャリブレ
ーション期間に、外部からの指示によりアップダウンカ
ウンタ７にクロックを与えて行われる。コンパレータ６
は出力電圧を基準電位ＶREF と比較し、オフセット電圧
が正であるとすると、“Ｈ”レベル出力を出してカウン
タ７にダウンカウントを指示する。カウンタ７が１カウ
ントダウンすると、これによりスイッチ選択回路８は、
電流源回路９のＶDD側の最小値電流源ｉ21のスイッチＳ
21をオンにする。
【００１５】これにより非反転入力端子Ｎに電流ｉ21＝
ｉ0 が供給され、これは帰還抵抗Ｒに流れる。非反転入
力端子Ｎは仮想的接地であるから結局出力バッファ４の
出力端電位が、Ｒ・ｉ0 だけ低下する。この出力電位低
下によってコンパレータ６の出力が反転しない場合は、
カウンタ７は続いて１カウントダウンし、その出力を受
けてスイッチ選択回路８は、電流源回路９のＶDD側の次
の電流源ｉ22のスイッチＳ22を切替えてオンする。これ
により、出力バッファ４の出力端子電位は、２Ｒ・ｉ0
だけ引き下げられる。以下、コンパレータ６の出力が反
転するまで同様の動作を繰り返す。
【００１６】出力バッファ４の出力端電位が基準電位Ｖ
REF 以下になると、コンパレータ６の出力が反転する。
これがオフセット調整完了である。反転検出回路１０が
オフセット調整終了信号を出すと、その信号はカウンタ
７のＰＥ端子に供給されて、そのときの出力データがラ
ッチされる。その後、電流源回路９はオフセット調整に
最適な電流源を選択した状態に保持される。
【００１７】直流オフセット電圧が負の場合もほぼ同様
であり、この場合はカウンタ７はカウントアップして、
電流源回路９のＶSS側のスイッチＳ11〜Ｓ1nを小さい電
流源側から順次オンする。前述のように電流源回路９の
最小電流値をｉ0 として各電流値にリニアな重み付けを
行った場合、±Ｒ・ｉ0 の範囲までオフセット電圧が除
去されることになる。
【００１８】以上のようにこの実施例によれば、オフセ
ット調整が入力段への帰還によらず、出力バッファ段の
みで行われるから、ＤＡＣの直流ディザの効果が損なわ
れることはなく、出力オフセット電圧の除去が可能であ
る。出力バッファ段でのオフセット調整のために設けら
れる電流源回路を、図３に示したようなカレントミラー
回路により構成すれば、ＬＳＩチップ面積の増大は問題
にならない。
【００１９】この発明は上記実施例に限られない。例え
ば実施例では、複数の電流源に予め重み付けを行って、
これらを一つずつ切替えて用いるようにしたが、複数の
電流源を同じ電流値として、カウントアップ又はカウン
タダウンに応じて各電流源を順次加算するようにしても
よい。
【００２０】
【発明の効果】以上述べたようにこの発明によれば、出
力バッファにオフセット調整用の複数の電流源を持つ電
流源回路を備えて、直流ディザの効果を損なうことなく
出力バッファ段で直流オフセットを調整することを可能
としたＤＡＣを提供することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例によるＤＡＣを示す。
【図２】 同実施例におけるΔΣ変調器の構成を示す。
【図３】 同実施例における電流源回路の構成を示す。
【符号の説明】
１…加算手段、２…ΔΣ変調器、３…ＳＣＦ、４…出力
バッファ、５…直流ディザ回路、６…コンパレータ、７
…アップダウンカウンタ、８…スイッチ選択回路、９…
電流源回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ΔΣ変調器を用いて構成され、信号入力
    段に発振防止用の直流値を加算する加算手段を有し、信
    号出力段に出力バッファを有するＤ／Ａコンバータ回路
    において、 前記出力バッファの出力を基準電位と比較して“Ｈ”又
    は“Ｌ”出力を出す比較手段と、 入力データが零のキャリブレーション期間にクロックが
    供給されて、前記比較手段の“Ｈ”，“Ｌ”出力により
    それぞれカウントアップ，カウントダウンするアップダ
    ウンカウンタと、 このカウンタの出力により制御されるスイッチ群及びこ
    のスイッチ群を介して選択的に前記出力バッファにオフ
    セット調整用の電流を供給する複数の電流源を持つ電流
    源回路と、 前記比較手段の出力の反転を検出して前記アップダウン
    カウンタの出力データを保持状態に設定する反転検出手
    段とを備えたことを特徴とするＤ／Ａコンバータ回路。
  2. 【請求項２】 前記電流源回路は、重み付けされた複数
    の電流源ＮＭＯＳトランジスタを持つＮＭＯＳカレント
    ミラー回路と、重み付けされた複数の電流源ＰＭＯＳト
    ランジスタを持つＰＭＯＳカレントミラー回路とを有す
    ることを特徴とする請求項１記載のＤ／Ａコンバータ回
    路。
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