JP4759720B2

JP4759720B2 - オフセット補償による有限インパルス応答デジタル−アナログ変換器

Info

Publication number: JP4759720B2
Application number: JP2001540931A
Authority: JP
Inventors: ウィレムエッチグロエンヴェッグ
Original assignee: エスティー‐エリクソン、ソシエテ、アノニム
Priority date: 1999-11-26
Filing date: 2000-11-06
Publication date: 2011-08-31
Anticipated expiration: 2020-11-06
Also published as: US20020140588A1; JP2003516017A; WO2001039377A3; US6501408B2; DE60026349D1; KR20010101686A; US6424278B1; DE60026349T2; EP1188243B1; KR100809123B1; EP1188243A2; WO2001039377A2

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、以下FIRDAC(finite impulse response digital-to-analog converter)と呼ぶ有限インパルス応答デジタル−アナログ変換器に関する。
【０００２】
【従来の技術】
デジタル−アナログ変換器の有限インパルス応答の原理は、本質的に公知であり、例えば、US-A-5.323.157に記載されている。一般的に、FIRDACは、1ビットのビットストリーム入力信号、すなわち、1ビットの振幅分解能、を有するシリアル・データ・ストリームを受け取る多数の（一般に100を超える）段を備えたシフト・レジスタを有する。シフト・レジスタの各段は、専用の電流源をONまたはOFFに切り換える。したがって、シフト・レジスタのすべての段で生成された電流が加えられて、FIRDACの出力電流が生成される。通常、この出力電流は、電流−電圧変換器に加えられ、FIRDACのアナログ出力電圧が生成される。FIRDACの各段は、FIRDACの全出力電流に寄与する出力電流を生成する。しかしながら、FIRDACのすべての段が同じ程度に寄与するわけではない。所望のフィルタ特性を得るために、FIRDACの各段は、電流源の出力電流の大きさによって構成される関連した重み係数を有する。
【０００３】
代表的な応用状況において、FIRDACは、スピーカまたはイヤホンにアナログ音声信号を提供するために移動電話の信号処理経路において使用される。FIRDACは、量子化雑音を音声帯域からさらに高い周波数にシフトさせることによってFIRDACの信号対雑音比を高めるノイズ・シェーパから、その入力ビットストリーム信号を受け取る。目的の周波数と異なる周波数の影響によって、ノイズ・シェーバは、「アイドル・トーン」と呼ばれる小さい可聴音の原因となる一定パターンを繰り返す傾向がある。このアイドル・トーンが聞こえないようにするために、ノイズ・シェーパを一定量のいわゆる「DCディザ」分デジタル的にオフセットして、アイドル・トーンを可聴レベルよりも高い周波数まで押し上げることは、本質的に公知である。
【０００４】
この点における問題は、ノイズ・シェーパの一定量のオフセットによって、FIRDACにオフセットが生じ、それによりFIRDACの出力信号を受け取りイヤホンまたはスピーカの駆動信号を生成するドライバにも、オフセットが生じてしまうことである。実際のケースでは、このオフセットは、80mVにもなることがある。これは、8〜16オームの抵抗のイヤホンの場合、約10mAもの大きさの望ましくない電流消費となる。
【０００５】
本発明は、この問題を解決することを目的とする。
【０００６】
より詳細には、本発明は、FIRDACが占有するチップ面積を増大させる必要なしにこの問題を解決することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の重要な態様によれば、FIRDACの電流出力端子は、定電流源またはシンクに結合されていて、FIRDACの出力電流に一定の補償電流を追加しまたは出力電流からそれを減算して、このオフセットを補償し、好ましくはこのオフセットを除去する。
【０００８】
本発明のさらに他の態様によれば、好ましい実施形態の場合、FIRDACの各段は、Dフリップフロップ、PMOS電流ミラー、およびNMOS電流ミラーの組合せを含む。FIRDACの各段が占有する半導体スペースは、実質的に同じである。フリップフロップはすべて同じ幅を有するが、PMOS電流ミラーのトランジスタ幅とNMOS電流ミラーのトランジスタ幅は、異なり、かつこれらの幅により、各段の重み係数が実施されるようにこのミラーの電流出力の大きさが決められる。したがって、相対的に小さい重み係数を有するFIRDAC段では、PMOS電流ミラーのサイズとNMOS電流ミラーのサイズが相対的に小さくなり、したがって相対的に大きいスペースが「空く」。この空きスペースには、ダミー電流源が配置される。
【０００９】
ビットストリーム発生器(「ノイズ・シェーパ」)内のDCオフセットの結果として、FIRDAC自体の出力レベルは、オフセットされる。より詳細には、FIRDACの正電流出力は、過剰の正電流を生成し、負電流出力は、過剰の負電流を生成する。本発明の重要な態様によれば、これは、電流出力に結合された定電流源によって補償される。
【００１０】
正電流出力が生成する正電流が過剰である場合、本発明は、常にONである所定数の予備ダミーNMOS電流シンクを設け、これにより、正電流源から過剰電流(オフセット)をアースに逃す。
【００１１】
負電流出力が生成する負電流が過剰である場合、本発明は、常にONである所定数の予備ダミーPMOS電流源を設け、これにより、負電流源によってアースに流された過剰電流(オフセット)を補う。
【００１２】
ビットストリームをFIRDACの入力信号として生成するビットストリーム発生器のオフセットの量は、既知であり一定である。このことは、FIRDACの製造前に、ダミーNMOS電流源によって流すべき補償電流の量を計算することができることを意味する。したがって、どのダミーを使用しまた使用しないかを事前に決定することができる。
【００１３】
使用可能なNMOSダミーの数が、十分な補償には少なすぎると思われる場合には、PMOSダミーを補償に使用することも可能である。
【００１４】
本発明の以上その他の態様、特徴および利点は、同一部分または類似の部分には同一の参照数字が付されている図面を参照して、本発明による制御回路の好ましい実施形態の以下の説明によってさらに明らかにされる。
【００１５】
【発明を実施するための形態】
図1は、移動電話において音声信号Sを処理することが出来る回路のブロック図を示す。この回路は、デジタル・フィルタ11およびノイズ・シェーパまたはビットストリーム発生器12を含む。これらは、両方とも従来の設計のもので良いので、本明細書では詳しく説明しない。デジタル・フィルタ11は、音声帯域以外の周波数、すなわち300Hzより低く3400Hzよりも高い周波数を抑制するように構成されている。デジタル・フィルタ11の出力端は、ノイズ・シェーパ12の入力端に接続されている。ノイズ・シェーパ12は、FIRDAC20の信号入力端21に接続されている出力端で、結果的に得られる1MHzのビットストリーム(1ビット)信号を提供するように構成されている。バイアス・ブロック30は、バンドギャップ電圧V_refのような基準電圧を受け取り、かつ多くのバイアス電流を提供するためにFIRDACに結合されている。
【００１６】
FIRDAC20は、クロック入力信号CLKを受け取るクロック入力端22を有する。同様に、デジタル・フィルタ11とノイズ・シェーパ12は、FIRDACのクロック信号と同一でもまた同一でなくてもよいクロック信号CLKを受け取るクロック入力端子を有する。FIRDAC20のクロック信号CLKの周波数は、とりわけ、望ましい信号対雑音比とシステムで使用可能な周波数とに依存する。例えば、GSMシステムの場合、クロック信号の周波数は1MHzであり、これは、13.0MHzのGSMマスタ・クロック周波数から容易に得ることができる。
【００１７】
FIRDACが出力線を1つしか有しないことも可能である。しかしながら、本発明のFIRDAC20は、ビットストリーム信号が、それぞれ主に1(音声帯域信号の正の半分に対応する)を含むか主に0(音声帯域信号の負の半分に対応する)を含むかによって、それぞれ正電流と負電流を生成する2つの電流出力端子23および24を有する差動ドライブを提供する。これらの電流信号は、イヤホン・ドライバ(図示せず)などの出力段にそれぞれ送られる出力電圧信号V_OUT,PおよびV_OUT,Nを生成する電流−電圧変換器25および26にそれぞれ送られる。
【００１８】
図2は、FIRDAC20の内部ブロック図を線図的に示す。FIRDAC20は、複数のN個のFIRDACセル40を有する。以下、FIRDAC回路20の同一の要素は、同一の参照数字により示され、添え字iは、FIRDAC回路におけるその要素の位置を指す。各FIRDACセル40_iは、PMOS電流源50_i、シフト・レジスタ・セル60_i、およびNMOS電流シンク70_iを有する。
【００１９】
各PMOS電流源50_iは、基準電流I_ref,Pを受け取る基準電流入力51_iと、二値制御信号を受け取る第1および第2の二値制御入力52_iおよび53_iと、正出力電流I_Piを提供する第1および第2の電流出力端子54_iおよび55_iとを有する。
【００２０】
これと同様に、各NMOS電流シンク70_iは、入力71_iと、第1および第2の制御入力72_iおよび73_iと、第1および第2の電流出力74_iおよび75_iを有する。
【００２１】
各シフト・レジスタ・セル60_iは、D型フリップフロップによって構成され、Q出力67_iとQ;^-出力65_iを有する。Q出力67_iは、対応するPMOS電流源50_iの第1の二値制御入力52_iと、対応するNMOS電流シンク70_iの第1の二値制御入力72_iとに結合されている。Q;^-出力65_iは、対応するPMOS電流源50_iの第2の二値制御入力53_iと、対応するNMOS電流シンク70_iの第2の二値制御入力73_iとに結合されている。
【００２２】
各D型フリップフロップ60_iは、信号入力61_iおよび信号出力63_iを有する。信号入力61_iは、前のフリップフロップ60_i-1の信号出力63_i-1に接続されている。第1のフリップフロップ60₁の信号入力61₁は、FIRDAC20の入力端子21に接続されている。さらに、各D型フリップフロップ60_iは、クロック入力62_iがFIRDAC20のクロック入力端子22に接続されている。一般に1MHzのFIRDAC20のクロック入力22に印加されるクロック信号の周波数によって決まる転送速度で、ビットストリーム信号が、シフト・レジスタ内にシフトされる。各瞬間で、フリップフロップの状態が、ビットストリーム信号内のビットの値に対応する。ビットが、値「1」を有する場合、対応するフリップフロップ60のQ出力67はHIGHであり、このフリップフロップのQ;^-出力65はLOWである。この状況において、対応するPMOS電流源50は、正電流出力線27に結合され、対応するNMOS電流シンク70は、負電流出力線28に結合されている。別の状況では、ビットが、値「0」を有する場合、対応するフリップフロップ60のQ出力67がLOWであり、このフリップフロップのQ;^-出力65がHIGHである。この状況の場合、PMOS電流源50は、負電流出力線28に結合され、NMOS電流シンク70は、正電流出力線27に結合される。正電流出力線27は、正電流出力端子23に接続されていて、一方、負電流出力線28は、負電流出力端子24に接続されている。
【００２３】
FIRDAC20の正出力23において、正出力信号I_OUT,Pは、正電流出力線27に結合されたPMOS電流源50_iのすべての出力電流I_Piと、正電流出力線27に結合されたNMOS電流源70_iのすべての出力電流I_Niとの合計である。同様に、負電流出力24において、負出力電流I_OUT,Nは、負電流出力線28に結合されたNMOS電流シンク70_iのすべての出力電流I_Niと、負電流出力線28に結合されたPMOS電流源50_iのすべての出力電流I_Piとを合わせたものである。したがって、正出力電流I_OUT,Pと負出力電流I_OUT,Nは、ビットストリーム信号の現在シフト・レジスタ内にある部分に依存し、各ビットは、正電流または負電流寄与に対応し、それ対して出力電流の合計I_OUT,P＋I_OUT,Nは、一定のままである。
【００２４】
しかしながら、FIRDACの所望の応答特性を得るように選択された異なるFIRDAC段に重み係数を実施して、様々な電流源または電流シンクの電流寄与をそれぞれ互いに異ならせることも、当業者に明らかである。一般に、この係数は、中心の段に対して対称的であり、FIRDAC20の入力側近くまたは出力側近くにあるセルは、出力電流寄与が相対的に低く、FIRDAC20の中心近くにあるセルは出力電流寄与が相対的に高い。各セル40_iについて、PMOS電流源50_iとNMOS電流シンク70_iによってそれぞれ生成される出力電流I_PiおよびI_Niの振幅は、それぞれPMOS電流源50_iおよびNMOS電流源70_iの幅によって決定される。電流源または電流シンクが大きいほど生成される電流は大きくなる。
【００２５】
集積回路の場合、セル40は、互いに隣り合って配列されている。各セル40_iにおいて、PMOS電流源50_iは、対応するフリップフロップ60_iの上にあり、MOS電流シンク70_iは、そのフリップフロップ60_iの下にある。したがって、図3に示されるように、各セル40は、半導体基板100のカラム形区分140を占有する。
【００２６】
カラム形の半導体区分140の中央部分160には、フリップフロップ60が形成される。以下、この中央部分160は、フリップフロップ部分とも呼ばれる。中央部分160の上にあるカラム形半導体区分140の上部150にPMOS電流源50が形成される。以下、この上部150をPMOS部分とも呼ぶ。中央部分160の下にあるカラム形半導体区分140の下部170にNMOS電流シンク70が形成され、以下、この下部170をNMOS部分とも呼ぶ。
【００２７】
第1の信号導体101は、入力端子D_inを前のセルの出力端子に接続する。第2の信号導体102は、出力端子D_oを次のセルの入力端子に接続する。第3の信号導体103は、フリップフロップ部分160からのQ出力信号をPMOS部分150に接続する。第4の信号導体104は、フリップフロップ部分160からのQ;-出力信号をPMOS部分150に接続する。同様に、第5および第6の信号導体105および106は、フリップフロップ部分160からのQ出力信号およびQ;-出力信号をそれぞれNMOS部分170に接続する。
【００２８】
連続クロック線CLKは、すべてのフリップフロップ部分160に延在する。第1の連続正出力線111は、すべてのPMOS部分150に延在し、第1の連続負出力線112は、すべてのNMOS部分170に延在する。第2の連続正出力線113は、すべてのNMOS部分170に延在し、第2の連続負出力線114は、すべてのPMOS部分150に延在する。また、第1の電源線V_DDは、すべてのPMOS部分150に延在し、第2の電源線V_SSは、すべてのNMOS部分170に延在する。FIRDAC20の出力側で、第1および第2の正出力線111および113は結合されている。同じことが、第1の負出力線112および第2の負出力線114にも当てはまる。
【００２９】
FIRDACセル40のフリップフロップ60は互いに等しい、すなわち、それらの物理サイズが互いに等しい。カラム形半導体部分140の物理幅は、フリップフロップ部分160の物理幅によって決定されるため、カラム形半導体部分140の幅は互いに等しい。したがって、PMOS部分150の幅は互いに等しく、NMOS部分170の幅は互いに等しい。
【００３０】
前述のように、FIRDAC20の中心近くにあるFIRDACセル40は、FIRDACの中心から遠くにあるFIRDACセルに比べて相対的に大きい電流を生成する。セル40のPMOS電流源50とNMOS電流シンク70によってそれぞれ生成される出力電流の振幅は、それぞれPMOS電流源50とNMOS電流源70の幅によって決定される。これは、FIRDACの中心から遠くにあるFIRDACのFIRDACセルのPMOS電流源とNMOS電流シンクの幅が、FIRDACの中心の近くににあるFIRDACセルのPMOS電流源とNMOS電流シンクの幅よりも小さいことを意味する。
【００３１】
実際には、中心のFIRDACセル内のPMOS電流源とNMOS電流シンクの幅は、対応するフリップフロップ60の幅とほぼ等しい。これは、そのように中心に配置されたセルのPMOS部分150が、その中に形成されたPMOS電流源50でほとんど完全に占有されていることを意味し、同じことが、対応するNMOS部分170にも当てはまる。しかしながら、中心のセルから遠くに配置されたセル40の場合、PMOS電流源50とNMOS電流シンク70のサイズはもっと小さい。したがって、それらは、それぞれPMOS部分150とNMOS部分170で使用可能なすべての空間を物理的に占有しない。
本発明の重要な態様によれば、追加または「ダミー」トランジスタ80が、PMOS部分150のPMOS電流源50によって占有されない部分に形成されていて、追加または「ダミー」トランジスタ90が、NMOS部分170のNMOS電流シンク70によって占有されていない部分に形成されている。
【００３２】
PMOSトランジスタ50にもNMOSトランジスタ70にも占有されていないFIRDACセル40内の使用可能なスペースをダミー・トランジスタ80または90で埋める1つの利点は、それぞれ、すべてのシフト・レジスタ・セル60を取り巻く状況が本質的に等しいことである。
【００３３】
さらに、本発明の重要な態様によれば、前記ダミー・トランジスタ80および90を、以下で説明するようにバイアス回路30に有利に使用することができる。
【００３４】
図4は、バイアス・ブロック30とFIRDAC20の回路を示す。バイアス回路30は、非反転入力で基準電圧V_refを受け取りPトランジスタP_Xのゲートに出力が結合された増幅器31を有する。PトランジスタP_Xのソースは、電源線V_DDに接続され、PトランジスタP_Xのドレインは、抵抗器Rの一方の端子に接続され、抵抗Rの他方の端子は、第2の電源電圧V_SSに接続されている。通常行われているように、第2の電圧電源線V_SSの電圧レベルは、第1の電圧電源線V_SSの電圧レベルより低く、通常は接地レベルである。PトランジスタP_Xのドレインと抵抗器Rの間の接続点は、増幅器31の反転入力に接続されている。
【００３５】
PトランジスタP_Xは、独立したトランジスタでもよい。しかしながら、PトランジスタP_Xは、複数のFIRDACセル40内の複数のPダミー・トランジスタ80の並列の組合せによって構成されることが好ましい。
【００３６】
バイアス回路30は、さらに、ソースが第1の電源線V_DDに接続され、ゲートがPトランジスタP_Xのゲートに接続された第2のPトランジスタP_Yと、ソースが第2の電源線V_SSに接続され、ドレインがPトランジスタP_Yのドレインに接続されたNトランジスタN_Yとを有する。
【００３７】
トランジスタP_YおよびN_Yを、独立したトランジスタとして実施することも可能であるが、それらを、それぞれ、所定数のダミー・トランジスタ80および90の並列の組合せによって実施することが好ましい。
【００３８】
電源公差(supply tolerance)とパラメータ公差(parameter tolerance)の点で電流精度を改善した代替例として、トランジスタP_Yを、ゲートがさらに他の基準(またはバイアス)電圧に接続されたカスケード・トランジスタP_CY(図示せず)によってトランジスタN_Yに結合させてもよい。
【００３９】
図4には、1つのFIRDACセル40_Iしか示されていないが、すべてのFIRDACセルが類似の構成を有することは当業者に明らかであろう。各FIRDACセル40_iは、ソースが第1の電源線V_DDに接続され、ゲートが前記PトランジスタP_Yのゲートに結合されたPトランジスタP_iを有し、さらにソースが第2の電源線V_SSに接続され、ゲートが前記NトランジスタN_Yのゲートに接続されたNトランジスタN_iを有する。FIRDACセル40_iのPトランジスタP_iのドレインは、第1のスイッチS1を介して正出力線OUTPに結合され、第2のスイッチS2を介して負出力線OUTNに結合されている。同様に、FIRDACセル40_iのNトランジスタN_iのドレインは、第3のスイッチS3を介して正出力線OUTPに結合され、第4のスイッチS4を介して負出力線OUTNに結合されている。
【００４０】
スイッチS1およびS3は、フリップフロップ60の反転出力Q;^-65によって制御され、第2のスイッチS2と第4のスイッチS4は、フリップフロップ60の出力Q67によって制御される。より詳細には、第1のスイッチS1は、ソースがトランジスタP_iのドレインに接続され、ドレインが正出力線OUTPに接続され、ゲートがフリップフロップ60の反転出力Q;^-に接続されたPトランジスタして実施される。第2のスイッチS2は、ソースがトランジスタP_iのドレインに接続され、ドレインが負出力線OUTNに接続され、ゲートがフリップフロップ60の出力Qに接続されたPトランジスタとして実施される。第3のトランジスタS3は、ソースがトランジスタN_iのドレインに接続され、ドレインが正出力線OUTPに接続され、ゲートがフリップフロップ60の反転出力Qに接続されたNトランジスタとして実施される。第4のスイッチS4は、ソースがトランジスタN_iのドレインに接続され、ドレインが負出力線OUTNに接続され、ゲートがフリップフロップ60の出力Qに接続されたNトランジスタとして実施される。
【００４１】
クロック・フィードスルーと電源公差の点で電流精度が改善された代替例として、PスイッチS1およびS2を、各P形カスケード・トランジスタ(図示せず)によって出力線OUTPおよびOUTNにそれぞれ結合し、一方、NスイッチS3およびS4を、各N形カスケード・トランジスタ(図示せず)によって出力線OUTPおよびOUTNにそれぞれ結合し、このようなカスケード・トランジスタのゲートに、安定したバイアス電圧を供給しても良い。
【００４２】
FIRDACセル40_iはすべて、同様にして正出力線OUTPと負出力線OUTNにそれぞれ結合されている。
【００４３】
フリップフロップ60が、ビット値「1」を含む場合、出力QはHIGHであり、出力Q;^-はLOWである。この状況では、スイッチS1およびS4は導通するが、スイッチS2およびS3は導通しない。したがって、正出力線OUTPは、スイッチS1を介してトランジスタP_iのドレインに接続され、そしてこのトランジスタP_iは、電流源としてはたらき、その出力電流を正出力線OUTPに送る。同様に、この状況において、負出力線OUTNは、スイッチS4を介してトランジスタN_iに接続され、このトランジスタN_iは、出力線OUTNの電流シンクとして機能する。
【００４４】
フリップフロップ60が、ビット値「0」を含む場合、出力QはLOWであり、出力Q;^-はHIGHである。この状態では、スイッチS2およびS3が導通し、スイッチS1およびS4が導通しない。したがって、このとき、電流源P_iが負出力線OUTNに接続され、電流シンクN_iが正出力線OUTPに接続されている。
【００４５】
FIRDACが出力線を1つしか有せず、電流源P_iおよび電流シンクN_Iの両方ともその1つの出力線に接続させる例も可能であることに注意されたい。しかしながら、本発明のFIRDAC20は、差動ドライブを提供するために、2つの出力線OUTPおよびOUTN上に2つの出力信号を、より詳細には、正出力線OUTP上に正出力信号、かつ負出力線OUTN上に負出力信号を提供する。
【００４６】
前述したように、ノイズ・シェーパ12は、「DCディザ」を備えている。すなわち、ノイズ・シェーパの入力の入力信号が「ゼロ」の場合、出力ビットストリームの1と0は、50％づつではなく、音声帯域領域からの可能なアイドル・トーンを20kHzを超える領域にプッシュするために、わずかオフセットされている。
【００４７】
その結果、FIRDAC20のフリップ・フロップは、1を多く受け取り、すなわち、出力QがHIGHに切り換わっている時間が少し長くなりすぎ、したがって出力線OUTPおよびOUTNが受け取る電流は過剰となる。図4は、本出願により、このことが、正出力線OUTPをNトランジスタN_compを介して第2の電圧電源線V_SSに結合し、負出力線OUTNをPトランジスタP_compを介して第1の電圧電源線V_DDに結合することによって補償されることを示す。これらの補償トランジスタN_compおよびP_compは、そのゲートがそれぞれN_YとP_Yに接続され、そのソースがそれぞれV_SSとV_DDに接続され、そのドレインがそれぞれ出力線OUTPおよびOUTNに接続されているので、これらの補償トランジスタN_compおよびP_compは、ずっと導電状態にある。
【００４８】
図4において、補償トランジスタN_compおよびP_compは、1つのトランジスタとして示されている。実際には、別の補償トランジスタN_compおよびP_compを設けることもできる。しかしながら、本発明の重要な態様によれば、図4に示したような補償電流を提供するためにダミー・トランジスタ80および90が使用される。より詳細には、補償トランジスタP_compを、並列に結合された複数のダミーPトランジスタ80として実施することが好ましく、かつ補償トランジスタN_compを、並列に結合された複数のダミーNトランジスタ90として実施することが好ましい。このようにして、FIRDACセルの空きスペース内のダミー・トランジスタが有利に使用される。
【００４９】
ノイズ・シェーパ12のDCオフセットの量は、ノイズ・シェーパ12の既知の設計パラメータであり、かつ一定である。したがって、出力線OUTPおよびOUTNに必要な補償電流の量を前もって計算することができる。前述のように、FIRDACセル40_iのPMOS部分150_iは、すべて実質的に同じサイズを有するが、FIRDACセル40_iのそのようなPMOS部分150_iのPMOS電流源50_iは、互いに異なるサイズを有する。そして、FIRDAC20の中心近くのPMOS電流源50_iは、FIRDAC20の端近くのPMOS電流源50_iよりも大きい。したがって、ダミー・トランジスタ80_iは、互いに異なるサイズを有し、FIRDAC20の中心近くのダミー・トランジスタ80_iは、FIRDAC20の端近くのダミー・トランジスタ80_iよりも大きい。このようなダミー・トランジスタ80_iによって提供される電流の量は、そのサイズに依存するため、FIRDAC20の端近くのダミー・トランジスタ80_iは、FIRDAC20の中心近くのダミー・トランジスタ80_iよりも大きい電流を提供することになる。同じことは、NMOSのダミー・トランジスタ90_iにもあてはまる。
【００５０】
ダミー・トランジスタ80_iおよび90_iのサイズがあらかじめ分かっているため、ダミー・トランジスタが提供する電流の量もあらかじめ分かっている。したがって、個々のダミー・トランジスタ80_iおよび90_iを、その組み合わせた出力電流が、必要な補償電流に実質的に対応するように選択することができる。すなわち、ダミー・トランジスタ80_iおよび90_iがすべて、補償トランジスタとして使用されるわけではなく、いくつかの特定の事前に選択された個々のダミー・トランジスタ80_iおよび90_iが、補償トランジスタとして機能するように並列に結合され、他のものは使用されない。
【００５１】
1つの利点は、この点において、FIRDACセルのダミーPトランジスタとダミーNトランジスタが、前に説明したように、アイドル・トランジスタではなく有利に使用されことである。さらに、このようなダミー・トランジスタを、バイアス回路30内のトランジスタP_X、P_YおよびN_Yを実施するために使用することも出来る。
【００５２】
もう1つの利点は、FIRDAC内のオフセットをなくす問題が、追加の半導体領域を必要とすることなく解決されることである。
【００５３】
本発明の範囲が、以上検討した例に限定されず、いくつかの修正と変更が、請求項で定義した本発明の趣旨を逸脱することなく可能であることは、当業者には明らかであろう。
【００５４】
以上、本発明は、DCオフセットに関して説明されている。しかしながら、既知のデジタルACパターンによる「ACディザ」を使用することもできる。また、そのようなACオフセットを補償することができるが、その場合、補償トランジスタは、連続的に切り換えることはできず、ACディザと同じパターンで切り換えなければならない。
【００５５】
さらに、以上、本発明は、フリップフロップの上に配置されたPMOS電流源とそのフリップフロップの下に配置されたNMOS電流源に関して説明されている。しかしながら、PMOS電流源を、フリップフロップの下に配置することも出来る（この場合、NMOS電流源は、そのフリップフロップの上に配置される）。いずれの場合にも、PMOS電流源、NMOS電流源、およびフリップフロップの相互の相対的な位置は、本発明の主な本質的特徴ではない。
【００５６】
さらに、特に図2を参照して、本発明は、フリップフロップ60が、Q信号とQ;-信号の両方をPMOS電流源とNMOS電流源の両方に提供する例に関して説明されている。しかしながら、PMOS電流源とNMOS電流源は、これらの信号QまたはQ;-の一方のみを受け取り、受け取った信号QまたはQ;^-から反転信号Q;^-またはQを得る反転器を有することもできる。
【００５７】
さらに、以上、本発明は、正出力電流に1つと負出力電流に1つの2つの出力電流を有するタイプのFIRDACについて説明されいる。ここで、各FIRDACセルは、セルの第1の状態(ビット値「1」)で正電流出力線に正電流を与え、負電流出力線に負電流を与え、各FIRDACセルは、セルの第2の状態(ビット値「0」)で負電流出力線に前記正電流を与え、正電流出力線にこの負電流を与える。しかしながら、本発明は、また、FIRDACセルが、セルの第2の状態(ビット値「0」)で電流出力線のどれにも電流を送らないFIRDACの状況にも適用可能である。
【００５８】
さらに、本発明は、異なる2つの出力線に正と負の出力電流を提供することによって差動ドライブを実現するFIRDACのケースに関して説明されているが、本発明は、各FIRDAC段が、フリップフロップによってONまたはOFFに切り換えられる1つのタイプ(例えば、Pタイプ)の電流源しか有しない、1つの電流出力線しか有しないFIRDACにも適用可能である。このようなケースでは、電流出力線に第2のタイプ(Nタイプ)の電流源が結合されていることがある。しかしながら、その場合は、ビットストリーム信号を反転させて、電流補償に第1のタイプ(Pタイプ)の電流源を使用することもできる。
【００５９】
さらに、本発明は、ノイズ・シェーパ12のオフセットによってシフト・レジスタ・セル60の「1」の状態が長くなりすぎる事例について説明されている。しかしながら、ノイズ・シェーパ12のオフセットによってシフト・レジスタ・セル60の「0」の状態が長くなりすぎることもあり得る。そのような事例では、正出力線OUTPは、受け取る正電流が少なすぎ、この正電流を、正出力線に結合されている正補償電流源で補償しなければならず、他方で負出力線OUTNは、受け取る負電流が少なすぎ、その負電流を、負出力線に結合されている負補償電流源で補償しなければならない。
【図面の簡単な説明】
【図１】音声信号を処理するための回路の例のブロック図を示す。
【図２】FIRDACのブロック図を示す。
【図３】FIRDACセルが形成された半導体材料の一部の断面を概略的に示す。
【図４】本発明の実施形態の回路図を示す。
【符号の説明】
20 FIRDAC
23,24 電流出力
40 FIRDACセル
50,70 電流源
52,53 制御入力
54,55 電流出力
60 シフト・レジスタ・セル
67,65 制御出力
72,73 制御入力
74,75 電流出力
90,80 トランジスタ
100 半導体基板
140 区分
150,170 部分

Claims

半導体基板に実施され、少なくとも1つの電流出力と複数のFIRDAC（有限インパルス応答デジタル−アナログ変換器）セルとを有するFIRDACであって、各セルが、
− シフト・レジスタ・セルと、
− 前記対応するシフト・レジスタ・セルによって制御され、FIRDACセルの電流を当該少なくとも1つの電流出力に結合する少なくとも1つの電流源と
− 当該電流出力に結合された補償電流源とを含み、
前記複数のFIRDACセルが、前記半導体基板の各区分内に形成され、各区分が、当該少なくとも1つの電流源を収容するように設計された部分を有し、当該部分が、すべて実質的に同一のサイズを有し、
前記複数のセルの第1のグループの少なくとも1つの電流源のサイズが他のセルの少なくとも1つの電流源のサイズに比べて相対的に小さく、複数のセルの当該第1のグループにおけるセルの前記半導体区分の当該部分が、このセルの当該少なくとも1つの電流源によって占められていない部分を有し、
当該部分のそれぞれに、ダミー・トランジスタが形成されていて、
当該補償電流源が、事前選択された複数の当該ダミー・トランジスタの並列の組合せとして実施されるFIRDAC。
当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に正電流を生成するように構成されていて、かつ当該補償電流源が、所定の一定量の負電流を生成するように構成されている請求項1に記載のFIRDAC。
当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に負電流を生成するように構成されていて、かつ当該補償電流源が、所定の一定の正電流を生成するように構成されている請求項１に記載のFIRDAC。
当該少なくとも1つの電流源が、当該少なくとも1つの電流出力と第1の供給線との間に結合された第1の導電型のトランジスタを有し、当該補償電流源が、当該少なくとも1つの電流出力と第2の供給線との間に結合された第2の導電型のトランジスタを有する請求項2または3に記載のFIRDAC。
当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に正電流を生成するように構成されていて、当該補償電流源が、所定の一定量の正電流を生成するように構成されている請求項1に記載のFIRDAC。
当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に負電流を生成するように構成されていて、当該補償電流源が、所定の一定量の負電流を生成するように構成されている請求項1に記載のFIRDAC。
当該少なくとも1つの電流源が、当該少なくとも1つの電流出力と供給線との間に結合された第1の導電型のトランジスタを有し、当該補償電流源が、当該少なくとも1つの電流出力と当該供給線との間に結合されている前記導電型と同じ型のトランジスタを含む請求項5または6に記載のFIRDAC。
前記対応するシフト・レジスタ・セルの少なくとも1つの制御出力に結合された少なくとも1つの制御入力と、少なくとも1つの電流出力とを有するPMOS電流源と、
前記対応するシフト・レジスタ・セルの少なくとも1つの制御出力に結合された少なくとも1つの制御入力と、少なくとも1つの電流出力を有するNMOS電流シンクとを含み、
すべてのPMOS電流源の電流出力が、共通正電流出力に結合されていて、すべてのNMOS電流シンクの電流出力が、共通負電流出力に結合され、
さらに、当該共通負電流出力に結合された正補償電流源と、当該共通正電流出力に結合された負補償電流シンクとを有する請求項1乃至7の何れか一項に記載のFIRDAC。
半導体基板内に実施され、少なくとも1つのFIRDACセルが、前記半導体基板のカラム形区分に形成され、前記シフト・レジスタ・セルが、当該区分の中央部分に形成され、前記PMOS電流源が、当該中央部分の上または下に配置された当該区分のPMOS部分に形成され、かつ前記NMOS電流シンクが、当該中央部分の下または上に配置された当該区分のNMOS部分に形成され、
ダミーPMOS電流源が、当該PMOS部分の前記PMOS電流源によって占有されていない部分に形成され、かつダミーNMOS電流シンクが、当該NMOS部分の前記NMOS電流シンクによって占有されていない部分に形成された請求項8に記載のFIRDAC。
当該正補償電流源が、並列に接続されたダミーPMOS電流源の所定の組合せによって構成され、当該負補償電流シンクが、並列に接続されたダミーNMOS電流シンクの所定の組合せによって構成されている請求項9に記載のFIRDAC。
すべてのPMOS部分に延在する前記基板に形成された第1の連続正出力線と、
すべてのNMOS部分に延在する前記基板に形成された第1の連続負出力線と、
すべてのNMOS部分に延在する前記基板に形成された第2の連続正出力線と、
すべてのPMOS部分に延在する前記基板に形成された第2の連続負出力線と、
を含む請求項9または10に記載のFIRDAC。
各セルが、
ソースが第1の供給線に結合されたPトランジスタと、
ソースが第2の供給線に接続されたNトランジスタとを含み、
前記Pトランジスタの前記ドレインが、第1のスイッチを介して前記正電流出力に結合され、かつ第2のスイッチを介して前記負電流出力に結合され、
前記Nトランジスタの前記ドレインが、第3のスイッチを介して前記正電流出力に結合され、かつ第4のスイッチを介して前記負電流出力に結合され、
当該4つのスイッチが、前記シフト・レジスタ・セルの第1の状態で、前記第1および第4のスイッチが導通して、前記第2および第3のスイッチが導通せず、前記シフト・レジスタ・セルの第2の状態で、前記第1および第4のスイッチが導通せず、前記第2および第3のスイッチが導通するように前記対応するシフト・レジスタ・セルの出力信号を受け取るように結合された請求項1乃至11の何れか一項に記載のFIRDAC。
前記第1のスイッチが、そのソースがトランジスタの前記ドレインに接続され、そのドレインが前記正電流出力に接続され、かつそのゲートが前記シフト・レジスタ・セルの前記反転出力に接続されたPトランジスタとして実施され、
前記第2のスイッチが、そのソースがトランジスタの前記ドレインに接続され、そのドレインが前記負電流出力に接続され、かつそのゲートが前記シフト・レジスタ・セルの前記非反転出力に接続されたPトランジスタとして実施され、
前記第3のトランジスタが、そのソースがトランジスタの前記ドレインに接続され、そのドレインが前記正電流出力に接続され、かつそのゲートが前記シフト・レジスタ・セルの前記反転出力に接続されたNトランジスタとして実施され、
前記第4のスイッチが、そのソースがトランジスタの前記ドレインに接続され、そのドレインが前記負電流出力に接続され、かつそのゲートが前記シフト・レジスタ・セルの前記非反転出力に接続されたNトランジスタとして実施された請求項12に記載のFIRDAC。
バイアス回路が、さらに、
− 基準電圧をその非反転入力で受け取る増幅器と、
− そのソースが前記第1の供給線に接続され、そのドレインが前記増幅器の前記反転入力に接続され、かつそのゲートが前記増幅器の前記出力に接続されている第1のPトランジスタと、
− 一方の端子が前記第1のPトランジスタの前記ドレインに接続され、かつその他方の端子が前記第2の電源電圧に接続されている抵抗器と、
− そのソースが前記第1の供給線に接続され、かつそのゲートが前記第1のPトランジスタの前記ゲートに接続されている第2のPトランジスタと、
− そのソースが前記第2の供給線に接続され、かつそのゲートとそのドレインが前記第2のPトランジスタのドレインに結合されている第1のNトランジスタとを含むバイアス回路と
を含み、
前記第2のPトランジスタの前記ゲートが、前記FIRDACセルのPトランジスタの前記ゲートに接続され、かつ前記第1のNトランジスタの前記ゲートが、前記FIRDACセルのNトランジスタの前記ゲートに接続されている請求項12または13に記載のFIRDAC。
前記第1のPトランジスタが、複数のダミーPトランジスタの並列の組合せによって構成され、前記第2のPトランジスタが、複数のダミーPトランジスタの並列の組合せによって構成され、前記第1のNトランジスタが、複数のダミーNトランジスタの並列の組合せによって構成されている請求項14に記載のFIRDAC。
DCディザまたはACディザを備えたノイズ・シェーパの出力に接続された信号入力を有する請求項1乃至15の何れか一項に記載のFIRDAC。