JPS6146622A - デルタ変調回路 - Google Patents
デルタ変調回路Info
- Publication number
- JPS6146622A JPS6146622A JP16782984A JP16782984A JPS6146622A JP S6146622 A JPS6146622 A JP S6146622A JP 16782984 A JP16782984 A JP 16782984A JP 16782984 A JP16782984 A JP 16782984A JP S6146622 A JPS6146622 A JP S6146622A
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- JP
- Japan
- Prior art keywords
- circuit
- constant current
- capacitor
- voltage
- delta modulation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、デルタ変調回路に関するもので、例えば、
１チップの半導体集積回路装置に内蔵されるデルタ変調
回路に利用して有効な技術に関するものである。
１チップの半導体集積回路装置に内蔵されるデルタ変調
回路に利用して有効な技術に関するものである。
アナログ信号をディジタル信号に変換する種々の技法の
１つとしてデルタ変調回路が公知である。
１つとしてデルタ変調回路が公知である。
このデルタ変調回路は、例えば、第３図に示すように、
同じ電流値にされた定電流源ＩＩ、Ｉ２の一方のからそ
れぞれスイッチ３６．３７を介して抵抗Ｒとキャパシタ
Ｃとにより構成された積分回路に充放電電流を供給する
。この積分回路の出力電圧とアナログ電圧Ｖｉｎとは電
圧比較回路に供給される。上記スイッチＳ６．Ｓ７は、
上記電圧比較回路の出力信号と所定のタイミング信号に
よって形成された制御信号によって制御される。
同じ電流値にされた定電流源ＩＩ、Ｉ２の一方のからそ
れぞれスイッチ３６．３７を介して抵抗Ｒとキャパシタ
Ｃとにより構成された積分回路に充放電電流を供給する
。この積分回路の出力電圧とアナログ電圧Ｖｉｎとは電
圧比較回路に供給される。上記スイッチＳ６．Ｓ７は、
上記電圧比較回路の出力信号と所定のタイミング信号に
よって形成された制御信号によって制御される。
この回路の動作は、あるサンプリン周期により！圧比較
回路の出力のハイレベル／ロウレベルが取り込まれる。
回路の出力のハイレベル／ロウレベルが取り込まれる。
この時、上記出力がハイレベルなら、スイッチＳ６は一
定期間オン状態にされ、定電流源１１からの定電流によ
ってキャパシタＣの充電動作が行われる。また、上記出
力がロウレベルならスイッチＳ７はオン状態にされ、定
電流源■２の定電流によってキャパシタＣの放電が行わ
れる。このような動作によって、上記電圧比較回路の出
力からは、例えばサンプリング時点ｔＱとｔｌとにおけ
るアナログ信号ＶｉｎＯ差の符号が形成される。そして
、この符号（ビット）の系列を積分することにより近似
のアナログ信号が得られる。
定期間オン状態にされ、定電流源１１からの定電流によ
ってキャパシタＣの充電動作が行われる。また、上記出
力がロウレベルならスイッチＳ７はオン状態にされ、定
電流源■２の定電流によってキャパシタＣの放電が行わ
れる。このような動作によって、上記電圧比較回路の出
力からは、例えばサンプリング時点ｔＱとｔｌとにおけ
るアナログ信号ＶｉｎＯ差の符号が形成される。そして
、この符号（ビット）の系列を積分することにより近似
のアナログ信号が得られる。
このようなデルタ変調回路にあっては、上記画定電流源
１１．Ｉ２の定電流が正確に等しくないことによってア
ナログ信号が一定のレベルの時、言い換えるならば、無
信号入力のとき遊休ノイズが発生する。このようなノイ
ズを低減させる技法として、例えば、特公昭５１−１７
３６９号公報に記載されているように上記定電流源の電
流値を回路的に補正することが知られている。
１１．Ｉ２の定電流が正確に等しくないことによってア
ナログ信号が一定のレベルの時、言い換えるならば、無
信号入力のとき遊休ノイズが発生する。このようなノイ
ズを低減させる技法として、例えば、特公昭５１−１７
３６９号公報に記載されているように上記定電流源の電
流値を回路的に補正することが知られている。
しかしながら、この方法では可変定電流源を形成するこ
と、及びその制御回路を必要とするものであるので回路
が複雑になってしまうという問題が生じる。
と、及びその制御回路を必要とするものであるので回路
が複雑になってしまうという問題が生じる。
この発明の目的は、簡単な回路により低ノイズ化を実現
したデルタ変調回路を提供することにある。
したデルタ変調回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、スイッチ手段によりキャパシタへの電流供給
方向を選択的に切り換えて行うことにより、１つの定電
流源により形成した定電流によってその充放電を行わせ
るものである。
方向を選択的に切り換えて行うことにより、１つの定電
流源により形成した定電流によってその充放電を行わせ
るものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路は、特に制限されないが、公知の半導
体集積回路の製造技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。
る。同図の各回路は、特に制限されないが、公知の半導
体集積回路の製造技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。
定電流源Ｉにより形成された定電流は、スイッチＳ５を
介して抵抗Ｒの一端に供給される。この抵抗Ｒの他端は
、電圧比較回路ｏｐの反転入力（−）に接続される。こ
の電圧比較回路ｏＰの反転入力（−）は、スイッチＳＬ
、Ｓ２を介してそれぞれキャパシタＣの両電極に接続さ
れる。このキャパシタＣの両電極は、またスイッチＳ３
．Ｓ４を介してそれぞれ回路の接地電位点に接続される
。
介して抵抗Ｒの一端に供給される。この抵抗Ｒの他端は
、電圧比較回路ｏｐの反転入力（−）に接続される。こ
の電圧比較回路ｏＰの反転入力（−）は、スイッチＳＬ
、Ｓ２を介してそれぞれキャパシタＣの両電極に接続さ
れる。このキャパシタＣの両電極は、またスイッチＳ３
．Ｓ４を介してそれぞれ回路の接地電位点に接続される
。
上記電圧比較回路ＯＰの出力信号は、制御回路ＣＮＴに
伝えられ、゛上記スイッチ８１〜Ｓ５の切り換え制御信
号とディジタル信号を形成するために用いられる。
伝えられ、゛上記スイッチ８１〜Ｓ５の切り換え制御信
号とディジタル信号を形成するために用いられる。
なお、上記電圧比較回路ＯＰは、例えばＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）により構成され
た差動増幅回路を含むような高入力インピーダンスの演
算増幅回路が用いられる。この理由は、その入力インピ
ーダンスが低いと、そこに流れる入力電流によって上記
キャパシタＣのレベルが上記定電流理工から供給される
定電流以外により変動してしまいノイズとして出力され
るからである。
（絶縁ゲート型電界効果トランジスタ）により構成され
た差動増幅回路を含むような高入力インピーダンスの演
算増幅回路が用いられる。この理由は、その入力インピ
ーダンスが低いと、そこに流れる入力電流によって上記
キャパシタＣのレベルが上記定電流理工から供給される
定電流以外により変動してしまいノイズとして出力され
るからである。
次に、第２図に示した動作波形図を参照して、上記実施
例回路の動作を詳細に説明する。
例回路の動作を詳細に説明する。
サンプリングタイミングＴＯにおいては、制御回路ＣＮ
Ｔからの制御信号によって、スイッチＳ５、Ｓｌ及びＳ
４は（゛）状態にされ、スイッチＳ２と８３はオン状態
にされる。これにより、キャパシタＣの一方の電極（ノ
ードＮ）における保持レベルは電圧比較回路ＯＰの反転
入力（−）に供給され、非反転入力（＋）に供給された
その時のアナログ信号Ｖｉｎ（点線で示す）との電圧比
較が行われる。同図のようにアナログ信号Ｖｉｎがノー
ドＮの電圧より高いと、その比較出力はハイレベル（論
理“１″）と判定される。
Ｔからの制御信号によって、スイッチＳ５、Ｓｌ及びＳ
４は（゛）状態にされ、スイッチＳ２と８３はオン状態
にされる。これにより、キャパシタＣの一方の電極（ノ
ードＮ）における保持レベルは電圧比較回路ＯＰの反転
入力（−）に供給され、非反転入力（＋）に供給された
その時のアナログ信号Ｖｉｎ（点線で示す）との電圧比
較が行われる。同図のようにアナログ信号Ｖｉｎがノー
ドＮの電圧より高いと、その比較出力はハイレベル（論
理“１″）と判定される。
次に、上記電圧比較出力を受けて、制御回路ＣＮＴは、
一定期間（この実施例では次のサンプリングタイミング
Ｔ１までの間）スイッチ３５．Ｓ２及びＳ３をオン状態
にし、スイッチＳ１と８４をオフ状態にする。これによ
り、定電流源■により形成された定電流は、抵抗Ｒを通
してキャパシタＣに上記ノードＮ側からの充電電流とし
て供給される。したがって、キャパシタＣにおけるノー
ドＮの電位は上昇させられる。
一定期間（この実施例では次のサンプリングタイミング
Ｔ１までの間）スイッチ３５．Ｓ２及びＳ３をオン状態
にし、スイッチＳ１と８４をオフ状態にする。これによ
り、定電流源■により形成された定電流は、抵抗Ｒを通
してキャパシタＣに上記ノードＮ側からの充電電流とし
て供給される。したがって、キャパシタＣにおけるノー
ドＮの電位は上昇させられる。
サンプリングタイミングＴ１においては、上記同様にス
イッチＳ２と８３のみがオン状態にされ、電圧比較回路
ＯＰによりキャパシタＣのノードＮの電位とその時のア
ナログ信号Ｖｉｎとの電圧比較動作が行われる。上記の
充電動作によってノードＮの電位がアナログ信号Ｖｉｎ
より高くなると、その比較出力はロウレベル（論理６０
”）と判定される。
イッチＳ２と８３のみがオン状態にされ、電圧比較回路
ＯＰによりキャパシタＣのノードＮの電位とその時のア
ナログ信号Ｖｉｎとの電圧比較動作が行われる。上記の
充電動作によってノードＮの電位がアナログ信号Ｖｉｎ
より高くなると、その比較出力はロウレベル（論理６０
”）と判定される。
次に、上記電圧比較出力を受けて、制御回路ＣＮＴは、
一定期間（この実施例では次のサンプリングタイミング
Ｔ２までの間）スイッチ３５．Ｓｌ及びＳ４をオン状態
にし、スイッチＳ２と８３をオフ状態にする。これによ
り、定電流源Ｉにより形成された定電流は、抵抗Ｒを通
してキャパシタＣに上記ノードＮ側とは逆方向から充電
電流として供給される。このような充電動作は、キャパ
シタＣのノードＮ側から見た場合、放電動作とみなされ
る。したがって、次のサンプリングタイミングＴ２にお
いて、上記同様にスイッチＳ２と３３のみがオン状態に
されときのノードＮの電位は低下させられる（なお、同
図ではその動作が理解しやすいようにキャパシタＣのノ
ードＮの電圧波形は、キャパシタＣの他方の電極が仮想
的に接地された状態として描かれている。）。
一定期間（この実施例では次のサンプリングタイミング
Ｔ２までの間）スイッチ３５．Ｓｌ及びＳ４をオン状態
にし、スイッチＳ２と８３をオフ状態にする。これによ
り、定電流源Ｉにより形成された定電流は、抵抗Ｒを通
してキャパシタＣに上記ノードＮ側とは逆方向から充電
電流として供給される。このような充電動作は、キャパ
シタＣのノードＮ側から見た場合、放電動作とみなされ
る。したがって、次のサンプリングタイミングＴ２にお
いて、上記同様にスイッチＳ２と３３のみがオン状態に
されときのノードＮの電位は低下させられる（なお、同
図ではその動作が理解しやすいようにキャパシタＣのノ
ードＮの電圧波形は、キャパシタＣの他方の電極が仮想
的に接地された状態として描かれている。）。
そして、サンプリンゲタ１′ミングＴ２の到来によって
、電圧比較回路ＯＰは、上記のように低下させられたノ
ードＮの電位とアナログ信号Ｖｉｎと電圧比較動作を行
い、その出力をハイレベル（論理“１″〉とする。以下
、この動作波形図に示すようにアナログ信号Ｖｉｎが変
化しない無信号入力の場合には、上記出力論理“１”と
論理“０”とがビット系列として得られ、その積分出力
はＯになり、上記アナログ信号Ｖｉｎと等価になる。
、電圧比較回路ＯＰは、上記のように低下させられたノ
ードＮの電位とアナログ信号Ｖｉｎと電圧比較動作を行
い、その出力をハイレベル（論理“１″〉とする。以下
、この動作波形図に示すようにアナログ信号Ｖｉｎが変
化しない無信号入力の場合には、上記出力論理“１”と
論理“０”とがビット系列として得られ、その積分出力
はＯになり、上記アナログ信号Ｖｉｎと等価になる。
この実施例では、上記キャパシタＣの実質的な充放電電
流が１つの定電流源により形成された定電流であるので
、両者を等しくすることができる。
流が１つの定電流源により形成された定電流であるので
、両者を等しくすることができる。
これにより、上記のような無信号入力時に遊休ノイズ（
アイドル・ノイズ）が発生しないようにすることができ
る。
アイドル・ノイズ）が発生しないようにすることができ
る。
（１）スイッチ回路により積分回路を構成するキャパシ
タへの電流供給方向を切り換えることにより、１つの定
電流源により形成された定電流でその充放電動作を行わ
せることができる。これにより、遊休ノイズの発生を防
止することができるという効果が得られる。
タへの電流供給方向を切り換えることにより、１つの定
電流源により形成された定電流でその充放電動作を行わ
せることができる。これにより、遊休ノイズの発生を防
止することができるという効果が得られる。
（２）１つの定電流源によりキャパシタの充放電動作を
行わせるものであるので、定電流源により形成された定
電流にバラツキがあっても、上記遊休ノイズには無関係
となる。これにより、素子特性の製造バラツキが比較的
大きな半導体集積回路に内蔵することができる。
行わせるものであるので、定電流源により形成された定
電流にバラツキがあっても、上記遊休ノイズには無関係
となる。これにより、素子特性の製造バラツキが比較的
大きな半導体集積回路に内蔵することができる。
（３）１つの定電流源とスイッチにより構成できるから
、簡単な回路により低ノイズのデルタ変調回路を得るこ
とができるという効果が得られる。
、簡単な回路により低ノイズのデルタ変調回路を得るこ
とができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記スイッチ８１〜Ｓ
５は、伝送ゲー）ＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）等の各種アナログスイッチを利用する
ことができる。また、上記各回路を構成する素子は、Ｍ
ＯＳＦＥＴの他、バイポーラ型トランジスタを用いるも
の、又は両者を組み合わせたもの等種々の実施形態を採
ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記スイッチ８１〜Ｓ
５は、伝送ゲー）ＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）等の各種アナログスイッチを利用する
ことができる。また、上記各回路を構成する素子は、Ｍ
ＯＳＦＥＴの他、バイポーラ型トランジスタを用いるも
の、又は両者を組み合わせたもの等種々の実施形態を採
ることができるものである。
この発明は、デルタ変調回路として広く利用でき、例え
ばアナログ信号をディジタル処理するためのＡ／Ｄ変換
器（音声信号の符号化回路、ファクシミリ装置における
画像信号処理回路等）等に利用できる。
ばアナログ信号をディジタル処理するためのＡ／Ｄ変換
器（音声信号の符号化回路、ファクシミリ装置における
画像信号処理回路等）等に利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を示す波形図、第３図は、従来技術の
一例を示す回路図である。 ｏｐ・・電圧比較回路、Ｌ Ｉｆ、Ｉ２・・定電流源
、８１〜Ｓ７・・スイッチ、ＣＮＴ・・制御回路
、その動作の一例を示す波形図、第３図は、従来技術の
一例を示す回路図である。 ｏｐ・・電圧比較回路、Ｌ Ｉｆ、Ｉ２・・定電流源
、８１〜Ｓ７・・スイッチ、ＣＮＴ・・制御回路
Claims (1)
- 【特許請求の範囲】 １、一方の入力端子にアナログ電圧が供給される電圧比
較回路と、キャパシタの両電極と上記電圧比較回路の他
方に入力端子との間にそれぞれ設けられた第１、第２の
スイッチ手段と、上記キャパシタの両電極と回路の接地
電位点との間にそれぞれ設けられた第３、第４のスイッ
チ手段と、上記電圧比較回路の他方の入力端子に抵抗を
介して定電流を選択的に供給する定電流源と、上記電圧
比較回路の出力電圧と所定のタイミング信号に従って、
上記スイッチ手段と選択的な定電流の供給動作を制御し
てキャパシタの充放電動作と、キャパシタの保持電圧と
アナログ電圧との比較動作を行わせる制御回路とを含む
ことを特徴とするデルタ変調回路 ２、上記選択的な定電流の供給動作は、定電流源によっ
て形成された定電流を供給するスイッチ手段により行わ
れるものであることを特徴とする特許請求の範囲第１項
記載のデルタ変調回路。 ３、上記各回路は、１チップの半導体集積回路装置に形
成されるものであることを特徴とする特許請求の範囲第
１又は第２項記載のデルタ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16782984A JPS6146622A (ja) | 1984-08-13 | 1984-08-13 | デルタ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16782984A JPS6146622A (ja) | 1984-08-13 | 1984-08-13 | デルタ変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146622A true JPS6146622A (ja) | 1986-03-06 |
Family
ID=15856863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16782984A Pending JPS6146622A (ja) | 1984-08-13 | 1984-08-13 | デルタ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146622A (ja) |
-
1984
- 1984-08-13 JP JP16782984A patent/JPS6146622A/ja active Pending
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