JPH0846495A - チョッパ型コンパレータ - Google Patents

Abstract

(57)【要約】 【目的】 チョッパ型コンパレータにおいて、バイアス
期間に流れる貫通電流を低減し、消費電力を抑える。 【構成】 比較対象となるアナログ電圧が印加される第
１の入力端子１０に第１のスイッチ手段６を介して一端
が接続され、かつ基準電圧が印加される第２の入力端子
１１に第２のスイッチ手段７を介して同じ一端が接続さ
れた第１のコンデンサ４に、インバータ１を接続し、イ
ンバータ１の入出力端間に第３のスイッチ手段８を接続
し、インバータ１の出力端に第２のコンデンサ５を介し
てトライステートインバータ２を接続し、第２のコンデ
ンサ５の両端間に第４のスイッチ手段９を接続し、第
１、第３、第４のスイッチ手段６，８，９は同一のクロ
ック信号によりオン、オフ制御され、第２のスイッチ手
段７とトライステートインバータ２はクッロク信号と逆
相のクロックでオン、オフ制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄコンバータなどに
用いられる、チョッパ型コンパレータに関するものであ
る。

【０００２】

【従来の技術】近年、機器の低消費電力化のためにその
部品として低消費電力の半導体集積回路が利用されるよ
うになってきた。

【０００３】以下に従来のチョッパ型コンパレータにつ
いて説明する。図２は従来のチョッパ型コンパレータの
構成を示す回路図である。図２において、４１，４２，
４３はＰチャネル型ＣＭＯＳトランジスタＰＴｒとＮチ
ャネル型ＣＭＯＳトランジスタＮＴｒで構成されるイン
バータ、４４，４５はコンデンサ、４６，４７，４８，
４９はスイッチ手段、５０はアナログ電圧が印加される
入力端子、５１は比較電圧が印加される入力端子、５２
は比較結果が出力される出力端子、５３は電源、ＰＴｒ
はＰチャネル型ＣＭＯＳトランジスタ、ＮＴｒはＮチャ
ネル型ＣＭＯＳトランジスタ、φ，φＢはそれぞれのス
イッチ手段を制御するクロック信号である。

【０００４】図３（ａ）はインバータの入出力電圧の関
係を示す図、第３図（ｂ）はインバータの入力電圧と貫
通電流の関係を示す図である。図２において、比較対象
となるアナログ電圧ＶＩＮが印加される第１の入力端子
５０は第１のスイッチ手段４６を介して、また基準電圧
ＶＲＥＦが印加される第２の入力端子５１は第２のスイ
ッチ手段４７を介して、いずれも第１のコンデンサ４４
の入力端に接続されている。コンデンサ４４の出力端は
第１のインバータ４１の入力端に接続され、インバータ
４１の出力端は第３のスイッチ手段４８を介してこのイ
ンバータ４１の入力端に帰還されている。

【０００５】インバータ４１の出力端は第２のコンデン
サ４５の入力端に接続され、コンデンサ４５の出力端は
第２のインバータ４２の入力端に接続されている。イン
バータ４２の出力端は第４のスイッチ手段４９を介して
このインバータ４２の入力端に帰還されている。またイ
ンバータ４２の出力端は第３のインバータ４３の入力端
にも接続され、インバータ４３の出力端はチョッパ型コ
ンパレータの出力端子５２となる。この回路で用いてい
るインバータのスイッチング電圧はそれぞれ等しいもの
とする。

【０００６】上記回路において、クロック信号φＢが論
理値”Ｈ”、逆相のクロック信号φが論理値”Ｌ”のと
きに、それぞれスイッチ手段４６，４８，４９はオン状
態、スイッチ手段４７はオフ状態となり、この期間を
「バイアス期間」と表記する。またクロック信号φＢが
論理値”Ｌ”、逆相のクロック信号φが論理値”Ｈ”の
ときに、それぞれスイッチ手段４６，４８，４９はオフ
状態、スイッチ手段４７はオン状態となり、この期間を
「比較期間」と表記する。

【０００７】この回路で「バイアス期間」になるとアナ
ログ電圧ＶＩＮが回路に供給され、コンデンサ４４の入
力端の電圧ＶＩＮと、コンデンサ４４の出力端の電圧の
電位差によりコンデンサ４４に充電が行われる。このと
きのコンデンサ４４の出力端の電圧は、インバータ４１
の入出力電圧がスイッチ手段４８を介して同電位に固定
されるため、図３（ａ）のインバータの入出力電圧の関
係図に示される入力電圧波形と出力電圧波形の交点の電
圧（インバータのスイッチング電圧とよぶ）になり、す
なわちインバータのスイッチング電圧となる（以下の説
明ではインバータ４１，４２，４３のスイッチング電圧
をＶｓｗと表記する）。

【０００８】またコンデンサ４５は入力端の電圧がイン
バータ４１の出力電圧Ｖｓｗとコンデンサ４５の出力端
の電圧の電位差により充電が行われる。このときのコン
デンサ４５の出力端の電圧は、インバータ４２の入出力
電圧がスイッチ手段４９を介して同電位に固定されるた
め、インバータ４２のスイッチング電圧Ｖｓｗとなり、
コンデンサ４５の入出力端は電位差０Ｖで充電が行われ
ることになる。

【０００９】次に「比較期間」になり、入力端子５１か
らの基準電圧ＶＲＥＦが回路に供給されると、コンデン
サ４４が「バイアス期間」にＶＩＮ−Ｖｓｗの電位差で
蓄えられた電荷を保持するように充放電を行うため、イ
ンバータ４１の入力電圧はＶｓｗ＋ＶＩＮ−ＶＲＥＦと
なり、このときのインバータ４１の出力電圧をＶｏｕｔ
とすると、アナログ入力電圧ＶＩＮと基準電圧ＶＲＥＦ
の差ＶＩＮ−ＶＲＥＦが正の場合、インバータ４１の入
力電圧がＶｓｗより高くなるため、出力はインバータ４
１により反転されＶｓｗ＞Ｖｏｕｔとなる。またＶＩＮ
−ＶＲＥＦが負の場合、インバータ４１の入力電圧がＶ
ｓｗより低くなるため、出力はインバータ４１により反
転されＶｓｗ＜Ｖｏｕｔとなる。このようにアナログ入
力電圧ＶＩＮと基準電圧ＶＲＥＦの差をとり、基準電圧
ＶＲＥＦと比較してアナログ入力ＶＩＮが高いか低いか
を判定するしくみになっている。

【００１０】アナログ入力電圧ＶＩＮと基準電圧ＶＲＥ
Ｆの比較結果であるインバータ４１の出力電圧は、以後
の増幅回路によって増幅され論理値として出力端子より
出力される。この回路の増幅回路について説明すると、
インバータ４２の入力電圧はコンデンサ４５が「バイア
ス期間」に電位差０Ｖで充電された状態を保持するよう
に充放電を行うため、インバータ４２の入力電圧はイン
バータ４１の出力電圧と等しくなり、このときインバー
タ４２の入力電圧がＶｏｕｔ＞Ｖｓｗの場合論理値”
Ｌ”を出力し、Ｖｏｕｔ＜Ｖｓｗの場合論理値”Ｈ”を
出力する。さらにインバータ４２の出力をインバータ４
３で反転出力し増幅動作を完了する。

【００１１】このようにインバータ４２，４３で反転出
力されるときに比較結果であるインバータ４１の出力電
圧はインバータの増幅作用により増幅され出力されるこ
とになる。

【００１２】

【発明が解決しようとする課題】しかしながら、前記の
従来の構成では「バイアス期間」にインバータ４１と増
幅回路として使用するインバータ４２，４３の入出力端
の電圧がそれぞれのインバータのスイッチング電圧に固
定されるため（インバータ４３では前段のインバータ４
２の出力電圧がＶｓｗとなるため）、インバータを構成
するＰＴｒ，ＮＴｒが同時にオンする状態となり、電源
からグランドへ電流が流れる。このとき流れる電流を貫
通電流といい、図３（ｂ）に示すインバータの貫通電流
と入力電圧の関係図のようにスイッチング電圧付近で電
流値が最大となる。この回路を複数使用する場合（たと
えば８ビットのフラッシュ型Ａ／Ｄコンバータに適用す
る場合この回路を２５５個並列に並べる必要がある）、
貫通電流のため消費電力が増大するという課題を有して
いた。

【００１３】本発明は上記従来の課題を解決するもの
で、従来の比較動作、増幅作用を保ちつつ、消費電力を
抑えることのできるチョッパ型コンパレータを提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成すために
本発明のチョッパ型コンパレータは、増幅回路に「バイ
アス期間」にオフするトライステートインバータと前記
トライステートインバータの入力端を「バイアス期間」
にスイッチング電圧に保つ手段を備えた構成にしたもの
である。

【００１５】

【作用】上記構成により、チョッパ型コンパレータの増
幅回路として使用するトライステートインバータの入力
端を、「バイアス期間」にこのトライステートインバー
タのスイッチング電圧に固定し、「バイアス期間」に前
記トライステートインバータをオフすることで、従来の
比較動作、増幅機能を保ちつつ貫通電流を流さないよう
にすることができ、貫通電流による消費電力の増大を抑
えることが可能となる。

【００１６】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例におけるチ
ョッパ型コンパレータの回路をを示すものである。図１
において、１はＰチャネル型ＣＭＯＳトランジスタＰＴ
ｒ１とＮチャネル型ＣＭＯＳトランジスタＮＴｒ１で構
成されるインバータ、２，３はＰチャネル型ＣＭＯＳト
ランジスタＰＴｒ２，ＰＴｒ３とＮチャネル型ＣＭＯＳ
トランジスタＮＴｒ２，ＮＴｒ３で構成されるトライス
テートインバータ、４，５はコンデンサ、６，７，８，
９はスイッチ手段、１０はアナログ電圧が印加される入
力端子、１１は比較電圧が印加される入力端子、１２は
比較結果が出力される出力端子、１３は電源、φ，φＢ
はそれぞれのスイッチ手段を制御するクロック信号であ
る。

【００１７】図１は一方が導通状態になるときには他方
が非導通状態となるようにそれぞれがオン、オフされる
第１および第２のスイッチ手段６，７と、比較対象とな
るアナログ電圧が印加される第１の入力端子１０に第１
のスイッチ手段６を介して一端が接続され、かつ基準電
圧が印加される第２の入力端子１１に第２のスイッチ手
段７を介して同じ一端が接続された第１のコンデンサ４
と、入力端が前記第１のコンデンサ４の他端に接続され
たインバータ１と、このインバータ１の出力端と入力端
との間に介在され、第１のスイッチ手段６が導通状態に
なるときには同じく導通状態となり、かつ第１のスイッ
チ手段６が非導通状態になるときには同じく非導通状態
となるようにオン、オフ制御される第３のスイッチ手段
８と、前記インバータ１の出力端が接続される第２のコ
ンデンサ５と、第２のコンデンサの他端が接続され、第
１のスイッチ手段が導通状態になるときにオフし、かつ
第１のスイッチ手段６が非導通状態になるときにはオン
し、かつインバータ１とスイッチング電圧が等しい第１
のトライステートインバータ２と、このトライステート
インバータ２の出力端に接続され、第１のスイッチ手段
６が導通状態になるときにオフし、第１のスイッチ手段
６が非導通状態になるときにはオンする第２のトライス
テートインバータ３と、さらに、インバータ１の出力端
と第１のトライステートインバータ２の入力端との間に
介在され、第１のスイッチ手段６が導通状態になるとき
には同じく導通状態となり、かつ第１のスイッチ手段６
が非導通状態になるときには同じく非導通状態となるよ
うにオン、オフ制御される第４のスイッチ手段９とで構
成されるチョッパ型コンパレータを示している。

【００１８】以上のように構成された本実施例のチョッ
パ型コンパレータについて以下その動作を説明する。こ
の回路において、クロック信号φＢが論理値”Ｈ”、逆
相のクロック信号φが論理値”Ｌ”のときに、それぞれ
スイッチ手段６，８，９はオン状態、スイッチ手段７と
トライステートインバータ１，２はオフ状態となり、こ
の期間を「バイアス期間」と表記する。またクロック信
号φＢが論理値”Ｌ”、逆相のクロック信号φが論理
値”Ｈ”のときに、それぞれスイッチ手段６，８，９は
オフ状態、スイッチ手段７とトライステートインバータ
２，３はオン状態となり、この期間を「比較期間」と表
記する。

【００１９】この回路で「バイアス期間」になると、入
力端子１０よりアナログ電圧ＶＩＮが回路に供給され、
コンデンサ４の入力端の電圧ＶＩＮと、コンデンサ４の
出力端の電圧の電位差によりコンデンサ４に充電が行わ
れる。このときのコンデンサ４の出力端の電圧は、イン
バータ１の入出力電圧がスイッチ手段８を介して同電位
に固定されるため、インバータ１のスイッチング電圧
（以下の説明ではインバータ１および第１のトライステ
ートインバータ２のスイッチング電圧をＶｓｗと表記す
る）となり、コンデンサ４はＶＩＮ−Ｖｓｗの電位差で
充電される。またコンデンサ５はインバータ１の出力電
圧がＶｓｗのため入力端がＶｓｗとなり、出力端もスイ
ッチ９を介してコンデンサ５の入力端に接続されてＶｓ
ｗになるため、電位差０Ｖで充電が行われることにな
る。またこのときトライステートインバータ１、２を構
成するＣＭＯＳトランジスタＰＴｒ２，ＰＴｒ３，ＮＴ
ｒ２，ＮＴｒ３のうちＰＴｒ３，ＮＴｒ３がオフ状態と
なるためトライステートインバータ２，３には貫流電流
は流れない。

【００２０】次に「比較期間」になり、入力端子１１か
ら基準電圧ＶＲＥＦが回路に供給されると、コンデンサ
４が「バイアス期間」にＶＩＮ−Ｖｓｗの電位差で蓄え
られた電荷を保持するように充放電を行うため、インバ
ータ１の入力電圧はＶｓｗ＋ＶＩＮ−ＶＲＥＦとなり、
このときのインバータ１の出力電圧をＶｏｕｔとする
と、アナログ入力電圧ＶＩＮと基準電圧ＶＲＥＦの差Ｖ
ＩＮ−ＶＲＥＦが正の場合Ｖｓｗ＞Ｖｏｕｔとなり、負
の場合Ｖｓｗ＜Ｖｏｕｔとなる。またトライステートイ
ンバータ２の入力端はトライステートインバータ２がオ
ンする直前までスイッチ９を介してＶｓｗに固定されて
いたため、オンした直後もＶｓｗの電圧を保持してお
り、かつコンデンサ５が「バイアス期間」に電位差０Ｖ
で充電された状態を保持するよう充放電を行うため、ト
ライステートインバータ２の入力電圧はインバータ１の
出力電圧Ｖｏｕｔと等しくなり、トライステートインバ
ータ２の入力電圧がＶｏｕｔ＞Ｖｓｗの場合論理値”
Ｌ”を出力し、Ｖｏｕｔ＜Ｖｓｗの場合論理値”Ｈ”を
出力する。さらにトライステートインバータ２の出力を
トライステートインバータ３で反転出力し比較動作を完
了する。

【００２１】なお本実施例ではトライステートインバー
タ２の入力端の電位をスイッチング電圧に固定するため
にスイッチ手段９によりスイッチング電圧が等しいイン
バータ１の出力端に接続しているが、別の手段でトライ
ステートインバータ２の入力端をこのトライステートイ
ンバータのスイッチング電圧に固定することにより本実
施例の効果を得ることが可能である。この場合インバー
タ１とトライステートインバータ２のスイッチング電圧
を等しくする必要はない。

【００２２】上述の本実施例の回路では、「バイアス期
間」に貫通電流が流れるインバータを１つにしたため、
従来の第２、第３のインバータ部分での貫通電流による
消費電力を０にすることが可能となり、従来例の回路で
用いたインバータと本実施例で用いたインバータおよび
トライステートインバータの電流能力が同じであれば、
貫通電流による消費電力は従来の１／３となる。

【００２３】

【発明の効果】以上のように、本発明によれば、チョッ
パ型コンパレータの増幅回路の増幅する機能を保ちつつ
貫通電流による消費電力を減少させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すチョッパ型コンパレー
タの回路図。

【図２】従来のチョッパ型コンパレータの回路図。

【図３】（ａ）はインバータの入力電圧と出力電圧の関
係図。（ｂ）はインバータの入力電圧と貫通電流の関係
図。

【符号の説明】

１ ＣＭＯＳインバータ ２ 第１のＣＭＯＳトライステートインバータ ３ 第２のＣＭＯＳトライステートインバータ ４ 第１のコンデンサ ５ 第２のコンデンサ ６ 第１のスイッチ手段 ７ 第２のスイッチ手段 ８ 第３のスイッチ手段 ９ 第４のスイッチ手段 １０ 第１の入力端子 １１ 第２の入力端子 １２ 出力端子 １３ 電源 ＰＴｒ１〜３ Ｐチャネル型ＣＭＯＳトランジスタ ＮＴｒ１〜３ Ｎチャネル型ＣＭＯＳトランジスタ φ 非反転クッロク信号 φＢ 反転クッロク信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 増幅回路にトライステートインバータを
   用い、トライステートインバータがオフしている期間そ
   の入力端を前記トライステートインバータのスイッチン
   グ電圧に固定する手段を備えたチョッパ型コンパレー
   タ。
2. 【請求項２】 一方が導通状態になるときには他方が非
   導通状態となるようにそれぞれがオン、オフされる第１
   および第２のスイッチ手段と、比較対象となるアナログ
   電圧が印加される第１の入力端子に前記第１のスイッチ
   手段を介して一端が接続され、かつ基準電圧が印加され
   る第２の入力端子に第２のスイッチ手段を介して同じ一
   端が接続された第１のコンデンサと、入力端が前記第１
   のコンデンサの他端に接続されたインバータと、前記イ
   ンバータの出力端とこのインバータの入力端との間に介
   在され、前記第１のスイッチ手段が導通状態になるとき
   には同じく導通状態となり、かつ前記第１のスイッチ手
   段が非導通状態になるときには同じく非導通状態となる
   ようにオン、オフ制御される第３のスイッチ手段と、前
   記インバータの出力端が接続される第２のコンデンサ
   と、前記第２のコンデンサの他端が接続され、前記第１
   のスイッチ手段が導通状態になるときにハイインピーダ
   ンス状態になり、かつ前記第１のスイッチ手段が非導通
   状態になるときには反転出力をし、かつ前記インバータ
   とスイッチング電圧が等しい第１のトライステートイン
   バータと、さらに、前記インバータの出力端と前記第１
   のトライステートインバータの入力端との間に介在さ
   れ、前記第１のスイッチ手段が導通状態になるときには
   同じく導通状態となり、かつ該第１のスイッチ手段が非
   導通状態になるときには同じく非導通状態となるように
   オン、オフ制御される第４のスイッチ手段を備えたこと
   を特徴とするチョッパ型コンパレータ。