JP2964798B2 - キャパシタ・アレイ型ｄ／ａ変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル入力信号に
対応したアナログ信号出力を得るキャパシタ・アレイ型
Ｄ／Ａ変換回路に関し、特に高集積化に好適のキャパシ
タ・アレイ型Ｄ／Ａ変換回路に関する。

【０００２】

【従来の技術】図８は従来のキャパシタ・アレイ型Ｄ／
Ａ変換回路の一例を示す回路図である。このキャパシタ
・アレイ型Ｄ／Ａ変換回路は、スイッチ制御回路３０に
与えられる４ビットディジタル入力信号１０に応じて、
ステップ数１５でステップ幅が約１１４．４ｍＶの１．
６Ｖから３．２Ｖまでのアナログ信号（１．６＋１．６
×ｍ／１４［Ｖ］：ｍ＝０，１，２，…，１４）を得る
ための回路である。

【０００３】スイッチ制御回路３０には、２の補数で表
現される４ビットのディジタル入力信号１０及び位相が
相互に異なる２つの変換クロック２０，２１が入力され
る。このスイッチ制御回路３０は、ディジタル入力信号
１０に応じて、変換クロック２０，２１に同期したタイ
ミングで制御信号３５を出力し、後述するスイッチＳ１
〜Ｓ８を制御する。

【０００４】コンデンサＣ１〜Ｃ５は、いずれもその一
端がスイッチＳ６の一端及び演算増幅器５０の反転入力
端５１に共通接続されており、その他端が夫々切替スイ
ッチＳ１〜Ｓ５を介して基準電圧源４０の高電位側電極
又は低電位側電極（即ち、接地ＧＮＤ）に選択的に接続
されるようになっている。なお、スイッチＳ６の他端は
接地に接続されている。また、コンデンサＣ１〜Ｃ５の
容量値は、夫々１４ｐＦ、７ｐＦ、４ｐＦ、２ｐＦ及び
１ｐＦに設定されており、基準電圧源４０の電圧は２．
４Ｖに設定されている。

【０００５】演算増幅器５０は、その非反転入力端５２
が接地ＧＮＤに接続されており、出力端５３と反転入力
端５１との間にはコンデンサＣ６及びスイッチＳ７が並
列接続されている。そして、この演算増幅器５０の出力
は、配線５５を介して積分型サンプルホールド回路８０
に与えられる。なお、コンデンサＣ６は、その容量値が
２１ｐＦに設定されている。

【０００６】サンプルホールド回路８０は、演算増幅器
６０と、抵抗Ｒ１，Ｒ１と、スイッチＳ８と、コンデン
サＣ７とにより構成されている。即ち、演算増幅器５０
の出力端５３は抵抗Ｒ１の一端に接続されており、この
抵抗Ｒ１の他端は抵抗Ｒ２の一端及びスイッチＳ８の一
端に接続されている。演算増幅器６０の反転入力端６１
は、このスイッチＳ８の他端及びコンデンサＣ７の一端
に接続されており、非反転入力端６２は接地ＧＮＤに接
続されている。また、演算増幅器６０の出力端６３はア
ナログ出力端子７０に接続されていると共に、抵抗Ｒ２
の他端及びコンデンサＣ７の他端に接続されている。抵
抗Ｒ１，Ｒ２はその抵抗値が同一に設定されており、演
算増幅回路６０はこの抵抗Ｒ１，Ｒ２と共に電圧増幅度
が−１の反転増幅回路を構成している。

【０００７】このサンプルホールド回路８０は、スイッ
チＳ８が閉じている期間は、演算増幅器５０の出力電圧
に対して逆極性の電圧をアナログ出力端子７０に出力す
る。そして、スイッチＳ８が開いている期間は、スイッ
チＳ８が開く直前の演算増幅器５０の出力電圧に対して
逆極性の電圧を保持しこの電圧をアナログ出力端子７０
に出力する。

【０００８】次に、このように構成されたキャパシタ・
アレイ型Ｄ／Ａ変換回路によるＤ／Ａ変換の動作につい
て、下記表１乃至３及び図９に示すタイミングチャート
図を参照して説明する。

【０００９】表１に、ディジタル入力信号１０としてス
イッチ制御回路３０に与えられる入力コード（Ｎｏ１〜
１５）と、各コードに対応して要求される出力電圧を示
す。また、表２は変換クロック２０がハイレベルである
φ１サイクルにおけるスイッチＳ１〜Ｓ８の状態を示す
表であり、表３は変換クロック２１がハイレベルである
φ２サイクルにおけるスイッチＳ１〜Ｓ８の状態を示す
表である。但し、表２，３において、Ｇはスイッチが接
地ＧＮＤに接続された状態、基はスイッチが基準電圧源
（高電位側）に接続された状態、接はスイッチが閉じた
状態（即ち、オン状態）、断はスイッチが開いた状態
（即ち、オフ状態）を示す。

【００１０】

【表１】

【００１１】

【表２】

【００１２】

【表３】

【００１３】図９にＡ点で示すタイミングで、スイッチ
制御回路３０はコードが“１ｄ＝０００１ｂ”のディジ
タル信号を入力したとする。変換クロック２０がハイレ
ベルであるφ１サイクルでは、表２に示すように、入力
コードに関係なくスイッチＳ１〜Ｓ５はいずれも接地Ｇ
ＮＤに接続され、スイッチＳ６はオン状態となり、コン
デンサＣ１〜Ｃ６の蓄積電荷量はいずれも０［クーロン］と
なる。演算増幅器５０は、反転入力端５１と非反転入力
端５２とを常に同電位に保つ（イマジナリーショート）
ように動作するため、このときの出力電位は０［Ｖ］と
なる。また、コンデンサＣ６の蓄積電荷量は０［ク-ロン］
であるため、配線５５の電位は、φ１サイクルにおいて
は常に０［Ｖ］となる。

【００１４】一方、変換クロック２１がハイレベルであ
るφ２サイクルでは、表３に示すように、スイッチ制御
回路３０は入力コードに応じてコンデンサＣ１〜Ｃ５を
夫々基準電圧源４０又は接地ＧＮＤに選択的に接続す
る。これにより、基準電圧源４０に接続されたコンデン
サには電荷が蓄積され、接地ＧＮＤに接続されたコンデ
ンサの蓄積容量は０［ク-ロン］に維持される。

【００１５】ここで、スイッチＳｎ（ｎ＝１，２，…，
５）が基準電圧源に接続されているときにはＫｎ＝１、
接地ＧＮＤに接続されているときにはＫｎ＝０というよ
うに表現すると、コンデンサＣｎの反転入力端５１側の
電極に蓄積される電荷量Ｑｎは、下記数式１のように表
現することができる。

【００１６】

【数１】Ｑｎ＝−Ｃｎ×Ｋｎ×２．４

【００１７】スイッチＳ６，７はオフ状態であるので、
電荷保存則により、コンデンサＣ１〜Ｃ６の反転入力端
５１側の電極に蓄積される電荷の総電荷量（Ｑ１＋Ｑ２
＋…＋Ｑ６）は、φ１サイクル期間の総電荷量（即ち、
０［ク-ロン］）と同じであるため、コンデンサＣ６の反転
入力端５１側の電極には、下記数式２で示す電荷量が蓄
積される。

【００１８】

【数２】 Ｑ６＝−Ｑ１−Ｑ２−Ｑ３−Ｑ４−Ｑ５ ＝（Ｃ１・Ｋ１＋Ｃ２・Ｋ２＋Ｃ３・Ｋ３＋Ｃ４・Ｋ４＋Ｃ５・Ｋ５） ×２．４ ＝（１４・Ｋ１＋７・Ｋ２＋４・Ｋ３＋２・Ｋ４＋１・Ｋ５）×２．４

【００１９】従って、コンデンサＣ６の増幅器出力端５
３側の電極には電荷量が同一で逆極性の電荷が蓄積され
ており、その電位Ｖ６は下記数式３に示す値となる。

【００２０】

【数３】 Ｖ６＝−Ｑ６／Ｃ６＝−Ｑ６［ク-ロン］／２１［ｐＦ］ ＝−（１４・Ｋ１＋７・Ｋ２＋４・Ｋ３＋２・Ｋ４＋１・Ｋ５） ×２．４／２１ ＝−（１４・Ｋ１＋７・Ｋ２＋４・Ｋ３＋２・Ｋ４＋１・Ｋ５） ×１．６／１４

【００２１】表３に示すように、φ２サイクルでは、コ
ンデンサＣ１は常に基準電圧源４０に接続される。従っ
て、常にＫ１＝１となるので、数式３は下記数式４に示
すように表すことができる。

【００２２】

【数４】 Ｖ６＝−１．６−１．６（７・Ｋ２＋４・Ｋ３＋２・Ｋ４＋１・Ｋ５）／１４

【００２３】入力コードが“１ｄ”であるとすると、表
３のＮｏ．７に示すように、φ２サイクルではスイッチ
Ｓ２，Ｓ５が基準電圧源に４０に接続される。従って、
Ｋ２＝Ｋ５＝１となるので、コンデンサＣ６の増幅器出
力端５３側の電圧は下記数式５で示すように、−２．５
１４３［Ｖ］となる。

【００２４】

【数５】 Ｖ６＝−１．６−１．６×８／１４＝−２．５１４３［Ｖ］

【００２５】このように、入力したディジタル信号に対
応する電圧（但し、表１に示す要求出力電圧とは逆極
性）が図９にＢ点で示すタイミングで配線５５に出力さ
れる。

【００２６】即ち、４ビットのディジタル信号入力に応
じて、スイッチ制御回路３０はスイッチＳ２〜Ｓ５を制
御し、数式４の括弧内を０〜１４に変化させることで、
演算増幅器５０の出力として、−１．６Ｖから−３．２
Ｖ（ステップ幅が約１１４．３ｍＶで１５ステップ）ま
でのデューティ５０％のアナログ出力を得ることができ
る。

【００２７】サンプルホールド回路８０では、スイッチ
Ｓ８がオン状態であるφ２サイクル期間は、入力電圧
（−２．５１４３［Ｖ］）の極性を反転してアナログ出
力端子７０に出力する。また、スイッチＳ８がオフ状態
となるφ１サイクル期間は、スイッチＳ８がオフとなる
直前の入力電圧（−２．５１４３［Ｖ］）の逆極性の電
圧を保持してアナログ出力端子７０に出力する。従っ
て、デューティ１００％のアナログ信号を得ることがで
きる。

【００２８】なお、上述の説明においては、入力信号の
コードが“１ｄ＝０００１ｂ”の場合について説明した
が、他のコードの場合も、同様にそのコードに対応した
アナログ信号を得ることができる。

【００２９】

【発明が解決しようとする課題】しかしながら、上述し
た従来のキャパシタ・アレイ型Ｄ／Ａ変換回路では、以
下に示す問題点がある。即ち、従来のキャパシタ・アレ
イ型Ｄ／Ａ変換回路では、φ１サイクルであるリセット
サイクルと、φ２サイクルであるアナログ信号出力サイ
クルとの２サイクルで変換を行なうため、演算増幅器５
０の出力電圧はデューティ５０％のアナログ出力とな
る。このため、デューティ１００％のアナログ出力信号
を得るためには、この演算増幅器５０の後段にサンプル
ホールド回路８０が必要である。しかし、このようなサ
ンプルホールド回路には、集積回路のレイアウト面積を
大きくすると共に設計に手間がかかるアンプ等が含まれ
る。このため、従来のキャパシタアレイ型のＤ／Ａ変換
回路には、より一層の小型化が困難であると共に消費電
力が大きく、設計にも手間がかかるという問題点があ
る。

【００３０】本発明はかかる問題点に鑑みてなされたも
のであって、サンプルホールド回路を必要とせず、デュ
ーティ１００％のアナログ出力を得ることができると共
により一層の小型化及び省電力化が可能なキャパシタ・
アレイ型Ｄ／Ａ変換回路を提供することを目的とする。

【００３１】

【課題を解決するための手段】本発明に係るキャパシタ
・アレイ型Ｄ／Ａ変換回路は、その一端が第１の接続点
に共通接続された複数個の第１のコンデンサと、前記複
数個の第１のコンデンサの各他端を基準電圧源の高電位
側電極及び低電位側電極のうちの一方に選択的に接続す
る複数個の第１の切替スイッチと、その反転入力端が第
２の接続点に接続されその非反転入力端が前記高電位側
電極に接続されその出力端がアナログ出力端子に接続さ
れた演算増幅器と、前記第１の接続点を前記高電位側電
極及び前記第２の接続点のうちの一方に選択的に接続す
る第２の切替スイッチと、第２のコンデンサと、この第
２のコンデンサの一端を前記高電位側電極及び前記第２
の接続点のうちの一方に選択的に接続する第３の切替ス
イッチと、前記第２のコンデンサの他端を前記高電位側
電極及び前記アナログ出力端子のうちの一方に選択的に
接続する第４の切替スイッチと、第３のコンデンサと、
この第３のコンデンサの一端を前記高電位側電極及び前
記第２の接続点のうちの一方に選択的に接続する第５の
切替スイッチと、前記第３のコンデンサの他端を前記高
電位側電極及び前記アナログ出力端子のうちの一方に選
択的に接続する第６の切替スイッチと、Ｎビット（但
し、Ｎは２以上の整数）のディジタル信号を入力しこの
ディジタル信号に応じて前記第１乃至第６の切替スイッ
チを制御するスイッチ制御回路とを有することを特徴と
する。

【００３２】

【作用】本発明においては、スイッチ制御回路がディジ
タル入力信号に応じて複数個の第１の切替スイッチを制
御し、これらの複数個の第１のコンデンサに蓄積された
電荷と同一の電荷を、電荷保存則を利用して第２及び第
３のコンデンサのうちのいずれか一方に蓄積する。

【００３３】即ち、スイッチ制御回路は、例えば、第１
のサイクルにおいて第２のコンデンサに第１のコンデン
サの総蓄積電荷量に応じた電荷を蓄積させるように各切
替スイッチを制御する。このとき、スイッチ制御回路
は、第３のコンデンサの両端を基準電圧源の高電位側電
極に接続させる。これにより、この第３のコンデンサの
蓄積電荷量が０［ク-ロン］となる（即ち、リセットされ
る）。演算増幅器は、その非反転入力端が基準電圧源の
高電位側電極に接続されており、他端が切替スイッチを
介して前記第２のコンデンサに接続される。従って、演
算増幅器は、基準電圧源の高電位側電極の電位を基準と
して、第２のコンデンサの蓄積電荷量に応じたアナログ
信号を出力する。

【００３４】次に、前記スイッチ制御回路は、例えば、
第２のサイクルにおいて前記第３のコンデンサに第１の
コンデンサの総蓄積電荷量に応じた電荷を蓄積されるよ
うに各切替スイッチを制御する。このとき、スイッチ制
御回路は、前記第２のコンデンサの両端を前記高電位側
電極に接続してリセットする。前記演算増幅回路は、前
記第３のコンデンサの蓄積電荷量に応じたアナログ信号
を出力する。

【００３５】本発明においては、このように、第２及び
第３のコンデンサが交互に演算増幅器に接続され、この
第２及び第３のコンデンサにより演算増幅器の反転入力
端には複数の第１のコンデンサに蓄積された電荷の総電
荷量に応じた電圧が常に供給されるため、演算増幅器か
らはデューティ１００％のアナログ信号が出力される。
従って、本発明に係るキャパシタ・アレイ型Ｄ／Ａ変換
回路においては、従来必要とされていたサンプルホール
ド回路が不要であり、サンプルホールド回路を設計する
手間が省略できると共に回路構成面積を縮小できて消費
電力も低減できる。

【００３６】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００３７】図１は、本発明の第１の実施例に係るキャ
パシタ・アレイ型Ｄ／Ａ変換回路を示す回路図である。
このキャパシタ・アレイ型Ｄ／Ａ変換回路は、スイッチ
制御回路３０に与えられる４ビットディジタル入力信号
１０に応じて、ステップ数１５でステップ幅が約１１
４．４ｍＶの１．６Ｖから３．２Ｖまでのアナログ信号
（１．６＋１．６×ｍ／１４［Ｖ］：ｍ＝０，１，２，
…，１４）を得るための回路である。

【００３８】スイッチ制御回路３０は、従来と同様に、
２の補数で表現される４ビットのディジタル入力信号１
０及び位相が相互に異なる２つの変換クロック２０，２
１を入力し、ディジタル入力信号１０に応じて、変換ク
ロック２０，２１に同期したタイミングで制御信号３５
を出力し後述するスイッチＳ１〜Ｓ８を制御する。な
お、このスイッチ制御回路３０は、変換クロック２１を
分周して、変換クロックＣＫ３及びこの変換クロックＣ
Ｋ３に対して逆位相の変換クロックＣＫ４を生成する。

【００３９】コンデンサＣ１〜Ｃ３は、その一端が切替
スイッチ４の中間接点に共通接続されており、演算増幅
器５０の反転入力端５１又は非反転入力端５２に選択的
に接続される。また、コンデンサＣ１〜Ｃ３の他端は、
夫々切替スイッチＳ１〜Ｓ３を介して接地又は基準電圧
源４０及び演算増幅器５０の非反転入力端５２に選択的
に接続されるようになっている。なお、コンデンサＣ１
〜Ｃ３の容量値は、夫々４ｐＦ、２ｐＦ及び１ｐＦに設
定されており、基準電圧源４０の電圧は２．４Ｖに設定
されている。

【００４０】コンデンサ４は、その一端が切替スイッチ
Ｓ５を介して演算増幅器５０の反転入力端５１又は非反
転入力端５２に選択的に接続され、他端が切替スイッチ
Ｓ７を介して演算増幅器５０の出力端５３又は非反転入
力端５２に選択的に接続されるようになっている。ま
た、コンデンサＣ５は、その一端が切替スイッチＳ６を
介して演算増幅器５０の反転入力端５１又は非反転入力
端５２に選択的に接続され、他端が切替スイッチＳ８を
介して演算増幅器５０の出力端５３又は非反転入力端５
２に接続されるようになっている。なお、コンデンサＣ
４，Ｃ５の容量値はいずれも２１ｐＦに設定されてい
る。また、演算増幅器５０の出力端５３は、アナログ出
力端子７０に接続されている。

【００４１】次に、本実施例に係るキャパシタ・アレイ
型Ｄ／Ａ変換回路によるＤ／Ａ変換の動作について、下
記表４乃至６及び図２に示すタイミングチャート図を参
照して説明する。

【００４２】表４に、ディジタル入力信号１０としてス
イッチ制御回路３０に与えられる入力コード（Ｎｏ１〜
１５）と、各コードに対応して要求される出力電圧を示
す。また、表５は変換クロック２０がハイレベルである
φ１サイクル及び変換クロック２１がハイレベルである
φ２サイクルにおけるスイッチＳ１〜Ｓ４の状態を示す
表であり、表６は変換クロックＣＫ３がハイレベルであ
るφ３サイクル及び変換クロックＣＫ４がハイレベルで
あるφ４サイクルにおけるスイッチＳ５〜Ｓ８の状態を
示す表である。但し、表５，６において、Ｇはスイッチ
が接地に接続された状態、基はスイッチが基準電圧源
（高電位側）に接続された状態、反はスイッチが演算増
幅器の反転入力端に接続された状態、出はスイッチが演
算増幅器の出力端に接続された状態を示す。

【００４３】

【表４】

【００４４】

【表５】

【００４５】

【表６】

【００４６】先ず、スイッチ制御回路３０に正のディジ
タルコード（１ｄ〜７ｄ）が入力される場合について説
明する。

【００４７】図２のＡ点で示すタイミングからＢ点で示
すタイミングまでの期間であるφ１サイクルでは、表５
に示すように、入力コードに関係なく、スイッチＳ１〜
Ｓ４はいずれも基準電圧源４０に接続され、コンデンサ
Ｃ１〜Ｃ３はいずれもその両端の電圧が等しくなって蓄
積電荷量が０［ク-ロン］となる。

【００４８】また、Ａ点で示すタイミングからＢ点で示
すタイミングまでの期間はφ４サイクルでもあり、スイ
ッチＳ５，Ｓ７は夫々演算増幅器５０の反転入力端５１
及び出力端５３に接続され、スイッチＳ６，Ｓ８はいず
れも基準電圧源４０に接続される。従って、コンデンサ
Ｃ５の蓄積電荷量も０［ク-ロン］（リセット状態）にな
る。

【００４９】図２のＢ点で示すタイミングからＣ点で示
すタイミングまでの期間であるφ２サイクルでは、入力
コードに応じてスイッチＳ１〜Ｓ４は夫々表５に示す状
態になり、コンデンサＣ１〜Ｃ３は夫々基準電圧源４０
又は接地に選択的に接続される。これにより、基準電圧
４０に接続されたコンデンサの蓄積電荷量は０［クーロン］
に維持にされ、接地に接続されたコンデンサにはその容
量値に応じて電荷が蓄積される。

【００５０】ここで、スイッチＳｎ（ｎ＝１，２，３）
が基準電圧源４０に接続されているときにはＫｎ＝０、
接地に接続されているときにはＫｎ＝１というように表
現すると、コンデンサＣｎの共通接続側の電極に蓄積さ
れる電荷量Ｑｎは、下記数式６のように表現することが
できる。

【００５１】

【数６】Ｑｎ＝Ｃｎ×Ｋｎ×２．４

【００５２】一方、タイミングＢ点からタイミングＣ点
までの期間はφ３サイクルでもあるので、スイッチＳ
５，Ｓ７はいずれも基準電圧源４０に接続されて、コン
デンサＣ４の蓄積電荷量は０［ク-ロン］となる。また、コ
ンデンサＣ５は、スイッチＳ６，Ｓ８を介して、演算増
幅器５０の反転入力端５１と出力端５３との間に接続さ
れる。

【００５３】ところで、電荷保存則により、φ２サイク
ル期間のコンデンサＣ１〜Ｃ３，Ｃ５の共通接続側の電
極に蓄積される電荷の総電荷量（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ
５）は、φ１サイクル期間の総電荷量（即ち、０［ク-ロ
ン］）と同じであるため、コンデンサＣ５の反転入力端
５１側の電極には、下記数式７で示す電荷量が蓄積され
る。

【００５４】

【数７】 Ｑ５＝−Ｑ１−Ｑ２−Ｑ３＝−（Ｃ１・Ｋ１＋Ｃ２・Ｋ２＋Ｃ３・Ｋ３） ×２．４ ＝−（４・Ｋ１＋２・Ｋ２＋１・Ｋ３）×２．４

【００５５】演算増幅器５２の非反転入力端５２には基
準電圧源４０から基準電圧として２．４Ｖが供給されて
いるため、コンデンサＣ５の演算増幅器増幅器出力端５
１側の電極の電位Ｖ５は、下記数式８に示す値となる。

【００５６】

【数８】 Ｖ５＝２，４＋（−Ｑ５／Ｃ５）＝２．４−Ｑ５／２１［ｐＦ］ ＝２．４＋（４・Ｋ１＋２・Ｋ２＋１・Ｋ３）×２．４／２１ ＝２．４＋０．８×（４・Ｋ１＋２・Ｋ２＋１・Ｋ３）／７

【００５７】例えば、入力コードが“３ｄ”であるとす
ると、φ２サイクルでは表５に示すように、スイッチＳ
２，Ｓ３が接地に接続される。従って、Ｋ２＝Ｋ３＝１
であるので、コンデンサＣ５の演算増幅器出力端５１側
の電極の電位Ｖ５は下記数式９に示すように、２．７４
２８［Ｖ］となる。

【００５８】

【数９】 Ｖ５＝２．４＋０．８×３／７＝２．７４２８［Ｖ］

【００５９】このように、入力したディジタル信号に対
応する電圧がアナログ出力端子７０から出力される。

【００６０】即ち、４ビットの正のディジタル信号入力
に応じて、スイッチ制御回路３０はスイッチＳ１〜Ｓ３
を制御し、数式８の括弧内を０〜７に変化させること
で、演算増幅器５０の出力として２．４Ｖから３．２Ｖ
（ステップ幅が約１１４．３ｍＶ）までの、アナログ出
力を得ることができる。

【００６１】次に、スイッチ制御回路３０に負のディジ
タルコード（−１ｄ〜−７ｄ）が入力される場合につい
て説明する。

【００６２】図２のＣ点で示すタイミングでスイッチ制
御回路３０に負のコード“−１ｄ＝１１１ｂ”が入力さ
れたとする。Ｃ点で示すタイミングからＤ点で示すタイ
ミングまでの期間はφ１サイクルであるので、表５に示
すように、コンデンサＣ１〜Ｃ３の共通接続端は演算増
幅器反転入力端５２に接続され、他端はディジタル入力
コードに応じて基準電圧源又は接地に接続される。ここ
で、φ１サイクルでスイッチＳｎ（ｎ＝１，２，３）が
基準電圧源４０に接続されているときにはＫｎ＝０、接
地に接続されているときにはＫｎ＝１というように表現
すると、コンデンサＣｎの共通接続側の電極に蓄積され
る電荷量Ｑｎは、下記数式１０のように表現することが
できる。

【００６３】

【数１０】Ｑｎ＝Ｃｎ×Ｋｎ×２．４

【００６４】一方、タイミングＣ点からタイミングＤ点
までの期間は引き続きφ３サイクルでもあるので、コン
デンサＣ４はリセット（Ｑ４＝０［ク-ロン］）された状態
のままであり、コンデンサＣ５は演算増幅器５０び反転
入力端５１と出力端５３との間に接続されたままの状態
である。従って、演算増幅器５０は、電圧値が２．７４
２７Ｖのアナログ出力を維持する。

【００６５】Ｄ点で示すタイミングからＥ点で示すタイ
ミングまでの期間であるφ２サイクルでは、表５に示す
ように、入力コードに関係なく、コンデンサＣ１〜Ｃ３
の共通接続端はスイッチＳ４を介して演算増幅器５０の
反転入力端（２．４Ｖに維持されている）に接続されて
おり、他端はスイッチ基準電圧源４０に接続されるた
め、これらのコンデンサＣ１〜Ｃ３の蓄積電荷量はいず
れも０［ク-ロン］になる（即ち、リセットされる）。

【００６６】Ｄ点で示すタイミングからＥ点で示すタイ
ミングまでの期間は、φ４サイクルになるので、表６に
示すように、スイッチＳ６，Ｓ８はいずれも基準電圧源
４０に接続され、コンデンサＣ５がリセットされる。一
方、コンデンサＣ４は、スイッチＳ５，Ｓ７を介して演
算増幅器５０の反転入力端５１と出力端５３との間に接
続される。

【００６７】この場合に、電荷保存則により、Ｃ点で示
すタイミングからＤ点で示すタイミングまでの期間（φ
１サイクル）にコンデンサＣ１〜Ｃ３，Ｃ４に蓄積され
ている総電荷量（即ち、（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４）
は、Ｄ点で示すタイミングからＥ点で示すタイミングま
での期間（φ２サイクル）におけてコンデンサＣ１〜Ｃ
３，Ｃ４に蓄積される総電荷量（Ｑ１’＋Ｑ２’＋Ｑ
３’＋Ｑ４’）と同じであため、コンデンサＣ４の反転
入力端５１側の電極には、下記数式１１で示す電荷量が
蓄積される。

【００６８】

【数１１】 Ｑ４’＝Ｑ１＋Ｑ２＋Ｑ３＝（Ｃ１・Ｋ１＋Ｃ２・Ｋ２＋Ｃ３・Ｋ３）×２．４ ＝（４・Ｋ１＋２・Ｋ２＋１・Ｋ３）×２．４

【００６９】演算増幅器５２の非反転入力端５２には基
準電圧源４０から基準電圧として２．４Ｖが供給されて
いるため、コンデンサＣ４の演算増幅器増幅器出力端５
１側の電極の電位Ｖ４は、下記数式１２に示す値とな
る。

【００７０】

【数１２】 Ｖ４＝２．４（−Ｑ４’／Ｃ４）＝２．４−Ｑ４’／２１［ｐＦ］ ＝２．４−（４・Ｋ１＋２・Ｋ２＋１・Ｋ３）×２．４／２１ ＝２．４−０．８×（４・Ｋ１＋２・Ｋ２＋１・Ｋ３）／７

【００７１】例えば、入力コードが“−ｄ”であるとす
ると、φ１サイクルでは表５に示すように、スイッチＳ
３が接地に接続される。従って、Ｋ３＝１であるので、
コンデンサＣ４の演算増幅器増幅器出力端５１側の電極
の電位Ｖ４は、下記数式１３に示すように、２．２８５
７［Ｖ］となる。

【００７２】

【数１３】 Ｖ４＝２．４−０．８×１／７＝２．２８５７［Ｖ］

【００７３】即ち、４ビットの負のディジタル信号入力
に応じて、スイッチ制御回路３０はスイッチＳ１〜Ｓ３
を制御して、数式１２の括弧内を０〜７に変化させるこ
とで、演算増幅器５０の出力として２．４Ｖから１．６
Ｖ（ステップ幅が約１１４．３ｍＶ）までの、アナログ
出力を得ることができる。

【００７４】ところで、図２に示すように、φ３サイク
ルではコンデンサＣ４がリセットされ、コンデンサＣ５
はスイッチＳ８を介して演算増幅器５０の出力端５３に
接続される。また、φ４サイクルではコンデンサＣ５が
リセットされ、コンデンサＣ４はスイッチＳ７を介して
演算増幅器５０の出力端５３に接続される。即ち、本実
施例においては、コンデンサＣ４，Ｃ５のいずれか一方
により、常に出力端子７０にアナログ電圧が供給され
る。従って、本実施例に係るキャパシタ・アレイ型Ｄ／
Ａ変換回路は、デューティ１００％のアナログ信号を得
ることができる。

【００７５】本実施例においては、従来必要とされてい
たサンプルホールド回路が不要であるため、従来に比し
て回路構成面積及び消費電力を低減できると共に、設計
が容易になるという効果を得ることができる。

【００７６】次に、本発明の第２の実施例について説明
する。本実施例が第１の実施例と異なる点は、図１にお
けるスイッチＳ１〜Ｓ４が未接続（ハイインピーダン
ス）の状態をもつ３ステートの切替スイッチであること
と、これらのスイッチの制御方法が異なることにある。
このため、図１を参照して第２の実施例を説明する。

【００７７】本実施例においては、スイッチＳ１〜Ｓ３
は、スイッチ制御回路３０から出力される制御信号３５
に基づいて、コンデンサＣ１〜Ｃ３の一方の側の電極を
基準電圧源４０に接続するか、接地に接続するか又は未
接続（ハイインピーダンス）の状態とする。また、スイ
ッチＳ４も、制御信号３５に基づいて、コンデンサＣ１
〜Ｃ３の他方の側（共通接続側）の電極を演算増幅器５
０の反転入力端５１に接続するか、非反転入力端５２に
接続するか又は未接続（ハイインピーダンス）の状態と
する。更に、制御回路３０は、変換クロック２０，２１
を分周して変換クロックＣＫ３〜ＣＫ６を生成する。

【００７８】次に、本実施例に係るキャパシタ・アレイ
型Ｄ／Ａ変換回路によるＤ／Ａ変換の動作について、下
記表７乃至９及び図３に示すタイミングチャート図を参
照して説明する。

【００７９】表７に、ディジタル入力信号１０としてス
イッチ制御回路３０に与えられる入力コード（Ｎｏ１〜
１５）と、各コードに対応して要求される出力電圧を示
す。また、表８は変換クロック２０がハイレベルである
φ１サイクル及び変換クロック２１がハイレベルである
φ２サイクルにおけるスイッチＳ１〜Ｓ４の状態を示す
表であり、表９は変換クロックＣＫ３がハイレベルであ
るφ３サイクル及び変換クロックＣＫ４がハイレベルで
あるφ４サイクルにおけるスイッチＳ５，６の状態並び
に変換クロックＣＫ５がハイレベルであるφ５サイクル
及び変換クロックＣＫ６がハイレベルであるφ６サイク
ルにおけるスイッチＳ７，Ｓ８の状態を示す表である。
但し、表８，９において、Ｇはスイッチが接地に接続さ
れた状態、基はスイッチが基準電圧源（高電位側）に接
続された状態、反はスイッチが演算増幅器の反転入力端
に接続された状態、出はスイッチが演算増幅器の出力端
に接続された状態を示す。

【００８０】

【表７】

【００８１】

【表８】

【００８２】

【表９】

【００８３】また、図４乃至図７は夫々図３に〜で
示すタイミングにおける各スイッチの状態を示す状態図
である。

【００８４】本実施例においては、図３に示すように、
変換クロック２０，２１のハイレベルが重ならないよう
にして、φ１サイクルとφ２サイクルとの間でスイッチ
Ｓ１〜Ｓ４を未接続（ハイインピーダンス）とする。第
１の実施例においては、図２に示すように、φ１サイク
ルからφ２サイクルへ、又はφ２サイクルからφ１サイ
クルへ直接遷移する。つまり、図５に示す状態から図７
に示す状態となる。このため、第１の実施例に係るキャ
パシタ・アレイ型Ｄ／Ａ変換回路は、制御回路３０にお
ける配線遅延及びゲート等の遅延により、スイッチの制
御がばらつき、図５に示す状態から図７に示す状態に遷
移する瞬間に、例えばスイッチＳ１〜Ｓ４よりもスイッ
チＳ５〜Ｓ８の制御が遅いと、図７に破線で示すように
コンデンサＣ４，Ｃ５が接続されて、極めて僅かな時間
ではあるがその遅延時間に本来コンデンサＣ５に蓄積さ
れるべき電荷の一部がコンデンサＣ４に蓄積され、その
結果、安定状態になってもコンデンサＣ５には期待され
る電荷が蓄積されずにコンデンサＣ５によるアナログ出
力レベルに差が発生してしまう。

【００８５】しかし、本実施例においては、スイッチＳ
１〜Ｓ８を制御して、図５から図７に示す状態に遷移す
る瞬間に、図６に示す状態を実現する。つまり、スイッ
チＳ１〜Ｓ４が未接続状態で、スイッチＳ６，Ｓ７が演
算増幅器５０の反転入力端及び出力端に接続され、スイ
ッチＳ５，Ｓ８が基準電圧源４０に接続されるので、図
５に示す状態から図６に示す状態に遷移する瞬間にスイ
ッチ制御がばらついて各スイッチが図５に示す状態及び
図６に示す状態のどちらの状態にあっても、コンデンサ
Ｃ４，Ｃ５への電荷の流入出はなく、図５に示す状態の
ときの電荷を維持する。図６に示す状態に安定すると、
スイッチＳ５，Ｓ６によりコンデンサＣ４は演算増幅器
５０の反転入力端から切り離され、コンデンサＣ５は演
算増幅器５０の反転入力端に接続されているので、図６
に示す状態から図７に示す状態に遷移する瞬間にスイッ
チ制御かばらついて各スイッチが図６に示す状態及び図
７に示す状態のどちらの状態にあっても、コンデンサＣ
４とコンデンサＣ５とが接続されることはない。

【００８６】即ち、本実施例においては、状態遷移時に
余分な電荷の充放電が発生せず、第１の実施例に比し
て、より高精度のアナログ出力を得ることができる。

【００８７】

【発明の効果】以上説明したように本発明によれば、第
２及び第３のコンデンサの両端に夫々切替スイッチを設
け、スイッチ制御回路によりこれらのスイッチを制御し
て演算増幅器に選択的に接続するから、従来必要とされ
ていたサンプルホールド回路がなくてもデューティ１０
０％のアナログ出力を得ることができる。従って、本発
明に係るキャパシタ・アレイ型Ｄ／Ａ変換回路は、サン
プルホールド回路を設計する手間が省けると共に、構成
回路面積の縮小及び消費電力の低減という効果を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るキャパシタ・アレ
イ型Ｄ／Ａ変換回路を示す回路図である。

【図２】同じくその動作を示すタイミングチャート図で
ある。

【図３】本発明の第２の実施例に係るキャパシタ・アレ
イ型Ｄ／Ａ変換回路の動作を示すタイミングチャート図
である。

【図４】図３にで示すタイミングにおける各スイッチ
の状態を示す状態図である。

【図５】図３にで示すタイミングにおける各スイッチ
の状態を示す状態図である。

【図６】図３にで示すタイミングにおける各スイッチ
の状態を示す状態図である。

【図７】図３にで示すタイミングにおける各スイッチ
の状態を示す状態図である。

【図８】従来のキャパシタ・アレイ型Ｄ／Ａ変換回路の
一例を示す回路図である。

【図９】同じくその動作を示すタイミングチャート図で
ある。

【符号の説明】

１０；ディジタル入力信号 ２０，２１；変換クロック ３０；スイッチ制御回路 ４０；基準電圧源 ５０，６０；演算増幅器 ７０；アナログ出力端子 ８０；サンプルホールド回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 その一端が第１の接続点に共通接続され
   た複数個の第１のコンデンサと、前記複数個の第１のコ
   ンデンサの各他端を基準電圧源の高電位側電極及び低電
   位側電極のうちの一方に選択的に接続する複数個の第１
   の切替スイッチと、その反転入力端が第２の接続点に接
   続されその非反転入力端が前記高電位側電極に接続され
   その出力端がアナログ出力端子に接続された演算増幅器
   と、前記第１の接続点を前記高電位側電極及び前記第２
   の接続点のうちの一方に選択的に接続する第２の切替ス
   イッチと、第２のコンデンサと、この第２のコンデンサ
   の一端を前記高電位側電極及び前記第２の接続点のうち
   の一方に選択的に接続する第３の切替スイッチと、前記
   第２のコンデンサの他端を前記高電位側電極及び前記ア
   ナログ出力端子のうちの一方に選択的に接続する第４の
   切替スイッチと、第３のコンデンサと、この第３のコン
   デンサの一端を前記高電位側電極及び前記第２の接続点
   のうちの一方に選択的に接続する第５の切替スイッチ
   と、前記第３のコンデンサの他端を前記高電位側電極及
   び前記アナログ出力端子のうちの一方に選択的に接続す
   る第６の切替スイッチと、Ｎビット（但し、Ｎは２以上
   の整数）のディジタル信号を入力しこのディジタル信号
   に応じて前記第１乃至第６の切替スイッチを制御するス
   イッチ制御回路とを有することを特徴とするキャパシタ
   ・アレイ型Ｄ／Ａ変換回路。