JPH0422479Y2 - - Google Patents
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- JPH0422479Y2 JPH0422479Y2 JP892887U JP892887U JPH0422479Y2 JP H0422479 Y2 JPH0422479 Y2 JP H0422479Y2 JP 892887 U JP892887 U JP 892887U JP 892887 U JP892887 U JP 892887U JP H0422479 Y2 JPH0422479 Y2 JP H0422479Y2
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- JP
- Japan
- Prior art keywords
- analog switch
- input terminal
- operational amplifier
- resistor
- output
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 101150073536 FET3 gene Proteins 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、デイジタルオーデイオ用Ｄ／Ａ演算
増幅器等に用いられて、スイツチがOFFからON
になつたとき、出力にスパイクを発生しないサン
プルホールド回路に関する。
増幅器等に用いられて、スイツチがOFFからON
になつたとき、出力にスパイクを発生しないサン
プルホールド回路に関する。
＜従来の技術＞
而して、Ｃ MOS ICの4066B，4051B，
4052B，4053B等が一般に広く使用される。ま
た、これらのスイツチは、安価で、かつON抵抗
を下げるために種々の工夫がなされている。
4052B，4053B等が一般に広く使用される。ま
た、これらのスイツチは、安価で、かつON抵抗
を下げるために種々の工夫がなされている。
従来例のサンプルホールド回路を第３図乃至第
５図について説明する。第３図において９，１０
はそれぞれ入・出力端子で、両者間を、入力抵抗
Ｒ１、抵抗Ｒ２を直列に接続してある。さらに、
抵抗Ｒ２の入力端１を、MOS FETのアナログ
スイツチSW１を通して接地接続するとともに、
別のMOS FETのアナログスイツチSW２とコン
デンサＣ１を直列に接続して、抵抗Ｒ２と並列に
接続してある。また、演算増幅器のマイナス入力
端をアナログスイツチSW２の出力端２に、プラ
ス入力端を接地に、出力端をコンデンサＣ１の出
力端１０にそれぞれ接続してある。そして、コン
トロール信号電源７から、それぞれアナログスイ
ツチSW１，SW２に入力接続してある。
５図について説明する。第３図において９，１０
はそれぞれ入・出力端子で、両者間を、入力抵抗
Ｒ１、抵抗Ｒ２を直列に接続してある。さらに、
抵抗Ｒ２の入力端１を、MOS FETのアナログ
スイツチSW１を通して接地接続するとともに、
別のMOS FETのアナログスイツチSW２とコン
デンサＣ１を直列に接続して、抵抗Ｒ２と並列に
接続してある。また、演算増幅器のマイナス入力
端をアナログスイツチSW２の出力端２に、プラ
ス入力端を接地に、出力端をコンデンサＣ１の出
力端１０にそれぞれ接続してある。そして、コン
トロール信号電源７から、それぞれアナログスイ
ツチSW１，SW２に入力接続してある。
第４図に示すアナログスイツチSW１，SW２
の詳細図において、１，２はそれぞれアナログ入
出力端であり、３はＰチヤンネルMOS FET、
４はＮチヤンネルMOS FETで、各ソース、ド
レーンはアナログ入出力端１，２に接続され、各
ゲートにコントロール信号電源７から入力接続さ
れる。ＰチヤンネルMOS FET３のサブストレ
ートS′は正の直流電源VDDに、Ｎチヤンネル
MOS FET４のサブストレートＳは切換スイツ
チ５の切換片に接続され、接点のひとつはアナロ
グ入出力端２に、他の接点は負の直流電源VSS
にそれぞれ接続されている。
の詳細図において、１，２はそれぞれアナログ入
出力端であり、３はＰチヤンネルMOS FET、
４はＮチヤンネルMOS FETで、各ソース、ド
レーンはアナログ入出力端１，２に接続され、各
ゲートにコントロール信号電源７から入力接続さ
れる。ＰチヤンネルMOS FET３のサブストレ
ートS′は正の直流電源VDDに、Ｎチヤンネル
MOS FET４のサブストレートＳは切換スイツ
チ５の切換片に接続され、接点のひとつはアナロ
グ入出力端２に、他の接点は負の直流電源VSS
にそれぞれ接続されている。
＜考案が解決しようとする問題点＞
上述のICは、ＮチヤンネルMOS FETのサブ
ストレートＳが、切換スイツチ５ON時にはアナ
ログ信号ライン２に接続され、OFF時には、負
電源VSSに接続されるようにして、ON抵抗値を
下げるように工夫がなされている。
ストレートＳが、切換スイツチ５ON時にはアナ
ログ信号ライン２に接続され、OFF時には、負
電源VSSに接続されるようにして、ON抵抗値を
下げるように工夫がなされている。
しかしながら、サブストレートＳとソース間或
いはドレーン間の寄生容量６のために、OFFか
らONになつたとき、OFFの間中に前記の寄生容
量６に蓄電された負電荷がソース、ドレーンを通
じてアナログ信号ライン２に流れ込んで、サンプ
ルホールド回路の出力に、第５図のようなスパイ
ク２０を生じて、信号の波形を歪ませるととも
に、ノイズとなつて発生する。
いはドレーン間の寄生容量６のために、OFFか
らONになつたとき、OFFの間中に前記の寄生容
量６に蓄電された負電荷がソース、ドレーンを通
じてアナログ信号ライン２に流れ込んで、サンプ
ルホールド回路の出力に、第５図のようなスパイ
ク２０を生じて、信号の波形を歪ませるととも
に、ノイズとなつて発生する。
本考案はこのような問題を解決することを目的
とし、サンプルホールド回路の出力にスパイク２
０が出ないようにしたスイツチ回路である。
とし、サンプルホールド回路の出力にスパイク２
０が出ないようにしたスイツチ回路である。
＜問題点を解決するための手段＞
この目的を達成するための本考案の構成を、実
施例に対応する第１図乃至第２図を用いて説明す
ると、本考案は、入力端子９に入力抵抗Ｒ１を通
して接続したMOS FETのアナログスイツチSW
２の入力端１に、他端を接地接続した別のMOS
FETのアナログスイツチSW１の一端を接続し、
前記アナログスイツチSW２の出力端を、出力端
子１０に出力端を接続した演算増幅器１６のマイ
ナス入力端２に接続し、前記アナログスイツチ
SW１，SW２にコントロール信号電源７を接続
し、前記アナログスイツチSW２入力端１に一端
を接続した抵抗Ｒ２の他端を、演算増幅器１６の
マイナス入力端２に一端を接続したコンデンサＣ
１の他端とともに、演算増幅器１６の出力端１０
に接続したサンプルホールド回路において、前記
アナログスイツチSW２と連動し、アナログスイ
ツチSW２と同一構造のMOS FETのアナログス
イツチSW３の片方の入力端は無接続のままで、
出力端１２を演算増幅器１６のプラス入力端子１
３に接続するとともに、アナログスイツチSW３
のゲート４をコントロール信号電源７に接続し、
前記演算増幅器１６のプラス入力端子１３にコン
デンサＣ１と等容量のコンデンサＣ２と、
（Ｒ１Ｒ２／Ｒ１＋Ｒ２）に相当する抵抗値の抵抗Ｒ３
を並 列に接地接続したことを特徴とするサンプルホー
ルド回路である。
施例に対応する第１図乃至第２図を用いて説明す
ると、本考案は、入力端子９に入力抵抗Ｒ１を通
して接続したMOS FETのアナログスイツチSW
２の入力端１に、他端を接地接続した別のMOS
FETのアナログスイツチSW１の一端を接続し、
前記アナログスイツチSW２の出力端を、出力端
子１０に出力端を接続した演算増幅器１６のマイ
ナス入力端２に接続し、前記アナログスイツチ
SW１，SW２にコントロール信号電源７を接続
し、前記アナログスイツチSW２入力端１に一端
を接続した抵抗Ｒ２の他端を、演算増幅器１６の
マイナス入力端２に一端を接続したコンデンサＣ
１の他端とともに、演算増幅器１６の出力端１０
に接続したサンプルホールド回路において、前記
アナログスイツチSW２と連動し、アナログスイ
ツチSW２と同一構造のMOS FETのアナログス
イツチSW３の片方の入力端は無接続のままで、
出力端１２を演算増幅器１６のプラス入力端子１
３に接続するとともに、アナログスイツチSW３
のゲート４をコントロール信号電源７に接続し、
前記演算増幅器１６のプラス入力端子１３にコン
デンサＣ１と等容量のコンデンサＣ２と、
（Ｒ１Ｒ２／Ｒ１＋Ｒ２）に相当する抵抗値の抵抗Ｒ３
を並 列に接地接続したことを特徴とするサンプルホー
ルド回路である。
＜作用＞
本考案はこのような構成としたものであるか
ら、サンプルホールド回路の非反転入力端子に、
コントロール信号によつて制御されるアナログス
イツチSW２と、全く同一の構造、同一仕様のア
ナログスイツチSW３のコントロール信号出力端
に、片方の接点を後段の演算増幅器１６のプラス
入力端子１３に接続するとともに、同端子に、Ｃ
３＝Ｃ２，Ｒ３＝（Ｒ１Ｒ２／Ｒ１＋Ｒ２） の値を有するコンデンサＣ２とＲ３を接続してあ
るから、アナログスイツチSW２の寄生容量６に
よつて発生するON時のスパイク２０はアナログ
スイツチSW３のサブストレートとソース間或い
はドレーン間の寄生容量によつて同時に発生する
同位相、波形対称のスパイク２０′によつて打ち
消されるので出力回路には出てこない。
ら、サンプルホールド回路の非反転入力端子に、
コントロール信号によつて制御されるアナログス
イツチSW２と、全く同一の構造、同一仕様のア
ナログスイツチSW３のコントロール信号出力端
に、片方の接点を後段の演算増幅器１６のプラス
入力端子１３に接続するとともに、同端子に、Ｃ
３＝Ｃ２，Ｒ３＝（Ｒ１Ｒ２／Ｒ１＋Ｒ２） の値を有するコンデンサＣ２とＲ３を接続してあ
るから、アナログスイツチSW２の寄生容量６に
よつて発生するON時のスパイク２０はアナログ
スイツチSW３のサブストレートとソース間或い
はドレーン間の寄生容量によつて同時に発生する
同位相、波形対称のスパイク２０′によつて打ち
消されるので出力回路には出てこない。
＜実施例＞
以下本考案の実施例について図面に基づいて説
明する。
明する。
第１図乃至第２図は本考案の一実施例を示す図
である。第４図はMOS FETのアナログスイツ
チSW３の詳細図である。図の符号中従来例と共
通のものは同じ符号を付してある。
である。第４図はMOS FETのアナログスイツ
チSW３の詳細図である。図の符号中従来例と共
通のものは同じ符号を付してある。
第１図において９，１０はそれぞれ入・出力端
子で、両者間を、入力抵抗Ｒ１、抵抗Ｒ２を直列
に接続してある。さらに、抵抗Ｒ２の入力端１
を、MOS FETのアナログスイツチSW１を通し
て接地接続するとともに、別のMOS FETのア
ナログスイツチSW２とコンデンサＣ１を直列に
接続して、抵抗Ｒ２と並列に接続してある。ま
た、演算増幅器１６のマイナス入力端をアナログ
スイツチSW２の出力端２に、プラス入力端を接
地に、出力端をコンデンサＣ１の出力端１０にそ
れぞれ接続してある。そして、コントロール信号
電源７から、それぞれアナログスイツチSW１，
SW２に入力接続してある。
子で、両者間を、入力抵抗Ｒ１、抵抗Ｒ２を直列
に接続してある。さらに、抵抗Ｒ２の入力端１
を、MOS FETのアナログスイツチSW１を通し
て接地接続するとともに、別のMOS FETのア
ナログスイツチSW２とコンデンサＣ１を直列に
接続して、抵抗Ｒ２と並列に接続してある。ま
た、演算増幅器１６のマイナス入力端をアナログ
スイツチSW２の出力端２に、プラス入力端を接
地に、出力端をコンデンサＣ１の出力端１０にそ
れぞれ接続してある。そして、コントロール信号
電源７から、それぞれアナログスイツチSW１，
SW２に入力接続してある。
第４図に示すMOS FETのアナログスイツチ
SW３の詳細図において、１，２はそれぞれアナ
ログ入出力端であり、３はＰチヤンネルMOS
FET、４はＮチヤンネルMOS FETで、各ソー
ス、ドレーンはアナログ入出力端１，２に接続さ
れ、各ゲートにコントロール信号電源７から入力
接続される。ＰチヤンネルMOS FET３のサブ
ストレートS′は正の直流電源VDDに、Ｎチヤン
ネルMOS FET４のサブストレートＳは切換ス
イツチ５の切換片に接続され、接点のひとつはア
ナログ入出力端２に、他の接点は負の直流電源
VSSにそれぞれ接続されている。
SW３の詳細図において、１，２はそれぞれアナ
ログ入出力端であり、３はＰチヤンネルMOS
FET、４はＮチヤンネルMOS FETで、各ソー
ス、ドレーンはアナログ入出力端１，２に接続さ
れ、各ゲートにコントロール信号電源７から入力
接続される。ＰチヤンネルMOS FET３のサブ
ストレートS′は正の直流電源VDDに、Ｎチヤン
ネルMOS FET４のサブストレートＳは切換ス
イツチ５の切換片に接続され、接点のひとつはア
ナログ入出力端２に、他の接点は負の直流電源
VSSにそれぞれ接続されている。
SW３はSW２と連動する同一構造のアナログ
スイツチで、片方の入力端１１は、無接続のまま
で、他の出力点１２はサンプルホールド回路の演
算増幅器１６のプラス入力端子１３に接続され、
さらに抵抗Ｒ３及びコンデンサＣ２とが並列に接
地接続されたそれぞれのホツト端に接続されてい
る。Ｃ２，Ｒ３の値はそれぞれ Ｃ２＝Ｃ１，Ｒ３＝（Ｒ１Ｒ２／Ｒ１＋Ｒ２） である。
スイツチで、片方の入力端１１は、無接続のまま
で、他の出力点１２はサンプルホールド回路の演
算増幅器１６のプラス入力端子１３に接続され、
さらに抵抗Ｒ３及びコンデンサＣ２とが並列に接
地接続されたそれぞれのホツト端に接続されてい
る。Ｃ２，Ｒ３の値はそれぞれ Ｃ２＝Ｃ１，Ｒ３＝（Ｒ１Ｒ２／Ｒ１＋Ｒ２） である。
また、スイツチSW３のコントロール信号入力
端１４をスイツチSW２に入力するコントロール
信号電源７に接続してある。
端１４をスイツチSW２に入力するコントロール
信号電源７に接続してある。
以上本考案の代表的と思われる実施例について
説明したが、本考案は必ずしもこれらの実施例構
造のみに限定されるものではなく、本考案にいう
構成要件を備えかつ、本考案にいう目的を達成
し、以下にいう効果を有する範囲内において適宜
改変して実施することができるものである。
説明したが、本考案は必ずしもこれらの実施例構
造のみに限定されるものではなく、本考案にいう
構成要件を備えかつ、本考案にいう目的を達成
し、以下にいう効果を有する範囲内において適宜
改変して実施することができるものである。
＜考案の効果＞
本考案は以上の説明から既に明らかなように、
MOS FETのアナログスイツチと同一構造の
MOS FETのアナログスイツチが連動するとと
もに、抵抗、コンデンサが演算増幅器のプラス入
力端と接地の間に挿入されているから、アナログ
スイツチがONになつたとき、寄生容量の充放電
によるスパイクは、アナログスイツチの寄生容量
が同時に同位相で、同一波形で現れるので、打ち
消される。このように同一構造のアナログスイツ
チと抵抗、コンデンサを付加するだけでサンプル
ホールド回路の出力に、スパイクのない波形が得
られるので忠実なサンプルホールド動作が実現で
きる。
MOS FETのアナログスイツチと同一構造の
MOS FETのアナログスイツチが連動するとと
もに、抵抗、コンデンサが演算増幅器のプラス入
力端と接地の間に挿入されているから、アナログ
スイツチがONになつたとき、寄生容量の充放電
によるスパイクは、アナログスイツチの寄生容量
が同時に同位相で、同一波形で現れるので、打ち
消される。このように同一構造のアナログスイツ
チと抵抗、コンデンサを付加するだけでサンプル
ホールド回路の出力に、スパイクのない波形が得
られるので忠実なサンプルホールド動作が実現で
きる。
第１図は本考案のサンプルホールド回路図、第
２図は本考案の出力波形を示す図、第３図は従来
例のサンプルホールド回路図、第４図はMOS
FETアナログスイツチ（SW１，SW２，SW３）
のICの内部構成を示す図、第５図は従来のサン
プルホールド回路の出力波形を示す図である。 図中１はアナログスイツチSW２の入力端、２
は演算増幅器のマイナス入力端、４はゲート、７
はコントロール信号源、９は入力端子、１０は出
力端子、１２はアナログスイツチSW３の出力
端、１３は演算増幅器のプラス入力端子、１６は
演算増幅器、Ｒ１，Ｒ２，Ｒ３は抵抗、Ｃ１，Ｃ
２はコンデンサ、SW１，SW２，SW３はMOS
FETのアナログスイツチである。
２図は本考案の出力波形を示す図、第３図は従来
例のサンプルホールド回路図、第４図はMOS
FETアナログスイツチ（SW１，SW２，SW３）
のICの内部構成を示す図、第５図は従来のサン
プルホールド回路の出力波形を示す図である。 図中１はアナログスイツチSW２の入力端、２
は演算増幅器のマイナス入力端、４はゲート、７
はコントロール信号源、９は入力端子、１０は出
力端子、１２はアナログスイツチSW３の出力
端、１３は演算増幅器のプラス入力端子、１６は
演算増幅器、Ｒ１，Ｒ２，Ｒ３は抵抗、Ｃ１，Ｃ
２はコンデンサ、SW１，SW２，SW３はMOS
FETのアナログスイツチである。
Claims (1)
- 【実用新案登録請求の範囲】 入力端子９に入力抵抗Ｒ１を通して接続した
MOS FETのアナログスイツチSW２の入力端１
に、他端を接地接続した別のMOS FETのアナ
ログスイツチSW１の一端を接続し、前記アナロ
グスイツチSW２の出力端を、出力端子１０に出
力端を接続した演算増幅器１６のマイナス入力端
２に接続し、前記アナログスイツチSW１，SW
２にコントロール信号電源７を接続し、前記アナ
ログスイツチSW２入力端１に一端を接続した抵
抗Ｒ２の他端を、演算増幅器１６のマイナス入力
端２に一端を接続したコンデンサＣ１の他端とと
もに、演算増幅器１６の出力端１０に接続したサ
ンプルホールド回路において、前記アナログスイ
ツチSW２と連動し、アナログスイツチSW２と
同一構造のMOS FETのアナログスイツチSW３
の片方の入力端は無接続のままで、出力端１２を
演算増幅器１６のプラス入力端子１３に接続する
とともに、アナログスイツチSW３のゲート４を
コントロール信号電源７に接続し、前記演算増幅
器１６のプラス入力端子１３にコンデンサＣ１と
等容量のコンデンサＣ２と、（Ｒ１Ｒ２／Ｒ１＋Ｒ２）
に相 当する抵抗値の抵抗Ｒ３を並列に接地接続したこ
とを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP892887U JPH0422479Y2 (ja) | 1987-01-23 | 1987-01-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP892887U JPH0422479Y2 (ja) | 1987-01-23 | 1987-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63118800U JPS63118800U (ja) | 1988-08-01 |
| JPH0422479Y2 true JPH0422479Y2 (ja) | 1992-05-22 |
Family
ID=30793765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP892887U Expired JPH0422479Y2 (ja) | 1987-01-23 | 1987-01-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422479Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334483A (ja) * | 1993-05-21 | 1994-12-02 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタサンプルホールド回路 |
-
1987
- 1987-01-23 JP JP892887U patent/JPH0422479Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63118800U (ja) | 1988-08-01 |
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