JPS6318769B2 - - Google Patents
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- JPS6318769B2 JPS6318769B2 JP54091567A JP9156779A JPS6318769B2 JP S6318769 B2 JPS6318769 B2 JP S6318769B2 JP 54091567 A JP54091567 A JP 54091567A JP 9156779 A JP9156779 A JP 9156779A JP S6318769 B2 JPS6318769 B2 JP S6318769B2
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- switches
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- 239000003990 capacitor Substances 0.000 claims description 31
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 3
- YBJHBAHKTGYVGT-ZKWXMUAHSA-N (+)-Biotin Chemical compound N1C(=O)N[C@@H]2[C@H](CCCCC(=O)O)SC[C@@H]21 YBJHBAHKTGYVGT-ZKWXMUAHSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- FEPMHVLSLDOMQC-UHFFFAOYSA-N virginiamycin-S1 Natural products CC1OC(=O)C(C=2C=CC=CC=2)NC(=O)C2CC(=O)CCN2C(=O)C(CC=2C=CC=CC=2)N(C)C(=O)C2CCCN2C(=O)C(CC)NC(=O)C1NC(=O)C1=NC=CC=C1O FEPMHVLSLDOMQC-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
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- Analogue/Digital Conversion (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
Description
本発明は電圧極性切換回路に関するものであ
る。 正負両極性のアナログ電気信号をデイジタル符
号に変換、あるいはその逆の変換をする所謂Ａ／
Ｄ変換、Ｄ／Ａ変換装置においては、絶対値の等
しい正負２つの基準電圧あるいは基準電流が必要
となる。しかしながら、これらのＡ／Ｄ、Ｄ／Ａ
変換装置を半導体ICあるいはモノリシツクICで
小型かつ高精度に実現しようとした場合、正負２
つの基準電源を共に内蔵させることは技術的、経
済的両面からみて不利である。従つて、通常は正
負どちらか一方の電源のみを内蔵させ、これと入
力電圧の極性を選択的に切り換えて出力する電圧
極性切換回路とを組み合せることにより、正負両
極性の基準電圧を得るようにしている。 第１図は、このような電圧極性切換回路を適用
した装置の１例として、電話音声信号をデイジタ
ル符号に変換するPCM符号器の概略的構成を示
したものである。 図において、デイジタル符号化すべきアナログ
入力信号（この場合は音声信号）VINは端子１を
介して電圧比較器２に入力され、局部Ｄ／Ａ変換
回路３からの出力電圧と比較され、比較結果は論
理回路４に入力される。６は例えばダイオード等
のPN接合部における電流密度の温度特性を利用
したバンドギヤツプ電圧源からなる安定化電源で
あり、７は上記安定化電源６の出力電圧Ｅの極性
を切り換えると共にこれを適当に増幅し、アナロ
グ入力信号VINの最大値に一致した値の正負の基
準電圧VREFを上記局部Ｄ／Ａ変換回路４に供給す
る電圧極性切換回路を示す。 論理回路４は端子５から与えられるクロツクパ
ルスに同期して電圧比較器２の出力信号を逐次取
り込むと共に、信号T1，T2を出力して電圧極性
切換回路７および局部Ｄ／Ａ変換回路３を制御す
る。例えば、最初に局部Ｄ／Ａ変換回路３の出力
電圧を零にした状態で電圧比較器２の出力信号を
取り込み、アナログ入力信号VINの極性を判定
し、この判定結果に応じた制御信号T1を出力す
ることにより、電圧極性切換回路７からの出力電
圧VREFの極性をアナログ入力信号VINの極性に一
致させる。論理回路４は、以後、電圧比較器２の
出力を参照しつつ制御信号T2を出力し、これに
よつて局部Ｄ／Ａ変換回路を形成するキヤパシタ
あるいは抵抗素子からなる回路網組織を順次変更
し、電圧比較器２の２つの入力電圧がバランスし
たときの上記回路網の状態に対応したデイジタル
値を上記アナログ入力信号VINのＡ／Ｄ変換値
Vputとして端子８に出力する。 従来、上記した電圧極性切換回路７を含む基準
電圧供給回路として、例えば、Electronics誌、
March、１、1979、p.108に記載された、第２図
に示す回路構成のものが知られている。この回路
は、電源６と、１つの充電用コンデンサC0と、
例えばMOSトランジスタからなる６つのスイツ
チ素子S1〜S6と、高入力インピータンスの増幅回
路（電圧利得Ｇ）１０とからなり、上記各スイツ
チ素子を外部から与えられる制御信号（例えば第
１図の論理回路出力T1）で開閉制御することに
より、コンデンサC0の充電モード、正転電圧
出力モード、および反転電圧出力モードの３
つのモードで動作する。各動作モードとスイツチ
S1〜S6の開閉状態との関係は表−１に示す通りで
ある。
る。 正負両極性のアナログ電気信号をデイジタル符
号に変換、あるいはその逆の変換をする所謂Ａ／
Ｄ変換、Ｄ／Ａ変換装置においては、絶対値の等
しい正負２つの基準電圧あるいは基準電流が必要
となる。しかしながら、これらのＡ／Ｄ、Ｄ／Ａ
変換装置を半導体ICあるいはモノリシツクICで
小型かつ高精度に実現しようとした場合、正負２
つの基準電源を共に内蔵させることは技術的、経
済的両面からみて不利である。従つて、通常は正
負どちらか一方の電源のみを内蔵させ、これと入
力電圧の極性を選択的に切り換えて出力する電圧
極性切換回路とを組み合せることにより、正負両
極性の基準電圧を得るようにしている。 第１図は、このような電圧極性切換回路を適用
した装置の１例として、電話音声信号をデイジタ
ル符号に変換するPCM符号器の概略的構成を示
したものである。 図において、デイジタル符号化すべきアナログ
入力信号（この場合は音声信号）VINは端子１を
介して電圧比較器２に入力され、局部Ｄ／Ａ変換
回路３からの出力電圧と比較され、比較結果は論
理回路４に入力される。６は例えばダイオード等
のPN接合部における電流密度の温度特性を利用
したバンドギヤツプ電圧源からなる安定化電源で
あり、７は上記安定化電源６の出力電圧Ｅの極性
を切り換えると共にこれを適当に増幅し、アナロ
グ入力信号VINの最大値に一致した値の正負の基
準電圧VREFを上記局部Ｄ／Ａ変換回路４に供給す
る電圧極性切換回路を示す。 論理回路４は端子５から与えられるクロツクパ
ルスに同期して電圧比較器２の出力信号を逐次取
り込むと共に、信号T1，T2を出力して電圧極性
切換回路７および局部Ｄ／Ａ変換回路３を制御す
る。例えば、最初に局部Ｄ／Ａ変換回路３の出力
電圧を零にした状態で電圧比較器２の出力信号を
取り込み、アナログ入力信号VINの極性を判定
し、この判定結果に応じた制御信号T1を出力す
ることにより、電圧極性切換回路７からの出力電
圧VREFの極性をアナログ入力信号VINの極性に一
致させる。論理回路４は、以後、電圧比較器２の
出力を参照しつつ制御信号T2を出力し、これに
よつて局部Ｄ／Ａ変換回路を形成するキヤパシタ
あるいは抵抗素子からなる回路網組織を順次変更
し、電圧比較器２の２つの入力電圧がバランスし
たときの上記回路網の状態に対応したデイジタル
値を上記アナログ入力信号VINのＡ／Ｄ変換値
Vputとして端子８に出力する。 従来、上記した電圧極性切換回路７を含む基準
電圧供給回路として、例えば、Electronics誌、
March、１、1979、p.108に記載された、第２図
に示す回路構成のものが知られている。この回路
は、電源６と、１つの充電用コンデンサC0と、
例えばMOSトランジスタからなる６つのスイツ
チ素子S1〜S6と、高入力インピータンスの増幅回
路（電圧利得Ｇ）１０とからなり、上記各スイツ
チ素子を外部から与えられる制御信号（例えば第
１図の論理回路出力T1）で開閉制御することに
より、コンデンサC0の充電モード、正転電圧
出力モード、および反転電圧出力モードの３
つのモードで動作する。各動作モードとスイツチ
S1〜S6の開閉状態との関係は表−１に示す通りで
ある。
【表】
然るに、上記従来回路はIC化されたとき、第
２図にC1，C2，C3で示すように、コンデンサC0
の両端および増幅器入力端子１１の各ノードとア
ース間に浮遊容量が寄生するため、これが原因と
なつて、以下に述べるように正転電圧出力モード
と反転電圧出力モードとでは出力電圧の絶対
値に差を生じ、この回路をPCM符号器等のＡ／
Ｄ変換回路あるいはＤ／Ａ変換回路に適用した場
合に信号変換特性に２次歪を生ずるという欠点が
あつた。 すなわち、最初にスイツチS1，S2，S5をオン、
他をオフにして回路を充電モードで動作させた
とき、電源６の出力電圧ＥによりコンデンサC0
だけでなく浮遊容量C1も充電されてしまう。な
お、このとき浮遊容量C2，C3はスイツチS2を介
してアースに接続されるため、端子１１は接地電
位となり、増幅器１０からの出力電圧VREFは零Ｖ
となる。 次いで、正転電圧出力モードが選択されてス
イツチS3，S6がオン、他がオフになつたとき、
C0，C1の電荷の一部が浮遊容量C3に移動するた
め、増幅器１０の出力電圧VREF(+)は次式(1)の値と
なる。 VREF(+)＝Ｇ・C0＋C1／C0＋C1＋C3・Ｅ ……(1) 一方、上記充電モードから反転電圧出力モー
ドに移行した場合には、スイツチS4，S5がオ
ン、他がオフになり、コンデンサC0の電荷が浮
遊容量C2，C3に移動し、浮遊容量C1の電荷がア
ースに放電されるため、出力電圧VREF(-)は次式(2)
に示す如く、正転出力電圧VREF(+)と絶対値が異な
つたものとなる。 VREF(-)＝−Ｇ・C0／C0＋C2＋C3・Ｅ ……(2) 従つて、上記回路出力をＡ／Ｄ変換（あるいは
Ｄ／Ａ変換）回路の基準電圧にそのまゝ適用する
と、変換特性に２次歪を生ずることになり、その
歪率ｘは、文献（IEEE Trans on Circuit and
Systems、Vol.CAS−25、No.7July1978、p.427）
によれば次式で与えられる。 今、入力アナログ信号Ｘを利想的な特性をもつ
Ａ／Ｄ変換器でデイジタル化した後、基準電圧が VREF(+)／｜VREF(-)｜＝１＋α すなわち、 α＝VREF(+)−｜VREF(-)｜／｜VREF(-)｜ ……(3) の特性をもつＤ／Ａ変換器で再びアナログ信号
（出力信号Ｙ）に戻した場合を想定すると、Ｄ／
Ａ変換器は第４図Ａに示す如く、プラス側がマイ
ナス側に対して（１＋α）倍のゲインを持つてい
るため、出力波形Ｙが第４図Ｂの如く歪む。 上記出力波形Ｙをフーリエ級数展開すると、 Ｙ＝α／π＋（１＋α／２）〓 wt−2α／π∞ 〓n=1 〓2nwt／4n2−１ となる。ここで、第１項目は直流成分、第２項目
は基本波（信号）成分Ｓ、第３項目は高調波歪成
分Ｄであり、第１高調波（ｎ＝１）成分はD1＝
2α／3π、第２高調波（ｎ＝２）成分はD2＝2α／15π
であ る。 第２以上の高調波成分は、第１高調波成分に比
較して小さいため、これらを省略して歪率Ｓ／Ｄ
を求めると、α≪２と仮定して、 Ｓ／Ｄ＝（１＋α／２）2／（2α／3π）2＝（3π２＋
α／4α）≒（3π／2α）2 となり、これをdB表示すると、歪率ｘ（dB）は、 ｘ＝10log（3π／2α）2＝−20log２／3πα ……(4) で表わされる。 上記第(4)式から、歪率ｘを−55dB以下にしよ
うとすると、α≦0.008とする必要があり、上記
従来回路の場合、式(1)、(2)、(3)から、C0≫C1＋
C3と仮定して、 α≒C2／C0＋C1／C0 2（C2＋C3） であるから、１例としてC1＝C2＝0.5PF、C3＝
1.5PFとすると、上記歪率を実現するためには充
電用コンデンサC0としてC0≧64.5PFのものが必
要となる。このような値のコンデンサは、電圧反
転増幅回路を判導体IC、あるいはモノリシツク
IC化しようとしたとき、非常に大きなチツプ面
積を必要とし、回路装置の経済性を損うことにな
る。 本発明は上記従来回路の欠点をなくし、正負両
方向の出力電圧の絶対値を等しくでき、且つ必要
とされる充電用コンデンサの容量が小さくて済む
IC化に適した電圧極性切換回路の提供を目的と
する。 上記目的を達成する本発明の電圧極性切換回路
は、第３図に示す如く、充電用コンデンサC0と、
６個のスイツチ素子S1〜S6と、浮遊容量を補償す
るためのコンデンサC4とを有し、特に上記コン
デンサC4の１端が出力端子１１（増幅回路１０
の入力端子）に接続され、他端がスイツチS6を介
してアースに接続されて、充電モード、正転電
圧出力モード、反転電圧出力モードが表−２
に示すスイツチ開閉動作により行われるようにし
たことを特徴とする。
２図にC1，C2，C3で示すように、コンデンサC0
の両端および増幅器入力端子１１の各ノードとア
ース間に浮遊容量が寄生するため、これが原因と
なつて、以下に述べるように正転電圧出力モード
と反転電圧出力モードとでは出力電圧の絶対
値に差を生じ、この回路をPCM符号器等のＡ／
Ｄ変換回路あるいはＤ／Ａ変換回路に適用した場
合に信号変換特性に２次歪を生ずるという欠点が
あつた。 すなわち、最初にスイツチS1，S2，S5をオン、
他をオフにして回路を充電モードで動作させた
とき、電源６の出力電圧ＥによりコンデンサC0
だけでなく浮遊容量C1も充電されてしまう。な
お、このとき浮遊容量C2，C3はスイツチS2を介
してアースに接続されるため、端子１１は接地電
位となり、増幅器１０からの出力電圧VREFは零Ｖ
となる。 次いで、正転電圧出力モードが選択されてス
イツチS3，S6がオン、他がオフになつたとき、
C0，C1の電荷の一部が浮遊容量C3に移動するた
め、増幅器１０の出力電圧VREF(+)は次式(1)の値と
なる。 VREF(+)＝Ｇ・C0＋C1／C0＋C1＋C3・Ｅ ……(1) 一方、上記充電モードから反転電圧出力モー
ドに移行した場合には、スイツチS4，S5がオ
ン、他がオフになり、コンデンサC0の電荷が浮
遊容量C2，C3に移動し、浮遊容量C1の電荷がア
ースに放電されるため、出力電圧VREF(-)は次式(2)
に示す如く、正転出力電圧VREF(+)と絶対値が異な
つたものとなる。 VREF(-)＝−Ｇ・C0／C0＋C2＋C3・Ｅ ……(2) 従つて、上記回路出力をＡ／Ｄ変換（あるいは
Ｄ／Ａ変換）回路の基準電圧にそのまゝ適用する
と、変換特性に２次歪を生ずることになり、その
歪率ｘは、文献（IEEE Trans on Circuit and
Systems、Vol.CAS−25、No.7July1978、p.427）
によれば次式で与えられる。 今、入力アナログ信号Ｘを利想的な特性をもつ
Ａ／Ｄ変換器でデイジタル化した後、基準電圧が VREF(+)／｜VREF(-)｜＝１＋α すなわち、 α＝VREF(+)−｜VREF(-)｜／｜VREF(-)｜ ……(3) の特性をもつＤ／Ａ変換器で再びアナログ信号
（出力信号Ｙ）に戻した場合を想定すると、Ｄ／
Ａ変換器は第４図Ａに示す如く、プラス側がマイ
ナス側に対して（１＋α）倍のゲインを持つてい
るため、出力波形Ｙが第４図Ｂの如く歪む。 上記出力波形Ｙをフーリエ級数展開すると、 Ｙ＝α／π＋（１＋α／２）〓 wt−2α／π∞ 〓n=1 〓2nwt／4n2−１ となる。ここで、第１項目は直流成分、第２項目
は基本波（信号）成分Ｓ、第３項目は高調波歪成
分Ｄであり、第１高調波（ｎ＝１）成分はD1＝
2α／3π、第２高調波（ｎ＝２）成分はD2＝2α／15π
であ る。 第２以上の高調波成分は、第１高調波成分に比
較して小さいため、これらを省略して歪率Ｓ／Ｄ
を求めると、α≪２と仮定して、 Ｓ／Ｄ＝（１＋α／２）2／（2α／3π）2＝（3π２＋
α／4α）≒（3π／2α）2 となり、これをdB表示すると、歪率ｘ（dB）は、 ｘ＝10log（3π／2α）2＝−20log２／3πα ……(4) で表わされる。 上記第(4)式から、歪率ｘを−55dB以下にしよ
うとすると、α≦0.008とする必要があり、上記
従来回路の場合、式(1)、(2)、(3)から、C0≫C1＋
C3と仮定して、 α≒C2／C0＋C1／C0 2（C2＋C3） であるから、１例としてC1＝C2＝0.5PF、C3＝
1.5PFとすると、上記歪率を実現するためには充
電用コンデンサC0としてC0≧64.5PFのものが必
要となる。このような値のコンデンサは、電圧反
転増幅回路を判導体IC、あるいはモノリシツク
IC化しようとしたとき、非常に大きなチツプ面
積を必要とし、回路装置の経済性を損うことにな
る。 本発明は上記従来回路の欠点をなくし、正負両
方向の出力電圧の絶対値を等しくでき、且つ必要
とされる充電用コンデンサの容量が小さくて済む
IC化に適した電圧極性切換回路の提供を目的と
する。 上記目的を達成する本発明の電圧極性切換回路
は、第３図に示す如く、充電用コンデンサC0と、
６個のスイツチ素子S1〜S6と、浮遊容量を補償す
るためのコンデンサC4とを有し、特に上記コン
デンサC4の１端が出力端子１１（増幅回路１０
の入力端子）に接続され、他端がスイツチS6を介
してアースに接続されて、充電モード、正転電
圧出力モード、反転電圧出力モードが表−２
に示すスイツチ開閉動作により行われるようにし
たことを特徴とする。
【表】
第３図回路において、C1〜C3は第２図回路の
場合と同様に各ノードに付加される浮遊容量を示
している。 上記本発明回路の動作について説明すると、先
ず充電モードでは、スイツチS1，S2，S5および
S6をオン、他をオフにすることにより、電源６の
出力電圧ＥでコンデンサC0と浮遊容量C1を充電
する。このとき、C2，C3，C4の電荷は全て放電
され、端子１１および１２の出力電圧は零Ｖであ
る。 正転電圧出力モードでは、スイツチS2，S3，
S6がオン、他がオフとなる。このとき、C1，C0
の電荷がC3，C4に移動するため、端子１２から
の出力VREF(+)は次式(5)で表わされる値となる。 VREF(+)＝Ｇ・C0＋C1／C0＋C1＋C3＋C4・Ｅ ……(5) 一方、反転電圧出力モードでは、スイツチ
S4，S5がオン、他がオフとなり、コンデンサC0
の電荷がC2，C3に移動するため、端子１２から
の出力VREF(-)は VREF(-)＝−Ｇ・C0／C0＋C2＋C3・Ｅ ……(6) となる。 従つて、上記式(5)、(6)を式(3)に代入すると、本
発明の回路におけるαの値は、次式(7)で表わされ
る。 α＝１／C0＋C1＋C3＋C4｛C2＋C1／C0（C2＋C3）−C4｝ ……(7) 従つて、補償コンデンサC4の値を、 C4＝C2＋C1／C0（C2＋C3） ……(8) の関係が満足されるように設定すれば、α＝０と
することが可能である。 例えば、浮遊容量の値がC1＝C2＝0.5PF、C3＝
1.5PFであつた場合、コンデンサC0＝5PFとすれ
ば、C4＝0.7PFに設計すればα＝０を実現でき
る。 上記数値例からも判るように、本発明の回路で
は適用するコンデンサC0，C4の値が極めて小さ
いため、これらの素子を小さなチツプサイズの
ICに組み込むことができる。また、本発明によ
れば、原理的に正負両方向に等しい絶対値をもつ
電圧を出力することができ、たとえIC製作上の
誤差により上記C0とC4の値が設計値から多少ず
れたとしても、従来回路に比較して遥かに高精度
の正転、反転電圧を発生できる。 従つて、本発明の電圧極性切換回路は、それ自
体IC化に適しており、アナログ入力信号を歪な
く反転して出力することができ、これと基準電圧
源と増幅器と組み合せれば正負両方向に任意の値
の基準電圧を出力できるため、特にPCM通信分
野で必要とされるような高精度のＡ／Ｄ変換装
置、Ｄ／Ａ変換装置を経済的に且つ超小型化して
提供するのに役立つ。
場合と同様に各ノードに付加される浮遊容量を示
している。 上記本発明回路の動作について説明すると、先
ず充電モードでは、スイツチS1，S2，S5および
S6をオン、他をオフにすることにより、電源６の
出力電圧ＥでコンデンサC0と浮遊容量C1を充電
する。このとき、C2，C3，C4の電荷は全て放電
され、端子１１および１２の出力電圧は零Ｖであ
る。 正転電圧出力モードでは、スイツチS2，S3，
S6がオン、他がオフとなる。このとき、C1，C0
の電荷がC3，C4に移動するため、端子１２から
の出力VREF(+)は次式(5)で表わされる値となる。 VREF(+)＝Ｇ・C0＋C1／C0＋C1＋C3＋C4・Ｅ ……(5) 一方、反転電圧出力モードでは、スイツチ
S4，S5がオン、他がオフとなり、コンデンサC0
の電荷がC2，C3に移動するため、端子１２から
の出力VREF(-)は VREF(-)＝−Ｇ・C0／C0＋C2＋C3・Ｅ ……(6) となる。 従つて、上記式(5)、(6)を式(3)に代入すると、本
発明の回路におけるαの値は、次式(7)で表わされ
る。 α＝１／C0＋C1＋C3＋C4｛C2＋C1／C0（C2＋C3）−C4｝ ……(7) 従つて、補償コンデンサC4の値を、 C4＝C2＋C1／C0（C2＋C3） ……(8) の関係が満足されるように設定すれば、α＝０と
することが可能である。 例えば、浮遊容量の値がC1＝C2＝0.5PF、C3＝
1.5PFであつた場合、コンデンサC0＝5PFとすれ
ば、C4＝0.7PFに設計すればα＝０を実現でき
る。 上記数値例からも判るように、本発明の回路で
は適用するコンデンサC0，C4の値が極めて小さ
いため、これらの素子を小さなチツプサイズの
ICに組み込むことができる。また、本発明によ
れば、原理的に正負両方向に等しい絶対値をもつ
電圧を出力することができ、たとえIC製作上の
誤差により上記C0とC4の値が設計値から多少ず
れたとしても、従来回路に比較して遥かに高精度
の正転、反転電圧を発生できる。 従つて、本発明の電圧極性切換回路は、それ自
体IC化に適しており、アナログ入力信号を歪な
く反転して出力することができ、これと基準電圧
源と増幅器と組み合せれば正負両方向に任意の値
の基準電圧を出力できるため、特にPCM通信分
野で必要とされるような高精度のＡ／Ｄ変換装
置、Ｄ／Ａ変換装置を経済的に且つ超小型化して
提供するのに役立つ。
第１図は電圧極性切換回路の応用例であるＡ／
Ｄ変換装置の１例を示す図、第２図は従来公知の
電圧極性切換回路を示す図、第３図は本発明によ
る電圧極性切換回路の１実施例を示す図、第４図
Ａ，Ｂは正負の基礎電圧の誤差がもたらす信号歪
についての説明図である。 図において、６は安定化電源、７は増幅器１０
を備えた電圧極性切換回路、３は局部Ｄ／Ａ変換
回路、４は論理回路、C0とC4はコンデンサ、C1
〜C3は浮遊容量、S1〜S6はスイツチ素子を示す。
Ｄ変換装置の１例を示す図、第２図は従来公知の
電圧極性切換回路を示す図、第３図は本発明によ
る電圧極性切換回路の１実施例を示す図、第４図
Ａ，Ｂは正負の基礎電圧の誤差がもたらす信号歪
についての説明図である。 図において、６は安定化電源、７は増幅器１０
を備えた電圧極性切換回路、３は局部Ｄ／Ａ変換
回路、４は論理回路、C0とC4はコンデンサ、C1
〜C3は浮遊容量、S1〜S6はスイツチ素子を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１のコンデンサと、入力電圧を印加する入
力端子と、出力電圧を取り出すための出力端子
と、上記第１のコンデンサの１端と上記入力端子
との間に挿入された第１スイツチと、上記第１の
コンデンサの他端とアース間に挿入された第２ス
イツチと、上記第１のコンデンサの１端と上記出
力端子間に挿入された第３スイツチと、上記第１
のコンデンサの１端とアース間に挿入された第４
スイツチと、上記第１のコンデンサの他端と上記
出力端子間に挿入された第５スイツチと、１端が
上記出力端子に接続された第２のコンデンサと、
上記第２のコンデンサの他端とアース間に挿入さ
れた第６スイツチとからなり、上記第１、第２、
第５、第６の各スイツチをオン、他のスイツチを
オフにすることにより上記第１のコンデンサを入
力電圧で充電した後、上記第２、第３、第６の各
スイツチをオン、他のスイツチをオフにすること
により出力端子に第１極性の出力電圧を出力し、
上記第４、第５の各スイツチをオン、他のスイツ
チをオフにすることにより上記出力端子に第２極
性の出力電圧を出力するようにしたことを特徴と
する電圧極性切換回路。 ２ 前記第１のコンデンサの１端とアース間、他
端とアース間および前記出力端子とアース間に寄
生する浮遊容量をそれぞれC1，C2，C3としたと
き、前記第１のコンデンサの容量C0と前記第２
のコンデンサの容量C4とが略、 C4＝C2＋C1／C0（C2＋C3） の関係にあることを特徴とする特許請求の範囲第
１項記載の電圧極性切換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156779A JPS5616320A (en) | 1979-07-20 | 1979-07-20 | Reference voltage supplying circuit |
| US06/165,334 US4338656A (en) | 1979-07-20 | 1980-07-02 | Voltage polarity switching circuit |
| DE3027331A DE3027331C2 (de) | 1979-07-20 | 1980-07-18 | Spannungspolaritätsumschaltschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156779A JPS5616320A (en) | 1979-07-20 | 1979-07-20 | Reference voltage supplying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5616320A JPS5616320A (en) | 1981-02-17 |
| JPS6318769B2 true JPS6318769B2 (ja) | 1988-04-20 |
Family
ID=14030088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156779A Granted JPS5616320A (en) | 1979-07-20 | 1979-07-20 | Reference voltage supplying circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4338656A (ja) |
| JP (1) | JPS5616320A (ja) |
| DE (1) | DE3027331C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2122828B (en) * | 1982-06-14 | 1986-05-08 | English Electric Valve Co Ltd | Apparatus for feeding alternate polarity pulses to a load |
| US4639715A (en) * | 1984-02-13 | 1987-01-27 | Intersil, Inc. | Flash analog to digital converter |
| US5821643A (en) * | 1995-08-04 | 1998-10-13 | Lucent Technologies Inc. | Synchronization control scheme for a plurality of switching circuits, method of operation therefor and battery plant employing the same |
| US5646463A (en) * | 1995-08-04 | 1997-07-08 | Lucent Technologies Inc. | Synchronization control for interrelated DC voltage/battery polarity switching circuits |
| CN104867465B (zh) * | 2015-05-11 | 2017-08-25 | 深圳市华星光电技术有限公司 | 负压信号生成电路 |
| JP6175619B2 (ja) * | 2013-06-21 | 2017-08-09 | 多摩川精機株式会社 | インターフェース回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3731179A (en) * | 1972-09-22 | 1973-05-01 | Gen Electric | Adjustable high voltage power supply with output polarity switching |
-
1979
- 1979-07-20 JP JP9156779A patent/JPS5616320A/ja active Granted
-
1980
- 1980-07-02 US US06/165,334 patent/US4338656A/en not_active Expired - Lifetime
- 1980-07-18 DE DE3027331A patent/DE3027331C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3027331C2 (de) | 1982-06-24 |
| JPS5616320A (en) | 1981-02-17 |
| DE3027331A1 (de) | 1981-01-22 |
| US4338656A (en) | 1982-07-06 |
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