JP6175619B2 - インターフェース回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 31
- 238000004364 calculation method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Description
本発明は、インターフェース回路に関し、特に、回転検出器と回転信号処理器との間のインターフェースを行うためのインターフェース回路に用いられるＡ／Ｄ変換器におけるＡ／Ｄ変換時に、回転信号の極性を含めないことにより、回路構成を簡略化するための新規な改良に関する。
本発明で対象としている回転検出器と回転信号処理器とその間のインターフェースを行うためのインターフェース回路の従来の構成としては、例えば、特許文献１を挙げることができる。
図８において、符号１０１で示されるものは、１次側信号Ｆ（ｔ）が１次側１０１Ａに入力される回転検出器であり、この回転検出器１０１の２次側１０１Ｂからは、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）及び回転信号Ｋ・ｃｏｓθ・Ｆ（ｔ）が出力され、回転信号処理器５０の第１回転信号入力回路１１０及び第２回転信号入力回路１１１に各々入力されている。
図８において、符号１０１で示されるものは、１次側信号Ｆ（ｔ）が１次側１０１Ａに入力される回転検出器であり、この回転検出器１０１の２次側１０１Ｂからは、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）及び回転信号Ｋ・ｃｏｓθ・Ｆ（ｔ）が出力され、回転信号処理器５０の第１回転信号入力回路１１０及び第２回転信号入力回路１１１に各々入力されている。
図８で示される自動調整回路５０は、デジタル回路主体で構成しており、回転信号の二乗和演算は、各二乗回路１１３，１１４から１次側信号Ｆ（ｔ）のレベル設定までをデジタル回路で行うことを特徴としている。
従って、各回転信号入力回路１１０，１１１においてＧ倍された回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）は各Ａ／Ｄ変換器２００，２０１を介してＡ／Ｄ変換され、２の補数コードとなり、デジタル的に各二乗回路１１３，１１４により絶対値二乗和演算され、各回転信号の目標値に相当するデジタル基準値１０７とデジタル減算器１２１にて比較される。デジタル減算により得られた制御偏差である差分１２２は補償器１２３である積分器を介して信号発生器１２８に導入される。尚、この実施形態では補償器１２３によりフィードバックループ帯域幅をＦ（ｔ）の周波数よりも十分低く設定できるため、ピーク検出回路は省略している。
従って、各回転信号入力回路１１０，１１１においてＧ倍された回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）は各Ａ／Ｄ変換器２００，２０１を介してＡ／Ｄ変換され、２の補数コードとなり、デジタル的に各二乗回路１１３，１１４により絶対値二乗和演算され、各回転信号の目標値に相当するデジタル基準値１０７とデジタル減算器１２１にて比較される。デジタル減算により得られた制御偏差である差分１２２は補償器１２３である積分器を介して信号発生器１２８に導入される。尚、この実施形態では補償器１２３によりフィードバックループ帯域幅をＦ（ｔ）の周波数よりも十分低く設定できるため、ピーク検出回路は省略している。
前記第１二乗回路１１３及び第２二乗回路１１４は、各Ａ／Ｄ変換回路２００，２０１からのデジタル出力２００ａ，２０１ａが、乗算器２００ｂ，２０１ｂ及びＭＳＢマスク処理２００ｃ，２０１ｃを経て加算器１１７で加算されて、二乗和信号１２０として前記減算器１２１に供給されている。
図９は図８のインターフェース回路における第１、第２回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）レベルの変化をシミュレーションした結果である。前記第１、第２回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）の初期値を図８の１次側出力レベル初期値（デジタル）１２５にて１Ｖｐ−ｐに設定し、目標値をデジタル基準値にて２Ｖｐ−ｐに設定している。最終的に第１、第２回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）は目標信号レベルに安定している。
従来のインターフェース回路は、以上のように構成されていたため、次のような課題が存在していた。
すなわち、回転検出器から得られた二相の回転信号は、第１、第２二乗回路内の各Ａ／Ｄ変換器に入力されてＡ／Ｄ変換されている。
すなわち、回転検出器から得られた二相の回転信号は、第１、第２二乗回路内の各Ａ／Ｄ変換器に入力されてＡ／Ｄ変換されている。
前述の場合、インターフェース回路で必要とする情報は、各回転信号のうちの絶対値データのみであり、回転信号に含まれる信号極性までの情報は不要であるにも拘わらず、前述のインターフェース回路の各Ａ／Ｄ変換器においては、回転信号の極性まで含めてＡ／Ｄ変換した後に、デジタル信号処理にて絶対値化するため、Ａ／Ｄ変換器を構成するデジタル回路が大型化するため、小型化及び低価格化に対応することは困難であった。
本発明は、以上のような課題を解決するためになされたもので、特に、Ａ／Ｄ変換時に極性を含めないで絶対値データのみをＡ／Ｄ変換することにより、回路構成を簡略化することを目的とする。
本発明によるインターフェース回路は、回転検出器の１次側へ１次側信号を入力することにより、前記回転検出器の２次側から回転角度に応じた複数の回転信号を出力し、前記回転検出器と前記各回転信号を処理すると共に一対の絶対値Ａ／Ｄ変換器を有する回転信号処理器とのインターフェースを行い、前記回転信号を用いて前記１次側信号の信号レベルを調整することにより、前記各回転信号の信号レベルを調整するようにしたインターフェース回路において、前記各回転信号より得た演算信号を予め設定されたデジタル基準値と比較して得た差分を前記回転検出器の１次側にフィードバックし、前記演算信号は、前記回転信号の二乗和演算で得、前記二乗和演算から前記１次側信号のレベル設定までをデジタル回路で構成したインターフェース回路において、前記絶対値Ａ／Ｄ変換器は、アナログ／デジタル変換部と前記アナログ／デジタル変換部からのデジタルデータ及びアナログ信号極性を入力するためのデジタル信号処理部とからなり、前記絶対値Ａ／Ｄ変換器は入力される回転信号の極性に応じて前記アナログ／デジタル変換部にて回転信号との比較に用いる比較信号の極性を切換える比較信号極性切換回路と、前記デジタル信号処理部において前記回転信号の極性に応じてデジタルデータの極性を切換えるデジタルデータ極性切換回路とを有し、絶対値データを得る構成であり、また、前記比較信号極性切換回路は、絶対値が同じで極性の異なる２つの比較信号の内、前記回転信号と同じ極性の前記比較信号を選択して前記回転信号との比較に用いる構成であり、また、前記比較信号極性切換回路は、絶対値データが同じで極性の異なる基準信号の内、前記回転信号と同じ極性の基準信号を選択して前記比較信号の生成に用いる構成であり、また、前記絶対値Ａ／Ｄ変換器は入力される前記回転信号の正側又は負側の極性のみを、アナログ／デジタル変換することにより絶対値データを得る構成である。
本発明によるインターフェース回路は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、回転検出器の１次側へ１次側信号を入力することにより、前記回転検出器の２次側から回転角度に応じた複数の回転信号を出力し、前記回転検出器と前記各回転信号を処理すると共に一対の絶対値Ａ／Ｄ変換器を有する回転信号処理器とのインターフェースを行い、前記回転信号を用いて前記１次側信号の信号レベルを調整することにより、前記各回転信号の信号レベルを調整するようにしたインターフェース回路において、前記各回転信号より得た演算信号を予め設定されたデジタル基準値と比較して得た差分を前記回転検出器の１次側にフィードバックし、前記演算信号は、前記回転信号の二乗和演算で得、前記二乗和演算から前記１次側信号のレベル設定までをデジタル回路で構成したインターフェース回路において、前記絶対値Ａ／Ｄ変換器は、アナログ／デジタル変換部と前記アナログ／デジタル変換部からのデジタルデータ及びアナログ信号極性を入力するためのデジタル信号処理部とからなり、前記絶対値Ａ／Ｄ変換器は入力される回転信号の極性に応じて前記アナログ／デジタル変換部にて回転信号との比較に用いる比較信号の極性を切換える比較信号極性切換回路と、前記デジタル信号処理部において前記回転信号の極性に応じてデジタルデータの極性を切換えるデジタルデータ極性切換回路とを有し、絶対値データを得ることにより、Ａ／Ｄ変換器による回転信号の極性のＡ／Ｄ変換を省略できるため、その部分の回路を従来よりも少なくすることができ、回路の簡略化によってＡ／Ｄ変換器の小型化及び低価格化が図れる。
また、前記比較信号極性切換回路は、絶対値が同じで極性の異なる２つの比較信号の内、前記回転信号と同じ極性の前記比較信号を選択して前記回転信号との比較に用いることにより、前述の効果をより一層明確化できる。
また、前記比較信号極性切換回路は、絶対値データが同じで極性の異なる基準信号の内、前記回転信号と同じ極性の基準信号を選択して前記比較信号の生成に用いることにより、前述の効果をより一層明確化できる。
また、前記絶対値Ａ／Ｄ変換器は入力される前記回転信号の正側又は負側の極性のみを、アナログ／デジタル変換することにより絶対値データを得ることにより、より一層回路の構成を簡略化できる。
すなわち、回転検出器の１次側へ１次側信号を入力することにより、前記回転検出器の２次側から回転角度に応じた複数の回転信号を出力し、前記回転検出器と前記各回転信号を処理すると共に一対の絶対値Ａ／Ｄ変換器を有する回転信号処理器とのインターフェースを行い、前記回転信号を用いて前記１次側信号の信号レベルを調整することにより、前記各回転信号の信号レベルを調整するようにしたインターフェース回路において、前記各回転信号より得た演算信号を予め設定されたデジタル基準値と比較して得た差分を前記回転検出器の１次側にフィードバックし、前記演算信号は、前記回転信号の二乗和演算で得、前記二乗和演算から前記１次側信号のレベル設定までをデジタル回路で構成したインターフェース回路において、前記絶対値Ａ／Ｄ変換器は、アナログ／デジタル変換部と前記アナログ／デジタル変換部からのデジタルデータ及びアナログ信号極性を入力するためのデジタル信号処理部とからなり、前記絶対値Ａ／Ｄ変換器は入力される回転信号の極性に応じて前記アナログ／デジタル変換部にて回転信号との比較に用いる比較信号の極性を切換える比較信号極性切換回路と、前記デジタル信号処理部において前記回転信号の極性に応じてデジタルデータの極性を切換えるデジタルデータ極性切換回路とを有し、絶対値データを得ることにより、Ａ／Ｄ変換器による回転信号の極性のＡ／Ｄ変換を省略できるため、その部分の回路を従来よりも少なくすることができ、回路の簡略化によってＡ／Ｄ変換器の小型化及び低価格化が図れる。
また、前記比較信号極性切換回路は、絶対値が同じで極性の異なる２つの比較信号の内、前記回転信号と同じ極性の前記比較信号を選択して前記回転信号との比較に用いることにより、前述の効果をより一層明確化できる。
また、前記比較信号極性切換回路は、絶対値データが同じで極性の異なる基準信号の内、前記回転信号と同じ極性の基準信号を選択して前記比較信号の生成に用いることにより、前述の効果をより一層明確化できる。
また、前記絶対値Ａ／Ｄ変換器は入力される前記回転信号の正側又は負側の極性のみを、アナログ／デジタル変換することにより絶対値データを得ることにより、より一層回路の構成を簡略化できる。
本発明は、回転検出器と回転信号処理器との間のインターフェースを行うためのインターフェース回路に用いられる絶対値Ａ／Ｄ変換器におけるＡ／Ｄ変換時に、回転信号の極性を含めないことにより、回路構成を簡略化するようにしたインターフェース回路を提供することである。
以下、図面と共に本発明によるインターフェース回路の好適な実施の形態について説明する。
尚、従来例と同一又は同等部分には、同一符号を付して説明する。
図１において、符号１０１で示されるものは、１次側信号Ｆ（ｔ）が１次側１０１Ａに入力される回転検出器であり、この回転検出器１０１の２次側１０１Ｂからは、二相のアナログの回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）及びＫ・ｃｏｓθ・Ｆ（ｔ）が出力され、インターフェース回路である自動調整回路５０の第１回転信号入力回路１１０及び第２回転信号入力回路１１１に各々入力されている。
尚、従来例と同一又は同等部分には、同一符号を付して説明する。
図１において、符号１０１で示されるものは、１次側信号Ｆ（ｔ）が１次側１０１Ａに入力される回転検出器であり、この回転検出器１０１の２次側１０１Ｂからは、二相のアナログの回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）及びＫ・ｃｏｓθ・Ｆ（ｔ）が出力され、インターフェース回路である自動調整回路５０の第１回転信号入力回路１１０及び第２回転信号入力回路１１１に各々入力されている。
前記自動調整回路５０は、デジタル回路主体で構成されており、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）とＫ・ｃｏｓθ・Ｆ（ｔ）の二乗和演算は、各絶対値二乗回路１１３，１１４から１次側信号Ｆ（ｔ）のレベル設定まではデジタル回路で構成されている。
前記各回転信号入力回路１１０，１１１において、ゲインＧによってＧ倍された回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）は各絶対値Ａ／Ｄ変換器２００，２０１を介してＡ／Ｄ変換されて絶対値データ２００ａ，２０１ａとなり、デジタル的に各絶対値二乗回路１１３，１１４及びデジタル加算器１１７により二乗和演算されてそのピーク値１１８ａがピーク検出器１１８により検出されて、二乗和信号である演算信号１２０となり、前記演算信号１２０が回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）の目標値に相当するデジタル基準値１０７とデジタル減算器１２１にて比較される。
前記各回転信号入力回路１１０，１１１において、ゲインＧによってＧ倍された回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）は各絶対値Ａ／Ｄ変換器２００，２０１を介してＡ／Ｄ変換されて絶対値データ２００ａ，２０１ａとなり、デジタル的に各絶対値二乗回路１１３，１１４及びデジタル加算器１１７により二乗和演算されてそのピーク値１１８ａがピーク検出器１１８により検出されて、二乗和信号である演算信号１２０となり、前記演算信号１２０が回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）の目標値に相当するデジタル基準値１０７とデジタル減算器１２１にて比較される。
前記デジタル減算器１２１によるデジタル減算により得られた偏差１２２は、アップダウンカウンタ１２２Ａを介してデジタル加算器１２６で１次側出力レベル初期値（０）１２５と加算された後に信号発生器１２８に入力される。
前記デジタル減算器１２１によるデジタル減算により得られた前記偏差１２２は、その偏差量の大きさにより前記アップダウンカウンタ１２２Ａが動作するか、又は、停止するかの制御と、その偏差量の極性により前記アップダウンカウンタ１２２Ａのアップ及びダウンの切換えの制御と、が動作停止判定部１２２Ｂによって行われる。
前記信号発生器１２８から出力される１次側信号Ｆ（ｔ）はアンプ１２９を介して前記回転検出器１０１の１次側１０１Ａに励磁信号として入力されることにより、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の信号レベルを最適化するためのフィードバック制御が行われる。
前記デジタル減算器１２１によるデジタル減算により得られた前記偏差１２２は、その偏差量の大きさにより前記アップダウンカウンタ１２２Ａが動作するか、又は、停止するかの制御と、その偏差量の極性により前記アップダウンカウンタ１２２Ａのアップ及びダウンの切換えの制御と、が動作停止判定部１２２Ｂによって行われる。
前記信号発生器１２８から出力される１次側信号Ｆ（ｔ）はアンプ１２９を介して前記回転検出器１０１の１次側１０１Ａに励磁信号として入力されることにより、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の信号レベルを最適化するためのフィードバック制御が行われる。
前記インターフェース回路としての自動調整回路５０は、以上のように構成されているが、本発明における特徴は前記絶対値Ａ／Ｄ変換器２００，２０１の回路構成にあり、以下に、その特徴とする回路構成について説明する。
前記各絶対値Ａ／Ｄ変換器２００，２０１は、図２に示されるように、比較信号極性切換回路３００を有すると共に、前記回転信号入力回路１１０，１１１によってゲインＧが付加された各回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）が入力されるアナログデジタル変換部３０１と、このアナログデジタル変換部３０１の後段に接続されデジタルデータ極性切換回路３０２を有するデジタル信号処理部３０３と、から構成され、前記アナログデジタル変換部３０１からのデジタルデータ３０１ａとアナログ信号極性３０１ｂは前記デジタルデータ極性切換回路３０２に入力され、前記デジタル信号処理部３０３からは絶対値データ２００ａ，２０１ａが出力されるように構成されている。
前記各絶対値Ａ／Ｄ変換器２００，２０１は、図２に示されるように、比較信号極性切換回路３００を有すると共に、前記回転信号入力回路１１０，１１１によってゲインＧが付加された各回転信号Ｋ・Ｇ・ｓｉｎθ・Ｆ（ｔ），Ｋ・Ｇ・ｃｏｓθ・Ｆ（ｔ）が入力されるアナログデジタル変換部３０１と、このアナログデジタル変換部３０１の後段に接続されデジタルデータ極性切換回路３０２を有するデジタル信号処理部３０３と、から構成され、前記アナログデジタル変換部３０１からのデジタルデータ３０１ａとアナログ信号極性３０１ｂは前記デジタルデータ極性切換回路３０２に入力され、前記デジタル信号処理部３０３からは絶対値データ２００ａ，２０１ａが出力されるように構成されている。
図３に示される絶対値Ａ／Ｄ変換器２００，２０１は、周知のフラッシュ型のアナログ／デジタル変換ベースの形態であり、前記比較信号極性切換回路３００は、絶対値が同じで極性の異なる２つの（正側と負側）の比較信号のうち、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）と同じ極性の基準信号を選択して比較信号を生成して回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）との比較に用いている。
すなわち、図３で示されるように、前記アナログデジタル変換部３０１内の前記比較信号極性切換回路３００の後段側には、デジタル化の分解能に対応した数のコンパレータＣＭＰＰＯＬ，ＣＭＰ１，ＣＭＰ２・・・ＣＭＰｎ−１，ＣＭＰｎが設けられ、各コンパレータＣＭＰ１〜ＣＭＰｎの出力ＯＵＴ側にはこれと対応して同数のラッチ回路ＬＴ１，ＬＴ２・・・ＬＴｎ−１，ＬＴｎが設けられている。
前記各ラッチ回路ＬＴ１〜ＬＴｎからのデジタルデータ３０１ａは、前記アナログデジタル変換部３０１の後段のデジタルデータ極性切換回路３０２の各セレクタ１、セレクタ２、セレクタｎ−１及びセレクタｎの一方の入力端子Ａに入力され、他方の入力端子Ｂには、前記デジタルデータ３０１ａがインバータＩｖを介して反転した状態で接続されている。
前記各セレクタ１〜ｎの各出力Ｓ1〜Ｓｎは、バイナリエンコーダ４００を介してＬＳＢ，ＬＳＢ＋１，・・・ＭＳＢ−１，ＭＳＢからなる絶対値データ２００ａ，２０１ａが得られるように構成されている。
また、前記デジタルデータ極性切換回路３０２は、図３の構成に限らず前記バイナリエンコーダ４００の後段に設けることもできる。
また、前記デジタルデータ極性切換回路３０２は、図３の構成に限らず前記バイナリエンコーダ４００の後段に設けることもできる。
前記各コンパレータＣＭＰＰＯＬ〜ＣＭＰｎの前段に設けられた比較信号極性切換回路３００には、所定の設定電圧＋Ｖｒｅｆと−Ｖｒｅｆ間に、分解能に応じた数で設けられ互いに直列接続された多数の抵抗Ｒ−（ｎ＋1），Ｒ−ｎ・・・Ｒ−３，Ｒ−２，Ｒ−１，Ｒ＋１，Ｒ＋２，Ｒ＋３・・・Ｒ＋ｎ，Ｒ＋ｎ＋1が基板(図示せず)上に設けられ、各抵抗Ｒ−（ｎ＋1）〜Ｒ＋ｎ＋1は周知のラダーネットワークを形成し、分圧された各分圧電圧からなる比較信号ＶＢは前記各コンパレータＣＭＰ1〜ＣＭＰｎの負端子Ｔ−に接続された電子型オン／オフのスイッチＳＷ−１，ＳＷ＋１，ＳＷ−２，ＳＷ＋２・・・ＳＷ−（ｎ−1），ＳＷ＋（ｎ−1），ＳＷ−ｎ，ＳＷ＋ｎに接続されている。
前記各分圧電圧ＶＢのうち、抵抗Ｒ−１とＲ＋１との間における分圧電圧ＶＢ１からなる比較信号は、前記コンパレータＣＭＰＰＯＬのＴ−に直接入力され、このコンパレータＣＭＰＰＯＬ及び各コンパレータＣＭＰ1〜ＣＭＰｎの正端子Ｔ＋には、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）又はＫ・ｃｏｓθ・Ｆ（ｔ）が直接入力されるように構成されている。すなわち、図２及び図３の絶対値Ａ／Ｄ変換器２００，２０１は、図１の一対の絶対値Ａ／Ｄ変換器２００，２０１と共に同じ回路構成であるため、図２及び図３では一系統の回路図のみとしている。
図３において、前記コンパレータＣＭＰＰＯＬは、極性を選択するためのコンパレータであり、前記コンパレータＣＭＰＰＯＬからのアナログ信号極性３０１ｂは、前記比較信号極性切換回路３００の前記スイッチＳＷ１〜ＳＷ−ｎにインバータＩｖ１を介して入力されると共に前記スイッチＳＷ＋1〜ＳＷ＋ｎに直接入力され、さらに、前記各セレクタ１〜ｎに同時に入力されるように構成されている。
従って、前記アナログデジタル変換部３０１に入力された回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）はコンパレータＣＭＰＰＯＬ〜ＣＭＰｎの正端子Ｔ＋に入力され、各比較信号ＶＢがその負端子Ｔ−に入力され、前記アナログ信号極性３０１ｂが前記各ＳＷ−１からＳＷ＋ｎに直接又はインバータＩｖ１を介して入力され、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の正負何れかの極性における回転信号のみが各ラッチＬＴ1〜ＬＴｎを介してデジタルデータ３０１ａとして各セレクタ１〜ｎを経て各セレクタ１〜ｎを通過してバイナリエンコーダ４００に入力され、絶対値データ２００ａ，２０１ａとして前記デジタル加算器１１７側へ送られる。
尚、前記アナログ信号極性３０１ｂは、前記各スイッチＳＷ−1〜ＳＷ＋1に入力されていると共に、同時に、前記セレクタ１〜ｎに入力され、前記デジタルデータ３０１ａが直接バイナリエンコーダ４００に入力されるか、又は、各インバータＩｖを介して反転されてバイナリエンコーダ４００に入力される。
前述のアナログ信号極性３０１ｂは、前記コンパレータＣＭＰＰＯＬに入力される前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の正・負に応じて出力され、このアナログ信号極性３０１ｂによって各スイッチＳＷ−1〜ＳＷ＋ｎ及び各セレクタ1〜ｎが切換えられ、前記バイナリエンコーダ４００には、正側又は負側のデジタルデータ３０１ａがｓｉｎ又はｃｏｓの周期に応じて入力される。
従って、前記アナログ信号極性３０１ｂの正・負により、全てのスイッチＳＷ−１〜ＳＷ＋１を有する比較信号極性切換回路３００及びデジタルデータ極性切換回路３０２の切換えが自動的に行われ。従来のように回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）における極性部分の変換はデジタル処理しなくて済むことになり、従来よりもＡ／Ｄ変換器構成を大幅に小さくすることができる。
図４は、図２の絶対値Ａ／Ｄ変換器２００，２０１の他の形態を示すもので、前記比較信号極性切換回路３００が図３の構成とは異なるのみで、その他の構成は図３と同一であるため、前記比較信号極性切換回路３００について説明する。
すなわち、図４において、電源−Ｖｒｅｆには第１スイッチＳＷａが接続され、この第１スイッチＳＷａにはインバータＩV1を介して前述のアナログ信号極性３０１ｂが接続されている。
すなわち、図４において、電源−Ｖｒｅｆには第１スイッチＳＷａが接続され、この第１スイッチＳＷａにはインバータＩV1を介して前述のアナログ信号極性３０１ｂが接続されている。
また、電源＋Ｖｒｅｆに接続された第２スイッチＳＷｂは、前記第１スイッチＳＷａに電気的に接続されると共に、前述の比較信号ＶＢ，ＶＢ１を出力するための直列型の各抵抗Ｒ１〜Ｒｎ＋１に接続され、各比較信号ＶＢ，ＶＢ１は各コンパレータＣＭＰ１〜ＣＭＰｎ及びＣＭＰＰＯＬの負端子Ｔ−に入力されている。
前記各コンパレータＣＭＰＰＯＬからＣＭＰｎのうち、コンパレータＣＭＰＰＯＬから出力されるアナログ信号極性３０１ｂは、前記第１スイッチＳＷａにインバータＩＶ１を介して入力されると共に前記第２スイッチＳＷｂに直接入力されている。
前記各コンパレータＣＭＰＰＯＬからＣＭＰｎのうち、コンパレータＣＭＰＰＯＬから出力されるアナログ信号極性３０１ｂは、前記第１スイッチＳＷａにインバータＩＶ１を介して入力されると共に前記第２スイッチＳＷｂに直接入力されている。
従って、前記アナログ信号極性３０１ｂが正、負何れかの場合、何れかのスイッチＳＷａ，ＳＷｂが切換えられ、正側又は負側のデジタルデータ３０１ａが前述の各セレクタＳ1〜Ｓｎに送られ、前記各セレクタＳ１〜Ｓｎも前記アナログ信号極性３０１ｂによって各スイッチＳＷａ，ＳＷｂと同期して正側及び負側が切換えられ、信号極性をデータ化することなく、正側と負側の絶対値データ２００ａ，２０１ａを交互に出力することができる。
尚、図４の絶対値Ａ／Ｄ変換器２００，２０１の構成は、周知のフラッシュ型のＡ／Ｄ変換器であり、前記比較信号極性切換回路３００は、絶対値が同じで極性の異なる図示しない基準信号のうち、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）と同じ極性の図示しない基準信号を選択して比較信号の生成に用いている。
前述の構成は、図示しない基準信号の極性を切換えるものであり、Ａ／Ｄ変換は前述のフラッシュ型ではなく、図示しない基準信号から比較信号を生成するものであれば幅広い方式に適用できる。
また、前記デジタルデータ極性切換回路３０２は、前記バイナリエンコーダ４００の前段に限らず、後段に設けた場合も同様の作用を得ることができる。
前述の構成は、図示しない基準信号の極性を切換えるものであり、Ａ／Ｄ変換は前述のフラッシュ型ではなく、図示しない基準信号から比較信号を生成するものであれば幅広い方式に適用できる。
また、前記デジタルデータ極性切換回路３０２は、前記バイナリエンコーダ４００の前段に限らず、後段に設けた場合も同様の作用を得ることができる。
次に、図５は、図２に示す絶対値Ａ／Ｄ変換器の他の形態であり、アナログデジタル変換部３０１において、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）がＡＣ信号であれば、極性を切換えてＡ／Ｄ変換する必要がなく、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の正側又は負側の極性のみをＡ／Ｄ変換すれば、絶対値に相当するデータを得ることができる。
図６は、前述の図５のブロック図の具体的回路図であり、基本的には周知のフラッシュ型の原理と同じであるが、Ａ／Ｄ変換できる範囲が回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の振幅中心となる電圧ＣＯＭに対して片側の極性のみであることが特徴である。
すなわち、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）又はＫ・ｃｏｓθ・Ｆ（ｔ）がＡＣ信号であり、その半周期しかＡ／Ｄ変換できないが、前述の図１ではピーク検出器１１８がＡ／Ｄ変換器２００，２０１の後段に設けられているため、問題はない。
尚、このＡ／Ｄ変換は必ずしもフラッシュ型である必要はなく、図示しない基準信号から比較信号を生成するものであれば幅広い方式に適用できる。
すなわち、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ）又はＫ・ｃｏｓθ・Ｆ（ｔ）がＡＣ信号であり、その半周期しかＡ／Ｄ変換できないが、前述の図１ではピーク検出器１１８がＡ／Ｄ変換器２００，２０１の後段に設けられているため、問題はない。
尚、このＡ／Ｄ変換は必ずしもフラッシュ型である必要はなく、図示しない基準信号から比較信号を生成するものであれば幅広い方式に適用できる。
また、図７の構成は、前述の図６の構成が正側のみの変換構成であったのに対し、各ラッチ回路ＬＴ1〜ＬＴｎとバイナリエンコーダ４００との間にインバータＩＶを設けることにより、回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の負側のみの変換を行うための回路図である。
次に、以上の各実施の形態をまとめると次の通りである。
すなわち、回転検出器１０１の１次側１０１Ａへ１次側信号Ｆ（ｔ）を入力することにより、前記回転検出器１０１の２次側１０１Ｂから回転角度に応じた複数の回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）を出力し、前記回転検出器１０１と前記各回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）を処理すると共に一対の絶対値Ａ／Ｄ変換器２００，２０１を有する回転信号処理器５０とのインターフェースを行い、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）を用いて前記１次側信号Ｆ（ｔ）の信号レベルを調整することにより、前記各回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の信号レベルを調整するようにしたインターフェース回路において、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）より得た演算信号１２０を予め設定されたデジタル基準値１０７と比較して得た差分１２２を前記回転検出器１０１の１次側１０１Ａにフィードバックし、前記演算信号１２０は、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の二乗和演算で得、前記二乗和演算から前記１次側信号Ｆ（ｔ）のレベル設定までをデジタル回路で構成したインターフェース回路において、前記絶対値Ａ／Ｄ変換器２００，２０１は、アナログ／デジタル変換部３０１と前記アナログ／デジタル変換部３０１からのデジタルデータ３０１ａ及びアナログ信号極性３０１ｂを入力するためのデジタル信号処理部３０３とからなり、前記絶対値Ａ／Ｄ変換器２００，２０１は入力される回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の極性に応じて前記アナログ／デジタル変換部３０１にて回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）との比較に用いる比較信号の極性を切換える比較信号極性切換回路３００と、前記デジタル信号処理部３０３において前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の極性に応じてデジタルデータ３０１ａの極性を切換えるデジタルデータ極性切換回路３０２とを有し、絶対値データ２００ａ，２０１ａを得ることを特徴とするインターフェース回路であり、また、前記比較信号極性切換回路３００は、絶対値が同じで極性の異なる２つの比較信号の内、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）と同じ極性の前記比較信号を選択して前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）との比較に用いることを特徴とする請求項１記載のインターフェース回路であり、また、前記比較信号極性切換回路３００は、絶対値データ２００ａ，２０１ａが同じで極性の異なる基準信号の内、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）と同じ極性の基準信号を選択して前記比較信号の生成に用いることを特徴とする請求項１記載のインターフェース回路であり、また、前記絶対値Ａ／Ｄ変換器２００，２０１は入力される前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の正側又は負側の極性のみを、アナログ／デジタル変換することにより絶対値データを得ることを特徴とする請求項１記載のインターフェース回路である。
すなわち、回転検出器１０１の１次側１０１Ａへ１次側信号Ｆ（ｔ）を入力することにより、前記回転検出器１０１の２次側１０１Ｂから回転角度に応じた複数の回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）を出力し、前記回転検出器１０１と前記各回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）を処理すると共に一対の絶対値Ａ／Ｄ変換器２００，２０１を有する回転信号処理器５０とのインターフェースを行い、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）を用いて前記１次側信号Ｆ（ｔ）の信号レベルを調整することにより、前記各回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の信号レベルを調整するようにしたインターフェース回路において、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）より得た演算信号１２０を予め設定されたデジタル基準値１０７と比較して得た差分１２２を前記回転検出器１０１の１次側１０１Ａにフィードバックし、前記演算信号１２０は、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の二乗和演算で得、前記二乗和演算から前記１次側信号Ｆ（ｔ）のレベル設定までをデジタル回路で構成したインターフェース回路において、前記絶対値Ａ／Ｄ変換器２００，２０１は、アナログ／デジタル変換部３０１と前記アナログ／デジタル変換部３０１からのデジタルデータ３０１ａ及びアナログ信号極性３０１ｂを入力するためのデジタル信号処理部３０３とからなり、前記絶対値Ａ／Ｄ変換器２００，２０１は入力される回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の極性に応じて前記アナログ／デジタル変換部３０１にて回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）との比較に用いる比較信号の極性を切換える比較信号極性切換回路３００と、前記デジタル信号処理部３０３において前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の極性に応じてデジタルデータ３０１ａの極性を切換えるデジタルデータ極性切換回路３０２とを有し、絶対値データ２００ａ，２０１ａを得ることを特徴とするインターフェース回路であり、また、前記比較信号極性切換回路３００は、絶対値が同じで極性の異なる２つの比較信号の内、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）と同じ極性の前記比較信号を選択して前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）との比較に用いることを特徴とする請求項１記載のインターフェース回路であり、また、前記比較信号極性切換回路３００は、絶対値データ２００ａ，２０１ａが同じで極性の異なる基準信号の内、前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）と同じ極性の基準信号を選択して前記比較信号の生成に用いることを特徴とする請求項１記載のインターフェース回路であり、また、前記絶対値Ａ／Ｄ変換器２００，２０１は入力される前記回転信号Ｋ・ｓｉｎθ・Ｆ（ｔ），Ｋ・ｃｏｓθ・Ｆ（ｔ）の正側又は負側の極性のみを、アナログ／デジタル変換することにより絶対値データを得ることを特徴とする請求項１記載のインターフェース回路である。
本発明によるインターフェース回路は、アナログ信号のうち、正側のみか負側のみか又は正側及び負側を同時にＡ／Ｄ変換でき、かつ、絶対値のみの変換であるため、回転検出器だけでなく、多くの分野におけるＡ／Ｄ変換器の小型化と低価格化に寄与できる。
５０ 自動調整回路
１０１ 回転検出器
１０１Ａ １次側
１０７ デジタル基準値
１１０，１１１ 回転信号入力回路
K・sinθ・F(t),K・cosθ・F(t) 回転信号
Ｆ（ｔ） １次側信号
１１２ 回転信号処理器
００３，１１４ 絶対値二乗回路
２００，２０１ 絶対値Ａ／Ｄ変換器
２００ａ，２０１ａ 絶対値データ
１１７ デジタル加算器
１１８ ピーク検出器
１１８ａ ピーク値
１２０ 演算信号（二乗和信号）
１２１ デジタル減算器
１２２ 偏差
１２２Ａ アップ
１２２Ｂ 動作停止判定部
１２５ １次側出力レベル初期値（0）
１２６ デジタル加算器
１２８ 信号発生器
１２９ アンプ
３００ 比較信号極性切換回路
３０１ アナログデジタル変換部
３０１ａ デジタルデータ
３０１ｂ アナログ信号極性
３０２ デジタルデータ極性切換回路
３０３ デジタル信号処理部
ＶＢ 比較信号
ＩＶ，ＩＶ１ インバータ
ＳＷ−1〜ＳＷ＋ｎ スイッチ
ＣＭＰＰＯＬ〜ＣＭＰｎ コンパレータ
ＬＴ１〜ＬＴｎ ラッチ回路
１〜ｎ セレクタ
４００ バイナリエンコーダ
１０１ 回転検出器
１０１Ａ １次側
１０７ デジタル基準値
１１０，１１１ 回転信号入力回路
K・sinθ・F(t),K・cosθ・F(t) 回転信号
Ｆ（ｔ） １次側信号
１１２ 回転信号処理器
００３，１１４ 絶対値二乗回路
２００，２０１ 絶対値Ａ／Ｄ変換器
２００ａ，２０１ａ 絶対値データ
１１７ デジタル加算器
１１８ ピーク検出器
１１８ａ ピーク値
１２０ 演算信号（二乗和信号）
１２１ デジタル減算器
１２２ 偏差
１２２Ａ アップ
１２２Ｂ 動作停止判定部
１２５ １次側出力レベル初期値（0）
１２６ デジタル加算器
１２８ 信号発生器
１２９ アンプ
３００ 比較信号極性切換回路
３０１ アナログデジタル変換部
３０１ａ デジタルデータ
３０１ｂ アナログ信号極性
３０２ デジタルデータ極性切換回路
３０３ デジタル信号処理部
ＶＢ 比較信号
ＩＶ，ＩＶ１ インバータ
ＳＷ−1〜ＳＷ＋ｎ スイッチ
ＣＭＰＰＯＬ〜ＣＭＰｎ コンパレータ
ＬＴ１〜ＬＴｎ ラッチ回路
１〜ｎ セレクタ
４００ バイナリエンコーダ
Claims (4)
- 回転検出器(101)の１次側(101A)へ１次側信号(F(t))を入力することにより、前記回転検出器(101)の２次側(101B)から回転角度に応じた複数の回転信号(K・sinθ・F(t),K・cosθ・F(t))を出力し、前記回転検出器(101)と前記各回転信号(K・sinθ・F(t),K・cosθ・F(t))を処理すると共に一対の絶対値Ａ／Ｄ変換器(200,201)を有する回転信号処理器(50)とのインターフェースを行い、
前記回転信号(K・sinθ・F(t),K・cosθ・F(t))を用いて前記１次側信号(F(t))の信号レベルを調整することにより、前記各回転信号(K・sinθ・F(t),K・cosθ・F(t))の信号レベルを調整するようにしたインターフェース回路において、
前記各回転信号(K・sinθ・F(t),K・cosθ・F(t))より得た演算信号(120)を予め設定されたデジタル基準値(107)と比較して得た差分(122)を前記回転検出器(101)の１次側(101A)にフィードバックし、
前記演算信号(120)は、前記回転信号(K・sinθ・F(t),K・cosθ・F(t))の二乗和演算で得、
前記二乗和演算から前記１次側信号(F(t))のレベル設定までをデジタル回路で構成したインターフェース回路において、
前記絶対値Ａ／Ｄ変換器(200,201)は、アナログ／デジタル変換部(301)と前記アナログ／デジタル変換部(301)からのデジタルデータ(301a)及びアナログ信号極性(301b)を入力するためのデジタル信号処理部(303)とからなり、
前記絶対値Ａ／Ｄ変換器(200,201)は入力される回転信号(K・sinθ・F(t),K・cosθ・F(t))の極性に応じて前記アナログ／デジタル変換部(301)にて回転信号(K・sinθ・F(t),K・cosθ・F(t))との比較に用いる比較信号の極性を切換える比較信号極性切換回路(300)と、前記デジタル信号処理部(303)において前記回転信号(K・sinθ・F(t),K・cosθ・F(t))の極性に応じてデジタルデータ(301a)の極性を切換えるデジタルデータ極性切換回路(302)とを有し、絶対値データ(200a,201a)を得ることを特徴とするインターフェース回路。 - 前記比較信号極性切換回路(300)は、絶対値が同じで極性の異なる２つの比較信号の内、前記回転信号(K・sinθ・F(t),K・cosθ・F(t))と同じ極性の前記比較信号を選択して前記回転信号(K・sinθ・F(t),K・cosθ・F(t))との比較に用いることを特徴とする請求項１記載のインターフェース回路。
- 前記比較信号極性切換回路(300)は、絶対値データ(200a,201a)が同じで極性の異なる基準信号の内、前記回転信号(K・sinθ・F(t),K・cosθ・F(t))と同じ極性の基準信号を選択して前記比較信号の生成に用いることを特徴とする請求項１記載のインターフェース回路。
- 前記絶対値Ａ／Ｄ変換器(200,201)は入力される前記回転信号(K・sinθ・F(t),K・cosθ・F(t))の正側又は負側の極性のみを、アナログ／デジタル変換することにより絶対値データを得ることを特徴とする請求項１記載のインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013130138A JP6175619B2 (ja) | 2013-06-21 | 2013-06-21 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013130138A JP6175619B2 (ja) | 2013-06-21 | 2013-06-21 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015004590A JP2015004590A (ja) | 2015-01-08 |
| JP6175619B2 true JP6175619B2 (ja) | 2017-08-09 |
Family
ID=52300611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013130138A Active JP6175619B2 (ja) | 2013-06-21 | 2013-06-21 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6175619B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107218955B (zh) * | 2016-03-22 | 2021-04-20 | 横河电机株式会社 | 现场设备以及检测器 |
| JP7251751B2 (ja) * | 2017-11-07 | 2023-04-04 | 株式会社松尾製作所 | 電気角取得システム、電気角取得方法、電気角取得プログラム、電気角取得特性測定システム、電気角取得特性測定方法および電気角取得特性測定プログラム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616320A (en) * | 1979-07-20 | 1981-02-17 | Hitachi Ltd | Reference voltage supplying circuit |
| JPS5787235A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu Ltd | Two-way code converter |
| JPH0319429A (ja) * | 1989-06-15 | 1991-01-28 | Seiko Epson Corp | Ａ／ｄコンバータ |
| JP3288553B2 (ja) * | 1995-05-25 | 2002-06-04 | 富士通株式会社 | アナログ・デジタル変換器の抵抗アレイ及び直並列型のｎ＋ｍビットのアナログ・デジタル変換器 |
| JP5799314B2 (ja) * | 2011-08-22 | 2015-10-21 | 多摩川精機株式会社 | インターフェース回路 |
| JP5799327B2 (ja) * | 2011-09-29 | 2015-10-21 | 多摩川精機株式会社 | インターフェース回路 |
-
2013
- 2013-06-21 JP JP2013130138A patent/JP6175619B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015004590A (ja) | 2015-01-08 |
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