CN111245383A - 用于误差信号放大及处理的电路和方法 - Google Patents

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Abstract

公开了用于误差信号放大及处理的电路和方法。该用于误差信号放大及处理的电路包括：信号处理单元，被配置为接收参考电压信号和系统反馈信号并且对参考电压信号和系统反馈信号进行处理以生成数字脉冲信号；计数器单元，被配置为接收数字脉冲信号并且基于数字脉冲信号进行计数；以及数模转换单元，被配置为接收计数器单元的输出并且将计数器单元的输出转换为对应的模拟信号以供输出。

Description

用于误差信号放大及处理的电路和方法
技术领域
本公开总体涉及电路领域，更具体地涉及用于误差信号放大及处理的电路和方法。
背景技术
图1示出了传统的脉冲宽度调制(PWM)/脉冲频率调制(PFM)控制系统100的示意电路图。如图1所示，该PWM/PFM控制系统包括误差放大器(EA)110、补偿单元(COMP)120、PWM/PFM控制单元130、以及驱动单元140。这里，为了说明的目的，图1示出了PWM/PFM控制单元130，在实际使用中，PWM/PFM控制单元130可以是PWM控制单元和PFM控制单元中的任一者。
向误差放大器110的两个输入端分别输入参考电压(Vref)和系统反馈信号(FB)。例如，在图1中，可以向误差放大器110的正向输入端输入Vref并且向误差放大器110的反向输入端输入FB，反之亦然。误差放大器110对Vref和FB信号进行误差放大。误差放大器110的输出端连接到补偿单元120，从而使得误差放大器110的输出信号被输入到补偿单元120。该补偿单元120用于PWM/PFM控制系统100的环路补偿，以维持系统稳定性。在图1中，补偿单元120由一端连接到误差放大器110的输出端并且另一端接地的电容器(C1)组成。同时，误差放大器110的输出端连接到PWM/PFM控制单元130，从而使得误差放大器110的输出信号也被输入到PWM/PFM控制单元130。PWM/PFM控制单元130对该信号进行处理以产生PWM/PFM信号。由PWM/PFM控制单元130产生的PWM/PFM信号被输出到驱动单元140。驱动单元140对PWM/PFM信号进行放大并增强驱动，以生成驱动(Drive)信号来用于功率开关的驱动。
对于如图1所示的这种传统的PWM/PFM控制系统，当输入信号是低频信号(例如，50～60赫兹(Hz)的交流信号)时，为了达到系统稳定，需要极低的控制环路带宽来实现环路补偿，从而补偿单元120中的电容C1往往要达到微法拉(μF)量级。这种大量级的电容无法被集成到集成电路内部，需要在集成电路外部设计单独的外置电容，这对于系统体积、成本和可靠性都会产生不利影响。
发明内容
鉴于以上所述的一个或多个问题，本发明提供了新颖的用于误差信号放大及处理的电路和方法，以及包括该用于误差信号放大及处理的电路的PWM/PFM控制系统。
根据本发明实施例的用于误差信号放大及处理的电路包括：信号处理单元，被配置为接收参考电压信号和系统反馈信号并且对参考电压信号和系统反馈信号进行处理以生成数字脉冲信号；计数器单元，被配置为接收数字脉冲信号并且基于数字脉冲信号进行计数；以及数模转换单元，被配置为接收计数器单元的输出并且将计数器单元的输出转换为对应的模拟信号以供输出。
根据本发明实施例的用于误差信号放大及处理的方法包括：接收参考电压信号和系统反馈信号；处理该参考电压信号和系统反馈信号以生成数字脉冲信号；基于该数字脉冲信号生成计数信号；以及将该计数信号转换为对应的模拟信号以供输出。
附图说明
从下面结合附图对本公开的具体实施方式的描述中可以更好地理解本公开，在附图中相似的附图标记一般在不同的视图中始终指代相同的部件，其中：
图1示出了传统的PWM/PFM控制系统的示意电路图。
图2示出了根据本公开的实施例的PWM/PFM控制系统的示意电路图。
图3示出了根据本公开的实施例的用于误差信号放大及处理的电路的示例结构框图。
图4示出了图3所示的用于误差信号放大及处理的电路中所包括的信号处理单元的示例结构框图。
图5示出了图4所示的信号处理单元中所包括的转换组件的示例结构框图。
图6示出了图2到图5所示的电路结构中涉及的一些信号的时序图。
图7示出了根据本公开的实施例的用于误差信号放大及处理的方法的流程图。
具体实施方式
下面将详细描述本公开的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本公开的全面理解。但是，对于本领域技术人员来说很明显的是，本公开可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本公开的示例来提供对本公开的更好的理解。本公开决不限于下面所提出的任何具体配置和算法，而是在不脱离本公开的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本公开造成不必要的模糊。
图2示出了根据本公开的实施例的PWM/PFM控制系统200的示意电路图。图3示出了根据本公开的实施例的用于误差信号放大及处理的电路210的示例结构框图。图4示出了图3所示的用于误差信号放大及处理的电路210中所包括的信号处理单元310的示例结构框图。图5示出了图4所示的信号处理单元310中所包括的转换组件420的示例结构框图。下面结合图2至图5，详细描述根据本公开实施例的用于误差信号放大及处理的电路以及包括该用于误差信号放大及处理的电路的PWM/PFM控制系统的工作原理。
如图2所示，根据本公开实施例的PWM/PFM控制系统200包括用于误差信号放大及处理的电路210、PWM/PFM控制单元220、以及驱动单元230。这里的图示只是为了说明的目的，在实际使用中，PWM/PFM控制单元220可以是PWM控制单元和PFM控制单元中的任一者。
用于误差信号放大及处理的电路210的两个输入端分别接收参考电压(Vref)和系统反馈信号(FB)。用于误差信号放大及处理的电路210对Vref和FB进行处理并生成输出信号211。
用于误差信号放大及处理的电路210的输出端被连接到PWM/PFM控制单元220，以使得其输出信号211被输入到PWM/PFM控制单元220。PWM/PFM控制单元220对该信号进行处理以产生PWM/PFM信号。由PWM/PFM控制单元220产生的PWM/PFM信号221被输出到驱动单元230。驱动单元230对PWM/PFM信号221进行放大并增强驱动，以生成驱动(Drive)信号231来用于功率开关的驱动。
与图1中的传统的PWM/PFM控制系统100相比，PWM/PFM控制系统200使用用于误差信号放大及处理的电路210取代了简单的误差放大器110。该用于误差信号放大及处理的电路210能够实现高精度的信号放大和转换处理，通过电路控制和极低的电容值来实现误差信号放大和低带宽的环路补偿，从而可以省略如图1所示的传统的PWM/PFM控制系统100中的补偿单元120，使得整个PWM/PFM控制系统中不包括无法集成在集成电路中的大电容。因此，可以实现对PWM/PFM控制系统的整体集成，不需要设置额外的外置电容，减小了PWM/PFM控制系统的外围体积、降低了制造成本。而且，将所有电路元器件集成在单个集成电路芯片中，能够防止外界环境因素对电路元器件的影响，延长整个系统的使用寿命。
具体地，下面将参考图3到图5来详细地介绍如何使用用于误差信号放大及处理的电路210实现高精度的信号放大和处理。
如图3所示，根据本公开的实施例的用于误差信号放大及处理的电路210例如可以包括信号处理单元310、计数器单元320、以及数模转换单元(DAC)330。需要指出的是，图3中所示的用于误差信号放大及处理的电路的电路结构仅是示意性的，为了说明的简单起见，而省略了不必要的电路元器件。在其他实施例中，根据需要，用于误差信号放大及处理的电路可以包括用于实现其他功能的其他电路元器件。
在该实施例中，信号处理单元310的两个输入端分别接收参考电压(Vref)和系统反馈信号(FB)。信号处理单元310对Vref和FB进行处理以生成数字脉冲信号311。例如，信号处理单元310对Vref和FB进行处理包括对Vref和FB进行误差放大并且进行模数转换。
计数器单元320连接到信号处理单元310的输出端以接收数字脉冲信号311。计数器单元320基于数字脉冲信号311进行加法计数或减法计数，并生成计数信号321。计数信号321是数字信号。
计数器单元320的输出端连接到数模转换单元330。数模转换单元330接收计数信号321并将其转换为对应的模拟信号331。这里，该模拟信号331可以对应于图2中的用于误差信号放大及处理的电路210的输出信号211。该模拟信号331例如可以是电压信号。
在本公开的实施例中，计数器单元320和数模转换单元330可以采用常规的数字加减计数电路和数模转换电路，只要使得计数器单元320和数模转换单元330的位数n对应即可。从而，在此不对计数器单元320和数模转换单元330的详细结构作过多阐述，以免模糊对本发明的描述。
图4给出了信号处理单元310的具体电路结构的一个示例。如图4所示，根据本公开的实施例的信号处理单元310例如可以包括误差放大器410和转换组件420。需要指出的是，图4中所示的信号处理单元的电路结构仅是示意性的，为了说明的简单起见，而省略了不必要的电路元器件。在其他实施例中，根据需要，信号处理单元可以包括用于实现其他功能的其他电路元器件。
如图所示，误差放大器410的两个输入端分别接收参考电压(Vref)和系统反馈信号(FB)。例如，可以向误差放大器410的正向输入端输入Vref并且向误差放大器110的反向输入端输入FB，反之亦然。误差放大器410对Vref和FB进行误差放大并且生成信号411。
在一个实施例中，误差放大器410可以采用普通的跨导放大器，将输入信号的电压差转换为对应的电流信号。在其他实施例中，误差放大器410可以采用其他常用的误差放大器。在此，不对误差放大器410的详细结构作过多阐述，以免模糊对本发明的描述。
误差放大器410的输出连接到转换组件420。具体地，转换组件420可以是电压到频率转换组件或者电流到频率转换组件。转换组件420从误差放大器410接收信号411，将其转换为对应的加法计数时钟信号(Plus_CK)421或减法计数时钟信号(Minus_CK)422。
针对图4的实施例，当FB高于Vref时，即FB过大需要降低系统输出，转换组件420基于FB和Vref之间的误差信号输出Minus_CK 422。此时，Minus_CK 422对应于在对图3的描述中提到的数字脉冲信号311，被输入到计数器单元320。计数器单元320基于Minus_CK 422做减法计数。FB比Vref高得越多，FB和Vref之间的误差信号值越大，Minus_CK 422的频率就越高。反之，当FB低于Vref时，即FB过小需要增加系统输出，转换组件420基于FB和Vref之间的误差信号输出Plus_CK 421。此时，Plus_CK 421对应于在对图3的描述中提到的数字脉冲信号311，被输入到计数器单元320。计数器单元320基于Plus_CK 421做加法计数。FB比Vref低得越多，FB和Vref之间的误差信号值越大，频率信号Plus_CK 421的频率就越高。需要说明的是，转换组件420每次只向计数器单元320输出Plus_CK 421和Minus_CK 422中的一者，而不会存在两者同时输出的情况。
图5给出了转换组件420的具体电路结构的一个示例。如图5所示，根据本公开的实施例的转换组件420例如可以包括由反相器I2、晶体管M1和M2组成的电流方向选通开关，由晶体管M3和M4、电容C1、开关K1、比较器I3和延迟元件I5组成的加法计数脉冲信号产生电路，以及由晶体管M5、M6、M7和M8、电容C2、开关K2、比较器I4和延迟元件I6组成的减法计数脉冲信号产生电路，其具体的连接关系如图5中所示。需要指出的是，图5中所示的转换组件的电路结构仅是示意性的，为了说明的简单起见，而省略了不必要的电路元器件。在其他实施例中，根据需要，信号处理单元可以包括用于实现其他功能的其他电路元器件。
上述晶体管M1、M2、M3、M4、M5、M6、M7和M8例如可以是金属氧化物半导体(MetalOxide Semiconductor，MOS)晶体管。例如，晶体管M1、M5和M6可以是N型MOS晶体管。例如，晶体管M2、M3、M4、M7和M8可以是P型MOS晶体管。
上述比较器I3和I4例如可以是电压比较器。
上述电容C1和C2可以具有相同大小的电容值。
如图5中所示，比较器I2的输出端子连接至晶体管M1和晶体管M2的栅极，M1和M2的源极共同连接至比较器I2的输入端子，以构成电流方向选通开关。本领域普通技术人员在参照图5阅读本说明书时，将清楚地知道上面提到的各个电路元器件之间的连接关系，故在此不再一一详细描述。
转换组件420的输入端510连接到误差放大器410的输出端以接收误差放大信号411。在此以误差放大器410为跨导放大器的情况为例进行阐述。在误差放大器410为跨导放大器的情况下，误差放大信号411为对应的电流411。
当FB高于Vref时，信号经过误差放大器410跨导放大后在输出端产生放电(sink)电流411，同时转换组件420的输入端510的电压相对较低且高于反相器I2的阈值电压Vth1，从而I2输出为逻辑高电平，使得晶体管M1导通、晶体管M2关闭，电流411经晶体管M1流入由晶体管M3、M4组成的电流镜，并对电容C1进行充电。当电容C1上的电压Tr1高于比较器I3的输入阈值电压Vth2时，比较器I3输出Plus_CK为逻辑高电平。Plus_CK也通过延迟元件I5产生开关信号SW1导通开关K1，使得电容C1上的电荷被开关K1泄放，电容C1上的电压Tr1被下拉到0伏特(V)。当电容C1上的电压Tr1低于比较器I3的输入阈值电压Vth2时，比较器I3发生反转输出Plus_CK为逻辑低电平。如果FB持续高于Vref，电容C1将被反复充放电，每次电压Tr1从0V充电到阈值电压Vth2并再被下拉到0V的过程中就会产生一个Plus_CK脉冲。
当FB低于Vref时，信号经过误差放大器410跨导放大后在输出端产生充电(source)电流411，同时转换组件420的输入端510的电压相对较高且高于反相器I2的阈值电压Vth1，从而I2输出为逻辑低电平，使得晶体管M1关闭、晶体管M2导通，电流411经晶体管M2流入晶体管M5、M6、M7、M8组成的电流镜，并对电容C2进行充电。当电容C2上的电压Tr2高于比较器I4的输入阈值电压Vth3(例如，等于Vth2)时，比较器I4输出Minus_CK为逻辑高电平。Minus_CK也通过延迟元件I6产生开关信号SW2导通开关K2，使得电容C2上的电荷被开关K2泄放，C2上的电压Tr2被下拉到0V。当电容C2上的电压Tr2低于比较器I4的输入阈值电压Vth3时，比较器I4发生反转输出Minus_CK为逻辑低电平。如果FB持续低于Vref，电容C2将被反复充放电，每次Tr2电压从0V充电到阈值电压Vth3并再被下拉到0V的过程中就会产生一个Minus_CK脉冲。
FB与Vref的电压差值在误差放大器410中产生对应大小的电流，电压差值越大，输出的电流411也越大，对电容C1或C2的充电电流也相对更大，对应电容上的电压Tr1和Tr2的增长也相应变化较快，使得输出Plus_CK和Minus_CK的频率也更高。
这里的Plus_CK脉冲和Minus_CK脉冲可分别对应于上述图4中描述的转换组件420向计数器单元320输出的Plus_CK 421和Minus_CK 422。
上文在对图3的描述中提到的计数器单元320和数模转换单元330的位数n对应于等效补偿电容放大的增益倍数。从而，电路系统的等效电容与电容C1或C2(例如，C1＝C2)的电容值以及2n成正比，其中n为计数器单元320和数模转换单元330的位数。这样一来，可以通过使用较小的电容C1和C2来在实现较大的等效电容，使得整个PWM/PFM控制系统不需要包括无法集成在集成电路中的大电容。因此，可以实现对PWM/PFM控制系统的整体集成，不需要设置额外的外置电容，减小了PWM/PFM控制系统的外围体积、降低了制造成本。而且，将所有电路元器件集成在单个集成电路芯片中，能够防止外界环境因素对电路元器件的影响，延长整个系统的使用寿命。
图6示出了图2到图5所示的电路结构中涉及的一些信号的时序图。例如，图6示出了参考电压信号(Vref)、系统反馈信号(FB)、加法计数时钟信号Plus_CK、减法计数时钟信号Minus_CK、以及用于误差信号放大及处理的电路210的输出信号211的示意时序图。需要指出的时，所示出的时序图是为了说明本发明的工作原理而经简化的理想时序图，而不意在表示根据本公开实施例的PWM/PFM控制系统的实际工作状态中的时序。
当FB低于Vref时，加法计数时钟信号Plus_CK有数字脉冲信号输出，且脉冲频率随FB和Vref之间的电压差值变化。FB和Vref之间的电压差值越大输出数字脉冲信号的频率就越高，相应地，FB和Vref之间的电压差值越小输出数字脉冲信号的频率就越低。根据图2-图3所示，加法计数时钟信号Plus_CK在经过的计数器单元320和数模转换单元330处理后产生用于误差信号放大及处理的电路210的输出信号211。如图所示，信号211的电压幅值随着加法计数时钟信号Plus_CK的输出频率的减小而逐渐增大，也即，随着FB和Vref之间的电压差值不断减小而逐渐增大，直到FB和Vref相等时，信号211达到最大值。在FB低于Vref的情况下，减法计数时钟信号Minus_CK无数字脉冲信号输出。
当FB高于Vref时，减法计数时钟信号Minus_CK有数字脉冲信号输出，且脉冲频率随FB和Vref之间的电压差值变化。FB和Vref之间的电压差值越大输出数字脉冲信号的频率就越高，相应地，FB和Vref之间的电压差值越小输出数字脉冲信号的频率就越低。如图所示，信号211的电压幅值随着减法计数时钟信号Minus_CK的输出频率的减小而逐渐增大，也即，随着FB和Vref之间的电压差值不断减小而逐渐增大，直到FB和Vref相等时，信号211达到最大值。在FB高于Vref的情况下，加法计数时钟信号Plus_CK无数字脉冲信号输出。
下面参考图7来描述根据本公开的实施例的用于误差信号放大及处理的方法700。
方法700包括，在710，接收参考电压信号(Vref)和系统反馈信号(FB)。
方法700还包括，在720，处理Vref和FB以生成数字脉冲信号。该数字脉冲信号例如可以是参考图3所描述的数字脉冲信号311。在实施例中，对Vref和FB进行处理包括：使用误差放大器(例如，图4的误差放大器410)对Vref和FB进行处理以生成误差放大信号(例如，图4的信号411)，并且使用转换组件(例如，图4的转换组件420)将该误差放大信号转换为数字脉冲信号。根据该数字脉冲信号的方向(例如，正负)，该数字脉冲信号可以包括加法计数时钟信号(例如，Plus_CK 421)或减法计数时钟信号(例如，Minus_CK 422)。
方法700还包括，在730，基于数字脉冲信号生成计数信号。具体地，该步骤包括：基于加法计数时钟信号(例如，Plus_CK 421)进行加法计数，或者基于减法计数时钟信号(例如，Minus_CK 422)进行减法计数。
方法700还包括，在740，将计数信号转换为对应的模拟信号以供输出。例如，该模拟信号被输出到PWM/PFM控制单元，比如，图2的PWM/PFM控制单元220。
本发明可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本发明的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明的范围之中。

Claims (17)

1.一种用于误差信号放大及处理的电路，包括：
信号处理单元，被配置为接收参考电压信号和系统反馈信号并且对所述参考电压信号和所述系统反馈信号进行处理以生成数字脉冲信号；
计数器单元，被配置为接收所述数字脉冲信号并且基于所述数字脉冲信号进行计数；以及
数模转换单元，被配置为接收所述计数器单元的输出并且将所述计数器单元的输出转换为对应的模拟信号以供输出。
2.如权利要求1所述的电路，其中，所述信号处理单元包括：
误差放大器，被配置为接收所述参考电压信号和所述系统反馈信号，并且输出误差放大信号；和
转换组件，被配置为接收所述误差放大信号并且将所述误差放大信号转换为所述数字脉冲信号。
3.如权利要求2所述的电路，其中，所述误差放大器是跨导放大器。
4.如权利要求2所述的电路，其中，所述数字脉冲信号的频率大小与所述误差放大信号的绝对值大小成正比例。
5.如权利要求2所述的电路，其中，所述数字脉冲信号基于所述误差放大信号的方向而包括加法计数时钟信号或减法计数时钟信号。
6.如权利要求2所述的电路，其中，所述转换组件包括由反相器、第一晶体管和第二晶体管组成的电流方向选通开关：
所述反相器从所述误差放大器接收所述误差放大信号，并且所述第一晶体管和所述第二晶体管基于所述误差放大信号的方向而导通或关闭。
7.如权利要求6所述的电路，其中，所述转换组件还包括加法计数脉冲信号产生电路，该加法计数脉冲信号产生电路包括：第三晶体管和第四晶体管、第一电容、第一开关、第一比较器、以及第一延迟元件；
其中，当所述第一晶体管导通且所述第二晶体管关闭时：
有电流流经由所述第三晶体管和所述第四晶体管构成的电流镜并对所述第一电容进行充电；
当所述第一电容两端的电压高于所述第一比较器的输入阈值电压时，所述第一比较器输出处于第一逻辑电平的加法计数时钟信号；
所述加法计数时钟信号经过所述第一延迟元件后产生第一开关信号使得所述第一开关导通，所述第一电容两端的电压被下拉到零伏特；并且
当所述第一电容两端的电压低于所述第一比较器的输入阈值电压时，所述第一比较器输出处于第二逻辑电平的所述加法计数时钟信号。
8.如权利要求7所述的电路，其中，所述转换组件还包括减法计数脉冲信号产生电路，该减法计数脉冲信号产生电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容、第二开关、第二比较器、以及第二延迟元件；
其中，当所述第二晶体管导通且所述第一晶体管关闭时：
有电流流经由所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管构成的电流镜并对所述第二电容进行充电；
当所述第二电容两端的电压高于所述第二比较器的输入阈值电压时，所述第二比较器输出处于所述第一逻辑电平的减法计数时钟信号；
所述减法计数时钟信号经过所述第二延迟元件后产生第二开关信号使得所述第二开关导通，所述第二电容两端的电压被下拉到零伏特；并且
当所述第二电容两端的电压低于所述第二比较器的输入阈值电压时，所述第二比较器输出处于所述第二逻辑电平的所述减法计数时钟信号。
9.如权利要求8所述的电路，其中，所述第一电容和所述第二电容具有相同大小的电容值，并且所述电路的等效电容与所述电容值以及2n成正比例，其中n是所述计数器单元和所述数模转换单元的位数。
10.一种驱动电路，包括如权利要求1-9中任一项所述的用于误差信号放大及处理的电路。
11.一种用于误差信号放大及处理的方法，包括：
接收参考电压信号和系统反馈信号；
处理所述参考电压信号和所述系统反馈信号以生成数字脉冲信号；
基于所述数字脉冲信号生成计数信号；以及
将所述计数信号转换为对应的模拟信号以供输出。
12.如权利要求11所述的方法，其中，处理所述参考电压信号和所述系统反馈信号包括：
使用误差放大器处理所述参考电压信号和所述系统反馈信号以生成误差放大信号；并且
使用转换组件将所述误差放大信号转换为所述数字脉冲信号。
13.如权利要求12所述的方法，其中，所述数字脉冲信号的频率大小与所述误差放大信号的绝对值大小成正比例。
14.如权利要求12所述的方法，其中，所述数字脉冲信号基于所述误差放大信号的方向而包括加法计数时钟信号或减法计数时钟信号。
15.如权利要求12所述的方法，其中，所述转换组件包括由反相器、第一晶体管和第二晶体管组成的电流方向选通开关，并且使用所述转换组件将所述误差放大信号转换为所述数字脉冲信号包括：
由所述反相器接收所述误差放大信号；并且
基于所述误差放大信号的方向使得所述第一晶体管或所述第二晶体管导通或关闭。
16.如权利要求15所述的方法，其中，所述转换组件还包括加法计数脉冲信号产生电路，该加法计数脉冲信号产生电路包括：第三晶体管和第四晶体管、第一电容、第一开关、第一比较器、以及第一延迟元件；并且
其中，使用所述转换组件将所述误差放大信号转换为所述数字脉冲信号还包括：
使得所述第一晶体管导通且所述第二晶体管关闭，从而电流流经由所述第三晶体管和所述第四晶体管构成的电流镜并对所述第一电容进行充电；
当所述第一电容两端的电压高于所述第一比较器的输入阈值电压时，从所述第一比较器输出处于第一逻辑电平的加法计数时钟信号；
通过所述第一延迟元件对所述加法计数时钟信号进行延迟而产生第一开关信号；
利用所述第一开关信号使得所述第一开关导通，以将所述第一电容两端的电压下拉到零伏特；并且
当所述第一电容两端的电压低于所述第一比较器的输入阈值电压时，从所述第一比较器输出处于第二逻辑电平的所述加法计数时钟信号。
17.如权利要求15所述的方法，其中，所述转换组件还包括减法计数脉冲信号产生电路，该减法计数脉冲信号产生电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容、第二开关、第二比较器、以及第二延迟元件；并且
其中，使用所述转换组件将所述误差放大信号转换为所述数字脉冲信号还包括：
使得所述第二晶体管导通且所述第一晶体管关闭，从而电流流经由所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管构成的电流镜并对所述第二电容进行充电；
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