JPS59154820A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPS59154820A JPS59154820A JP2985483A JP2985483A JPS59154820A JP S59154820 A JPS59154820 A JP S59154820A JP 2985483 A JP2985483 A JP 2985483A JP 2985483 A JP2985483 A JP 2985483A JP S59154820 A JPS59154820 A JP S59154820A
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- switch
- capacitor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電荷再分布形Ｄ／Ａ変換器の改良に関するもの
である。
である。
第１図は従来の電荷再分布形Ｄ／Ａ変換器の例を示す電
気回路図である。容量の等しい２つのキャパシタＣ１１
，Ｃ１２を初めは放電式せておく。まず全スイッチを開
き、ＬＳＢから変換を始める。ＩＬｓＢの状態ｄ１−１
のときスイッチ８１２を瞬間的に閉じてキャパシタＣ１
ｌを基準電圧ｖＲまで充電する０ｄ１＝［ｌのときはス
イッチ８１３を閉じる。次にスイッチＳ１１だけを瞬間
的に閉じて、電荷を再分布させる。
気回路図である。容量の等しい２つのキャパシタＣ１１
，Ｃ１２を初めは放電式せておく。まず全スイッチを開
き、ＬＳＢから変換を始める。ＩＬｓＢの状態ｄ１−１
のときスイッチ８１２を瞬間的に閉じてキャパシタＣ１
ｌを基準電圧ｖＲまで充電する０ｄ１＝［ｌのときはス
イッチ８１３を閉じる。次にスイッチＳ１１だけを瞬間
的に閉じて、電荷を再分布させる。
このときキャパシタＣ１ｌ、 Ｃ１２の端子電圧Ｖｌｌ
（１）。
（１）。
Ｖ１２ （１）はｄ１ｖＲ１２となる。続いて、ＬＳＢ
の一つ上のビットの状態ｄ２によってスイッチ８１２か
８１３を瞬間的に閉じる。その後スイッチ８１１だけを
閉じて電荷を再分布させると、キャパシタＣ１ｌ、 Ｃ
’１２の端子電圧Ｖｌｌ（２）、 Ｖ１２（２）は次の
ようになる。
の一つ上のビットの状態ｄ２によってスイッチ８１２か
８１３を瞬間的に閉じる。その後スイッチ８１１だけを
閉じて電荷を再分布させると、キャパシタＣ１ｌ、 Ｃ
’１２の端子電圧Ｖｌｌ（２）、 Ｖ１２（２）は次の
ようになる。
Ｖｌｌ（２）−Ｖ１２（２）”Ｔ’ （ｄ２＋ Ｔｄｌ
）ＶＲ（Ｑ上記のような動作を繰返し行なうと、ｋ回目
の電荷再分布の終了後にキャパシタＣ１ｌ、 Ｃ１２の
端子電圧Ｖｌｌ（Ｋ）、 Ｖ１２（Ｋ）は、 となり、ｋビットのＤ／Ａ変換が終わる。このにビット
のＡ／Ｄ ｆｆｉ換出力出力ッファ１．サンプル・ホー
ルド回路２を介して外部へ出力でれる。
）ＶＲ（Ｑ上記のような動作を繰返し行なうと、ｋ回目
の電荷再分布の終了後にキャパシタＣ１ｌ、 Ｃ１２の
端子電圧Ｖｌｌ（Ｋ）、 Ｖ１２（Ｋ）は、 となり、ｋビットのＤ／Ａ変換が終わる。このにビット
のＡ／Ｄ ｆｆｉ換出力出力ッファ１．サンプル・ホー
ルド回路２を介して外部へ出力でれる。
上記のよりなり／Ａ変換器は電荷再分布用キャノくシタ
２個とアナログ・スイッチを中心として構成され、構成
が簡単でＩＣ化に向くが、バッファ１やサンプル・ホー
ルド回路２のオフセットがおよびゲイン特性出力精度に
影響するという欠点を有する。
２個とアナログ・スイッチを中心として構成され、構成
が簡単でＩＣ化に向くが、バッファ１やサンプル・ホー
ルド回路２のオフセットがおよびゲイン特性出力精度に
影響するという欠点を有する。
本発明は上記の問題点を解消するためになされたもので
、バッファなどのオフセットおよびゲイン特性が出力精
度に影響しない、ＩＣ化に向いた電荷再分布形Ｄ／Ａ変
換器を実現することを目的としている。
、バッファなどのオフセットおよびゲイン特性が出力精
度に影響しない、ＩＣ化に向いた電荷再分布形Ｄ／Ａ変
換器を実現することを目的としている。
（５）
〔概要〕
上記の目的を達成するために本発明の第１の要旨とする
ところは、一端で接続する第１と第２のキャパシタと、
この第１と第２のキャパシタの接続点にその入力端子が
接続する反転増幅器と、前記回路の接続状態をスイッチ
を用いて切換えるスイッチ手段とを備え、このスイッチ
手段は１ビツトごとの２値入力データに対応した定電圧
を保持する前記第１のキャパシタとコモン電圧または前
回の変換電圧を保持する前記第２のキャパシタとを互い
に並列に接続することにより電荷を再分布嘔せて生じる
電圧を変換電圧として、前記２値人カデータのビット数
に対応する回数だけ上記の動作を繰返した後生じる前記
変換電圧を前記反転増幅器を介して前記２値入力データ
に対応するＤ／Ａ変換出力として得る回路構成となるよ
うに接続することを特徴とするＩ）／Ａ変換器に存する
。
ところは、一端で接続する第１と第２のキャパシタと、
この第１と第２のキャパシタの接続点にその入力端子が
接続する反転増幅器と、前記回路の接続状態をスイッチ
を用いて切換えるスイッチ手段とを備え、このスイッチ
手段は１ビツトごとの２値入力データに対応した定電圧
を保持する前記第１のキャパシタとコモン電圧または前
回の変換電圧を保持する前記第２のキャパシタとを互い
に並列に接続することにより電荷を再分布嘔せて生じる
電圧を変換電圧として、前記２値人カデータのビット数
に対応する回数だけ上記の動作を繰返した後生じる前記
変換電圧を前記反転増幅器を介して前記２値入力データ
に対応するＤ／Ａ変換出力として得る回路構成となるよ
うに接続することを特徴とするＩ）／Ａ変換器に存する
。
本発明の第２の要旨とするところは、下記の０）のよう
に構成した１ピツ） Ｄ／Ａ変換回路を入力データのビ
ット数に対応した敷用いて前段の出力室（４） 圧を次段の入力電圧として縦続接続し、最終段の出力電
圧から前記入力データに対応したＤ／Ａ ｆｆｉ換出力
出力るようにしたことを特徴とするＤ／Ａ変換器に存す
る。
に構成した１ピツ） Ｄ／Ａ変換回路を入力データのビ
ット数に対応した敷用いて前段の出力室（４） 圧を次段の入力電圧として縦続接続し、最終段の出力電
圧から前記入力データに対応したＤ／Ａ ｆｆｉ換出力
出力るようにしたことを特徴とするＤ／Ａ変換器に存す
る。
（イ）一端で接続する第１と第２のキャパシタと、この
第１と第２のキャパシタの接続点にその入力端子が接続
する反転増幅器と、上記回路の接続状態をスイッチを用
いて切換えるスイッチ手段とを備え、前記スイッチ手段
は対応するビットの２値入力データに対応した定電圧を
保持する前記第１のキャパシタとコモン電圧または前段
からの出力電圧を保持する前記第２のキャパシタとを互
いに並列に接続することによシミ荷を再分布させて生じ
る電圧を前記反転増幅器を介して出力電圧として得る回
路構成となるように接続する１ピツ） Ｄ／Ａ変換回路
。
第１と第２のキャパシタの接続点にその入力端子が接続
する反転増幅器と、上記回路の接続状態をスイッチを用
いて切換えるスイッチ手段とを備え、前記スイッチ手段
は対応するビットの２値入力データに対応した定電圧を
保持する前記第１のキャパシタとコモン電圧または前段
からの出力電圧を保持する前記第２のキャパシタとを互
いに並列に接続することによシミ荷を再分布させて生じ
る電圧を前記反転増幅器を介して出力電圧として得る回
路構成となるように接続する１ピツ） Ｄ／Ａ変換回路
。
以下図面を用いて本発明を説明する。
第２図は本発明に係るＤ／Ａ変換回路の実施例の主要部
を示す電気回路図である。主回路２０において、２１は
基準電圧ｖＲが加えられる基準入力端子、８２１はこの
基準入力端子２１にその一端が接続するスイッチ、Ｃ２
１はこのスイッチＳ２１．の他端にその一端が接続する
キャパシタ、Ｓ２２はこのキヤ、くシタＣ２１の前記一
端にその一端が接続しその他端がコモンに接続するスイ
ッチ、２２はコモン電圧（ＬＳＢ以外の縦続接続の場合
は前段からの変換出力）が加わる入力端子、８２３はこ
の入力端子２２にその一端が接続するスイッチ、Ｃ２２
はこのスイッチ接続し、その他端が前記キャパシタＣ２
２の前記一端と接続するスイッチ、２３はその入力端子
に前記キャパシタＣ２１およびＣ２２の他端が接続する
反転増幅器で例えばインバータがどの簡単なもの、８２
５はその一端がこの反転増幅器２３の出力端子に接続し
その他端が前記反転増幅器の前記入力端子に接続するス
イッチ、２４は前記反転増幅器２３の出力端子が接続す
る変換出力端子、２５はこの変換出力端子２４からの変
換出力Ｖに関連する信号ＦＢ（ｖＡそのものまたはサン
プル・ホールド回路を介した信号）を帰還して加える帰
還入力端子、８２６はこのその一端が帰還入力端子２５
に接続し他端が前記キャパシタＣ２２の前記一端に接続
するスイッチである。２６は外部からのクロックおよび
２値入力データｄ□〜ｄｎにもとづいて、上記主回路の
スイッチ手段を形成する各スイッチの制御信号を発生す
る制御回路でｂる。
を示す電気回路図である。主回路２０において、２１は
基準電圧ｖＲが加えられる基準入力端子、８２１はこの
基準入力端子２１にその一端が接続するスイッチ、Ｃ２
１はこのスイッチＳ２１．の他端にその一端が接続する
キャパシタ、Ｓ２２はこのキヤ、くシタＣ２１の前記一
端にその一端が接続しその他端がコモンに接続するスイ
ッチ、２２はコモン電圧（ＬＳＢ以外の縦続接続の場合
は前段からの変換出力）が加わる入力端子、８２３はこ
の入力端子２２にその一端が接続するスイッチ、Ｃ２２
はこのスイッチ接続し、その他端が前記キャパシタＣ２
２の前記一端と接続するスイッチ、２３はその入力端子
に前記キャパシタＣ２１およびＣ２２の他端が接続する
反転増幅器で例えばインバータがどの簡単なもの、８２
５はその一端がこの反転増幅器２３の出力端子に接続し
その他端が前記反転増幅器の前記入力端子に接続するス
イッチ、２４は前記反転増幅器２３の出力端子が接続す
る変換出力端子、２５はこの変換出力端子２４からの変
換出力Ｖに関連する信号ＦＢ（ｖＡそのものまたはサン
プル・ホールド回路を介した信号）を帰還して加える帰
還入力端子、８２６はこのその一端が帰還入力端子２５
に接続し他端が前記キャパシタＣ２２の前記一端に接続
するスイッチである。２６は外部からのクロックおよび
２値入力データｄ□〜ｄｎにもとづいて、上記主回路の
スイッチ手段を形成する各スイッチの制御信号を発生す
る制御回路でｂる。
第５図はこのような構成のＤ／Ａ変換回路を１ビット分
Ｄ／Ａ変換動作させる場合の模様を示す動作説明図であ
る。以下第３図（４）〜（Ｃ）にもとづいて各動作ステ
ップを説明する。
Ｄ／Ａ変換動作させる場合の模様を示す動作説明図であ
る。以下第３図（４）〜（Ｃ）にもとづいて各動作ステ
ップを説明する。
オフセット（またはしきい電圧）ｖＴに保つ。変換しよ
うとするｌビット目のデータ人力ｄ１が１のときはスイ
ッチ８２１をｄ１＝０のときはスイッチ８２２をＯＮと
してキャパシタＣ２１の端子間Ｗ圧■ →１電工 ｖｌ−ＶＲｄｉ −ＶＴ （７） に充電する。入力データがＬＳＢの場合（１−１）はス
イッチ８２３をＯＮとしてキャパシタＣ２２の端子間電
圧ｖ２を ｖ２“−ＶＴ に充電する。入力データがＬＳＢでない場合（１≠１）
、循環形の場合はスイッチ８２３がオープンとなり、キ
ャパシタＣ２２は前回（循環式）％式％ を保持したままとなシ、縦続形の場合にはスイッチ８２
３をオンとして同じ値の前段の変換結果をキャパシタＣ
２２に保持する０ ■） 電荷再分布 次にスイッチ８２４．８２５をオンとして（４）でキャ
ノ（シタＣ２１，Ｃ２２に保持した電荷を再分布させる
。
うとするｌビット目のデータ人力ｄ１が１のときはスイ
ッチ８２１をｄ１＝０のときはスイッチ８２２をＯＮと
してキャパシタＣ２１の端子間Ｗ圧■ →１電工 ｖｌ−ＶＲｄｉ −ＶＴ （７） に充電する。入力データがＬＳＢの場合（１−１）はス
イッチ８２３をＯＮとしてキャパシタＣ２２の端子間電
圧ｖ２を ｖ２“−ＶＴ に充電する。入力データがＬＳＢでない場合（１≠１）
、循環形の場合はスイッチ８２３がオープンとなり、キ
ャパシタＣ２２は前回（循環式）％式％ を保持したままとなシ、縦続形の場合にはスイッチ８２
３をオンとして同じ値の前段の変換結果をキャパシタＣ
２２に保持する０ ■） 電荷再分布 次にスイッチ８２４．８２５をオンとして（４）でキャ
ノ（シタＣ２１，Ｃ２２に保持した電荷を再分布させる
。
再分布後のキャパシタＣ２１，Ｃ２２の端子電圧すなわ
ち変換電圧Ｖｏｉは、 となる。キャパシタＣ２１と０２２の値はほぼ等しく
８ ） くとってめるので（１）式は、 Ｖｏｉ ＝ Ｔ （ＶＲｄｉ＋ Ｖｏｉ−１）
（２）と々る。（２）式は電荷再分布形Ｄ
／Ａ変換の一般式を１表わしている。循環形の場合には
このときのｖｍＶｏｉ−ＶＴがキャパシタＣ２２に保持
されたまま次のビット変換に用いられる。
ち変換電圧Ｖｏｉは、 となる。キャパシタＣ２１と０２２の値はほぼ等しく
８ ） くとってめるので（１）式は、 Ｖｏｉ ＝ Ｔ （ＶＲｄｉ＋ Ｖｏｉ−１）
（２）と々る。（２）式は電荷再分布形Ｄ
／Ａ変換の一般式を１表わしている。循環形の場合には
このときのｖｍＶｏｉ−ＶＴがキャパシタＣ２２に保持
されたまま次のビット変換に用いられる。
Ｃ）変換出力
これは縦続形の場合で、スイッチ８２６をＯＮとして上
記の変換電圧Ｖｏｉを、バッフ丁として反転増幅器２３
を介して出力電圧Ｖとして出力し、次段の入力Ｖ、とな
る。
記の変換電圧Ｖｏｉを、バッフ丁として反転増幅器２３
を介して出力電圧Ｖとして出力し、次段の入力Ｖ、とな
る。
第４図は本発明の一実施例を示すブロック図で上記のよ
うな構成の主回路２０を用いて循環形のＤ／Ａ変換器を
構成したものである。４１は基準電圧が加わる基準入力
端子、２０は前記主回路で入力端子がコモンに接続して
いる。前記主回路２０からの変換出力はスイッチＳ４２
．キャパシタＣ４２，バッフ丁４２１（ソース・フォロ
ワなどの簡単なものでよい）で構成式れる周知のサンプ
ル・ホールド回路４２に加えられる。前記サンプル・ホ
ールド回路４２からの出力は前記主回路２０へ帰還入力
ＦＢとして帰還されるとともに、出力端子４３を介して
出力される。４４は外部からのクロックとデータ入力に
もとづいて上記の主回路２０およびサンプル・ホールド
回路の各スイッチへ送る制御信号を発生する制御回路で
ある。
うな構成の主回路２０を用いて循環形のＤ／Ａ変換器を
構成したものである。４１は基準電圧が加わる基準入力
端子、２０は前記主回路で入力端子がコモンに接続して
いる。前記主回路２０からの変換出力はスイッチＳ４２
．キャパシタＣ４２，バッフ丁４２１（ソース・フォロ
ワなどの簡単なものでよい）で構成式れる周知のサンプ
ル・ホールド回路４２に加えられる。前記サンプル・ホ
ールド回路４２からの出力は前記主回路２０へ帰還入力
ＦＢとして帰還されるとともに、出力端子４３を介して
出力される。４４は外部からのクロックとデータ入力に
もとづいて上記の主回路２０およびサンプル・ホールド
回路の各スイッチへ送る制御信号を発生する制御回路で
ある。
本回路の動作を次に述べる。第３図の動作ステップ（４
）から（Ｂ）までを入力データｄ□〜ｄｎのビット数に
対応した回数（この場合はｎ回）繰り返した後得られる
変換出力ｖＡは、サンプル・ホールド回路４２を介して
、ｎビットのデータ入力に対応したＤ／Ａ変換出力とし
て出力される。
）から（Ｂ）までを入力データｄ□〜ｄｎのビット数に
対応した回数（この場合はｎ回）繰り返した後得られる
変換出力ｖＡは、サンプル・ホールド回路４２を介して
、ｎビットのデータ入力に対応したＤ／Ａ変換出力とし
て出力される。
第５図は本発明の＠２の実施例を示すブロック図で前記
の主回路２０を用いて縦続形のＤ／Ａ変換器を構成した
ものである。５１は基準電圧が加わる基準入力端子、２
０は前記主回路で、前記基準入力端子５１からの基準電
圧Ｖが各段に加えられ、各段の出力電圧Ｖが次段の入力
電圧Ｖ工となって複数（デ−タ入力のｂピット数ｎ）縦
続接続されている。
の主回路２０を用いて縦続形のＤ／Ａ変換器を構成した
ものである。５１は基準電圧が加わる基準入力端子、２
０は前記主回路で、前記基準入力端子５１からの基準電
圧Ｖが各段に加えられ、各段の出力電圧Ｖが次段の入力
電圧Ｖ工となって複数（デ−タ入力のｂピット数ｎ）縦
続接続されている。
ｎ段目（最終段）の主回路２０からの出力電圧ｖＡはス
イッチ８５２ 、、キャパシタＣ５２，バッファ５２１
（ソース・フォロワなどの簡単なものでよい）で構成
される周知のサンプル・ホールド回路５２に加えれると
ともに、出力端子５３を介して出力される。
イッチ８５２ 、、キャパシタＣ５２，バッファ５２１
（ソース・フォロワなどの簡単なものでよい）で構成
される周知のサンプル・ホールド回路５２に加えれると
ともに、出力端子５３を介して出力される。
５４は各入力データｄ□〜ｄｎの各ビット毎に異なる遅
れを生じさせる遅れ回路、５５はこの遅れ回路５４を介
して加えられる入力データｄ□〜ｄｎおよびクロックを
入力して上記各回路のスイッチの制御信号を発生する制
御回路である。
れを生じさせる遅れ回路、５５はこの遅れ回路５４を介
して加えられる入力データｄ□〜ｄｎおよびクロックを
入力して上記各回路のスイッチの制御信号を発生する制
御回路である。
本回路の動作を次に述べる。各段の主回路は第３図の動
作ステップ（４）から（Ｃ）を行なうことによシ得られ
る変換出力ｖＡを次段の入力Ｖ工として順次変換してゆ
く。最終段（ｎ段目）の主回路２０の動作ステップが（
Ｃ）（第３図）のときサンプルホールド回路５２を介し
て、ｎビットの入力データに対応したＤ／Ａ変換出力Ｖ
ｏを得ることができる（このときは第３図（Ｃ）におけ
る点Ｈの部分にサンプル・ホー（１１） ルド回路５２が挿入された状態になる）。
作ステップ（４）から（Ｃ）を行なうことによシ得られ
る変換出力ｖＡを次段の入力Ｖ工として順次変換してゆ
く。最終段（ｎ段目）の主回路２０の動作ステップが（
Ｃ）（第３図）のときサンプルホールド回路５２を介し
て、ｎビットの入力データに対応したＤ／Ａ変換出力Ｖ
ｏを得ることができる（このときは第３図（Ｃ）におけ
る点Ｈの部分にサンプル・ホー（１１） ルド回路５２が挿入された状態になる）。
上記のような構成のＤ／Ａ変換器では反転増幅器のオフ
セット（またはしきい電圧）およびゲイン特性は原理的
に出力精度に影響しないので、インバータのように簡単
なものを用いることができる。
セット（またはしきい電圧）およびゲイン特性は原理的
に出力精度に影響しないので、インバータのように簡単
なものを用いることができる。
また各サンプル・ホールド回路はループの中に入ってく
るので、そのバッフ丁（４２１，５２１）はソース・フ
ォロワなどの簡単なものでよい。また高精度部品が不用
なのでＩＣ化にも向いている。
るので、そのバッフ丁（４２１，５２１）はソース・フ
ォロワなどの簡単なものでよい。また高精度部品が不用
なのでＩＣ化にも向いている。
第４図の循環形はビット数の拡張が動作の繰返し回数を
増すだけで容易に行う為ことができ、構成が簡単という
特長を有し、第５図の縦続形は構成は若干複雑となるが
、サンプル・レートヲ（循環形に比べ約ｎ倍）高くでき
るという利点を有する。
増すだけで容易に行う為ことができ、構成が簡単という
特長を有し、第５図の縦続形は構成は若干複雑となるが
、サンプル・レートヲ（循環形に比べ約ｎ倍）高くでき
るという利点を有する。
以上述べたように本発明によれば、バッフ丁などのオフ
セットおよびゲイン特性が出力精度に影響しない、ＩＣ
化に向いた電荷再分布形Ｄ／Ａ変換器を簡単な構成で実
現できる。
セットおよびゲイン特性が出力精度に影響しない、ＩＣ
化に向いた電荷再分布形Ｄ／Ａ変換器を簡単な構成で実
現できる。
（１２）
第１図は従来の電荷再分布形Ｄ／Ａ変換器の１例を示す
電気回路図、第２図は本発明の実施例の主要部を示す電
気回路図、第３図は第２図の回路の動作を説明するため
の動作説明図、第４図は本発明の一実施例を示すブロッ
ク図、第５図は本発明の第２の実施例を示すブロック図
である。 ２３・・・反転増幅器、Ｃ２１，Ｃ２２・・・キャパシ
タ、５２１−８２６．８４２．８５２−・・スイッチ、
ｄ１〜ｄｎ・・・２値入カデータ、Ｖｏｉ−０，Ｖｏｉ
・・・変換電圧、ｎ・・・入力データのビット数、■・
・・出力電圧、■・・・入力電圧。 Ａ Ｉ
電気回路図、第２図は本発明の実施例の主要部を示す電
気回路図、第３図は第２図の回路の動作を説明するため
の動作説明図、第４図は本発明の一実施例を示すブロッ
ク図、第５図は本発明の第２の実施例を示すブロック図
である。 ２３・・・反転増幅器、Ｃ２１，Ｃ２２・・・キャパシ
タ、５２１−８２６．８４２．８５２−・・スイッチ、
ｄ１〜ｄｎ・・・２値入カデータ、Ｖｏｉ−０，Ｖｏｉ
・・・変換電圧、ｎ・・・入力データのビット数、■・
・・出力電圧、■・・・入力電圧。 Ａ Ｉ
Claims (2)
- （１）一端で接続する第１と第２のキャパシタと、この
第１と第２のキャパシタの接続点にその入力端子が接続
する反転増幅器と、上記回路の接続状態をスイッチを用
いて切換えるスイッチ手記第１のキャパシタとコモン電
圧または前回の変換電圧を保持する前記第２のキャパシ
タとを互いに並列に接続することにより電荷を再分布さ
せて生じる電圧を変換電圧として、前記２値入力データ
のピット数に対応する回数だけ上記の動作を繰返した後
生じる前記変換電圧を前記反転増幅器を介して前記２値
入力データに対応するＤ／Ａ変換出力として得る回路構
成となるように接続することを特徴とするＤ／Ａ変換器
。 - （２）下記のけ）のように構成した１ピツ） Ｄ／Ａ変
換回路を入力データのビット数に対応した数州いて前段
の出力電圧を次段の久方電圧として縦続接続し、最終段
の出力電圧から前記入力データに対応したＤ／Ａ変換出
力を得るようにしたことを特徴とするＤ／Ａ変換器。 （イ） 一端で接続する第１と第２のキャパシタと、こ
の第１と第２のキャパシタの接続点にその入力端子が接
続する反転増幅器と、上記回路の接続状態をスイッチを
用いて切換えろスイッチ手段とを備え、前記スイッチ手
段は対応するビットの２値入力データに対応した定電圧
を保持する前記第１のキャパシタとコモン電圧または前
段からの出力電圧を保持する前記第２のキャパシタとを
互いに並列に接続することによシミ荷を再分布させて生
じる電圧を前記反転増幅器を介して出力電圧として得る
回路構成となるように接続する１ビットＤ／Ａ変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985483A JPS59154820A (ja) | 1983-02-24 | 1983-02-24 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985483A JPS59154820A (ja) | 1983-02-24 | 1983-02-24 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154820A true JPS59154820A (ja) | 1984-09-03 |
| JPH0212416B2 JPH0212416B2 (ja) | 1990-03-20 |
Family
ID=12287546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2985483A Granted JPS59154820A (ja) | 1983-02-24 | 1983-02-24 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154820A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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