JPH0149060B2 - - Google Patents
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- JPH0149060B2 JPH0149060B2 JP58028208A JP2820883A JPH0149060B2 JP H0149060 B2 JPH0149060 B2 JP H0149060B2 JP 58028208 A JP58028208 A JP 58028208A JP 2820883 A JP2820883 A JP 2820883A JP H0149060 B2 JPH0149060 B2 JP H0149060B2
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- inverting amplifier
- capacitors
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- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 19
- 239000000872 buffer Substances 0.000 description 7
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- 125000004122 cyclic group Chemical group 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はスイツチドキヤパシタ形Ａ／Ｄ変換器
の改良に関するものである。
の改良に関するものである。
第１図は従来の電荷再分布形Ｄ／Ａ変換器の１
例でカリフオルニア大が試作したものの原理を示
す原理説明図である。容量の等しい２つのキヤパ
シタＣ１１，Ｃ１２を初めは放電させておく。ま
ず全スイツチを開き、LSBから変換を始める。
LSBの状態d1＝１のときスイツチＳ１２を瞬間的
に閉じてキヤパシタＣ１１を基準電圧VRまで充
電する。d1＝０のときは、スイツチＳ１３を閉じ
る。次にスイツチＳ１１だけを瞬間的に閉じて、
電荷を再分布させる。このときキヤパシタＣ１
１，Ｃ１２の端子電圧Ｖ１１（１），Ｖ１２（１）
はd1VR／２となる。続いて、LSBの一つ上のビ
ツトの状態d2によつてスイツチＳ１２かＳ１３を
瞬間的に閉じる。その後スイツチＳ１１だけを閉
じて電荷を再分布させると、キヤパシタＣ１１，
Ｃ１２の端子電圧Ｖ１１（２），Ｖ１２（２）は
次のようになる。
例でカリフオルニア大が試作したものの原理を示
す原理説明図である。容量の等しい２つのキヤパ
シタＣ１１，Ｃ１２を初めは放電させておく。ま
ず全スイツチを開き、LSBから変換を始める。
LSBの状態d1＝１のときスイツチＳ１２を瞬間的
に閉じてキヤパシタＣ１１を基準電圧VRまで充
電する。d1＝０のときは、スイツチＳ１３を閉じ
る。次にスイツチＳ１１だけを瞬間的に閉じて、
電荷を再分布させる。このときキヤパシタＣ１
１，Ｃ１２の端子電圧Ｖ１１（１），Ｖ１２（１）
はd1VR／２となる。続いて、LSBの一つ上のビ
ツトの状態d2によつてスイツチＳ１２かＳ１３を
瞬間的に閉じる。その後スイツチＳ１１だけを閉
じて電荷を再分布させると、キヤパシタＣ１１，
Ｃ１２の端子電圧Ｖ１１（２），Ｖ１２（２）は
次のようになる。
V11（２）＝V12（２）＝１／２（d2＋１／２d1）VR (1)
上記のような動作を繰返し行なうと、ｋ回目の
電荷再分布の終了後にキヤパシタＣ１１，Ｃ１２
の端子電圧Ｖ１１（Ｋ），Ｖ１２（Ｋ）は、 V11（Ｋ）＝V12（Ｋ）＝k 〓i=1 2idi／2K+1VR (2) となり、ｋビツトのＤ／Ａ変換が終わる。
電荷再分布の終了後にキヤパシタＣ１１，Ｃ１２
の端子電圧Ｖ１１（Ｋ），Ｖ１２（Ｋ）は、 V11（Ｋ）＝V12（Ｋ）＝k 〓i=1 2idi／2K+1VR (2) となり、ｋビツトのＤ／Ａ変換が終わる。
上記のようなＤ／Ａ変換器はキヤパシタ２個と
アナログ・スイツチから構成され、構成が簡単で
IC化に向くが、この回路を使つて逐次比較方式
のスイツチドキヤパシタ形Ａ／Ｄ変換器を組む
と、変換時間が遅く、比較器のオフセツトが精度
に影響するため高精度用に適さないなどの欠点が
あつた。
アナログ・スイツチから構成され、構成が簡単で
IC化に向くが、この回路を使つて逐次比較方式
のスイツチドキヤパシタ形Ａ／Ｄ変換器を組む
と、変換時間が遅く、比較器のオフセツトが精度
に影響するため高精度用に適さないなどの欠点が
あつた。
また電子通信学会論文誌’81／９、Vol.J64−
Ｃ、No−９、560／565に掲載の井阪らによるス
イツチドキヤパシタ形Ａ／Ｄ変換器の場合も比較
器、演算器などのオフセツトが誤差に影響を与え
ている。
Ｃ、No−９、560／565に掲載の井阪らによるス
イツチドキヤパシタ形Ａ／Ｄ変換器の場合も比較
器、演算器などのオフセツトが誤差に影響を与え
ている。
本発明は上記の問題点を解決するためになされ
たもので、比較器などのオフセツトが精度に影響
しない、スイツチドキヤパシタ形Ａ／Ｄ変換器を
実現することを目的とする。
たもので、比較器などのオフセツトが精度に影響
しない、スイツチドキヤパシタ形Ａ／Ｄ変換器を
実現することを目的とする。
上記の目的を達成するために本発明に係るＡ／
Ｄ変換器の第１の要旨とするところは、一端同士
が互いに接続する第１、第２のキヤパシタと、こ
の第１、第２のキヤパシタの接続点にその入力端
子が接続する反転増幅器と、入力電圧と前記第１
のキヤパシタの他端との間に関連して接続する第
１のスイツチと、定電圧と前記第１のキヤパシタ
の他端との間に関連して接続する第２のスイツチ
と、入力電圧と前記第２のキヤパシタの他端との
間に関連して接続する第３のスイツチと、コモン
と前記第２のキヤパシタの他端との間に関連して
接続する第４のスイツチと、前記反転増幅器の出
力端子と前記第１のキヤパシタの他端との間に関
連して接続する第５のスイツチと、前記反転増幅
器の入力端子と出力端子の間に接続する第６のス
イツチと、前記反転増幅器の出力端子と前記第２
のキヤパシタの他端との間に接続する第７のスイ
ツチとを備え、第１、第２のスイツチをオンにし
て入力電圧を第１、第２のキヤパシタに保持し、
第４、第５のスイツチをオンにして第２のキヤパ
シタの電荷を第１のキヤパシタに移送し、第２の
スイツチをオンにしたときの反転増幅器からの比
較出力に応じて前記第５のスイツチまたは前記第
２、第７のスイツチをオンにして、反転増幅器の
出力端子から剰余出力を得るように構成したこと
を特徴とする点に存する。
Ｄ変換器の第１の要旨とするところは、一端同士
が互いに接続する第１、第２のキヤパシタと、こ
の第１、第２のキヤパシタの接続点にその入力端
子が接続する反転増幅器と、入力電圧と前記第１
のキヤパシタの他端との間に関連して接続する第
１のスイツチと、定電圧と前記第１のキヤパシタ
の他端との間に関連して接続する第２のスイツチ
と、入力電圧と前記第２のキヤパシタの他端との
間に関連して接続する第３のスイツチと、コモン
と前記第２のキヤパシタの他端との間に関連して
接続する第４のスイツチと、前記反転増幅器の出
力端子と前記第１のキヤパシタの他端との間に関
連して接続する第５のスイツチと、前記反転増幅
器の入力端子と出力端子の間に接続する第６のス
イツチと、前記反転増幅器の出力端子と前記第２
のキヤパシタの他端との間に接続する第７のスイ
ツチとを備え、第１、第２のスイツチをオンにし
て入力電圧を第１、第２のキヤパシタに保持し、
第４、第５のスイツチをオンにして第２のキヤパ
シタの電荷を第１のキヤパシタに移送し、第２の
スイツチをオンにしたときの反転増幅器からの比
較出力に応じて前記第５のスイツチまたは前記第
２、第７のスイツチをオンにして、反転増幅器の
出力端子から剰余出力を得るように構成したこと
を特徴とする点に存する。
本発明の第２の要旨とするところは、上記の第
１の要旨の１ビツトＡ／Ｄ変換器を複数個縦続接
続した縦続形Ａ／Ｄ変換器に存する。
１の要旨の１ビツトＡ／Ｄ変換器を複数個縦続接
続した縦続形Ａ／Ｄ変換器に存する。
本発明の第３の要旨とするところは、上記の第
１の要旨の１ビツトＡ／Ｄ変換器とサンプル・ホ
ールド回路を組み合わせて構成した循環形Ａ／Ｄ
変換器に存する。
１の要旨の１ビツトＡ／Ｄ変換器とサンプル・ホ
ールド回路を組み合わせて構成した循環形Ａ／Ｄ
変換器に存する。
以下図面を用いて本発明を説明する。
第２図は本発明に係る１ビツトＡ／Ｄ変換器の
実施例を示す電気回路図である。主回路２０にお
いて、２１は入力信号VIが加えられる入力信号
端子、Ｓ２１，Ｓ２３はこの入力信号端子２１に
その一端が接続するスイツチ、２２は基準電圧
VRが加えられる基準電圧端子、Ｓ２２はこの基
準電圧端子２２にその一端が接続するスイツチ、
Ｓ２４はコモンにその一端が接続するスイツチ、
Ｃ２１は前記スイツチＳ２１，Ｓ２２の他端がそ
の一端に接続する第１のキヤパシタ、Ｃ２２はこ
の第１のキヤパシタＣ２１と容量がほぼ同じで、
前記スイツチＳ２３，Ｓ２４の他端がその一端に
接続する第２のキヤパシタ、２３は前記キヤパシ
タＣ２１，Ｃ２２の他端がその入力端子に接続す
る反転増幅器、Ｓ２５はこの反転増幅器２３の出
力端子がその一端に接続し前記キヤパシタＣ２１
の前記一端がその他端に接続するスイツチ、Ｓ２
６は前記反転増幅器２３の前記出力端子がその一
端に接続し前記反転増幅器２３の前記入力端子に
その他端が接続するスイツチ、２４は前記反転増
幅器２３の出力が加わる出力端子、２５はこの出
力端子２４からの剰余出力に関連する帰還信号
FBを入力する帰還入力端子、Ｓ２７はこの帰還
入力端子２５にその一端が接続し前記キヤパシタ
Ｃ２２の前記一端にその他端が接続するスイツ
チ、２６は前記キヤパシタＣ２１の前記一端に接
続する循環入力端子（循環形とする場合のみ必
要）である。２７は上記の主回路２０からの比較
出力Vcおよび外部からのクロツクを入力して、
上記主回路２０の各スイツチＳ２１〜Ｓ２７への
制御信号を発生する制御回路である。
実施例を示す電気回路図である。主回路２０にお
いて、２１は入力信号VIが加えられる入力信号
端子、Ｓ２１，Ｓ２３はこの入力信号端子２１に
その一端が接続するスイツチ、２２は基準電圧
VRが加えられる基準電圧端子、Ｓ２２はこの基
準電圧端子２２にその一端が接続するスイツチ、
Ｓ２４はコモンにその一端が接続するスイツチ、
Ｃ２１は前記スイツチＳ２１，Ｓ２２の他端がそ
の一端に接続する第１のキヤパシタ、Ｃ２２はこ
の第１のキヤパシタＣ２１と容量がほぼ同じで、
前記スイツチＳ２３，Ｓ２４の他端がその一端に
接続する第２のキヤパシタ、２３は前記キヤパシ
タＣ２１，Ｃ２２の他端がその入力端子に接続す
る反転増幅器、Ｓ２５はこの反転増幅器２３の出
力端子がその一端に接続し前記キヤパシタＣ２１
の前記一端がその他端に接続するスイツチ、Ｓ２
６は前記反転増幅器２３の前記出力端子がその一
端に接続し前記反転増幅器２３の前記入力端子に
その他端が接続するスイツチ、２４は前記反転増
幅器２３の出力が加わる出力端子、２５はこの出
力端子２４からの剰余出力に関連する帰還信号
FBを入力する帰還入力端子、Ｓ２７はこの帰還
入力端子２５にその一端が接続し前記キヤパシタ
Ｃ２２の前記一端にその他端が接続するスイツ
チ、２６は前記キヤパシタＣ２１の前記一端に接
続する循環入力端子（循環形とする場合のみ必
要）である。２７は上記の主回路２０からの比較
出力Vcおよび外部からのクロツクを入力して、
上記主回路２０の各スイツチＳ２１〜Ｓ２７への
制御信号を発生する制御回路である。
第３図は上記のような構成の１ビツトＡ／Ｄ変
換器の動作を説明するための動作説明図である。
以下第３図Ａ〜Ｄの各ステツプにしたがつて動作
を説明する。
換器の動作を説明するための動作説明図である。
以下第３図Ａ〜Ｄの各ステツプにしたがつて動作
を説明する。
(A) 最初にスイツチＳ２１，Ｓ２３，Ｓ２６のみ
をONとして入力電圧VIをキヤパシタＣ２１，
Ｃ２２に保持させる。反転増幅器２３の入力端
子は仮想接地となるがオフセツト（またはしき
い電圧）VTにより電位はVTとなる。
をONとして入力電圧VIをキヤパシタＣ２１，
Ｃ２２に保持させる。反転増幅器２３の入力端
子は仮想接地となるがオフセツト（またはしき
い電圧）VTにより電位はVTとなる。
(B) 次にスイツチＳ２４，Ｓ２５のみをONと
し、キヤパシタＣ２２の電荷をＣ２１へ移送す
る。キヤパシタＣ２２の端子間電圧VI−VTか
ら−VTになるので電荷Ｃ２２VIがキヤパシタ
Ｃ２１に移る。この結果キヤパシタＣ２１の端
子間電圧V1は （１＋C22／C21）VI−VT となる。
し、キヤパシタＣ２２の電荷をＣ２１へ移送す
る。キヤパシタＣ２２の端子間電圧VI−VTか
ら−VTになるので電荷Ｃ２２VIがキヤパシタ
Ｃ２１に移る。この結果キヤパシタＣ２１の端
子間電圧V1は （１＋C22／C21）VI−VT となる。
(C) スイツチＳ２２のみをONとすると反転増幅
器２３はしきい値VTの比較器として動作し、
その入力電位Ｖは Ｖ＝VR−（１＋C22／C21）VI＋VT となる。この結果入力電圧VIは C21／C21＋C22VR≒VR／２ と比較されることになる。
器２３はしきい値VTの比較器として動作し、
その入力電位Ｖは Ｖ＝VR−（１＋C22／C21）VI＋VT となる。この結果入力電圧VIは C21／C21＋C22VR≒VR／２ と比較されることになる。
VI＜C21／C21＋C22VR
のときは反転増幅器２３からの比較出力はＬ
（論理０のデータ出力に対応）となり次のD1ス
テツプへ進む。
（論理０のデータ出力に対応）となり次のD1ス
テツプへ進む。
VI≧C21／C21＋C22VR
のときは反転増幅器２３からの比較出力はＨ
（論理１のデータ出力に対応）となり次のD2ス
テツプへ進む。
（論理１のデータ出力に対応）となり次のD2ス
テツプへ進む。
(D1) スイツチＳ２５のみをONとし、反転増幅
器２３からの剰余出力として Vo＝VI（１＋C22／C21） (3) ≒2VI を得る。
器２３からの剰余出力として Vo＝VI（１＋C22／C21） (3) ≒2VI を得る。
(D2) スイツチＳ２２，Ｓ２７のみをONとし
て、キヤパシタＣ２１の電荷をキヤパシタＣ
２２に移送して剰余出力 Vo＝（１＋C21／C22）VI−C21／C22VR (4) ≒2VI−VR を得る。
て、キヤパシタＣ２１の電荷をキヤパシタＣ
２２に移送して剰余出力 Vo＝（１＋C21／C22）VI−C21／C22VR (4) ≒2VI−VR を得る。
第４図に上記の回路の入出力特性を示す特性曲
線図を示す。
線図を示す。
このような構成の１ビツトＡ／Ｄ変換器におい
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に、出力の精度に影響しないので、
インバータのように簡単なものを用いることがで
きる。また動作ステツプ数も４と比較的少ないの
で変換速度も比較的速い。また、スイツチドキヤ
パシタ形なので平衡状態では電流が流れないた
め、スイツチのオン抵抗による誤差を生じない。
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に、出力の精度に影響しないので、
インバータのように簡単なものを用いることがで
きる。また動作ステツプ数も４と比較的少ないの
で変換速度も比較的速い。また、スイツチドキヤ
パシタ形なので平衡状態では電流が流れないた
め、スイツチのオン抵抗による誤差を生じない。
第５図は本発明の第２実施例を示すブロツク図
で、第２図の１ビツトＡ／Ｄ変換回路を複数個縦
続接続することにより複数ビツトのＡ／Ｄ変換器
を構成したものである。基準電圧VRは基準電圧
端子５２を介してｎ個の１ビツトＡ／Ｄ変換回路
の主回路２０（第２図）の各基準電圧端子２２に
加えられている。入力端子５１に加えられる入力
信号VINは初段の前記主回路２０の入力端子２１
（第２図）に加えられる。初段の主回路２０から
の出力は剰余出力Vooが帰還入力端子２５（第２
図）に帰還されると同時に次段の主回路２０に加
えられその入力VI1となる。以下同様にして出力
データのビツト数に対応した個数の主回路２０に
接続する。各主回路２０からの比較出力Vco〜
Vcn-1およびクロツク入力端子５３を介して入力
されるクロツクは制御回路５４に加えられ、各ス
イツチへの制御信号を発生する。前記比較出力
Vco〜Vcn-1はシフトレジスタ・アレイ５５でそ
れぞれ遅延（Ｄは遅れ回路）されて並列のＡ／Ｄ
変換出力データdo〜dn-1となる。
で、第２図の１ビツトＡ／Ｄ変換回路を複数個縦
続接続することにより複数ビツトのＡ／Ｄ変換器
を構成したものである。基準電圧VRは基準電圧
端子５２を介してｎ個の１ビツトＡ／Ｄ変換回路
の主回路２０（第２図）の各基準電圧端子２２に
加えられている。入力端子５１に加えられる入力
信号VINは初段の前記主回路２０の入力端子２１
（第２図）に加えられる。初段の主回路２０から
の出力は剰余出力Vooが帰還入力端子２５（第２
図）に帰還されると同時に次段の主回路２０に加
えられその入力VI1となる。以下同様にして出力
データのビツト数に対応した個数の主回路２０に
接続する。各主回路２０からの比較出力Vco〜
Vcn-1およびクロツク入力端子５３を介して入力
されるクロツクは制御回路５４に加えられ、各ス
イツチへの制御信号を発生する。前記比較出力
Vco〜Vcn-1はシフトレジスタ・アレイ５５でそ
れぞれ遅延（Ｄは遅れ回路）されて並列のＡ／Ｄ
変換出力データdo〜dn-1となる。
このような構成のＡ／Ｄ変換器は、前記第１の
実施例の諸特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を前記１ビツトＡ／Ｄ変換
器と同一のサンプル・レートで得ることができる
（後述の循環形よりも約ｎ倍サンプル・レートが
高い）。
実施例の諸特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を前記１ビツトＡ／Ｄ変換
器と同一のサンプル・レートで得ることができる
（後述の循環形よりも約ｎ倍サンプル・レートが
高い）。
第６図は本発明の第３の実施例を示すブロツク
図で、第２図の１ビツトＡ／Ｄ変換回路を循環的
に繰返し動作させることにより複数ビツトのＡ／
Ｄ変換器を構成したものである。図において主回
路２０（第２図）へは入力端子６１を介して入力
信号VINが、基準電圧端子６２を介して基準電圧
VRが加えられる。主回路２０からの剰余出力Vo
はスイツチＳ６４、キヤパシタＣ６４、バツフア
６４１より成るサンプル・ホールド回路６４に加
えられ、このサンプル・ホールド回路６４からの
出力は前記主回路２０の帰還入力端子および、ス
イツチＳ６１を介して循環入力端子に帰還され
る。制御回路６５はクロツク入力端子６３を介し
てクロツクを、前記主回路２０からの比較出力
Vcを入力して、スイツチ制御信号およびＡ／Ｄ
変換データ出力do〜dn-1（ｎビツトの場合）を発
生する。
図で、第２図の１ビツトＡ／Ｄ変換回路を循環的
に繰返し動作させることにより複数ビツトのＡ／
Ｄ変換器を構成したものである。図において主回
路２０（第２図）へは入力端子６１を介して入力
信号VINが、基準電圧端子６２を介して基準電圧
VRが加えられる。主回路２０からの剰余出力Vo
はスイツチＳ６４、キヤパシタＣ６４、バツフア
６４１より成るサンプル・ホールド回路６４に加
えられ、このサンプル・ホールド回路６４からの
出力は前記主回路２０の帰還入力端子および、ス
イツチＳ６１を介して循環入力端子に帰還され
る。制御回路６５はクロツク入力端子６３を介し
てクロツクを、前記主回路２０からの比較出力
Vcを入力して、スイツチ制御信号およびＡ／Ｄ
変換データ出力do〜dn-1（ｎビツトの場合）を発
生する。
このような構成のＡ／Ｄ変換器の動作は次のよ
うになる。主回路でまず１ビツト（MSB）分の
Ａ／Ｄ変換を行ない、第３図のＤのステツプでス
イツチＳ６４をONにしてその剰余出力Vooをサ
ンプル・ホールド回路６４に保持する（第３図Ｄ
のステツプでＨ点にサンプル・ホールド回路が挿
入された形になる）。次のステツプ（第３図Ａの
ステツプ）で、スイツチＳ６１をONとして前回
の剰余出力VooをキヤパシタＣ２１に保持させ
る。このときキヤパシタＣ２２にも前回の剰余出
力Vooが保持されているので、以下第３図Ｂ〜Ｄ
のステツプを実行することにより、次の変換を行
なうことができる。このような動作をｎ回繰返し
て各変換ごとに得られる一連の比較出力Vc＝
Vco〜Vcn-1は制御回路６５から出力されるデー
タ出力do〜dn-1に対応している。
うになる。主回路でまず１ビツト（MSB）分の
Ａ／Ｄ変換を行ない、第３図のＤのステツプでス
イツチＳ６４をONにしてその剰余出力Vooをサ
ンプル・ホールド回路６４に保持する（第３図Ｄ
のステツプでＨ点にサンプル・ホールド回路が挿
入された形になる）。次のステツプ（第３図Ａの
ステツプ）で、スイツチＳ６１をONとして前回
の剰余出力VooをキヤパシタＣ２１に保持させ
る。このときキヤパシタＣ２２にも前回の剰余出
力Vooが保持されているので、以下第３図Ｂ〜Ｄ
のステツプを実行することにより、次の変換を行
なうことができる。このような動作をｎ回繰返し
て各変換ごとに得られる一連の比較出力Vc＝
Vco〜Vcn-1は制御回路６５から出力されるデー
タ出力do〜dn-1に対応している。
このような構成のＡ／Ｄ変換器は、前記第１の
実施例の諸特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を簡単な構成で実現できる
という利点を有する。また手順の繰返しを増やす
だけでビツト数を容易に拡張することができる。
また第６図で用いられたサンプル・ホールド回路
は閉ループ内に含まれるのでオフセツト・ゲイン
特性などは問われず簡単なものでよい。例えばバ
ツフア６４１としてソース・フオロワーなどの簡
単なものを用いることができる。
実施例の諸特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を簡単な構成で実現できる
という利点を有する。また手順の繰返しを増やす
だけでビツト数を容易に拡張することができる。
また第６図で用いられたサンプル・ホールド回路
は閉ループ内に含まれるのでオフセツト・ゲイン
特性などは問われず簡単なものでよい。例えばバ
ツフア６４１としてソース・フオロワーなどの簡
単なものを用いることができる。
第７図は本発明の第４の実施例を示す電気回路
図で、第１の実施例（第２図）に示したＡ／Ｄ変
換回路にスイツチＳ７８，Ｓ７９を追加してＤ／
Ａ変換回路としても動作するようにしたものであ
る（第７図と第２図の各符号の１桁目が対応。制
御回路の図は省略。）。第７図の回路をＡ／Ｄ変換
器として動作させる場合は第２図の場合と同様で
ある。第８図は第７図の回路をＤ／Ａ変換器とし
て動作させる場合の模様を示す動作説明図であ
る。以下第８図Ａ〜Ｃにもとづいて各動作ステツ
プを説明する。
図で、第１の実施例（第２図）に示したＡ／Ｄ変
換回路にスイツチＳ７８，Ｓ７９を追加してＤ／
Ａ変換回路としても動作するようにしたものであ
る（第７図と第２図の各符号の１桁目が対応。制
御回路の図は省略。）。第７図の回路をＡ／Ｄ変換
器として動作させる場合は第２図の場合と同様で
ある。第８図は第７図の回路をＤ／Ａ変換器とし
て動作させる場合の模様を示す動作説明図であ
る。以下第８図Ａ〜Ｃにもとづいて各動作ステツ
プを説明する。
(A) 入力データのサンプル
スイツチＳ７６をONとして、反転増幅器の
入力端子電圧を反転増幅器のオフセツト（また
はしきい電圧）VTに保つ。変換しようとする
１ビツト目のデータ入力Piが１のときはスイツ
チＳ７２を、Pi＝０のときはスイツチＳ７８を
ONとしてキヤパシタＣ７１の端子間電圧v1を
定電圧 v1＝VRPi−VT に充電する。入力データがLSBの場合（ｉ＝
１）はスイツチＳ７４をONとしてキヤパシタ
Ｃ７２の端子間電圧v2を v2＝−VT に充電する。入力データがLSBでない場合
（ｉ≠１）はスイツチＳ７４はオープンでキヤ
パシタＣ７２は前回（循環式）または前段（縦
続式）の変換結果 v2＝Voi-1−VT を保持したままとなる。
入力端子電圧を反転増幅器のオフセツト（また
はしきい電圧）VTに保つ。変換しようとする
１ビツト目のデータ入力Piが１のときはスイツ
チＳ７２を、Pi＝０のときはスイツチＳ７８を
ONとしてキヤパシタＣ７１の端子間電圧v1を
定電圧 v1＝VRPi−VT に充電する。入力データがLSBの場合（ｉ＝
１）はスイツチＳ７４をONとしてキヤパシタ
Ｃ７２の端子間電圧v2を v2＝−VT に充電する。入力データがLSBでない場合
（ｉ≠１）はスイツチＳ７４はオープンでキヤ
パシタＣ７２は前回（循環式）または前段（縦
続式）の変換結果 v2＝Voi-1−VT を保持したままとなる。
(B) 電荷再分布
次にスイツチＳ７９，Ｓ７６をオンとして(A)
でキヤパシタＣ７１，Ｃ７２に保持した電荷を
再分布させる。再分布後のキヤパシタＣ７１，
Ｃ７２の端子電圧すなわち変換電圧Voiは、 Voi＝C71VRPi＋C72Voi-1／C71＋C72 (5) となる。キヤパシタＣ７１とＣ７２の値はほぼ
等しくとつてあるので(5)式は、 Voi≒１／２（VRPi＋Voi-1） (6) となる。(6)式は電荷再分布形Ｄ／Ａ変換の一般
式を表わしている。循環形の場合にはこのとき
のv2＝Voi−VTがキヤパシタＣ７２に保持され
たまま次のビツト変換に用いられる。
でキヤパシタＣ７１，Ｃ７２に保持した電荷を
再分布させる。再分布後のキヤパシタＣ７１，
Ｃ７２の端子電圧すなわち変換電圧Voiは、 Voi＝C71VRPi＋C72Voi-1／C71＋C72 (5) となる。キヤパシタＣ７１とＣ７２の値はほぼ
等しくとつてあるので(5)式は、 Voi≒１／２（VRPi＋Voi-1） (6) となる。(6)式は電荷再分布形Ｄ／Ａ変換の一般
式を表わしている。循環形の場合にはこのとき
のv2＝Voi−VTがキヤパシタＣ７２に保持され
たまま次のビツト変換に用いられる。
(C) 変換出力
これは縦続形の場合で、スイツチＳ７７を
ONとして上記の変換電圧Voiを、バツフアと
して反転増幅器７３を介して出力電圧VAとし
て出力し、次段の入力VIとなる。
ONとして上記の変換電圧Voiを、バツフアと
して反転増幅器７３を介して出力電圧VAとし
て出力し、次段の入力VIとなる。
上記のような構成のＤ／Ａ変換器を前記１ビツ
トＡ／Ｄ変換器の場合と同様に縦続形または循環
形とすることにより複数ビツトのデータ入力に対
するＤ／Ａ変換器を構成することができる。
トＡ／Ｄ変換器の場合と同様に縦続形または循環
形とすることにより複数ビツトのデータ入力に対
するＤ／Ａ変換器を構成することができる。
このような構成のDA変換器は反転増幅器のオ
フセツト（またはしきい電圧）が出力の精度に影
響しない、スイツチON抵抗が誤差にならない、
IC化に向いているなどの利点を有している。
フセツト（またはしきい電圧）が出力の精度に影
響しない、スイツチON抵抗が誤差にならない、
IC化に向いているなどの利点を有している。
このように第７図に示すような構成とすること
によりＡ／Ｄ変換とＤ／Ａ変換とを同一の回路で
実行することができるため、例えばプロセス用コ
ンピユータシステムの入出力インタフエースを大
幅に簡素化することができる。
によりＡ／Ｄ変換とＤ／Ａ変換とを同一の回路で
実行することができるため、例えばプロセス用コ
ンピユータシステムの入出力インタフエースを大
幅に簡素化することができる。
なお、第２図、第７図の回路において第９図に
示すようにキヤパシタＣ２１，Ｃ２２またはＣ７
１，Ｃ７２のまえにバツフア９１，９２を挿入す
ることにより、外部からの入力信号VIでキヤパ
シタを充電する際の速度を上げることができる。
このときの剰余出力を表わす式は（第２図の回路
にバツフアを追加した場合）比較出力がＬのとき
は Vo＝（１＋β2C22／β1C21）VI (7) となり、比較出力がＨのときは Vo＝（１＋β2C21／β1C22）VI−β1C21／β2C22VR
(8) となる。但しβ1、β2はバツフア９１，９２のゲイ
ンである。すなわちバツフア９１，９２のオフセ
ツトは出力精度に影響せず、ゲインもβ1とβ2の値
がそろつていればよい。
示すようにキヤパシタＣ２１，Ｃ２２またはＣ７
１，Ｃ７２のまえにバツフア９１，９２を挿入す
ることにより、外部からの入力信号VIでキヤパ
シタを充電する際の速度を上げることができる。
このときの剰余出力を表わす式は（第２図の回路
にバツフアを追加した場合）比較出力がＬのとき
は Vo＝（１＋β2C22／β1C21）VI (7) となり、比較出力がＨのときは Vo＝（１＋β2C21／β1C22）VI−β1C21／β2C22VR
(8) となる。但しβ1、β2はバツフア９１，９２のゲイ
ンである。すなわちバツフア９１，９２のオフセ
ツトは出力精度に影響せず、ゲインもβ1とβ2の値
がそろつていればよい。
以上述べたように本発明によれば、比較器など
のオフセツトが精度に影響しない、スイツチドキ
ヤパシタ形Ａ／Ｄ変換器を実現できる。
のオフセツトが精度に影響しない、スイツチドキ
ヤパシタ形Ａ／Ｄ変換器を実現できる。
第１図は従来の電荷再分布形Ａ／Ｄ変換器の原
理回路図、第２図は本発明に係るＡ／Ｄ変換器の
実施例を示す電気回路図、第３図は第２図の回路
の動作を説明するための動作説明図、第４図は第
２図の回路の入出力特性を示す特性曲線図、第５
図は本発明の第２の実施例を示すブロツク図、第
６図は本発明の第３の実施例を示すブロツク図、
第７図は本発明の第４の実施例を示す電気回路
図、第８図は第７図の回路をＤ／Ａ変換器として
動作させたときの動作説明図、第９図は第２図、
第７図の回路における変形例を示す部分回路図で
ある。 ２０，７０…主回路、２１，７１…入力信号端
子、２２，７２…基準電圧端子、２３，７３…反
転増幅器、２５，７５…帰還端子、２７，５４，
６５…制御回路、６４…サンプル・ホールド回
路、VIN，VI，VIp〜VIo-1…入力信号、Ｓ２１〜
Ｓ２７，Ｓ７１，Ｓ７７…スイツチ、VR，VRp〜
VRo-1…基準電圧、Ｃ２１，Ｃ２２，Ｃ７１，Ｃ
７２…キヤパシタ、do〜dn-1…データ出力、Vp，
Vpp〜Vpo-1…剰余出力、Vc，Vcp〜Vco-1…比較出
力。
理回路図、第２図は本発明に係るＡ／Ｄ変換器の
実施例を示す電気回路図、第３図は第２図の回路
の動作を説明するための動作説明図、第４図は第
２図の回路の入出力特性を示す特性曲線図、第５
図は本発明の第２の実施例を示すブロツク図、第
６図は本発明の第３の実施例を示すブロツク図、
第７図は本発明の第４の実施例を示す電気回路
図、第８図は第７図の回路をＤ／Ａ変換器として
動作させたときの動作説明図、第９図は第２図、
第７図の回路における変形例を示す部分回路図で
ある。 ２０，７０…主回路、２１，７１…入力信号端
子、２２，７２…基準電圧端子、２３，７３…反
転増幅器、２５，７５…帰還端子、２７，５４，
６５…制御回路、６４…サンプル・ホールド回
路、VIN，VI，VIp〜VIo-1…入力信号、Ｓ２１〜
Ｓ２７，Ｓ７１，Ｓ７７…スイツチ、VR，VRp〜
VRo-1…基準電圧、Ｃ２１，Ｃ２２，Ｃ７１，Ｃ
７２…キヤパシタ、do〜dn-1…データ出力、Vp，
Vpp〜Vpo-1…剰余出力、Vc，Vcp〜Vco-1…比較出
力。
Claims (1)
- 【特許請求の範囲】 １ 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続点
にその入力端子が接続する反転増幅器と、入力電
圧と前記第１のキヤパシタの他端との間に関連し
て接続する第１のスイツチと、定電圧と前記第１
のキヤパシタの他端との間に関連して接続する第
２のスイツチと、入力電圧と前記第２のキヤパシ
タの他端との間に関連して接続する第３のスイツ
チと、コモンと前記第２のキヤパシタの他端との
間に関連して接続する第４のスイツチと、前記反
転増幅器の出力端子と前記第１のキヤパシタの他
端との間に関連して接続する第５のスイツチと、
前記反転増幅器の入力端子と出力端子の間に接続
する第６のスイツチと、前記反転増幅器の出力端
子と前記第２のキヤパシタの他端との間に接続す
る第７のスイツチとを備え、第１、第２のスイツ
チをオンにして入力電圧を第１、第２のキヤパシ
タに保持し、第４、第５のスイツチをオンにして
第２のキヤパシタの電荷を第１のキヤパシタに移
送し、第２のスイツチをオンにしたときの反転増
幅器からの比較出力に応じて前記第５のスイツチ
または前記第２、第７のスイツチをオンにして、
反転増幅器の出力端子から剰余出力を得るように
構成したことを特徴とするＡ／Ｄ変換器。 ２ 下記の(イ)のように構成した１ビツトＡ／Ｄ変
換回路をデータ出力のビツト数に対応した数使用
して各段の剰余出力を次段の入力信号として縦続
接続し、前記各１ビツトＡ／Ｄ変換回路の比較出
力に基づいて複数ビツトの２値データ出力を得る
ように構成したことを特徴とするＡ／Ｄ変換器。 (イ) 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、入
力電圧と前記第１のキヤパシタの他端との間に
関連して接続する第１のスイツチと、定電圧と
前記第１のキヤパシタの他端との間に関連して
接続する第２のスイツチと、入力電圧と前記第
２のキヤパシタの他端との間に関連して接続す
る第３のスイツチと、コモンと前記第２のキヤ
パシタの他端との間に関連して接続する第４の
スイツチと、前記反転増幅器の出力端子と前記
第１のキヤパシタの他端との間に関連して接続
する第５のスイツチと、前記反転増幅器の入力
端子と出力端子の間に接続する第６のスイツチ
と、前記反転増幅器の出力端子と前記第２のキ
ヤパシタの他端との間に接続する第７のスイツ
チとを備え、第１、第２のスイツチをオンにし
て入力電圧を第１、第２のキヤパシタに保持
し、第４、第５のスイツチをオンにして第２の
キヤパシタの電荷を第１のキヤパシタに移送
し、第２のスイツチをオンにしたときの反転増
幅器からの比較出力に応じて前記第５のスイツ
チまたは前記第２、第７のスイツチをオンにし
て、反転増幅器の出力端子から剰余出力を得る
ように構成したＡ／Ｄ変換回路。 ３ 下記の(イ)のように構成した１ビツトＡ／Ｄ変
換回路と、この１ビツトＡ／Ｄ変換回路の剰余出
力をその入力とし、その出力信号が第１、第２の
キヤパシタの他端に関連して印加されるサンプ
ル・ホールド回路とからなり、データ出力のビツ
ト数に対応した回数繰返して変換することによ
り、その比較出力から複数ビツトのデータ出力を
得るようにしたことを特徴とするＡ／Ｄ変換器。 (イ) 一端同士が互いに接続する第１、第２のキヤ
パシタと、この第１、第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、入
力電圧と前記第１のキヤパシタの他端との間に
関連して接続する第１のスイツチと、定電圧と
前記第１のキヤパシタの他端との間に関連して
接続する第２のスイツチと、入力電圧と前記第
２のキヤパシタの他端との間に関連して接続す
る第３のスイツチと、コモンと前記第２のキヤ
パシタの他端との間に関連して接続する第４の
スイツチと、前記反転増幅器の出力端子と前記
第１のキヤパシタの他端との間に関連して接続
する第５のスイツチと、前記反転増幅器の入力
端子と出力端子の間に接続する第６のスイツチ
と、前記反転増幅器の出力端子と前記第２のキ
ヤパシタの他端との間に接続する第７のスイツ
チとを備え、第１、第２のスイツチをオンにし
て入力電圧を第１、第２のキヤパシタに保持
し、第４、第５のスイツチをオンにして第２の
キヤパシタの電荷を第１のキヤパシタに移送
し、第２のスイツチをオンにしたときの反転増
幅器からの比較出力に応じて前記第５のスイツ
チまたは前記第２、第７のスイツチをオンにし
て、反転増幅器の出力端子から剰余出力を得る
ように構成したＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2820883A JPS59153324A (ja) | 1983-02-22 | 1983-02-22 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2820883A JPS59153324A (ja) | 1983-02-22 | 1983-02-22 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59153324A JPS59153324A (ja) | 1984-09-01 |
| JPH0149060B2 true JPH0149060B2 (ja) | 1989-10-23 |
Family
ID=12242232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2820883A Granted JPS59153324A (ja) | 1983-02-22 | 1983-02-22 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59153324A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236922A (ja) * | 1985-08-09 | 1987-02-17 | Yokogawa Hewlett Packard Ltd | Ａ／ｄ変換器 |
| US5027116A (en) * | 1987-02-24 | 1991-06-25 | Micro Linear Corporation | Self-calibrating analog to digital converter |
| JPH01117522A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | Ａ／ｄ変換回路 |
| JPH0470214A (ja) * | 1990-07-11 | 1992-03-05 | Inter Nitsukusu Kk | Ａ／ｄコンバータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
-
1983
- 1983-02-22 JP JP2820883A patent/JPS59153324A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59153324A (ja) | 1984-09-01 |
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