JPH0212416B2 - - Google Patents
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- JPH0212416B2 JPH0212416B2 JP58029854A JP2985483A JPH0212416B2 JP H0212416 B2 JPH0212416 B2 JP H0212416B2 JP 58029854 A JP58029854 A JP 58029854A JP 2985483 A JP2985483 A JP 2985483A JP H0212416 B2 JPH0212416 B2 JP H0212416B2
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- capacitor
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- inverting amplifier
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- 239000003990 capacitor Substances 0.000 claims description 61
- 238000006243 chemical reaction Methods 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 8
- 125000004122 cyclic group Chemical group 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電荷再分布形Ｄ／Ａ変換器の改良に関
するものである。
するものである。
第１図は従来の電荷再分布形Ｄ／Ａ変換器の例
を示す電気回路図である。容量の等しい２つのキ
ヤパシタＣ１１，Ｃ１２を初めは放電させてお
く。まず全スイツチを開き、LSBから変換を始
める。LSBの状態d1＝１のときスイツチＳ１２を
瞬間的に閉じてキヤパシタＣ１１を基準電圧VR
まで充電する。d1＝０のときはスイツチＳ１３を
閉じる。次にスイツチＳ１１だけを瞬間的に閉じ
て、電荷を再分布させる。このときキヤパシタＣ
１１，Ｃ１２の端子電圧Ｖ１１（１），Ｖ１２
（１）はd1VR／２となる。続いて、LSBの一つ上
のビツトの状態d2によつてスイツチＳ１２かＳ１
３を瞬間的に閉じる。その後スイツチＳ１１だけ
を閉じて電荷を再分布させると、キヤパシタＣ１
１，Ｃ１２の端子電圧Ｖ１１（２），Ｖ１２（２）
は次のようになる。
を示す電気回路図である。容量の等しい２つのキ
ヤパシタＣ１１，Ｃ１２を初めは放電させてお
く。まず全スイツチを開き、LSBから変換を始
める。LSBの状態d1＝１のときスイツチＳ１２を
瞬間的に閉じてキヤパシタＣ１１を基準電圧VR
まで充電する。d1＝０のときはスイツチＳ１３を
閉じる。次にスイツチＳ１１だけを瞬間的に閉じ
て、電荷を再分布させる。このときキヤパシタＣ
１１，Ｃ１２の端子電圧Ｖ１１（１），Ｖ１２
（１）はd1VR／２となる。続いて、LSBの一つ上
のビツトの状態d2によつてスイツチＳ１２かＳ１
３を瞬間的に閉じる。その後スイツチＳ１１だけ
を閉じて電荷を再分布させると、キヤパシタＣ１
１，Ｃ１２の端子電圧Ｖ１１（２），Ｖ１２（２）
は次のようになる。
V11(2)＝V12(2)＝１／２（d2＋１／２d1）VR (1)
上記のような動作を繰返し行なうと、ｋ回目の
電荷再分布の終了後にキヤパシタＣ１１，Ｃ１２
の端子電圧Ｖ１１(K)，Ｖ１２(K)は、 V11(K)＝V12(K)＝k 〓i=1 2idi／2K+1VR (2) となり、ｋビツトのＤ／Ａ変換が終わる。このｋ
ビツトのＤ／Ａ変換出力はバツフア１，サンプ
ル・ホールド回路２を介して外部へ出力される。
電荷再分布の終了後にキヤパシタＣ１１，Ｃ１２
の端子電圧Ｖ１１(K)，Ｖ１２(K)は、 V11(K)＝V12(K)＝k 〓i=1 2idi／2K+1VR (2) となり、ｋビツトのＤ／Ａ変換が終わる。このｋ
ビツトのＤ／Ａ変換出力はバツフア１，サンプ
ル・ホールド回路２を介して外部へ出力される。
上記のようなＤ／Ａ変換器は電荷再分布用キヤ
パシタ２個とアナログ・スイツチを中心として構
成され、構成が簡単でIC化に向くが、バツフア
１やサンプル・ホールド回路２のオフセツトがゲ
イン特性および出力精度に影響するという欠点を
有する。
パシタ２個とアナログ・スイツチを中心として構
成され、構成が簡単でIC化に向くが、バツフア
１やサンプル・ホールド回路２のオフセツトがゲ
イン特性および出力精度に影響するという欠点を
有する。
本発明は上記の問題点を解消するためになされ
たもので、バツフアなどのオフセツトおよびゲイ
ン特性が出力精度に影響しない、IC化に向いた
電荷再分布形Ｄ／Ａ変換器を実現することを目的
としている。
たもので、バツフアなどのオフセツトおよびゲイ
ン特性が出力精度に影響しない、IC化に向いた
電荷再分布形Ｄ／Ａ変換器を実現することを目的
としている。
上記の目的を達成するために本発明に係るＤ／
Ａ変換器の第１の要旨とするところは、一端同士
が互いに接続する第１，第２のキヤパシタと、こ
の第１，第２のキヤパシタの接続点にその入力端
子が接続する反転増幅器と、定電圧と前記第１の
キヤパシタの他端との間に接続する第１のスイツ
チと、コモンと前記第１のキヤパシタの他端との
間に接続する第２のスイツチと、前記第１，第２
のキヤパシタの他端に接続する第３のスイツチ
と、前記反転増幅器の入力端子と出力端子の間に
接続する第４のスイツチと、前記反転増幅器の出
力に基づく信号を前記第２のキヤパシタの他端に
帰還する第５のスイツチとを備え、第４のスイツ
チをオンにして、２値入力データに応じて第１，
第２のスイツチのいずれかをオンとした後第３の
スイツチをオンとして第１，第２のキヤパシタの
電荷を再分布させ、前記２値入力データのビツト
数に対応する回数だけ上記動作を繰返した後第４
のスイツチをオフ、第５のスイツチをオンにし
て、第２のキヤパシタに生じる電圧を、前記２値
入力データに対応するＤ／Ａ変換出力として前記
反転増幅器を介して出力するように構成したこと
を特徴とするＤ／Ａ変換器に存する。
Ａ変換器の第１の要旨とするところは、一端同士
が互いに接続する第１，第２のキヤパシタと、こ
の第１，第２のキヤパシタの接続点にその入力端
子が接続する反転増幅器と、定電圧と前記第１の
キヤパシタの他端との間に接続する第１のスイツ
チと、コモンと前記第１のキヤパシタの他端との
間に接続する第２のスイツチと、前記第１，第２
のキヤパシタの他端に接続する第３のスイツチ
と、前記反転増幅器の入力端子と出力端子の間に
接続する第４のスイツチと、前記反転増幅器の出
力に基づく信号を前記第２のキヤパシタの他端に
帰還する第５のスイツチとを備え、第４のスイツ
チをオンにして、２値入力データに応じて第１，
第２のスイツチのいずれかをオンとした後第３の
スイツチをオンとして第１，第２のキヤパシタの
電荷を再分布させ、前記２値入力データのビツト
数に対応する回数だけ上記動作を繰返した後第４
のスイツチをオフ、第５のスイツチをオンにし
て、第２のキヤパシタに生じる電圧を、前記２値
入力データに対応するＤ／Ａ変換出力として前記
反転増幅器を介して出力するように構成したこと
を特徴とするＤ／Ａ変換器に存する。
本発明の第２の要旨とするところは、下記の(イ)
のように構成した１ビツトＤ／Ａ変換回路を２値
入力データのビツト数に対応した数用いてそれぞ
れを２値入力データの各ビツトに対応させ、各段
の出力電圧を次段の第２のキヤパシタへの入力電
圧として縦続接続し、最終段の出力電圧から前記
２値入力データに対応したＤ／Ａ変換出力を得る
ようにしたことを特徴とするＤ／Ａ変換器に存す
る。
のように構成した１ビツトＤ／Ａ変換回路を２値
入力データのビツト数に対応した数用いてそれぞ
れを２値入力データの各ビツトに対応させ、各段
の出力電圧を次段の第２のキヤパシタへの入力電
圧として縦続接続し、最終段の出力電圧から前記
２値入力データに対応したＤ／Ａ変換出力を得る
ようにしたことを特徴とするＤ／Ａ変換器に存す
る。
(イ) 一端同士が互いに接続する第１，第２のキヤ
パシタと、この第１，第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、定
電圧と前記第１のキヤパシタの他端との間に接
続する第１のスイツチと、コモンと前記第１の
キヤパシタの他端との間に接続する第２のスイ
ツチと、前記第１，第２のキヤパシタの他端に
接続する第３のスイツチと、前記反転増幅器の
入力端子と出力端子の間に接続する第４のスイ
ツチと、前記反転増幅器の出力に基づく信号を
前記第２のキヤパシタの他端に帰還する第５の
スイツチとを備え、第４のスイツチをオンにし
て、対応ビツトの２値入力データに応じて第
１，第２のスイツチのいずれかをオンとした後
第３のスイツチをオンとして第１，第２のキヤ
パシタの電荷を再分布させ、第４のスイツチを
オフ、第５のスイツチをオンして、第２のキヤ
パシタに生じる電圧を前記反転増幅器を介して
出力電圧として出力するように構成した１ビツ
トＤ／Ａ変換器。
パシタと、この第１，第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、定
電圧と前記第１のキヤパシタの他端との間に接
続する第１のスイツチと、コモンと前記第１の
キヤパシタの他端との間に接続する第２のスイ
ツチと、前記第１，第２のキヤパシタの他端に
接続する第３のスイツチと、前記反転増幅器の
入力端子と出力端子の間に接続する第４のスイ
ツチと、前記反転増幅器の出力に基づく信号を
前記第２のキヤパシタの他端に帰還する第５の
スイツチとを備え、第４のスイツチをオンにし
て、対応ビツトの２値入力データに応じて第
１，第２のスイツチのいずれかをオンとした後
第３のスイツチをオンとして第１，第２のキヤ
パシタの電荷を再分布させ、第４のスイツチを
オフ、第５のスイツチをオンして、第２のキヤ
パシタに生じる電圧を前記反転増幅器を介して
出力電圧として出力するように構成した１ビツ
トＤ／Ａ変換器。
以下図面を用いて本発明を説明する。
第２図は本発明に係るＤ／Ａ変換回路の実施例
の主要部を示す電気回路図である。主回路２０に
おいて、２１は基準電圧VRが加えられる基準入
力端子、Ｓ２１はこの基準入力端子２１にその一
端が接続する第１のスイツチ、Ｃ２１はこのスイ
ツチＳ２１の他端にその一端が接続する第１のキ
ヤパシタ、Ｓ２２はこのキヤパシタＣ２１の前記
一端にその一端が接続しその他端がコモンに接続
する第２のスイツチ、２２はコモン電圧（LSB
以外の縦続接続の場合は前段からの変換出力）が
加わる入力端子、Ｓ２３はこの出力端子２２にそ
の一端が接続するスイツチ、Ｃ２２はこのスイツ
チＳ２３の他端がその一端に接続する第２のキヤ
パシタ、Ｓ２４はその一端が前記キヤパシタＣ２
１の前記一端と接続し、その他端が前記キヤパシ
タＣ２２の前記一端と接続する第３のスイツチ、
２３はその入力端子に前記キヤパシタＣ２１およ
びＣ２２の他端が接続する反転増幅器で例えばイ
ンバータなどの簡単なもの、Ｓ２５はその一端が
この反転増幅器２３の出力端子に接続しその他端
が前記反転増幅器の前記入力端子に接続する第４
のスイツチ、２４は前記反転増幅器２３の出力端
子が接続する変換出力端子、２５はこの変換出力
端子２４からの変換出力VAに関連する信号FB
（VAそのものまたはサンプル・ホールド回路を介
した信号）を帰還して加える帰還入力端子、Ｓ２
６はこのその一端が帰還入力端子２５に接続し他
端が前記キヤパシタＣ２２の前記一端に接続する
第５のスイツチである。２６は外部からのクロツ
クおよび２値入力データd1〜dnにもとづいて、
上記主回路のスイツチ手段を形成する各スイツチ
の制御信号を発生する制御回路である。
の主要部を示す電気回路図である。主回路２０に
おいて、２１は基準電圧VRが加えられる基準入
力端子、Ｓ２１はこの基準入力端子２１にその一
端が接続する第１のスイツチ、Ｃ２１はこのスイ
ツチＳ２１の他端にその一端が接続する第１のキ
ヤパシタ、Ｓ２２はこのキヤパシタＣ２１の前記
一端にその一端が接続しその他端がコモンに接続
する第２のスイツチ、２２はコモン電圧（LSB
以外の縦続接続の場合は前段からの変換出力）が
加わる入力端子、Ｓ２３はこの出力端子２２にそ
の一端が接続するスイツチ、Ｃ２２はこのスイツ
チＳ２３の他端がその一端に接続する第２のキヤ
パシタ、Ｓ２４はその一端が前記キヤパシタＣ２
１の前記一端と接続し、その他端が前記キヤパシ
タＣ２２の前記一端と接続する第３のスイツチ、
２３はその入力端子に前記キヤパシタＣ２１およ
びＣ２２の他端が接続する反転増幅器で例えばイ
ンバータなどの簡単なもの、Ｓ２５はその一端が
この反転増幅器２３の出力端子に接続しその他端
が前記反転増幅器の前記入力端子に接続する第４
のスイツチ、２４は前記反転増幅器２３の出力端
子が接続する変換出力端子、２５はこの変換出力
端子２４からの変換出力VAに関連する信号FB
（VAそのものまたはサンプル・ホールド回路を介
した信号）を帰還して加える帰還入力端子、Ｓ２
６はこのその一端が帰還入力端子２５に接続し他
端が前記キヤパシタＣ２２の前記一端に接続する
第５のスイツチである。２６は外部からのクロツ
クおよび２値入力データd1〜dnにもとづいて、
上記主回路のスイツチ手段を形成する各スイツチ
の制御信号を発生する制御回路である。
第３図はこのような構成のＤ／Ａ変換回路を１
ビツト分Ｄ／Ａ変換動作させる場合の模様を示す
動作説明図である。以下第３図Ａ〜Ｃにもとづい
て各動作ステツプを説明する。
ビツト分Ｄ／Ａ変換動作させる場合の模様を示す
動作説明図である。以下第３図Ａ〜Ｃにもとづい
て各動作ステツプを説明する。
(A) 入力データのサンプル
スイツチＳ２５をONとして、反転増幅器の
入力端子電圧を反転増幅器のオフセツツト（ま
たはしきい電圧）VTに保つ。変換しようとす
る１ビツト目のデータ入力diが１のときはスイ
ツチＳ２１をdi＝０のときはスイツチＳ２２を
ONとしてキヤパシタＣ２１の端子間電圧V1を
定電圧 V1＝VRdi−VT に充電する。入力データがLSBの場合（ｉ＝
１）はスイツチＳ２３をONとしてキヤパシタ
Ｃ２２の端子間電圧V2を V2＝−VT に充電する。入力データがLSBでない場合
（ｉ≠１）、循環形の場合はスイツチＳ２３がオ
ープンとなり、キヤパシタＣ２２は前回（循環
式）の変換結果 V2＝Voi-1−VT を保持したままとなり、縦続形の場合にはスイ
ツチＳ２３をオンとして同じ値の前段の変換結
果をキヤパシタＣ２２に保持する。
入力端子電圧を反転増幅器のオフセツツト（ま
たはしきい電圧）VTに保つ。変換しようとす
る１ビツト目のデータ入力diが１のときはスイ
ツチＳ２１をdi＝０のときはスイツチＳ２２を
ONとしてキヤパシタＣ２１の端子間電圧V1を
定電圧 V1＝VRdi−VT に充電する。入力データがLSBの場合（ｉ＝
１）はスイツチＳ２３をONとしてキヤパシタ
Ｃ２２の端子間電圧V2を V2＝−VT に充電する。入力データがLSBでない場合
（ｉ≠１）、循環形の場合はスイツチＳ２３がオ
ープンとなり、キヤパシタＣ２２は前回（循環
式）の変換結果 V2＝Voi-1−VT を保持したままとなり、縦続形の場合にはスイ
ツチＳ２３をオンとして同じ値の前段の変換結
果をキヤパシタＣ２２に保持する。
(B) 電荷再分布
次にスイツチＳ２４，Ｓ２５をオンとして(A)
でキヤパシタＣ２１，Ｃ２２に保持した電荷を
再分布させる。再分布後のキヤパシタＣ２１，
Ｃ２２の端子電圧すなわち変換電圧Voiは、 Voi＝C21VRdi＋C22Voi-1／C21＋C22 (1) となる。キヤパシタＣ２１とＣ２２の値はほぼ
等しくとつてあるので(1)式は、 Voi≒１／２（VRdi＋Voi-1） (2) となる。(2)式は電荷再分布形Ｄ／Ａ変換の一般
式を表わしている。循環形の場合にはこのとき
のV2＝Voi−VTがキヤパシタＣ２２に保持さ
れたまま次のビツト変換に用いられる。
でキヤパシタＣ２１，Ｃ２２に保持した電荷を
再分布させる。再分布後のキヤパシタＣ２１，
Ｃ２２の端子電圧すなわち変換電圧Voiは、 Voi＝C21VRdi＋C22Voi-1／C21＋C22 (1) となる。キヤパシタＣ２１とＣ２２の値はほぼ
等しくとつてあるので(1)式は、 Voi≒１／２（VRdi＋Voi-1） (2) となる。(2)式は電荷再分布形Ｄ／Ａ変換の一般
式を表わしている。循環形の場合にはこのとき
のV2＝Voi−VTがキヤパシタＣ２２に保持さ
れたまま次のビツト変換に用いられる。
(C) 変換出力
これは縦続形の場合で、スイツチＳ２５をオ
フとし、スイツチＳ２６をONとして上記の変
換電圧Voiを、バツフアとして反転増幅器２３
を介して出力電圧VAとして出力し、次段の入
力VIとなる。
フとし、スイツチＳ２６をONとして上記の変
換電圧Voiを、バツフアとして反転増幅器２３
を介して出力電圧VAとして出力し、次段の入
力VIとなる。
第４図は本発明の一実施例を示すブロツク図で
上記のような構成の主回路２０を用いて循環形の
Ｄ／Ａ変換器を構成したものである。４１は基準
電圧が加わる基準入力端子、２０は前記主回路で
入力端子がコモンに接続している。前記主回路２
０からの変換出力はスイツチＳ４２，キヤパシタ
Ｃ４２，バツフア４２１（ソース・フオロワなど
の簡単なものでよい）で構成される周知のサンプ
ル・ホールド回路４２に加えられる。前記サンプ
ル・ホールド回路４２からの出力は前記主回路２
０へ帰還入力FBとして帰還されるとともに、出
力端子４３を介して出力される。４４は外部から
のクロツクとデータ入力にもとづいて上記の主回
路２０およびサンプル・ホールド回路の各スイツ
チへ送る制御信号を発生する制御回路である。
上記のような構成の主回路２０を用いて循環形の
Ｄ／Ａ変換器を構成したものである。４１は基準
電圧が加わる基準入力端子、２０は前記主回路で
入力端子がコモンに接続している。前記主回路２
０からの変換出力はスイツチＳ４２，キヤパシタ
Ｃ４２，バツフア４２１（ソース・フオロワなど
の簡単なものでよい）で構成される周知のサンプ
ル・ホールド回路４２に加えられる。前記サンプ
ル・ホールド回路４２からの出力は前記主回路２
０へ帰還入力FBとして帰還されるとともに、出
力端子４３を介して出力される。４４は外部から
のクロツクとデータ入力にもとづいて上記の主回
路２０およびサンプル・ホールド回路の各スイツ
チへ送る制御信号を発生する制御回路である。
本回路の動作を次に述べる。第３図の動作ステ
ツプ(A)から(B)までを入力データd1〜dnのビツト
数に対応した回数（この場合はｎ回）繰返した後
得られる変換出力VAは、後述の第５図装置の最
終段の動作と同様にサンプル・ホールド回路４２
を介して、ｎビツトのデータ入力に対応したＤ／
Ａ変換出力として出力される。
ツプ(A)から(B)までを入力データd1〜dnのビツト
数に対応した回数（この場合はｎ回）繰返した後
得られる変換出力VAは、後述の第５図装置の最
終段の動作と同様にサンプル・ホールド回路４２
を介して、ｎビツトのデータ入力に対応したＤ／
Ａ変換出力として出力される。
第５図は本発明の第２の実施例を示すブロツク
図で前記の主回路路２０を用いて縦続形のＤ／Ａ
変換器を構成したものである。５１は基準電圧が
加わる基準入力端子、２０は前記主回路で、前記
基準入力端子５１からの基準電圧VRが各段に加
えられ、各段の出力電圧VAが次段の入力電圧VI
となつて複数（データ入力のビツト数ｎ）縦続接
続されている。ｎ段目（最終段）の主回路２０か
らの出力電圧VAはスイツチＳ５２，キヤパシタ
Ｃ５２，バツフア５２１（ソース・フオロワなど
の簡単なものでよい）で構成される周知のサンプ
ル・ホールド回路５２に加えられる。前記サンプ
ル・ホールド回路５２からの出力は前記最終段の
主回路２０の帰還入力端子に帰還されるととも
に、出力端子５３を介して出力される。５４は各
入力データd1〜dnの各ビツト毎に異なる遅れを
生じさせる遅れ回路、５５はこの遅れ回路５４を
介して加えられる入力データd1〜dnおよびクロ
ツクを入力して上記各回路のスイツチの制御信号
を発生する制御回路である。
図で前記の主回路路２０を用いて縦続形のＤ／Ａ
変換器を構成したものである。５１は基準電圧が
加わる基準入力端子、２０は前記主回路で、前記
基準入力端子５１からの基準電圧VRが各段に加
えられ、各段の出力電圧VAが次段の入力電圧VI
となつて複数（データ入力のビツト数ｎ）縦続接
続されている。ｎ段目（最終段）の主回路２０か
らの出力電圧VAはスイツチＳ５２，キヤパシタ
Ｃ５２，バツフア５２１（ソース・フオロワなど
の簡単なものでよい）で構成される周知のサンプ
ル・ホールド回路５２に加えられる。前記サンプ
ル・ホールド回路５２からの出力は前記最終段の
主回路２０の帰還入力端子に帰還されるととも
に、出力端子５３を介して出力される。５４は各
入力データd1〜dnの各ビツト毎に異なる遅れを
生じさせる遅れ回路、５５はこの遅れ回路５４を
介して加えられる入力データd1〜dnおよびクロ
ツクを入力して上記各回路のスイツチの制御信号
を発生する制御回路である。
本回路の動作を次に述べる。各段の主回路は第
３図の動作ステツプ(A)から(C)を行なうことにより
得られる変換出力VAを次段の入力VIとして順次
変換してゆく。最終段（ｎ段目）の主回路２０の
動作ステツプが(C)（第３図）のときサンプル・ホ
ールド回路５２を介して、ｎビツトの入力データ
に対応したＤ／Ａ変換出力Voを得ることができ
る（このときは第３図Ｃにおける点Ｈの部分にサ
ンプル・ホールド回路５２が挿入された状態にな
る）。
３図の動作ステツプ(A)から(C)を行なうことにより
得られる変換出力VAを次段の入力VIとして順次
変換してゆく。最終段（ｎ段目）の主回路２０の
動作ステツプが(C)（第３図）のときサンプル・ホ
ールド回路５２を介して、ｎビツトの入力データ
に対応したＤ／Ａ変換出力Voを得ることができ
る（このときは第３図Ｃにおける点Ｈの部分にサ
ンプル・ホールド回路５２が挿入された状態にな
る）。
上記のような構成のＤ／Ａ変換器では反転増幅
器のオフセツト（またはしきい電圧）およびゲイ
ン特性は原理的に出力精度に影響しないので、イ
ンバータのように簡単なものを用いることができ
る。また各サンプル・ホールド回路はループの中
に入つてくるので、そのバツフア４２１，５２１
はソース・フオロワなどの簡単なものでよい。ま
た高精度部品が不用なのでIC化にも向いている。
器のオフセツト（またはしきい電圧）およびゲイ
ン特性は原理的に出力精度に影響しないので、イ
ンバータのように簡単なものを用いることができ
る。また各サンプル・ホールド回路はループの中
に入つてくるので、そのバツフア４２１，５２１
はソース・フオロワなどの簡単なものでよい。ま
た高精度部品が不用なのでIC化にも向いている。
第４図の循環形はビツト数の拡張が動作の繰返
し回数を増すだけ容易に行うことができ、構成が
簡単という特長を有し、第５図の縦続形は構成は
若干複雑となるが、サンプル・レートを（循環形
に比べ約ｎ倍）高くできるという利点を有する。
し回数を増すだけ容易に行うことができ、構成が
簡単という特長を有し、第５図の縦続形は構成は
若干複雑となるが、サンプル・レートを（循環形
に比べ約ｎ倍）高くできるという利点を有する。
以上述べたように本発明によれば、バツフアな
どのオフセツトおよびゲイン特性が出力精度に影
響しない、IC化に向いた電荷再分布形Ｄ／Ａ変
換器を簡単な構成で実現できる。
どのオフセツトおよびゲイン特性が出力精度に影
響しない、IC化に向いた電荷再分布形Ｄ／Ａ変
換器を簡単な構成で実現できる。
第１図は従来の電荷再分布形Ｄ／Ａ変換器の１
例を示す電気回路図、第２図は本発明の実施例の
主要部を示す電気回路図、第３図は第２図の回路
の動作を説明するための動作説明図、第４図は本
発明の一実施例を示すブロツク図、第５図は本発
明の第２の実施例を示すブロツク図である。 ２３…反転増幅器、Ｃ２１，Ｃ２２…キヤパシ
タ、Ｓ２１〜Ｓ２６，Ｓ４２，Ｓ５２…スイツ
チ、d1〜dn…２値入力データ、Voi-1，Voi…変
換電圧、ｎ…入力データのビツト数、VA…出力
電圧、VI…入力電圧。
例を示す電気回路図、第２図は本発明の実施例の
主要部を示す電気回路図、第３図は第２図の回路
の動作を説明するための動作説明図、第４図は本
発明の一実施例を示すブロツク図、第５図は本発
明の第２の実施例を示すブロツク図である。 ２３…反転増幅器、Ｃ２１，Ｃ２２…キヤパシ
タ、Ｓ２１〜Ｓ２６，Ｓ４２，Ｓ５２…スイツ
チ、d1〜dn…２値入力データ、Voi-1，Voi…変
換電圧、ｎ…入力データのビツト数、VA…出力
電圧、VI…入力電圧。
Claims (1)
- 【特許請求の範囲】 １ 一端同士が互いに接続する第１，第２のキヤ
パシタと、この第１，第２のキヤパシタの接続点
にその入力端子が接続する反転増幅器と、定電圧
と前記第１のキヤパシタの他端との間に接続する
第１のスイツチと、コモンと前記第１のキヤパシ
タの他端との間に接続する第２のスイツチと、前
記第１，第２のキヤパシタの他端に接続する第３
のスイツチと、前記反転増幅器の入力端子と出力
端子の間に接続する第４のスイツチと、前記反転
増幅器の出力に基づく信号を前記第２のキヤパシ
タの他端に帰還する第５のスイツチとを備え、第
４のスイツチをオンにして、２値入力データに応
じて第１，第２のスイツチのいずれかをオンとし
た後第３のスイツチをオンとして第１，第２のキ
ヤパシタの電荷を再分布させ、前記２値入力デー
タのビツト数に対応する回数だけ上記動作を繰返
した後第４のスイツチをオフ、第５のスイツチを
オンにして、第２のキヤパシタに生じる電圧を、
前記２値入力データに対応するＤ／Ａ変換出力と
して前記反転増幅器を介して出力するように構成
したことを特徴とするＤ／Ａ変換器。 ２ 下記の(イ)のように構成した１ビツトＤ／Ａ変
換回路を２値入力データのビツト数に対応した数
用いてそれぞれを２値入力データの各ビツトに対
応させ、各段の出力電圧を次段の第２のキヤパシ
タへの入力電圧として継続接続し、最終段の出力
電圧から前記２値入力データに対応したＤ／Ａ変
換出力を得るようにしたことを特徴とするＤ／Ａ
変換器。 (イ) 一端同士が互いに接続する第１，第２のキヤ
パシタと、この第１，第２のキヤパシタの接続
点にその入力端子が接続する反転増幅器と、定
電圧と前記第１のキヤパシタの他端との間に接
続する第１のスイツチと、コモンと前記第１の
キヤパシタの他端との間に接続する第２のスイ
ツチと、前記第１，第２のキヤパシタの他端に
接続する第３のスイツチと、前記反転増幅器の
入力端子と出力端子の間に接続する第４のスイ
ツチと、前記反転増幅器の出力に基づく信号を
前記第２のキヤパシタの他端に帰還する第５の
スイツチとを備え、第４のスイツチをオンにし
て、対応ビツトの２値入力データに応じて第
１，第２のスイツチのいずれかをオンとした後
第３のスイツチをオンとして第１，第２のキヤ
パシタの電荷を再分布させ、第４のスイツチを
オフ、第５のスイツチをオンにして、第２のキ
ヤパシタに生じる電圧を前記反転増幅器を介し
て出力電圧として出力するように構成した１ビ
ツトＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985483A JPS59154820A (ja) | 1983-02-24 | 1983-02-24 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985483A JPS59154820A (ja) | 1983-02-24 | 1983-02-24 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154820A JPS59154820A (ja) | 1984-09-03 |
| JPH0212416B2 true JPH0212416B2 (ja) | 1990-03-20 |
Family
ID=12287546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2985483A Granted JPS59154820A (ja) | 1983-02-24 | 1983-02-24 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154820A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652918U (ja) * | 1992-12-25 | 1994-07-19 | 謹造 神田 | エアクリーナのクリーニング装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3852721B2 (ja) * | 1997-07-31 | 2006-12-06 | 旭化成マイクロシステム株式会社 | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
| JP4645258B2 (ja) | 2005-03-25 | 2011-03-09 | 日本電気株式会社 | デジタルアナログ変換回路及び表示装置 |
| JP4816077B2 (ja) | 2005-12-28 | 2011-11-16 | 日本電気株式会社 | レベルシフト回路及びそれを用いたドライバ回路 |
| JP5047699B2 (ja) * | 2007-06-08 | 2012-10-10 | ルネサスエレクトロニクス株式会社 | 増幅回路、デジタルアナログ変換回路及び表示装置 |
| JP5138490B2 (ja) | 2008-07-17 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | サンプル・ホールド回路及びデジタルアナログ変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
-
1983
- 1983-02-24 JP JP2985483A patent/JPS59154820A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652918U (ja) * | 1992-12-25 | 1994-07-19 | 謹造 神田 | エアクリーナのクリーニング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59154820A (ja) | 1984-09-03 |
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