JP2562716B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JP2562716B2 JP2562716B2 JP2141153A JP14115390A JP2562716B2 JP 2562716 B2 JP2562716 B2 JP 2562716B2 JP 2141153 A JP2141153 A JP 2141153A JP 14115390 A JP14115390 A JP 14115390A JP 2562716 B2 JP2562716 B2 JP 2562716B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、変換したデジタルデータをシリアルに出力
するA/D変換器に関する。
するA/D変換器に関する。
（ロ）従来の技術 第５図に、電化再分配型のA/D変換器の回路図を示
す。
す。
２進の重み付けされた容量アレイ（10）は、ｎビット
構成の場合夫々2n-1C、2n-2C、・・・2C、Ｃ及びＣの容
量のコンデンサ（１）で構成されており、各コンデンサ
（１）の第１電極が共通に接続され、スイッチ（２）を
介して接地される。一方、第２電極は、夫々切換スイッ
チ（３）に接続される。各切換スイッチ（３）は一方が
接地されると共に他方が切換スイッチ（４）に接続され
る。この切換スイッチ（４）は、一方に基準電圧VRが与
えられ、他方にアナログ入力が与えられる。これら各ス
イッチ（２）（３）（４）は、後述する制御ロジック
（６）からの切換制御信号SCに従って切換制御される。
構成の場合夫々2n-1C、2n-2C、・・・2C、Ｃ及びＣの容
量のコンデンサ（１）で構成されており、各コンデンサ
（１）の第１電極が共通に接続され、スイッチ（２）を
介して接地される。一方、第２電極は、夫々切換スイッ
チ（３）に接続される。各切換スイッチ（３）は一方が
接地されると共に他方が切換スイッチ（４）に接続され
る。この切換スイッチ（４）は、一方に基準電圧VRが与
えられ、他方にアナログ入力が与えられる。これら各ス
イッチ（２）（３）（４）は、後述する制御ロジック
（６）からの切換制御信号SCに従って切換制御される。
また、容量アレイ（10）の第１電極側は、スイッチ
（２）に接続されると共に差動アンプ（５）の反転入力
側に接続される。この差動アンプ（５）の非反転入力側
は接地されており、容量アレイ（10）の第１電極側の電
位が負であれば差動アンプ（５）の出力が「１」、正で
あれば「０」となる。そして、差動アンプ（５）の出力
が制御ロジック（６）に入力されてデジタルデータが作
成される。
（２）に接続されると共に差動アンプ（５）の反転入力
側に接続される。この差動アンプ（５）の非反転入力側
は接地されており、容量アレイ（10）の第１電極側の電
位が負であれば差動アンプ（５）の出力が「１」、正で
あれば「０」となる。そして、差動アンプ（５）の出力
が制御ロジック（６）に入力されてデジタルデータが作
成される。
さらに制御ロジック（６）では差動アンプ（５）の出
力状態に基づいて切換制御信号SCが作成されて各スイッ
チ（２）（３）（４）に供給される。
力状態に基づいて切換制御信号SCが作成されて各スイッ
チ（２）（３）（４）に供給される。
次に、A/D変換動作について説明する。
先ずサンプリング期間にスイッチ（３）（４）がＨ側
に切換えられてスイッチ（２）がオンされ、各コンデン
サ（１）の第２電極側にアナログ入力値VINが印加され
ると、各コンデンサ（１）に夫々2n-1C、2n-2C、・・・
2C、Ｃ及びＣに比例した電荷量が蓄積される。そして、
ホールド期間にスイッチ（３）がＬ側に切換えられ、ス
イッチ（２）がオフすると、各コンデンサ（１）の第２
電極側が接地電位にまで引き下げられ、フローティング
状態にある第１電極側の電位が−VINとなる。このと
き、コンデンサ（１）に蓄積されている総電荷量はホー
ルドされる。
に切換えられてスイッチ（２）がオンされ、各コンデン
サ（１）の第２電極側にアナログ入力値VINが印加され
ると、各コンデンサ（１）に夫々2n-1C、2n-2C、・・・
2C、Ｃ及びＣに比例した電荷量が蓄積される。そして、
ホールド期間にスイッチ（３）がＬ側に切換えられ、ス
イッチ（２）がオフすると、各コンデンサ（１）の第２
電極側が接地電位にまで引き下げられ、フローティング
状態にある第１電極側の電位が−VINとなる。このと
き、コンデンサ（１）に蓄積されている総電荷量はホー
ルドされる。
続いてMSB判定期間で2n-1Cの容量の第１のコンデンサ
（１）に接続されたスイッチ（３）が再びＨ側に切換え
られると、第１のコンデンサ（１）の第２電極にVRが印
加され、ホールド期間中にホールドされた電荷量が各コ
ンデンサ（１）に分配される。この電荷の分配は、コン
デンサ（１）の両電極間の電位が夫々等しくなり、第１
のコンデンサ（１）の第２電極側の電位が、その他のコ
ンデンサ（11）の第２電極の電位側に対してVRだけ高く
なるように行われる。
（１）に接続されたスイッチ（３）が再びＨ側に切換え
られると、第１のコンデンサ（１）の第２電極にVRが印
加され、ホールド期間中にホールドされた電荷量が各コ
ンデンサ（１）に分配される。この電荷の分配は、コン
デンサ（１）の両電極間の電位が夫々等しくなり、第１
のコンデンサ（１）の第２電極側の電位が、その他のコ
ンデンサ（11）の第２電極の電位側に対してVRだけ高く
なるように行われる。
従って、第１電極側の電位は−VIN＋VR/2となり、こ
の電位が差動アンプ（５）で接地電位と比較される。そ
こで、アナログ入力値VINがVR/2に対して高ければ、第
１電極側の電位が負となって差動アンプ（５）の出力は
「１」となり制御ロジック（６）がMSBを「１」と判定
する。逆にアナログ入力値VINがVR/2に対して低けれ
ば、正となってMSBが「０」と判定される。
の電位が差動アンプ（５）で接地電位と比較される。そ
こで、アナログ入力値VINがVR/2に対して高ければ、第
１電極側の電位が負となって差動アンプ（５）の出力は
「１」となり制御ロジック（６）がMSBを「１」と判定
する。逆にアナログ入力値VINがVR/2に対して低けれ
ば、正となってMSBが「０」と判定される。
この制御ロジック（６）はMSBの判定と共に、切換制
御信号SCを発生するもので、MSBが「１」のときには第
１のコンデンサ（１）に接続されたスイッチ（３）の切
り換えを制御する切換制御信号SCを「１」のまま維持
し、「０」のときには次の期間（B2判定期間）に「０」
とする。
御信号SCを発生するもので、MSBが「１」のときには第
１のコンデンサ（１）に接続されたスイッチ（３）の切
り換えを制御する切換制御信号SCを「１」のまま維持
し、「０」のときには次の期間（B2判定期間）に「０」
とする。
MSBが「１」と判定された場合、続くB2判定期間で
は、第１のコンデンサ（１）に接続されたスイッチ
（３）がＨ側のままで、容量が2n-2Cの第２のコンデン
サ（１）に接続されたスイッチ（３）がＨ側に切換えら
れる。すると第１電極側の電位は−VIN＋VR/2＋VR/4と
なり、この電位の正負に依りMSBの判定と同様に第２ビ
ット（B2）が判定される。即ち、アナログ入力値が3VR/
4より高ければ、第１電極側の電位が負となりB2は
「１」と判定され、3VR/4より低ければ、正となりB2は
「０」となる。
は、第１のコンデンサ（１）に接続されたスイッチ
（３）がＨ側のままで、容量が2n-2Cの第２のコンデン
サ（１）に接続されたスイッチ（３）がＨ側に切換えら
れる。すると第１電極側の電位は−VIN＋VR/2＋VR/4と
なり、この電位の正負に依りMSBの判定と同様に第２ビ
ット（B2）が判定される。即ち、アナログ入力値が3VR/
4より高ければ、第１電極側の電位が負となりB2は
「１」と判定され、3VR/4より低ければ、正となりB2は
「０」となる。
一方、MSBが「０」と判定された場合、続くB2判定期
間では第１のコンデンサ（１）に接続されたスイッチ
（３）はＬ側に切換えられ、第２のコンデンサ（１）に
接続されたスイッチ（３）がＨ側に切換えられる。従っ
て、第１電極側の電位は−VIN＋VR/4となり、この電位
の正負に依ってB2が判定される。
間では第１のコンデンサ（１）に接続されたスイッチ
（３）はＬ側に切換えられ、第２のコンデンサ（１）に
接続されたスイッチ（３）がＨ側に切換えられる。従っ
て、第１電極側の電位は−VIN＋VR/4となり、この電位
の正負に依ってB2が判定される。
以下、B3判定期間からLSB判定期間で第３ビット（B
3）からLSBがB2と同様にして判定される。即ち、各スイ
ッチ（３）を順に切換えることで、第１電極側の電位が
接地電位に近づけられ、最終的なスイッチ（３）の状態
がデジタル出力を表わすことになる。
3）からLSBがB2と同様にして判定される。即ち、各スイ
ッチ（３）を順に切換えることで、第１電極側の電位が
接地電位に近づけられ、最終的なスイッチ（３）の状態
がデジタル出力を表わすことになる。
そこで制御ロジック（６）は、各判定期間に順次得ら
れるMSB〜LSBを蓄積し、ｎビットのデジタル出力として
出力する。
れるMSB〜LSBを蓄積し、ｎビットのデジタル出力として
出力する。
ところで、上述の如きA/D変換器を集積回路化する場
合、制御ロジック（６）から得られるｎビットのデジタ
ル出力をパラレルに出力するには多数の出力端子が必要
となるため、パラレルなデジタル出力を一端シリアルに
変換して時系列的に出力するように構成される。
合、制御ロジック（６）から得られるｎビットのデジタ
ル出力をパラレルに出力するには多数の出力端子が必要
となるため、パラレルなデジタル出力を一端シリアルに
変換して時系列的に出力するように構成される。
第６図は、A/D変換器を集積回路化したときのブロッ
ク図で、第７図は、その動作タイミング図である。
ク図で、第７図は、その動作タイミング図である。
容量アレイ（10）、差動アンプ（５）及び制御ロジッ
ク（６）が、レジスタ（７）と共にワンチップ化されて
集積回路が構成されており、制御ロジック（６）及びレ
ジスタ（７）には共通の基本クロックCLKが供給されて
いる。また制御ロジック（６）には、データの切り換わ
りを設定する制御クロックCNTが供給され、レジスタ
（７）がデータを出力するタイミングの設定がなされて
いる。この制御クロックCNTは、基本クロックCLKに同期
するもので、基本クロックCLKと同一の発振源から夫々
作成される。
ク（６）が、レジスタ（７）と共にワンチップ化されて
集積回路が構成されており、制御ロジック（６）及びレ
ジスタ（７）には共通の基本クロックCLKが供給されて
いる。また制御ロジック（６）には、データの切り換わ
りを設定する制御クロックCNTが供給され、レジスタ
（７）がデータを出力するタイミングの設定がなされて
いる。この制御クロックCNTは、基本クロックCLKに同期
するもので、基本クロックCLKと同一の発振源から夫々
作成される。
レジスタ（７）から出力されるデジタルデータは、基
本クロックCLKの立ち下がりのタイミングにLSBの出力を
完了するように設定されており、それに合わせてMSBの
出力タイミングが設定される。即ち、制御ロジック
（６）は、基本クロックCLKの立ち下がりのタイミング
から基本クロックCLKをカウントすることでMSBの出力タ
イミングを設定するように構成されている。
本クロックCLKの立ち下がりのタイミングにLSBの出力を
完了するように設定されており、それに合わせてMSBの
出力タイミングが設定される。即ち、制御ロジック
（６）は、基本クロックCLKの立ち下がりのタイミング
から基本クロックCLKをカウントすることでMSBの出力タ
イミングを設定するように構成されている。
そして、レジスタ（７）からの出力OUTは、A/D変換器
とは別に構成された集積回路に基本クロックCLK及び制
御クロックCNTと共に入力される。この出力OUTは、基本
クロックCLKに従って動作するレジスタ（８）に一旦取
り込まれた後、制御クロックCNTに従うタイミングでDSP
等のデジタル信号処理回路（９）にパラレルに取り込ま
れる。
とは別に構成された集積回路に基本クロックCLK及び制
御クロックCNTと共に入力される。この出力OUTは、基本
クロックCLKに従って動作するレジスタ（８）に一旦取
り込まれた後、制御クロックCNTに従うタイミングでDSP
等のデジタル信号処理回路（９）にパラレルに取り込ま
れる。
（ハ）発明が解決しようとする課題 上述のようなA/D変換器に於ては、デジタル出力のビ
ット長が予め設定されており、この出力を受ける集積回
路は、A/D変換器のビット長に対応するように構成され
る。このため、A/D変換器のビット長に、出力を受ける
側の集積回路のビット構成が一致しない場合には対応が
できなくなる。
ット長が予め設定されており、この出力を受ける集積回
路は、A/D変換器のビット長に対応するように構成され
る。このため、A/D変換器のビット長に、出力を受ける
側の集積回路のビット構成が一致しない場合には対応が
できなくなる。
そこで本発明は、回路構成を変更することなく複数の
ビット長に対応できるA/D変換器の提供を目的とする。
ビット長に対応できるA/D変換器の提供を目的とする。
（ニ）課題を解決するための手段 本発明は、上述の課題を解決するために成されたもの
で、その特徴は、連続的に変化するアナログ値を一定周
期の制御クロックに従ってサンプリングし、そのサンプ
リング値を所定の基準電圧に参照してデジタルデータに
変換するA/D変換回路と、各デジタルデータの切り換わ
りのタイミングを上記制御クロックに基づいて設定する
制御回路と、上記A/D変換回路からのデジタルデータを
基準クロックに同期して上位ビットより順次出力する出
力回路と、この出力回路から出力されるデジタルデータ
に基準クロックの周期の整数倍の期間の遅延を与える遅
延回路と、を備え、上記遅延回路の遅延期間の設定によ
りデジタルデータのビット長の設定を可能としたことに
ある。
で、その特徴は、連続的に変化するアナログ値を一定周
期の制御クロックに従ってサンプリングし、そのサンプ
リング値を所定の基準電圧に参照してデジタルデータに
変換するA/D変換回路と、各デジタルデータの切り換わ
りのタイミングを上記制御クロックに基づいて設定する
制御回路と、上記A/D変換回路からのデジタルデータを
基準クロックに同期して上位ビットより順次出力する出
力回路と、この出力回路から出力されるデジタルデータ
に基準クロックの周期の整数倍の期間の遅延を与える遅
延回路と、を備え、上記遅延回路の遅延期間の設定によ
りデジタルデータのビット長の設定を可能としたことに
ある。
（ホ）作 用 本発明によれば、デジタル出力を制御クロックに対し
て基本クロックの周期の整数倍の期間だけ遅延させるこ
とで、データの切り換わりのタイミングがシリアルに出
力されるデジタルデータの途中に設定され、デジタルデ
ータの下位ビットが切り捨てられる。従って、デジタル
出力の遅延量の変更により有効ビット長が変更される。
て基本クロックの周期の整数倍の期間だけ遅延させるこ
とで、データの切り換わりのタイミングがシリアルに出
力されるデジタルデータの途中に設定され、デジタルデ
ータの下位ビットが切り捨てられる。従って、デジタル
出力の遅延量の変更により有効ビット長が変更される。
（ヘ）実施例 本発明の実施例を図面に従って説明する。
第１図は、本発明のA/D変換器のブロック図で、第２
図は、その動作タイミング図である。この図に於て、容
量アレイ（10）、差動アンプ（５）及び制御ロジック
（６）は、第６図と同一であり、同一部分には同一符号
を付してある。
図は、その動作タイミング図である。この図に於て、容
量アレイ（10）、差動アンプ（５）及び制御ロジック
（６）は、第６図と同一であり、同一部分には同一符号
を付してある。
本発明の特徴とするところは、レジスタ（７）がデジ
タルデータを出力するタイミングを決定するための制御
クロックCNTを基本クロックCLKの周期の整数倍の周期だ
け遅延して制御ロジック（６）に供給することにある。
即ち、制御ロジック（６）に供給される制御クロックCN
Tは、基本クロックCLKに従って動作するシフトレジスタ
（21）に入力され、このシフトレジスタ（21）の各ビッ
トからセレクタ（22）により選択された出力が遅延され
た制御クロックCNTDLとして制御ロジック（６）に供給
される。従って、制御ロジック（６）が制御クロックCN
Tに対して基本クロックCLKの周期の整数倍の期間遅れて
動作するため、レジスタ（７）は、本来の制御クロック
CNTに対して所定の期間遅れてデジタルデータを出力す
ることになる。
タルデータを出力するタイミングを決定するための制御
クロックCNTを基本クロックCLKの周期の整数倍の周期だ
け遅延して制御ロジック（６）に供給することにある。
即ち、制御ロジック（６）に供給される制御クロックCN
Tは、基本クロックCLKに従って動作するシフトレジスタ
（21）に入力され、このシフトレジスタ（21）の各ビッ
トからセレクタ（22）により選択された出力が遅延され
た制御クロックCNTDLとして制御ロジック（６）に供給
される。従って、制御ロジック（６）が制御クロックCN
Tに対して基本クロックCLKの周期の整数倍の期間遅れて
動作するため、レジスタ（７）は、本来の制御クロック
CNTに対して所定の期間遅れてデジタルデータを出力す
ることになる。
デジタルデータを受けるレジスタ（８）は、基本クロ
ックCLKに従って動作すると共に、制御クロックCNTに従
ってデジタルデータをデジタル信号処理回路（９）に与
えることから、レジスタ（７）から出力されるデジタル
データが制御クロックCNTに対して遅れていると、遅れ
ている期間だけデジタルデータの下位ビットが切り捨て
られることになる。例えば、第２図の如く８ビット構成
の場合に、制御クロックCNTを基本クロックCLKの２周期
分遅延させた制御クロックCNTDLを制御ロジック（６）
にあたえると、デジタルデータが制御クロックCNTに対
して２クロック遅れて出力されるために、８ビットのデ
ジタルデータのうち６ビットがレジスタ（８）に取り込
まれたところでレジスタ（８）からデジタル信号処理回
路（９）にデジタルデータが取り込まれる。従って、下
位２ビットが切り捨てられ、６ビットのデジタルデータ
がえられる。
ックCLKに従って動作すると共に、制御クロックCNTに従
ってデジタルデータをデジタル信号処理回路（９）に与
えることから、レジスタ（７）から出力されるデジタル
データが制御クロックCNTに対して遅れていると、遅れ
ている期間だけデジタルデータの下位ビットが切り捨て
られることになる。例えば、第２図の如く８ビット構成
の場合に、制御クロックCNTを基本クロックCLKの２周期
分遅延させた制御クロックCNTDLを制御ロジック（６）
にあたえると、デジタルデータが制御クロックCNTに対
して２クロック遅れて出力されるために、８ビットのデ
ジタルデータのうち６ビットがレジスタ（８）に取り込
まれたところでレジスタ（８）からデジタル信号処理回
路（９）にデジタルデータが取り込まれる。従って、下
位２ビットが切り捨てられ、６ビットのデジタルデータ
がえられる。
制御クロックCNTに対するデジタルデータの遅延、即
ちデジタルデータのビット長は、シフトレジスタ（21）
のどの出力を選択するかによって決まるもので、セレク
タ（22）に供給されるビット長切換え信号CHGにより設
定される。通常は、遅延がないように設定されており、
出力されるデジタルデータのビット長を短縮する必要の
あるときに制御クロックCNTに遅延が与えられる。
ちデジタルデータのビット長は、シフトレジスタ（21）
のどの出力を選択するかによって決まるもので、セレク
タ（22）に供給されるビット長切換え信号CHGにより設
定される。通常は、遅延がないように設定されており、
出力されるデジタルデータのビット長を短縮する必要の
あるときに制御クロックCNTに遅延が与えられる。
第３図は、他の実施例のブロック図であり、第４図
は、その動作タイミング図である。この図に於ても、容
量アレイ（10）、差動アンプ（５）及び制御ロジック
（６）は、第５図と同一である。
は、その動作タイミング図である。この図に於ても、容
量アレイ（10）、差動アンプ（５）及び制御ロジック
（６）は、第５図と同一である。
ここでは、遅延された制御クロックCNTDLを制御ロジ
ック（６）に与える代わりにデジタルデータを直接遅ら
せている。即ち、レジスタ（７）に適数ビットの付属レ
ジスタ（７′）を増設し、このレジスタ（７′）の各ビ
ットの出力をセレクタ（22）が選択的に出力するように
構成される。従って、レジスタ（７′）を通過するビッ
ト数に応じてデジタルデータが遅延され、第１図の場合
と同様に制御クロックCNTに対して基本クロックCLKの周
期の整数倍の期間だけ遅延されたデジタルデータが得ら
れる。
ック（６）に与える代わりにデジタルデータを直接遅ら
せている。即ち、レジスタ（７）に適数ビットの付属レ
ジスタ（７′）を増設し、このレジスタ（７′）の各ビ
ットの出力をセレクタ（22）が選択的に出力するように
構成される。従って、レジスタ（７′）を通過するビッ
ト数に応じてデジタルデータが遅延され、第１図の場合
と同様に制御クロックCNTに対して基本クロックCLKの周
期の整数倍の期間だけ遅延されたデジタルデータが得ら
れる。
上述のようなA/D変換器に於ては、制御クロックCNTに
対してデジタルデータを遅らせることで、予め設定され
たビット長より短いビット長に設定された回路に対応す
ることができる。
対してデジタルデータを遅らせることで、予め設定され
たビット長より短いビット長に設定された回路に対応す
ることができる。
尚、本実施例に於ては、１チャンネル構成のA/D変換
器について例示したが、２チャンネル構成の場合に於て
も、２チャンネルのデータが交互に配列されるデジタル
データを制御クロックCNTに対して所定の期間遅らせれ
ば、１チャンネルの場合と同様にビット長の短縮が可能
である。
器について例示したが、２チャンネル構成の場合に於て
も、２チャンネルのデータが交互に配列されるデジタル
データを制御クロックCNTに対して所定の期間遅らせれ
ば、１チャンネルの場合と同様にビット長の短縮が可能
である。
（ト）発明の効果 本発明によれば、A/D変換器の回路構成を変更するこ
となく、制御クロックのタイミング或るいはデジタルデ
ータのタイミングの変更で出力されるデジタルデータの
ビット長を短縮することができる。従って、集積回路化
されたA/D変換器を他の集積回路と組み合わせて使用す
る際に、夫々のビット長を容易に適合させることがで
き、回路設計の自由度の向上が図れる。
となく、制御クロックのタイミング或るいはデジタルデ
ータのタイミングの変更で出力されるデジタルデータの
ビット長を短縮することができる。従って、集積回路化
されたA/D変換器を他の集積回路と組み合わせて使用す
る際に、夫々のビット長を容易に適合させることがで
き、回路設計の自由度の向上が図れる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作タイミング図、第３図は本発明の他の実施
例を示すブロック図、第４図は第３図の動作タイミング
図、第５図は電荷再分配型のA/D変換器の回路図、第６
図は従来のA/D変換器の構成を示すブロック図、第７図
は第６図の動作タイミング図である。 （１）……コンデンサ、（２）〜（５）……スイッチ、
（５）……差動アンプ、（６）……制御ロジック、
（７）（８）……レジスタ、（９）……デジタル信号処
理回路、（10）……容量アレイ、（21）……シフトレジ
スタ、（22）……セレクタ。
第１図の動作タイミング図、第３図は本発明の他の実施
例を示すブロック図、第４図は第３図の動作タイミング
図、第５図は電荷再分配型のA/D変換器の回路図、第６
図は従来のA/D変換器の構成を示すブロック図、第７図
は第６図の動作タイミング図である。 （１）……コンデンサ、（２）〜（５）……スイッチ、
（５）……差動アンプ、（６）……制御ロジック、
（７）（８）……レジスタ、（９）……デジタル信号処
理回路、（10）……容量アレイ、（21）……シフトレジ
スタ、（22）……セレクタ。
Claims (3)
- 【請求項１】連続的に変化するアナログ値を一定周期の
制御クロックに従ってサンプリングし、そのサンプリン
グ値を所定の基準電圧に参照して適数ビットのデジタル
データに変換するA/D変換回路と、上記デジタルデータ
の切り換わりのタイミングを上記制御クロックに基づい
て指定する制御回路と、上記デジタルデータを上記制御
クロックの整数倍の周波数の基準クロックに同期して上
位ビットより順次出力する出力回路と、この出力回路か
ら上記デジタルデータが出力されるタイミングを上記制
御クロックに対して上記基準クロックの整数倍の期間だ
け遅延する遅延回路と、を備え、上記出力回路から出力
される上記デジタルデータを上記制御クロックに従うタ
イミングで所望のビット数だけ取り込むことで、上記遅
延回路の遅延期間に応じて上記デジタルデータの有効ビ
ット長を設定することを特徴とするA/D変換器。 - 【請求項２】上記制御回路、出力回路及び遅延回路を上
記A/D変換回路と共にワンチップ化し、上記出力回路か
ら出力される上記デジタルデータが取り込まれる側に並
列して外部より上記基準クロック及び制御クロックを供
給することを特徴とする請求項第１項記載のA/D変換
器。 - 【請求項３】上記遅延回路が、上記A/D変換回路に入力
される上記制御クロックを上記基準クロックに従って遅
延することで、上記基準クロックの周期の整数倍の期間
だけ上記デジタルデータに遅延を与えることを特徴とす
る請求項第１項記載のA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141153A JP2562716B2 (ja) | 1990-05-29 | 1990-05-29 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141153A JP2562716B2 (ja) | 1990-05-29 | 1990-05-29 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0433414A JPH0433414A (ja) | 1992-02-04 |
| JP2562716B2 true JP2562716B2 (ja) | 1996-12-11 |
Family
ID=15285369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141153A Expired - Fee Related JP2562716B2 (ja) | 1990-05-29 | 1990-05-29 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562716B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4731963B2 (ja) * | 2005-03-22 | 2011-07-27 | 日新製鋼株式会社 | スリッター用セパレーターの位置調整装置 |
| JP4679230B2 (ja) * | 2005-05-16 | 2011-04-27 | 株式会社日立メディコ | ディジタル整相超音波装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433013A (en) * | 1977-08-19 | 1979-03-10 | Matsushita Electric Ind Co Ltd | Coding and decoding system |
| JPS6242340U (ja) * | 1985-08-30 | 1987-03-13 | ||
| JPS62179226A (ja) * | 1986-02-03 | 1987-08-06 | Mitsubishi Electric Corp | 信号多重化装置 |
-
1990
- 1990-05-29 JP JP2141153A patent/JP2562716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433414A (ja) | 1992-02-04 |
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