JPS6314521A - カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ産業上の利用分野 本発明はカウンタに関し、例えば、積分型のアナログ／
ディジタル変換回路、ディジタル／アナログ変換回路に
適用し得るものである。

Ｂ発明の概要 本発明はカウンタにおいて、複数のフリップフロップ回
路を２分し、上位段のフリップフロップ回路及び下位段
のフリップフロップ回路に対して別個のプリセット信号
又はリセット信号を与えることにより、プリセット信号
又はリセット信号の負荷を軽減して計数動作を安定に開
始させるようにしたものである。

Ｃ従来の技術 積分型のアナログ／ディジタル変換回路（以下、Ａ／Ｄ
変換回路と呼ぶ）は、積分器に入力電圧に対応した電荷
を保持させ、定電流によるこの積分器の放電時間をカウ
ンタで計数して出力ディジタルデータに変換するもので
あり、また、積分型のディジタル／アナログ変換回路（
以下、Ｄ／Ａ変換回路と呼ぶ）は、入力ディジタルデー
タをカウンタにプリセットし、カウント値が所定値にな
るまで定電流によや積分を行ってアナログ電圧（積分値
）に変換するものである。

このように、積分型のＤ／Ａ変換回路及びＡ／Ｄ変換回
路は、カウンタを必須の構成要件としている（例えば、
特開昭５７−９９８２１号公報、特開昭５８−１６４３
１８号公報）。

このように用いられるカウンタとしては、例えば、ＬＳ
Ｉ構成の１０ビツトのＡ／Ｄ変換回路においては、クロ
ック信号として１０〜２０　（ＭＨｚ　）の周波数を用
いるので、高速クロック信号でも容易に動作し、消費電
流が少なくなるように動作状態にあるフリップフロップ
回路が少なて済む第５図に示すようなリップルカウンタ
が用いられる。

すなわち、Ｎ　（＝１０）個のＤ型フリップフロップ回
路１１．１２・・・・・・ＩＮを用い、クロック信号Ｃ
ＬＫをＬ　Ｓ　Ｂ　（ｌｅａｓｔ　５１ｇｎ１ｆｉｃａ
ｎｔ　ｂｉｔ）段のフリップフロップ回路１１のクロッ
ク端子に与え、その百出力Ｑｌｌをデータ入力端にフィ
ードバックすると共に次段（２３Ｂ段）のフリップフロ
ップ回路１２のクロック端子に与え、このフリップフロ
ップ回路１２も同様に百出力Ｑ１２をデータ入力端にフ
ィードバックすると共に次段（３３Ｂ段）のフリップフ
ロップ回路１３のクロック端子に与えるように接続され
、以下、同様な接続を繰り返してなる。

各フリップフロップ回路１１〜ＩＮは、クロック信号Ｃ
ＬＫＳＱｌ　１、・・・・・・了ＴπＮ−１）が与えら
れたとき、当該百出力Ｑｌｌ−ＱＩＮをデータ入力とし
て取り込むので、そのＱ出力Ｑｌｌ〜ＱＩＮはクロック
信号ＣＬＫＳＱｌ　１−百丁ゴ−Ｎ−１）が与えられる
ごとにトグル動作し、そのＱ出力Ｑｌｌ−ＱＩＮを各ビ
ット情報として出力する。

このようなカウンタ１０を、上述したように積分型のＡ
／Ｄ変換回路に適用して場合は、変化周期ごとに一旦カ
ウンタ１０の値をリセットしておき、計数開始と同時に
リセット状態を解除するようにすることを要し、そのた
め、各段のフリップフロップ回路１１〜ＩＮのリセット
端子にはリセット信号Ｒ３ＴＯが与えられるようになさ
れている。

Ｄ発明が解決しようとする問題点 しかし、複数のフリップフロップ回路を同一のリセット
信号を反転してリセット状態を解除し計数動作させよう
とすると、負荷が重くなるため第６図（Ａ）に示すよう
に、論理レベルを速やかに反転できず、遷移期間ＴＲを
有してしまう。この遷移期間ＴＲは、上述した高速クロ
ック信号の周期より数倍程度長く、第６図（Ｂ）に示す
ようにこの期間ＴＲの間に数個のクロックパルスＰ１〜
Ｐ３が到来する。

そのため、ＬＳＢ段、２３Ｂ段等の下位ビット段には、
リセット信号が安定していないときにクロックパルスが
与えられ、どのクロックパルスからカウントを開始する
のかが不安定となり、カウント値に対して誤差を生じさ
せる原因となる。

このような不都合は、同様に、積分型のＤ／Ａ変換回路
において変換周期ごとに行われるプリセット状態の解除
動作についてもいうことができる。

本発明は以上の点を考慮してなされたもので、リセット
状態又はプリセット状態から計数動作への移行をカウン
ト値に影響を与えることなく、安定に行なうことのでき
るカウンタを提供しようとするものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため、本発明においては、各桁
に対応した複数のフリップフロップ回路１１〜ＩＮを下
位段１１及び上位段１２〜ＩＮに分割し、下位段のフリ
ップフロップ回路１１及び上位段のフリップフロップ回
路１２〜ＩＮに対して異なるプリセット信号又はリセッ
ト信号Ｒ３Ｔｌ５Ｒ３Ｔ２を与えるようにした。

Ｆ作用 フリップフロップ回路１１〜ＩＮを２分したので、プリ
セット信号又はリセット信号に対する負荷が軽減され、
プリセット信号又はリセット信号は論理レベルを速やか
に反転できる。従って、クロック信号が与えられるタイ
ミングでプリセット信号又はリセット信号を安定な状態
にしておくことができ、計数動作を安定に開始させるこ
とができる。

Ｇ実施例 以下、図面を参照しながら本発明の一実施例を詳述する
。

（Ｇ１）第１実施例 先ず、リセットした後計数動作するように用いられる第
１実施例について説明する。

第５図との対応部分に同一符号を付した第１図に示すよ
うに、この実施例の場合、タイミング制御回路２０を具
える。

タイミング制御回路２０は、例えばコントローラ（図示
せず）から与えられるリセット信号Ｒ３Ｔ（第２図（Ｂ
））を２つのインバータ回路の縦続接続でなるバッファ
回路２１を介して２３Ｂ段〜ＭＳＢ段のフリップフロッ
プ回路１２〜ＩＮに対してリセット信号Ｒ３Ｔ２として
与えるようになされている。

また、タイミング制御回路２０は、２つのＤ型フリップ
フロップ回路２２及び２３を有し、リセット信号Ｒ５Ｔ
はフリップフロップ回路２２のデータ入力端に与えられ
る。フリップフロップ回路２２は、クロック信号ＣＬＫ
　（第２図（Ａ））をアクチイブロウのクロック入力端
に受け、クロック信号ＣＬＫの立下りエツジでリセット
信号Ｒ３Ｔの論理レベルを取り込み、第２図（Ｃ）に示
すようにリセット信号Ｒ３Ｔが論理レベルを反転したと
き、その後のクロック信号ＣＬＫの最初の立下りで論理
レベルを反転するＱ出力Ｑ２２を送出する。

このＱ出力Ｑ２２は、フリップフロップ回路２３に与え
られる。フリップフロップ回路２３もまた、クロック信
号ＣＬＫの立下りエツジでこのＱ出力Ｑ２２の論理レベ
ルを取り込み、第２図（Ｄ）に示すＱ出力Ｑ２３を得る
。かくして、フリップフロップ回路２３のＱ出力Ｑ２３
は、フリップフロップ回路２２のＱ出力Ｑ２２に比べて
クロック信号ＣＬＫの１周期ＴＣ分だけ遅れて論理レベ
ルを反転するものとなる。

従って、フリップフロップ回路２３のＱ出力Ｑ２３は、
到来するリセット信号Ｒ３Ｔに対して少−なくともクロ
ック信号ＣＬＫの１周ＭＴＣ以上遅れて、しかも、クロ
ック信号ＣＬＫの立下りエツジに同期したものとなり、
このＱ出力Ｑ２３が２つのインバータ回路の縦続接続で
なるバッファ回路２４を介してＬＳＢ段のフリップフロ
ップ回路１１に対するリセット信号ＲＳＴ　１’として
送出される。すなわち、フリップフロップ回路２２及び
２３はリセット信号Ｒ３Ｔの遅延手段として設けられて
いる。

ここで、リセット信号Ｒ３Ｔ１をクロック信号ＣＬＫの
立下りエツジと同期させるようにしたのは、フリップフ
ロップ回路１１はクロック信号ＣＬＫの立下りエツジで
トグル動作するものであるのでリセット状態の解除時点
ｔ２とトグル動作の開始時点ｔ３とを最大限ずらせて誤
動作を防止しようとするためである。

以上の構成において、リセット信号Ｒ５Ｔが第２図に示
す時点ｔ１で立下がると、バッファ回路２１を介して２
３Ｂ〜ＭＳＢ段のフリップフロップ回路１２〜ＩＮのリ
セット端子に与えられ、これらフリップフロップ回路１
２〜ＩＮをリセット状態からトグル動作（計数動作）し
得る状態に移行させる。この時点ｔ１より期間Ｔだけ遅
れてリセット信号Ｒ３Ｔｌが立ち下がり、ＬＳＢ段のフ
リップフロップ回路１１は他のフリップフロップ回路１
２〜ＩＮより遅れてリセット状態からトグル動作し得る
状態に移行させる。この移行により、カウンタ１はクロ
ック信号ＣＬＫに応じて計数動作を開始する。

このとき、リセット信号Ｒ３Ｔ２に対する負荷としての
フリップフロップ回路は（Ｎ−１）段と多いため、リセ
ット信号Ｒ３Ｔｌは第２図（Ｂ）に破線ＢＲを付して示
すようにその論理レベルの反転について遷移時間を有す
る。これに対して、リセット信号Ｒ３Ｔ１は駆動負荷と
してのフリップフロップ回路がＬＳＢ段のフリップフロ
ップ回路１１の１段だけであるので速やかに論理レベル
を反転する。しかし両リセット信号Ｒ３Ｔｌ及びＲ３７
２間には、タイミングのずれ期間Ｔがあるので、フリッ
プフロップ回路１１が状態を移行させたときには、他の
フリップフロップ回路１２〜１Ｎは既に状態を移行させ
たものとなっている。

従って、上述の実施例によれば、ＬＳＢ段のフリップフ
ロップ回路１１は独自のリセット信号Ｒ３Ｔｌにより論
理レベルの反転を行なうので速やかに行なうことができ
、トグル動作を開始するクロックパルスが固定され、安
定に計数動作を開始できる。かくするにつき、計数動作
の開始時点ｔ３では他のフリップフロップ回路１２〜ｌ
Ｎも状態の移行を終了させているので、リセット信号の
タイミングを２つに分けたとしても動作が不安定になる
こと防止し得る。

（Ｇ２）第２実施例 次に、プリセットした後、計数動作するように用いられ
る第２実施例きカウンタについて説明する。

この実施例のカウンタ２も第３図に示すようにＮ個のフ
リップフロップ回路３１〜３Ｎを互いに第１図に示すフ
リップフロップ回路１１〜ＩＮと同様に接続する。この
実施例の各フリップフロップ回路３１〜３Ｎはそれぞれ
、プリセット信号ＰＳＴＩ又はＰＳＴ２を受けてプリセ
ットデータＤ１〜ＤＮをプリセットするように２つのナ
ンド回路４１〜４Ｎ及び５１〜５Ｎを有する。

各ナンド回路４１〜４Ｎは、プリセット信号ＰＳＴＩ又
はＰＳＴ２とプリセットデータＤ１〜ＤＮとを入力し、
そのナンド回路Ｓ４１〜Ｓ４Ｎを各フリップフロップ回
路３１〜３Ｎのアクチイブロウのセット入力端に与える
。また、各ナンド回路５１〜５Ｎは、プリセット信号Ｐ
ＳＴＩ又はＰＳＴ２とナンド回路４１〜４Ｎからのナン
ド出力Ｓ４１〜Ｄ４Ｎとを入力し、得られたナンド出力
Ｓ５１〜Ｓ５Ｎを各フリップフロップ回路３１〜３Ｎの
アクチイプロウのリセット入力端に与える。

かくして、各フリップフロップ回路３１〜３Ｎは、プリ
セット信号ＰＳＴＩ又はＰＳＴ２が論理ｒＨＪに立上っ
ているときに、プリセットデータＤ１〜ＤＮが論理ｒＨ
Ｊに立上っていれば論理「Ｌ」レベルのナンド出力３４
１〜Ｓ４Ｎによりセット動作し、他方、プリセットデー
タＤ１〜ＤＮが論理ｒＬＪに立下っていれば論理ｒＬＪ
レベルのナンド出力３５１−３５Ｎによりリセット動作
する。

以上の構成に加えて、この実施例においてもコントロー
ラ（図示せず）からのプリセット信号ＰＳＴを入力し、
２５Ｂ〜ＭＳＢ段のフリップフロップ回路３２〜３Ｎ用
のプリセット信号ＰＳＴ２と、ＬＳＢ段のフリップフロ
ップ回路３１用のプリセット信号ＰＳＴＩとを形成する
タイミング制御回路６０を具える。このタイミング制御
回路６０は、第１実施例におけるタイミング制御回路２
０（第１図）と同様の構成を有するので、第１図との対
応部分に対応する符号の値をｒ＋４０Ｊした符号を付し
、その構成の説明は省略する。

この第２の実施例においても、ＬＳＢ段のフリップフロ
ップ回路３１に対するプリセット信号ＰＳＴＩは、他の
フリップフロップ回路３２〜３Ｎに対する信号として用
いられないので、論理レベルを速やかに反転することが
でき、クロック信号ＣＬＫのどのパルスから計数動作を
開始するかということが不安定になることを避けること
ができる。かくするにつき、他のフリップフロップ回路
３２〜３Ｎに対しては、予めプリセット信号ＰＳＴで論
理レベルを反転させておくようにしであるので、プリセ
ット信号を２つに分割して与えるようにしても、動作上
不都合は生じない。

（Ｇ３）　Ａ　／　Ｄ又はＤ／Ａ変換回路に適用した場
合の効果 例えば、従来の積分型のＤ／Ａ変換回路７０は、第４図
に示すように、演算増幅器ＯＰと負帰還コンデンサＣと
でなる積分器７１を具え、反転入力端とアース間に接続
された定電流Ｒ７２により、スイッチ回路７３がオン動
作している間だけ積分動作するようになされており、こ
のスイッチ回路７３のオン時間を、コントローラ７４の
制御の下にカウンタ７５がクロック発生回路７６からの
クロック信号ＣＫに基づきカンウド動作して入力ディジ
タルデータＤＩＮに応じた時間とすることで積分信号を
アナログ信号ＡＯＵＴとして出力するようにしている。

このような従来のＤ／Ａ変換回路７０においては、コン
トローラ７４はスイッチ回路７３がオン′　　　動作し
ている期間だけクロック発生回路７６からクロック信号
ＣＫを送出させるようにしており、カウンタ７５に対す
るデータのプリセット動作が完了した後カウンタ７５に
クロック信号ＣＫを与えさせるようにしていた。

このようにしたのは、従来の構成のカウンタ（第５図）
においては、クロック信号ＣＫを継続して与えてプリセ
ット信号ＰＳＴ３の論理レベルを反転させるようにした
場合には、計数動作の開始パルスが一義的に定まらず、
不安定になってカウントに誤差を生じるので、このよう
な不都合を回避するためである。

ところが、本発明によるカウンタを当該Ｄ／Ａ変換回路
７０に適用した場合には、クロック信号ＣＫを常時入力
させていてもプリセット信号ＰｓＴの論理レベルを反転
する場合における不安定な状態を避けることができる。

従って、クロック発生回路７６はクロック信号ＣＫを断
続することなく、出力させるようにすることができる。

すなわち、本発明によるカウンタを適用すると、クロッ
ク発生回路７６からクロック信号を断続させるゲート回
路を省略することができ、構成を節易化し得ると共に、
高周波のクロック信号をゲート回路まで引き回す必要が
なく、そのため、引き回しに伴う寄生容量の増大等によ
る特性劣化を防止することができるという効果を得るこ
とができる。

（Ｇ４）その他の実施例 なお、上述の実施例においては、Ｄ型フリップフロップ
回路を用いたリップルカウンタに本発明を適用したもの
を示したが、他の形式のフリップフロップ回路を用いた
カウンタに適用しても良く、リップルカウンタ以外のカ
ウンタに適用しでも良い。また、適用するカウンタとし
ては同期式及び非同期式を問わない。

また、上述の実施例においては、ＬＳＢ段のフリップフ
ロップ回路に対するリセット信号又はプリセット信号が
他のフリップフロップ回路に対するリセット信号又はプ
リセット信号と異なるものを示したが、クロック信号の
周波数によってはＬＳＢ段を含めた下位数段のフリップ
フロップ回路に対するリセット信号又はプリセット信号
を他のフリップフロップ回路に対するものと異なるよう
にしても良い。

Ｈ発明の効果 以上のように本発明によれば、下位段のフリップフロッ
プ回路と上位段のフリップフロップ回路とでプリセット
信号又はリセット信号を異なるようにしたので、カウン
ト動作を安定に開始させることのできるカウンタを容易
に得ることができる。

【図面の簡単な説明】

第１図は本発明によるカウンタの第１実施例を示すブロ
ック図、第２図はその各部のタイミングチャート、第３
図は本発明の第２実施例を示すブロック図、第４図はカ
ウンタを適用したＤ／Ａ変換回路を示すブロック図、第
５図は従来のカウンタを示すブロック図、第６図はその
各部のタイミングチャートである。 １．２・・・・・・カウンタ、１１〜ＩＮ、２２．２３
．３１〜３Ｎ、６２．６３・旧・・フリップフロップ回
路、４１〜４Ｎ、５１〜５Ｎ・・・・・・ナンド回路、
２０．６０・・・・・・タイミング制御回路、ＰＳＴ、
Ｒ３Ｔ１、ＰＳＴ２・・・・・・リセット信号、ＰＳＴ
、ＰＳＴｌ、ＰＳＴ２・・・・・・プリセット信号、Ｃ
ＬＫ・・・・・・クロック信号。

Claims (1)

【特許請求の範囲】
1. 各桁に対応した複数のフリップフロップ回路を下位段及
   び上位段に分割し、下位段のフリップフロップ回路及び
   上位段のフリップフロップ回路に対して異なるプリセッ
   ト信号又はリセット信号を与えるようにしたことを特徴
   とするカウンタ。