JPS6374318A - コンパレ−タ - Google Patents
コンパレ−タInfo
- Publication number
- JPS6374318A JPS6374318A JP21819286A JP21819286A JPS6374318A JP S6374318 A JPS6374318 A JP S6374318A JP 21819286 A JP21819286 A JP 21819286A JP 21819286 A JP21819286 A JP 21819286A JP S6374318 A JPS6374318 A JP S6374318A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- input
- output
- comparator
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は２つの入力信号の電圧の大小に応じて出力する
コンパレークに関し、特に高速動作を行い得るコンパレ
ークに関する。
コンパレークに関し、特に高速動作を行い得るコンパレ
ークに関する。
Ｂ０発明の概要
容量、インバータを直列に配し、該インバータの入出力
間をスイッチング手段により短絡又は開放して２つの入
力信号の電圧を比較するコンパレータにおいて、インバ
ータに対して正帰還をかけるような第２のインバータを
接続して該第２のインバータを動作させることにより、
素子数の低減を図り高速な電圧の比較を行うものである
。
間をスイッチング手段により短絡又は開放して２つの入
力信号の電圧を比較するコンパレータにおいて、インバ
ータに対して正帰還をかけるような第２のインバータを
接続して該第２のインバータを動作させることにより、
素子数の低減を図り高速な電圧の比較を行うものである
。
Ｃ０従来の技術
］ンパレークは、２つの入力信号の電圧の大小に応じて
出力する回路であって、従来、第５図に示すようなコン
パレータが知られている。
出力する回路であって、従来、第５図に示すようなコン
パレータが知られている。
この第５図に示すコン、Ｑレークについて、簡単に説明
すると、入力端子５１．５２が設けられており、入力端
子５１からは参照電圧Ｖｒｅｆが入力され、入力端子５
２からは信号電圧Ｖｓｉｇが入力される。そして、これ
ら入力端子５１．５２は、それぞれスイッチ５Ｗ５３，
５Ｗ５４を介して容量Ｃ５５と接続する。この容量Ｃ５
５の他端にはインバータＩｎ５６が接続されており、こ
のインバータＩｎ５６の入出力間には短絡及び開放を制
御するスイッチＳＷ５７が配されている。さらに上記イ
ンバータＩｎ５６の出力端には容２Ｃ５８が配され、そ
の他端には入出力間にスイッチ５Ｗ６０を設けたインバ
ータＩｎ５９が配されている、そして、このインバータ
１ｎ５９の出力はバッフｙ Ｂｕｆ６１． Ｂｕｆ６２
を介して出力端子６３に至っている。
すると、入力端子５１．５２が設けられており、入力端
子５１からは参照電圧Ｖｒｅｆが入力され、入力端子５
２からは信号電圧Ｖｓｉｇが入力される。そして、これ
ら入力端子５１．５２は、それぞれスイッチ５Ｗ５３，
５Ｗ５４を介して容量Ｃ５５と接続する。この容量Ｃ５
５の他端にはインバータＩｎ５６が接続されており、こ
のインバータＩｎ５６の入出力間には短絡及び開放を制
御するスイッチＳＷ５７が配されている。さらに上記イ
ンバータＩｎ５６の出力端には容２Ｃ５８が配され、そ
の他端には入出力間にスイッチ５Ｗ６０を設けたインバ
ータＩｎ５９が配されている、そして、このインバータ
１ｎ５９の出力はバッフｙ Ｂｕｆ６１． Ｂｕｆ６２
を介して出力端子６３に至っている。
このような構成からなる従来のコンパレータの動作は、
まず、上記スイッチ５Ｗ５３，５Ｗ５７．５Ｗ６０がオ
ン状態とされ、上記スイッチ５Ｗ５４がオフ状態とされ
て、上記インバータＩｎ５６．１ｎ、５９の入出力電圧
は、電源電圧Ｖｃｃ／２例えば電源電圧Ｖｃｃを５Ｖと
した場合に２．５ｖとされる。そして、上記容量Ｃ５５
は、インバータＩｎ５Ｇとの接続側でＶｃｃ／２とされ
ると共にＩＶｃｃ／ ２− Ｖｒｅｆ ｌの値の電位
差が残され、上記容量Ｃ５８の両端の電圧は、電源電圧
Ｖｃｃ／２例えば２．５Ｖとされる。
まず、上記スイッチ５Ｗ５３，５Ｗ５７．５Ｗ６０がオ
ン状態とされ、上記スイッチ５Ｗ５４がオフ状態とされ
て、上記インバータＩｎ５６．１ｎ、５９の入出力電圧
は、電源電圧Ｖｃｃ／２例えば電源電圧Ｖｃｃを５Ｖと
した場合に２．５ｖとされる。そして、上記容量Ｃ５５
は、インバータＩｎ５Ｇとの接続側でＶｃｃ／２とされ
ると共にＩＶｃｃ／ ２− Ｖｒｅｆ ｌの値の電位
差が残され、上記容量Ｃ５８の両端の電圧は、電源電圧
Ｖｃｃ／２例えば２．５Ｖとされる。
次に、各スイッチに対して逆相の信号を与えて上記スイ
ッチ５Ｗ５３，５Ｗ５７，５Ｗ６０をオフ状態とし、上
記スイッチ５Ｗ５４をオン状態とする。すると、上記信
号電圧Ｖｓｉｇが上記容１ｃ５５の一端に伝わるが、こ
の容量には１Ｖｃｃ／２−Ｖｒｅｆ ｌの値の電位差
が残されているため、参照電圧Ｖｒｅｆ と信号電圧Ｖ
ｓｉｇの比較が行われ、信号電圧Ｖｓｉｇの方が大き
い場合には、インバータＩｎ５６の出力はローレベルと
され、逆に、参照電圧ＶｒｅｆＯ方が大きい場合には、
インバータＩｎ５６の出力はハイレベルとされる。そし
て、これがインバータＩｎ５９及びバッファＢｕｆ６１
、Ｂｕｆ６２を介して出力端子６３に至り、所定の比較
信号を得ることができる。
ッチ５Ｗ５３，５Ｗ５７，５Ｗ６０をオフ状態とし、上
記スイッチ５Ｗ５４をオン状態とする。すると、上記信
号電圧Ｖｓｉｇが上記容１ｃ５５の一端に伝わるが、こ
の容量には１Ｖｃｃ／２−Ｖｒｅｆ ｌの値の電位差
が残されているため、参照電圧Ｖｒｅｆ と信号電圧Ｖ
ｓｉｇの比較が行われ、信号電圧Ｖｓｉｇの方が大き
い場合には、インバータＩｎ５６の出力はローレベルと
され、逆に、参照電圧ＶｒｅｆＯ方が大きい場合には、
インバータＩｎ５６の出力はハイレベルとされる。そし
て、これがインバータＩｎ５９及びバッファＢｕｆ６１
、Ｂｕｆ６２を介して出力端子６３に至り、所定の比較
信号を得ることができる。
Ｄ１発明が解決しようとする問題点
しかしながら、上述したコンパレータにあっては、その
構成がインバータＩｎ５（３，Ｉｎ５９さらにはバッフ
ァＢｕｆ６１．Ｂｕｆ６２を組み合わせてなるものであ
り、例えば上記スイッチＳＷ５７．５Ｗ６０をＣＭＯＳ
スイッチとし、インバータもＣＭＯＳインバータとした
ときには、素子数が多くなり、歩留りの低下等の問題が
生ずる。
構成がインバータＩｎ５（３，Ｉｎ５９さらにはバッフ
ァＢｕｆ６１．Ｂｕｆ６２を組み合わせてなるものであ
り、例えば上記スイッチＳＷ５７．５Ｗ６０をＣＭＯＳ
スイッチとし、インバータもＣＭＯＳインバータとした
ときには、素子数が多くなり、歩留りの低下等の問題が
生ずる。
また、さらに半導体集積回路においては、一般的な高速
動作の要求があり、コンパレータにあってもその例外で
はないが、上述の回路構成によっては、その高速動作の
要求を満足して行くものとは言いｉ４ない。
動作の要求があり、コンパレータにあってもその例外で
はないが、上述の回路構成によっては、その高速動作の
要求を満足して行くものとは言いｉ４ない。
そこで、本発明は上述の問題点に鑑み、素子数の低減を
図り高速な電圧の比較を行うコンパレータの提供を目的
とする。
図り高速な電圧の比較を行うコンパレータの提供を目的
とする。
巳９問題点を解決するための手段
本発明は、入力端子から順に、容量と、第１のインバー
タが直列に接続され、該第１のインバータの入出力間を
短絡又は開放するスイッチング手段を有し、２つの入力
信号の電圧を比較するコンパレータにおいて、上記第１
のインバータの入出力間に正帰還をかける第２のインバ
ータを接続し、上記スイッチング手段は上記２つの入力
信号のうち第１の入力信号が供給されるときに短絡され
、第２の入力信号が供給されるときに開放されることを
特徴とするコンパレータにより上述の問題点を解決する
。
タが直列に接続され、該第１のインバータの入出力間を
短絡又は開放するスイッチング手段を有し、２つの入力
信号の電圧を比較するコンパレータにおいて、上記第１
のインバータの入出力間に正帰還をかける第２のインバ
ータを接続し、上記スイッチング手段は上記２つの入力
信号のうち第１の入力信号が供給されるときに短絡され
、第２の入力信号が供給されるときに開放されることを
特徴とするコンパレータにより上述の問題点を解決する
。
さらに、第２のインバータから第１のインバータへの帰
還ループには、もう１つのスイッチング手段を設けても
良い。
還ループには、もう１つのスイッチング手段を設けても
良い。
Ｆ０作用
本発明のコンパレータは、第１のインバータの入出力間
に正帰還をかける第２のインバータを接続しているため
、スイッチング手段が短絡から開放の状態に移った場合
には、比較電圧を検知し、その帰還系を以て高速に電源
電圧若しくは接地電圧に遷移する。また、単に第２のイ
ンバータを正帰還をかけるように配設するのみで良く、
その全体としての素子数は少なくて済むことになる。
に正帰還をかける第２のインバータを接続しているため
、スイッチング手段が短絡から開放の状態に移った場合
には、比較電圧を検知し、その帰還系を以て高速に電源
電圧若しくは接地電圧に遷移する。また、単に第２のイ
ンバータを正帰還をかけるように配設するのみで良く、
その全体としての素子数は少なくて済むことになる。
Ｇ、実施例
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例は、インバータを構成する素子のサイズ等が同
等の第１のインバータと第２のインバータを用いて、高
速な電圧の比較を行うコンパレータの一例であり、第１
図に示すように構成されるものである。
等の第１のインバータと第２のインバータを用いて、高
速な電圧の比較を行うコンパレータの一例であり、第１
図に示すように構成されるものである。
すなわち、第１の実施例のコンパレークは、第１図に示
すように、入力端子１１．１２が設けられており、入力
端子１１からは参照電圧Ｖ ｒｅｆが入力され、入力端
子１２からは信号電圧Ｖｓｉｇが入力される。そして、
これら入力端子１１．１２は、それぞれスイッチＳＷ１
．ＳＷ２を介して容量Ｃの一端と接続する。この容量Ｃ
の他端には第１のインバータであるインバータＩｎｌの
入力側が接続されており、このインバータＩｎｌの入出
力間には短絡及び開放を制御するスイッチＳＷ３が配さ
れている。
すように、入力端子１１．１２が設けられており、入力
端子１１からは参照電圧Ｖ ｒｅｆが入力され、入力端
子１２からは信号電圧Ｖｓｉｇが入力される。そして、
これら入力端子１１．１２は、それぞれスイッチＳＷ１
．ＳＷ２を介して容量Ｃの一端と接続する。この容量Ｃ
の他端には第１のインバータであるインバータＩｎｌの
入力側が接続されており、このインバータＩｎｌの入出
力間には短絡及び開放を制御するスイッチＳＷ３が配さ
れている。
そして、上記第１のインバータであるインバータＩｎｌ
の出力側にその入力側が接続し、上記インバータＩｎｌ
の入力側にその出力側が接続する第２のインバータとし
てのインバータＩｎ２が、その接続により上記インバー
タＩｎｌに正帰還をかけるように配されている。なお、
このコンパレータにより比較した出力は、出力端子１３
より取り出される。
の出力側にその入力側が接続し、上記インバータＩｎｌ
の入力側にその出力側が接続する第２のインバータとし
てのインバータＩｎ２が、その接続により上記インバー
タＩｎｌに正帰還をかけるように配されている。なお、
このコンパレータにより比較した出力は、出力端子１３
より取り出される。
次に、このような構成を有してなる第１の実施例の動作
について説明する。
について説明する。
本実施例のコンパレークは、参照電圧Ｖｒｅｆが容量Ｃ
に取り込まれるリファレンス期間と、比較の対象となる
信号電圧Ｖｓｉｇが取り込まれて電圧の比較が行われる
コンパレート期間が交互に繰り返されて動作するもので
ある。
に取り込まれるリファレンス期間と、比較の対象となる
信号電圧Ｖｓｉｇが取り込まれて電圧の比較が行われる
コンパレート期間が交互に繰り返されて動作するもので
ある。
まず、第２図における時刻ｔＱで上記スイッチＳＷＩ、
ＳＷ３はそれぞれオン状態とされ、−上記スイッチＳＷ
２はオフ状態とされる。上記スイッチＳＷ３がオン状態
となっていることから、インバータＩｎｌ、Ｉｎ２の入
出力電圧は、双方とも電源電圧Ｖｃｃ／２例えば電源電
圧Ｖｃｃを５ｖとした場合に２．５■にされる。そして
、上記容量Ｃは、インバータＩｎｌとの接続側でＶｃｃ
／２とされると共に、上記スイッチＳＷＩがオン状態と
されることから、入力端子１１側で参照電圧Ｖｒｅｆが
印加され、当該容量Ｃはｌ Ｖｃｃ／ ２− Ｖｒｅｆ
ｌの電位差を以て充電される。
ＳＷ３はそれぞれオン状態とされ、−上記スイッチＳＷ
２はオフ状態とされる。上記スイッチＳＷ３がオン状態
となっていることから、インバータＩｎｌ、Ｉｎ２の入
出力電圧は、双方とも電源電圧Ｖｃｃ／２例えば電源電
圧Ｖｃｃを５ｖとした場合に２．５■にされる。そして
、上記容量Ｃは、インバータＩｎｌとの接続側でＶｃｃ
／２とされると共に、上記スイッチＳＷＩがオン状態と
されることから、入力端子１１側で参照電圧Ｖｒｅｆが
印加され、当該容量Ｃはｌ Ｖｃｃ／ ２− Ｖｒｅｆ
ｌの電位差を以て充電される。
次に、時刻ｔ１では、上記スイッチＳＷＩ、ＳＷ３はそ
れぞれオン状態から逆にオフ状態とされ、一方、上記ス
イッチＳＷ２はオフ状態からオン状態となる。すると、
スイッチＳＷ２がオン状態となることから信号電圧Ｖｓ
ｉｇが上記容量Ｃの入力端子１２側で印加されることに
なり、当該容量Ｃの上記インバータＩｎｌ側には、参照
電圧Ｖｒｅｆと信号電圧Ｖｓｉｇとの差に応じた比較信
号が発生することになる。そして、これと同時に、上記
スイッチＳＷ３の動作により、上記インバータ■ｎ１と
上記インバータＩｎ２は、相互に正帰還されるフリップ
フロップの関係の如く入出力電圧がＶｃｃ／２である例
えば２．５■から変化し、論理レベルの“１″とＯ”で
ある電源電圧Ｖｃｃと接地電圧にその入出力部が遷移す
る。しかし、このとき上記スイッチＳＷ２がオン状態に
なり発生した比較信号がトリガ入力として上記インバー
タＩｎ１の入力側に供給されることから、これを契機と
してインバータｒｎｌの出力は比較信号の反転出力側へ
の遷移を開始することになる。
れぞれオン状態から逆にオフ状態とされ、一方、上記ス
イッチＳＷ２はオフ状態からオン状態となる。すると、
スイッチＳＷ２がオン状態となることから信号電圧Ｖｓ
ｉｇが上記容量Ｃの入力端子１２側で印加されることに
なり、当該容量Ｃの上記インバータＩｎｌ側には、参照
電圧Ｖｒｅｆと信号電圧Ｖｓｉｇとの差に応じた比較信
号が発生することになる。そして、これと同時に、上記
スイッチＳＷ３の動作により、上記インバータ■ｎ１と
上記インバータＩｎ２は、相互に正帰還されるフリップ
フロップの関係の如く入出力電圧がＶｃｃ／２である例
えば２．５■から変化し、論理レベルの“１″とＯ”で
ある電源電圧Ｖｃｃと接地電圧にその入出力部が遷移す
る。しかし、このとき上記スイッチＳＷ２がオン状態に
なり発生した比較信号がトリガ入力として上記インバー
タＩｎ１の入力側に供給されることから、これを契機と
してインバータｒｎｌの出力は比較信号の反転出力側へ
の遷移を開始することになる。
そして、一度遷移が開始した後では、上記インバータＩ
ｎｌの出力レベルは、その人カレベルが上記インバータ
Ｉｎ２によって正帰還されて得られるため、当該帰還系
によって急速にラッチされて行くことになる。そしであ
る時刻ｔ２では、上記出力端子１３から比較した電圧に
応じた出力が、従来に比し高速でなされることになる。
ｎｌの出力レベルは、その人カレベルが上記インバータ
Ｉｎ２によって正帰還されて得られるため、当該帰還系
によって急速にラッチされて行くことになる。そしであ
る時刻ｔ２では、上記出力端子１３から比較した電圧に
応じた出力が、従来に比し高速でなされることになる。
このように第１の実施例のコンパレータは、上記第２の
一インバータであるインバータＩｎ２に反転増幅作用に
よって、正帰還がなされており、このため極めて高速の
動作を行うことが可能となる。また、その主な素子は上
記インバータＩｎｌ。
一インバータであるインバータＩｎ２に反転増幅作用に
よって、正帰還がなされており、このため極めて高速の
動作を行うことが可能となる。また、その主な素子は上
記インバータＩｎｌ。
Ｉｎ２等に用いられ、且つインバータＩｎ２より正帰還
されているため、バッファ等を不要として十分な出力を
得ることができることがら、素子数を低減して、しかも
生産性の向上環を実現することができる。
されているため、バッファ等を不要として十分な出力を
得ることができることがら、素子数を低減して、しかも
生産性の向上環を実現することができる。
第２の実施例
第２の実施例のコンパレータは、第１のインバータの入
力側と第２のインバータの出力側の間のループに、所定
の遅延を以て動作するスイッチＳＷ４を配し、特に第１
及び第２のインバータの素子のばらつき等がある場合で
も、その正（ｉ？ＳｉＷの動作により十分に高速動作を
行うコンパレータである。
力側と第２のインバータの出力側の間のループに、所定
の遅延を以て動作するスイッチＳＷ４を配し、特に第１
及び第２のインバータの素子のばらつき等がある場合で
も、その正（ｉ？ＳｉＷの動作により十分に高速動作を
行うコンパレータである。
まず、この第２の実施例のコンパレータの構成は、第３
図に示すように、入力端子１１．１２が設けられており
、入力端子１１からは参照電圧■ｒｅｆが入力され、入
力端子１２からは信号電圧Ｖｓｉｇが入力される。そし
て、これら入力端子１１．１２は、それぞれスイッチＳ
ＷＩ、ＳＷ２を介して容量Ｃの一端と接続する。この容
量Ｃの他端には第１のインバータであるインバータＩｎ
ｌの入力側が接続されており、このインバータＩｎｌの
入出力間には短絡及び開放を制御するスイッチＳＷ３が
配されている。
図に示すように、入力端子１１．１２が設けられており
、入力端子１１からは参照電圧■ｒｅｆが入力され、入
力端子１２からは信号電圧Ｖｓｉｇが入力される。そし
て、これら入力端子１１．１２は、それぞれスイッチＳ
ＷＩ、ＳＷ２を介して容量Ｃの一端と接続する。この容
量Ｃの他端には第１のインバータであるインバータＩｎ
ｌの入力側が接続されており、このインバータＩｎｌの
入出力間には短絡及び開放を制御するスイッチＳＷ３が
配されている。
そして、上記第１のインバータであるインバータＩｎｌ
の出力側にその入力側が接続し、上記インバータＩｎｌ
の入力側にその出力側が接続する第２のインバータとし
てのインバータＩｎ２が、その接続により上記インバー
タＩｎｌに正帰還をかけるように配されており、さらに
、このインバータ１ｎ２の出力側とインバータＩｎｌの
入力側の間のループには、スイッチＳＷ３等の立ち下が
りから所定の遅延時間τを以て動作するＳＷ４が配され
ている。なお、このコンパレータにより比較した出力は
、当該コンパレークのインバータ■ｎ１の出力側に設け
られた出力端子１３より取り出される。
の出力側にその入力側が接続し、上記インバータＩｎｌ
の入力側にその出力側が接続する第２のインバータとし
てのインバータＩｎ２が、その接続により上記インバー
タＩｎｌに正帰還をかけるように配されており、さらに
、このインバータ１ｎ２の出力側とインバータＩｎｌの
入力側の間のループには、スイッチＳＷ３等の立ち下が
りから所定の遅延時間τを以て動作するＳＷ４が配され
ている。なお、このコンパレータにより比較した出力は
、当該コンパレークのインバータ■ｎ１の出力側に設け
られた出力端子１３より取り出される。
次に、この第２の実施例のコンパレータの動作について
説明する。
説明する。
本実施例のコンパレータも第１の実施例のコンパレータ
と同様に、参照電圧Ｖｒｅｒを容Ｈｃに取り込むリファ
レンス期間と、比較の対象となる信号電圧Ｖｓｉｇが取
り込まれて電圧の比較が行われるコンパレート期間が交
互に繰り返されて動作するものである。
と同様に、参照電圧Ｖｒｅｒを容Ｈｃに取り込むリファ
レンス期間と、比較の対象となる信号電圧Ｖｓｉｇが取
り込まれて電圧の比較が行われるコンパレート期間が交
互に繰り返されて動作するものである。
この場合において、まず、リファレンス期間のある時刻
ｔｏにおいては、第４図に示すように、上記スイッチＳ
ＷＩ、ＳＷ３及びＳＷ４はそれぞれオン状態とされ、上
記スイッチＳＷ２はオフ状態とされる。上記スイッチＳ
Ｗ３．ＳＷ４がオン状態となっていることから、インバ
ータｒｎｌ。
ｔｏにおいては、第４図に示すように、上記スイッチＳ
ＷＩ、ＳＷ３及びＳＷ４はそれぞれオン状態とされ、上
記スイッチＳＷ２はオフ状態とされる。上記スイッチＳ
Ｗ３．ＳＷ４がオン状態となっていることから、インバ
ータｒｎｌ。
［ｎ２の入出力電圧は、例えば電源電圧Ｖｃｃを５Ｖと
した場合に２６５Ｖにされる。そして、上記容？Ｃは、
インハークＩｎｌとの接続側で例えば２゜５■とされる
と共に、入力端子１１側で参照電圧Ｖｒｅｆが印加され
、当該容ＨＣはｌ ２．５− Ｖｒｅｆｌの電位差を以
て充電される。
した場合に２６５Ｖにされる。そして、上記容？Ｃは、
インハークＩｎｌとの接続側で例えば２゜５■とされる
と共に、入力端子１１側で参照電圧Ｖｒｅｆが印加され
、当該容ＨＣはｌ ２．５− Ｖｒｅｆｌの電位差を以
て充電される。
次に、第１の実施例と同様に、時刻ｔ１で、スイッチＳ
ＷＩ、ＳＷ３がオフ状態となり、スイッチＳＷ２がオン
状態となる。すると信号電圧Ｖｓｉｇが容Ｈｃの入力端
に加わり、比較された比較信号が上記インバータＩｎｌ
に伝わり、当該インバータＩｎｌの出力側に上記比較信
号は増幅されて現れる。そして、続いてスイッチＳＷ３
等の立ち下がり時刻ｔ１から所定の遅延時間τを以て、
スイッチＳＷ４がオフ状態からオン状態に変化する。こ
の際、インバータＩｎ２によってインバータＩｎｌは正
帰還がかかることになるが、この正帰還に用いられる電
圧（即ちインバータＩｎ２の出力電圧）は、上記インバ
ータＩｎｌでの一定時間τ（遅延時間と等しい。）だけ
経過した後のある程度確定した電位を基に動作するため
、例えば素子のばらつき等によっては誤動作等の弊害が
生じ１７るが、本実施例のコンパレータでは、安定した
比較信号を例えばある時刻ｔ２では出力端子１３から分
解能良く取り出すことが可能となる。なお、スイッチＳ
Ｗ ４がオン状態となった後の動作については・上述
の第１の実施例のコンパレート同様に動作する。
ＷＩ、ＳＷ３がオフ状態となり、スイッチＳＷ２がオン
状態となる。すると信号電圧Ｖｓｉｇが容Ｈｃの入力端
に加わり、比較された比較信号が上記インバータＩｎｌ
に伝わり、当該インバータＩｎｌの出力側に上記比較信
号は増幅されて現れる。そして、続いてスイッチＳＷ３
等の立ち下がり時刻ｔ１から所定の遅延時間τを以て、
スイッチＳＷ４がオフ状態からオン状態に変化する。こ
の際、インバータＩｎ２によってインバータＩｎｌは正
帰還がかかることになるが、この正帰還に用いられる電
圧（即ちインバータＩｎ２の出力電圧）は、上記インバ
ータＩｎｌでの一定時間τ（遅延時間と等しい。）だけ
経過した後のある程度確定した電位を基に動作するため
、例えば素子のばらつき等によっては誤動作等の弊害が
生じ１７るが、本実施例のコンパレータでは、安定した
比較信号を例えばある時刻ｔ２では出力端子１３から分
解能良く取り出すことが可能となる。なお、スイッチＳ
Ｗ ４がオン状態となった後の動作については・上述
の第１の実施例のコンパレート同様に動作する。
なお、遅延時間τは、例えばシミュレーション等によっ
ても設定することができ、例えばリファレンス期間とコ
ンパレート期間のタイミングに応じて遅延時間τを調整
して、素子のばらつき等による誤動作等を有効に防止す
ることができる。
ても設定することができ、例えばリファレンス期間とコ
ンパレート期間のタイミングに応じて遅延時間τを調整
して、素子のばらつき等による誤動作等を有効に防止す
ることができる。
Ｈ，発明の効果
本発明のコンパレータは、正帰還をかけるための第２の
インバータを第１のインバータ入出力間に配しているた
め、従来に比べて極めて高速で比較信号を増幅して出力
することができる。また、正帰還された出力を安定して
得ることができるため、素子数は低減され、生産性の向
上に寄与することになる。
インバータを第１のインバータ入出力間に配しているた
め、従来に比べて極めて高速で比較信号を増幅して出力
することができる。また、正帰還された出力を安定して
得ることができるため、素子数は低減され、生産性の向
上に寄与することになる。
第１図は本発明の第１の実施例のコンパレークを説明す
るための回路図、第２図はそのスイッチの動作を説明す
るための波形図、第３図は本発明の第２の実施例のコン
パレークを説明するための回路図、第４図はそのスイッ
チの動作を説明するための波形図、第５図は従来のコン
パレータの一例を示す回路図である。 Ｉｎｌ・・・インバータ（第１のインバータ）Ｉｎ２・
・・インバータ（第２のインバータ）ＳＷＩ、ＳＷ２．
ＳＷ３．ＳＷ４・・・スイッチＣ・・・容量 １１．１２・・・入力端子 １３・・・出力端子 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見間 田村榮− Ｉｎｌ−−−−＠ １ （Ｆ） イ＞ハ”９Ｉｎ２−−
−一 第２のイン八゛−り 秘日月の’４１の寅焚鏝ｑの４〉ハロレータ第１図 ｔａ ｉ、 ｔ。 スイッチの動イ乍 第２図 １１：発日月の第２のｒ＃ｆ！存知コ〉ハルータ第３図
るための回路図、第２図はそのスイッチの動作を説明す
るための波形図、第３図は本発明の第２の実施例のコン
パレークを説明するための回路図、第４図はそのスイッ
チの動作を説明するための波形図、第５図は従来のコン
パレータの一例を示す回路図である。 Ｉｎｌ・・・インバータ（第１のインバータ）Ｉｎ２・
・・インバータ（第２のインバータ）ＳＷＩ、ＳＷ２．
ＳＷ３．ＳＷ４・・・スイッチＣ・・・容量 １１．１２・・・入力端子 １３・・・出力端子 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見間 田村榮− Ｉｎｌ−−−−＠ １ （Ｆ） イ＞ハ”９Ｉｎ２−−
−一 第２のイン八゛−り 秘日月の’４１の寅焚鏝ｑの４〉ハロレータ第１図 ｔａ ｉ、 ｔ。 スイッチの動イ乍 第２図 １１：発日月の第２のｒ＃ｆ！存知コ〉ハルータ第３図
Claims (1)
- 【特許請求の範囲】 入力端子から順に、容量と、第１のインバータが直列に
接続され、該第１のインバータの入出力間を短絡又は開
放するスイッチング手段を有し、２つの入力信号の電圧
を比較するコンパレータにおいて、 上記第１のインバータの入出力間に正帰還をかける第２
のインバータを接続し、上記スイッチング手段は上記２
つの入力信号のうち第１の入力信号が供給されるときに
短絡され、第２の入力信号が供給されるときに開放され
ることを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21819286A JPS6374318A (ja) | 1986-09-18 | 1986-09-18 | コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21819286A JPS6374318A (ja) | 1986-09-18 | 1986-09-18 | コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6374318A true JPS6374318A (ja) | 1988-04-04 |
Family
ID=16716056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21819286A Pending JPS6374318A (ja) | 1986-09-18 | 1986-09-18 | コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6374318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05346441A (ja) * | 1991-01-31 | 1993-12-27 | Toshiba Corp | コンパレータ |
| JP2013165382A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | 論理信号絶縁伝送回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064520A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | コンパレ−タ回路 |
-
1986
- 1986-09-18 JP JP21819286A patent/JPS6374318A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064520A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | コンパレ−タ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05346441A (ja) * | 1991-01-31 | 1993-12-27 | Toshiba Corp | コンパレータ |
| JP2013165382A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | 論理信号絶縁伝送回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0456231A1 (en) | Programmable delay circuit | |
| US6046612A (en) | Self-resetting comparator circuit and method | |
| US6124746A (en) | Adjustable delay circuit | |
| US7288990B2 (en) | Reference buffer with dynamic current control | |
| JP2944302B2 (ja) | サンプリング回路 | |
| US5457429A (en) | Ring oscillator circuit for VCO | |
| JPS6374318A (ja) | コンパレ−タ | |
| JP2727803B2 (ja) | サンプル・ホ−ルド回路を有する電圧比較器およびエラー低減方法 | |
| JPH0870241A (ja) | 遅延回路 | |
| JPH0362050B2 (ja) | ||
| US6967508B2 (en) | Compact frequency doubler/multiplier circuitry | |
| JP2001111419A (ja) | チャージポンプ回路 | |
| US6750705B2 (en) | Class D amplifier energy control | |
| JPS62196919A (ja) | 比較器 | |
| JPH0638573B2 (ja) | 半導体集積回路装置 | |
| JPH0846495A (ja) | チョッパ型コンパレータ | |
| JPS6314521A (ja) | カウンタ | |
| JPH04273602A (ja) | 発振制御回路 | |
| EP0508637A2 (en) | Analog-to-digital converter latch circuit | |
| JPH02199918A (ja) | スイッチド・キャパシタ・フィルタ用４相クロック発生回路 | |
| JPH0715328A (ja) | Ａ／ｄコンバータ | |
| JP2841401B2 (ja) | 電流スイッチ回路 | |
| JPH05110387A (ja) | ラツチ回路 | |
| JPS5815317A (ja) | 信号処理回路 | |
| JP2004023284A (ja) | Ｄ／ａ変換器 |