JPS62196919A - 比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、入力信号の電圧があらかじめ設定された基準
電圧より高いか低いかを判別するための比較器に関し、
特に正帰還のかかったトランジスタ差動増幅回路を備え
た比較器に関するものである。

［従来の技術］ 第３図は従来のこの種の比較器を示すものである。

図面において、１．２は入力信号端子、３，４はクロッ
ク信号入力端子、５．６は出力信号端子、７は電源端子
である。また、１０．１３は差動増幅回路を構成するト
ランジスタ（以下、比較トランジスタという）、１１．
１２は正帰還のかかった差動増幅回路を構成するトラン
ジスタ（以下、ラッチトランジスタという）である、１
４゜１５のトランジスタは、クロック信号入力端子３．
４からのクロック信号にもとづき、比較トランジスタ１
０．１３あるいはラッチトランジスタ１１．１２のいず
れか一方に定電流源３０からの電流を切り替えて流す差
動増幅回路を構成している。

トランジスタ１４．１５は、クロック信号入力端子３．
４にかかるクロック信号の電圧の極性により、次のよう
な２つのモードの切替えを行なう。

端子３にかかるクロック信号の電圧が端子４のそれより
高い場合には、電流がトランジスタ１４に流れて比較ト
ランジスタ１０．１３の差動増幅回路が動作し、一方の
ラッチトランジスタ１１゜１２の差動増幅回路は動作し
ない、したがって、このとき負荷抵抗４０．４１の両端
には、入力信号端子１．２に加えられる入力信号の電圧
に応じた電圧が得られる（比較モード）。

次に、端子３にかかるクロック信号の電圧が端子４のそ
れより低くなると、電流がトランジスタ１５に流れてラ
ッチトランジスタ１１．１２の差動増幅回路が動作し、
比較トランジスタ１０゜１３の差動増幅回路は動作しな
い（ラッチモード）。

ラッチモードに切り替えられた瞬間には、負荷抵抗４０
．４１の両端の電圧が、各トランジスタ１０〜１３のコ
レクタ容量に貯えられた状態にあるので、前の比較モー
ドで決定された極性における最大振幅の電圧が出力信号
端子５．６に得られる。

［解決すべき問題点］ 上述した従来の比較器では、数十ＭＨｚの高速クロック
信号を加えたまま、入力信号端子１．２間の電圧を少し
づつ変化していくと、出力信号端子５．６間の出力電圧
の変化にヒステリシスが生じ、高精度の電圧比較ができ
ないという問題点があった。

この問題点に関し、第４図のヒステリシス特性図にもと
づきさらに詳細に説明する。

図面においてＧ点を基準電圧とし、本来、このＧ点の電
圧値より入力電圧が低いときは出力電圧はロー、高いと
きは出力電圧はハイとなるべきである。しかしながら、
一度Ｃの領域に達した後に、Ｂの領域へと入力電圧を変
化させた場合、Ｇ点をこえてもＦ点に至るまで出力電圧
はローのままで維持され、Ｄの領域にてはじめてハイと
なる。また、Ｄ領域からＡ領域へと入力電圧を変化させ
ていった場合、今度はＧ点をこえてもＥ点に至るまで出
力電圧はハイのままで維持される。このヒステリシスの
幅Ｅ−Ｆは、クロック信号の周波数が早くなればなるほ
ど広がる。その結果、高速クロック信号では高精度の電
圧比較かでさないこととなる。

本発明は上述した問題点にかんがみてなされたもので、
高速動作時にも高精度な比較動作を行ない得る比較器の
提供を目的とする。

［問題点の解決手段］ 上記目的を達成するために本発明は、第一のトランジス
タ差動増幅回路と、正帰還のかかった第二のトランジス
タ差動増幅回路と、クロック信号にもとづき第一、第二
のトランジスタ差動増幅回路のいずれか一方に定電流源
からの電流を切り替えて流す第三のトランジスタ差動増
幅回路とを備え、上記第一、第二のトランジスタ差動増
幅回路における対の関係にあるコレクタを共通の負荷抵
抗にそれぞれ接続して比較回路を形成し、この比較回路
を複数段従続して接続し、入力側一段目の各比較回路に
おける負荷抵抗を二段目以降の各比較回路における負荷
抵抗の２／３以下の抵抗値とするとともに、入力側一段
目の比較回路における負荷抵抗に印加する電圧を二段目
以降の各比較回路における負荷抵抗に印加する電圧より
も小さな値とし、かつクロック信号の位相を奇数段と偶
数段とで逆相にして構成しである。

［実施例］ 以下、本発明の実施例を図面を参照して説明する。

一第１図は第一の実施例に係る比較器を示す回路図であ
る。なお、先に示した第３図と同一部分あるいは相当す
る部分には同一符号を付し、その部分の詳細な説明は省
略する。

図面において、２０．２３は差動増幅回路を構成するト
ランジスタ（以下、比較トランジスタという）であり、
ｔｏ、１３の比較トランジスタに対応するものである。

２１．２２は正帰還のかかった差動増幅回路を構成する
トランジスタ（以下、ラッチトランジスタという）であ
り、１１゜１２のラッチトランジスタに対応するもので
ある。２４．２５のトランジスタはクロック信号入力端
子３．４からのクロック信号にもとづき比較トランジス
タ２０．２３あるいはラッチトランジスタ２１．２２の
いずれか一方に定電流源３３からの電流を切り替えて流
す差動増幅回路を構成しており、１４．１５のトランジ
スタに対応するものである。

すなわち、本実施例の比較器は、比較トランジスタ、ラ
ッチトランジスタ、差動増幅回路切替え用のトランジス
タおよびこれに付随する部材からなる比較回路を２段に
従続して接続した構成である。つまり、第一段目の比較
回路（以下、単に第二段目という）２００の比較トラン
ジスタ２０゜２３に接続するとともに、トランジスタ２
４゜ｚ５のベースをクロック信号入力端子３，４にそれ
ぞれ接続し、かつ負荷抵抗４２．４３に別の電源端子８
から電圧を加える構成にしである。

ここで、第一段目１００の負荷抵抗４０．４１は第二段
目２００の負荷抵抗４２．４３の２７３以下の小さな抵
抗値に設定されており、逆に第二段目２００の負荷抵抗
４２．４３は、標準の電圧振幅が得られるような大きな
抵抗値に設定されている。また、第一段目１００の負荷
抵抗４０゜４１に加える電圧は、第二段目２００の負荷
抵抗４２．４３に加える電圧より小さい値に設定される
。さらにまた、トランジスタ１４．１５とトランジスタ
２４．２５とでは、加えられたクロック信号が逆相とな
るように接続がなされている。

上述した構成の比較器は、第一段目１００と第二段目２
００とに加えられるクロック信号が逆相になっているの
で、端子３に加えられるクロック信号の電圧が端子４の
それより高い場合には、第一段目１００が比較モード、
第二段目がラッチモードとなる。また、逆に低い場合に
は、第一段目１００がラッチモード、第二段目２００が
比較モードとなる。

このような比較器では、第一段目１００がラッチモード
のとき、小さな値の負荷抵抗４０．４１の両端に得られ
る電圧振幅は小となるが、第二段目２００の負荷抵抗４
２．４３を標準の電圧振幅が得られる程度の大きな値と
しておけば、比較モードとなっている第二段目２００の
出力信号端子５．６に得られる電圧を十分大きくするこ
とができる。

また、第一段目１００の負荷抵抗４０．４１を小さな値
とした結果、これらの抵抗値と、比較トランジスタ１０
．１３およびラッチトランジスタ１１．１２のコレクタ
容量とで決まる時定数が小さくなり、したがって、ヒス
テリシスの幅を狭くすることができる。このことについ
て、第５図にもとづきさらに詳細に説明する。

第５図は、第３図に示した従来の比較器を、入力信号端
子１．２に加える電圧を十分に小さくして作動させた場
合の、出力波形とクロック信号波形との関係を示すもの
で、同図（ａ）はクロック信号の周波数が低いとき、同
図（ｂ）はクロック信号の周波数が高いと３を示すもの
である。

図面において、クロック信号Ｐがローのときは比較モー
ド、ハイのときはラッチモードとして動作する。

そして、クロック信号の周波数が低い場合（第５図（ａ
））、図示Ｈに示すような定常的な区間が存在する。こ
の区間では負荷抵抗４０゜４１の抵抗値と比較トランジ
スタ１０．１３およびラッチトランジスタ１１．１２の
コレクタ容量とで決まる時定数による放電区間を十分過
ぎており、したがって、入力信号端子１．２に加えられ
た電圧に比例した電圧の出力信号Ｏを出力する。

しかしながら、クロック信号Ｐの周波数が高い場合（第
５図（ｂ））、図示工で示す区間ではまだ十分に放電が
行なわれておらず、したがって出力信号Ｏの電圧は入力
電圧に比例せず、ラッチ動作時にどちらの極性の電圧に
なっていたかに左右されてしまう。

つまり、小さな入力電圧に対しては、負荷抵抗４０．４
１の抵抗値と比較トランジスタ１０゜１３およびラッチ
トランジスタ１１．１２のコレクタ容量とで決まる時定
数による放電区間を七分に過ぎなければ、入力電圧に正
確に比例した電圧が出力信号端子５，６に得られない、
ところが。

クロック信号Ｐの周波数が高い場合は、放電区間を過ぎ
る前にクロック信号Ｐのレベルが変わってしまうため、
結局、安定した出力信号を得られないこととなる。

そこで、上述した本実施例では、負荷抵抗４０．４１の
抵抗値を小さくすることにより時定数を下げ、その結果
、放電区間すなわちヒステリシスの幅を狭くして、高い
周波数のクロック信号であっても正確な出力信号を得る
ことを可能とした。

第２図は第二の実施例に係る比較器を示す回路図である
。

本実施例は、前述した第一の実施例に係る比較器の入力
側に、トランジスタ５１〜５４で構成されたプレアンプ
１０１を付加するとともに、各段の比較回路１００，２
００に、トランジスタ１６．１７．２６．２７と、定電
流源３１．３２あるいは３４．３５からなるエミッタフ
ロアとを付加した構成にしたものである。

上記トランジスタ５１〜５４で構成されたプレアンプ１
０１は、入力信号端子１，２に加えられた電圧を増幅し
て第一段目１００に出力する。したがって、入力点で評
価した場合のヒステリシスの幅は、このプレアンプ１０
１の利得分だけ小さなものとなる。また、トランジスタ
１６，１７゜２６．２７と、定電流源３１．３２あるい
は３４．３５からなるエミッタフロアとを付加したこと
から、ラッチトランジスタ１１．１２あるいは２１．２
２のコレクタ・ベース間電圧が大となり、その結果、コ
レクタ容量が小となって前記時定数が一層低下し、高速
クロ７り信号動作時のヒステリシスの幅を小さくするこ
とができる。

さらにまた、第二の実施例では、電源端子が符号７で示
す１個のみの構成にしてあり、負荷抵抗４０．４１の共
通接続点へは、トランジスタ５０で電圧を降下させて加
えるようになっている。

なお、第一段目ｌＯＯと第二段目２００とでは、クロッ
ク信号を逆相で加えること、および負荷抵抗４０．４１
が負荷抵抗４２．４３の２／３以下の抵抗値であること
等の構成は第一の実施例と同じである。

なお１本発明は上述した実施例に限定されるものではな
い１例えば、前記第二段目の比較回路と同様な構成の比
較回路をさらに一段あるいは複数段従続して接続しても
よい。

［発明の効果］ 以上説明したように本発明は、比較回路を複数段従続し
て接続し、入力側一段目の比較回路における負荷抵抗を
、二段目以降の各比較回路における負荷抵抗の２／３以
下の抵抗値として、入力側の比較回路における時定数を
小さくすることにより、ラッチモードから比較モードへ
切り替えた時の放電を急速に行なわせ、入力電圧に比例
した正確な電圧をすみやかに出力し得るようにしたので
、高速動作時にも高精度な比較動作を行なうことができ
るという効果がある。

また、二段目以降の比較回路における負荷抵抗を大きな
値にすれば、最終出力の論理振幅を一般的なレベルにま
で増加することができるので、パラレル型のＡ／Ｄコン
バータのような比較器の論理出力を論理処理する装置に
適用しても、外部雑音等に対して十分に強いシステムが
構成できるという効果を得ることが可能である。

【図面の簡単な説明】

第１図は本発明の第一の実施例に係る比較器を示す回路
図、第２図は第二の実施例に係る比較器を示す回路図、
第３図は従来の比較器を示す回路図、第４図は比較器の
ヒステリシス特性図。 第５図（ａ）はクロック信号の周波数が低いときの電圧
波形図、第５図（ｂ）はクロック信号の周波数が高いと
きの電圧波形図である。 １．２：入力信号端子 ３．４：クロック入力端子 ５．６二出力信号端子　　７．８：電源端子１０．１３
：比較トランジスタ １１．１２：ラッチトランジスタ １４．１５：　）ランジスタ １６．１７：）ランジスタ ２０　、２３　：比較トランジスタ ２１．２２：ラッチトランジスタ ２４．２５：）ランジスタ ２６．２７：）ランジスタ ３０〜３８二定電流源　　４０〜４３：負荷抵抗５０〜
５４：トランジスタ １００：第一段目の比較回路 ２００　：第二段目の比較回路 １０１：プレアンプ

Claims (1)

【特許請求の範囲】
1. 第一のトランジスタ差動増幅回路と、正帰還のかかった
   第二のトランジスタ差動増幅回路と、クロック信号にも
   とづき第一、第二のトランジスタ差動増幅回路のいずれ
   か一方に定電流源からの電流を切り替えて流す第三のト
   ランジスタ差動増幅回路とを備え、上記第一、第二のト
   ランジスタ差動増幅回路における対の関係にあるコレク
   タを共通の負荷抵抗にそれぞれ接続して比較回路を形成
   し、この比較回路を複数段従続して接続し、入力側一段
   目の各比較回路における負荷抵抗を二段目以降の各比較
   回路における負荷抵抗の２／３以下の抵抗値とするとと
   もに、入力側一段目の比較回路における負荷抵抗に印加
   する電圧を二段目以降の各比較回路における負荷抵抗に
   印加する電圧よりも小さな値とし、かつクロック信号の
   位相を奇数段と偶数段とで逆相にして構成したことを特
   徴とする比較器。