JPS59231907A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS59231907A JPS59231907A JP58106267A JP10626783A JPS59231907A JP S59231907 A JPS59231907 A JP S59231907A JP 58106267 A JP58106267 A JP 58106267A JP 10626783 A JP10626783 A JP 10626783A JP S59231907 A JPS59231907 A JP S59231907A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は差動増幅器に係シ、特に差動シングルエンド変
換回路を有する差動増幅回路に関する。
換回路を有する差動増幅回路に関する。
従来、ストレンゲージやサーミスタ等のブリッジ出力の
増幅には第１図に示す如きインストルメｙ７−−シヨｙ
７ ン７’（例エバ、ＢｔＪＲＲ，ＢＲＯＷＮ社ｌＮＡ
ｌ０Ｉ ）が用いられている。すなわち、入力端子１に
はオペアンプ１１の（ト）入力端子が接続されている。
増幅には第１図に示す如きインストルメｙ７−−シヨｙ
７ ン７’（例エバ、ＢｔＪＲＲ，ＢＲＯＷＮ社ｌＮＡ
ｌ０Ｉ ）が用いられている。すなわち、入力端子１に
はオペアンプ１１の（ト）入力端子が接続されている。
このオペアンプ１１の出力端子には抵抗１３と抵抗２２
が接続されている。この抵抗１３の他端には、オペアン
プ１１の（→入力端子と抵抗１４が接続されている。こ
の抵抗１４の他端にはオペアンプ１２の（ハ）入力端子
と、抵抗１５が接続されている。この抵抗１５の他端に
はオペアンプ１２の出力端子と抵抗２３が接続されてい
る。
が接続されている。この抵抗１３の他端には、オペアン
プ１１の（→入力端子と抵抗１４が接続されている。こ
の抵抗１４の他端にはオペアンプ１２の（ハ）入力端子
と、抵抗１５が接続されている。この抵抗１５の他端に
はオペアンプ１２の出力端子と抵抗２３が接続されてい
る。
また、オペアンプ１２の（ト）入力端子は入力端子２に
接続されている。
接続されている。
このオペアンプ１１．１２と抵抗１３，１４゜１５によ
って増幅回路１０が構成されている。この増幅回路は入
力端子１，２から入力された値を所定値に増幅して出力
する機能を有してらる。
って増幅回路１０が構成されている。この増幅回路は入
力端子１，２から入力された値を所定値に増幅して出力
する機能を有してらる。
また、抵抗２２の他端には抵抗２４とオペアンプ２１の
（ハ）入力端子が接続されている。この抵抗２４の他端
にはオペアンプ２１の出力端子が接続されている。この
オペアンプ２１の出力端子には、出力端子３が接続され
ており、（ト）入力端子には抵抗２３の他端と、抵抗２
５が接続されている。この抵抗２５の他端は接地されて
いる。
（ハ）入力端子が接続されている。この抵抗２４の他端
にはオペアンプ２１の出力端子が接続されている。この
オペアンプ２１の出力端子には、出力端子３が接続され
ており、（ト）入力端子には抵抗２３の他端と、抵抗２
５が接続されている。この抵抗２５の他端は接地されて
いる。
この抵抗２２，２３，２４．２５と、オペアンプ２１と
によって差動シングルエンド変換回路２０が構成されて
いる。
によって差動シングルエンド変換回路２０が構成されて
いる。
このように構成されるものであるから、増幅回路１０Ｋ
Ｊ−いて、入力端子１，２の差電圧をオペアンプ１１．
１２と抵抗１３，１４．１５によって所定値に増幅し、
出力する。この出力信号をオペアンプ２１と抵抗２２，
２３，２４．２５によって構成される差動シングルエン
ド変換回路２０によってシングルエンドの信号に変換し
、出力端子３と接地端子４に出力する。
Ｊ−いて、入力端子１，２の差電圧をオペアンプ１１．
１２と抵抗１３，１４．１５によって所定値に増幅し、
出力する。この出力信号をオペアンプ２１と抵抗２２，
２３，２４．２５によって構成される差動シングルエン
ド変換回路２０によってシングルエンドの信号に変換し
、出力端子３と接地端子４に出力する。
この第１図図示従来回路の入出力特性は、と表わせる。
ここでδは差動シングルエンド変換回路２０の抵抗比誤
差であシ、 Ｒ２５ＲＨ δ＝ −／ −−１・・・・・・（２）’Ｒ，３Ｒ２２ と表わされる。また、Ｖａは入力端子２と１の差電圧
ｙ、は入力端子１と２の平均電圧、■ｏは出力端子３の
電圧である。
差であシ、 Ｒ２５ＲＨ δ＝ −／ −−１・・・・・・（２）’Ｒ，３Ｒ２２ と表わされる。また、Ｖａは入力端子２と１の差電圧
ｙ、は入力端子１と２の平均電圧、■ｏは出力端子３の
電圧である。
したがって、第１図図示従来回路の増幅ゲイ／は前記（
１）式の右辺第１項で、コモンモード除去比（ＣＭＲＲ
）は右辺第２項に示される。いま、例えば、Ｒ２４／
＆２ ＝ １のとき、ゲインの変化を０．１％以下にす
るには、δは０．２％以下でおればよい。
１）式の右辺第１項で、コモンモード除去比（ＣＭＲＲ
）は右辺第２項に示される。いま、例えば、Ｒ２４／
＆２ ＝ １のとき、ゲインの変化を０．１％以下にす
るには、δは０．２％以下でおればよい。
また、前記（１）式のＶａの係数が１すなわちゲインが
１のとき、ＣＭＲＲを８０ｄＢ以上にするδは０．０２
％以下の高精度にしなければならない。
１のとき、ＣＭＲＲを８０ｄＢ以上にするδは０．０２
％以下の高精度にしなければならない。
したがって、従来の回路（例えば、ＢＵＲＩＩ（。
ＢＲＯＷＮ社のｌＮＡｌ０Ｉ）においては、レーザート
リミングによって薄膜抵抗な精密に調整して使用す・る
如く多数の精密抵抗を用いなければならず精度の向上を
図る上で、まだコスト低減を図る上で困難であるという
欠点を有している。
リミングによって薄膜抵抗な精密に調整して使用す・る
如く多数の精密抵抗を用いなければならず精度の向上を
図る上で、まだコスト低減を図る上で困難であるという
欠点を有している。
本発明の目的は、調整することなく精度の向上を図るこ
とのできる差動増幅回路を提供することにある。
とのできる差動増幅回路を提供することにある。
本発明は、差動シングルエンド変換回路をキャパシタと
スイッチを用いて構成することにより、調整する手間を
はふき、精度の向上を図ろうというものである。
スイッチを用いて構成することにより、調整する手間を
はふき、精度の向上を図ろうというものである。
以下、本発明の実施例について説明する。
第２図には、本発明に係る差動増幅回路の一実施例が示
されている。
されている。
図において、増幅回路１０は、第１図図示従来例と同一
の構成になっているが、その増幅率は、第１図図示従来
例の増幅回路１０の増幅率を差動シングルエンド変換回
路２０の増幅率とを合わせた増幅率を有している。第２
図図水増幅回路１０のオペアンプ１１の出力端子にはＭ
ＯＳ）ランジスタスイツチ３２が接続されておシ、この
ＭＯＳトランジスタスイッチ３２には、キャパシタ３１
とＭＯＳ）ランジスタスイツチ３４が接続されている。
の構成になっているが、その増幅率は、第１図図示従来
例の増幅回路１０の増幅率を差動シングルエンド変換回
路２０の増幅率とを合わせた増幅率を有している。第２
図図水増幅回路１０のオペアンプ１１の出力端子にはＭ
ＯＳ）ランジスタスイツチ３２が接続されておシ、この
ＭＯＳトランジスタスイッチ３２には、キャパシタ３１
とＭＯＳ）ランジスタスイツチ３４が接続されている。
このＭＯＳ）ランジスタスイツチ３４の他端には、出力
端子３が接続されている。また、キャパシタ３１の他端
には、ＭＯＳトランジスタスイッチ３３とＭＯＳトラン
ジスタスイッチ３５が接続されている。このＭＯＳ）ラ
ンジスタスイツチ３５の他端は接地されており、ＭＯＳ
トランジスタス・イツチ３３の他端は、増幅回路１０の
オペアンプ１２の出力端子に接続されている。このＭＯ
Ｓ）ランジスタスイッチ３２とＭＯＳトランジスタスイ
ッチ３３のゲートには、制御端子４１が、ＭＯＳ）ラン
ジスタスイツチ３４とＭＯＳトランジスタスイッチ３５
のゲートには、制御端子４２がそれぞれ接続されている
。このＭＯＳ）ランジスタスイッチ３２，３３，３４，
３５とキャパシタ３１によって差動シングルエンド変換
回路３０が構成されておシ、いわゆるフライングキャパ
シタ回路の接続になっている。また、制御端子４１．４
２には、第３図囚、＠に示す如き互いに重ならないパル
ス信号によシ駆動される。 ・このように構成される
ものであるから、まず、第２図図示実施の時点では、Ｍ
ＯＳトランジスタスイッチ３２，３３，３４．３５の状
態は、ＭＯＳトランジスタスイッチ３２．３３がＯＮで
、ＭＯＳトランジスタスイッチ３４．３５がＯＦＦであ
るので、増幅回路２０に入力される差電圧を増幅した出
力がキャパシタ３１に充電される。次に、第３図の１２
の時点ではＭＯＳ）ランジスタスイツテ３２，３３がＯ
ＦＦとなっておシ、ＭＯＳ）ランジスタスイツチ３４，
３５がＯＮであるので、第３図のｔ１時点でキャパシタ
３１に充電された電圧は接地端子４と出力端子３に出力
される。このとき放電ループはないので、第３図のｔ１
時点でキャパシタ３１に充電された電圧がそのまま出力
される。
端子３が接続されている。また、キャパシタ３１の他端
には、ＭＯＳトランジスタスイッチ３３とＭＯＳトラン
ジスタスイッチ３５が接続されている。このＭＯＳ）ラ
ンジスタスイツチ３５の他端は接地されており、ＭＯＳ
トランジスタス・イツチ３３の他端は、増幅回路１０の
オペアンプ１２の出力端子に接続されている。このＭＯ
Ｓ）ランジスタスイッチ３２とＭＯＳトランジスタスイ
ッチ３３のゲートには、制御端子４１が、ＭＯＳ）ラン
ジスタスイツチ３４とＭＯＳトランジスタスイッチ３５
のゲートには、制御端子４２がそれぞれ接続されている
。このＭＯＳ）ランジスタスイッチ３２，３３，３４，
３５とキャパシタ３１によって差動シングルエンド変換
回路３０が構成されておシ、いわゆるフライングキャパ
シタ回路の接続になっている。また、制御端子４１．４
２には、第３図囚、＠に示す如き互いに重ならないパル
ス信号によシ駆動される。 ・このように構成される
ものであるから、まず、第２図図示実施の時点では、Ｍ
ＯＳトランジスタスイッチ３２，３３，３４．３５の状
態は、ＭＯＳトランジスタスイッチ３２．３３がＯＮで
、ＭＯＳトランジスタスイッチ３４．３５がＯＦＦであ
るので、増幅回路２０に入力される差電圧を増幅した出
力がキャパシタ３１に充電される。次に、第３図の１２
の時点ではＭＯＳ）ランジスタスイツテ３２，３３がＯ
ＦＦとなっておシ、ＭＯＳ）ランジスタスイツチ３４，
３５がＯＮであるので、第３図のｔ１時点でキャパシタ
３１に充電された電圧は接地端子４と出力端子３に出力
される。このとき放電ループはないので、第３図のｔ１
時点でキャパシタ３１に充電された電圧がそのまま出力
される。
したがって、第３図の１２時点の出力端子３の電圧Ｖｏ
は、 となる。ここで、■ｄは入力端子１，２の差電圧である
。
は、 となる。ここで、■ｄは入力端子１，２の差電圧である
。
したがって、本実施例によれば、入力差電圧と出力電圧
の関係は前記（３）式で示されるように入力端子１，２
の平均電圧■。に依存されないのでその精度が向上する
。
の関係は前記（３）式で示されるように入力端子１，２
の平均電圧■。に依存されないのでその精度が向上する
。
また、本実施例によれば、精度、安定度を要する高価な
抵抗は３個で良いので従来回路よ）低コスト化を図るこ
とができると共に、抵抗負荷を減らすことができ低消費
電力化を図ることができる。
抵抗は３個で良いので従来回路よ）低コスト化を図るこ
とができると共に、抵抗負荷を減らすことができ低消費
電力化を図ることができる。
さらに、本実施例によれば、出力はサンプルホールドさ
れるので、Ａ／Ｄ変換器とのインターフェースをとシ易
い。
れるので、Ａ／Ｄ変換器とのインターフェースをとシ易
い。
第４図には、本発明の他の実施例が示されている。
図において、本実施例は、第２図図水増幅回路１０と差
動シングルエンド変換回路３０の他に、増幅回路１０の
入力を入力端子１，２からとるか、入力端子１２０，１
２１とするかを切シ換えるＭＯＳ）ランジスタスイツチ
１０１，１０２゜１０３．１０４を設け、増幅回路１０
の出力に差動シングルエンド変換回路３０と並列に、差
動シングルエンド変換回路３０と同じ構成を有する差動
シングルエンド変換回路３００を接続したものである。
動シングルエンド変換回路３０の他に、増幅回路１０の
入力を入力端子１，２からとるか、入力端子１２０，１
２１とするかを切シ換えるＭＯＳ）ランジスタスイツチ
１０１，１０２゜１０３．１０４を設け、増幅回路１０
の出力に差動シングルエンド変換回路３０と並列に、差
動シングルエンド変換回路３０と同じ構成を有する差動
シングルエンド変換回路３００を接続したものである。
この差動シングルエンド変換回路３０゜３００の制御端
子はＡＮＤゲー）１１１，１１２゜１１３．１１４に接
続されている。
子はＡＮＤゲー）１１１，１１２゜１１３．１１４に接
続されている。
次に、本実施例の動作について第３図を用いて説明する
。第４図図示入力切換端子１２３，１２４は同時にＨＩ
ＧＨ”にならない信号で駆動される。
。第４図図示入力切換端子１２３，１２４は同時にＨＩ
ＧＨ”にならない信号で駆動される。
入力切換端子１２３，１２４の信号が一方の入力端子を
選択すると、第３図（ト）、＠に示される差動シングル
エンド変換回路の制御信号によって差動シングルエンド
の変換を行う。例えば入力切換端子１２３の信号がＨＩ
ＧＨのときは増幅回路の入力として入力端子１，２と差
動シングルエンド変換回路３０とが選択され、第２図図
示実施例と同一の動作を行う。また、入力切換端子１２
４の信号がＨＩＧＨのときは増幅回路１０の入力として
入力端子１２０，１２１が選択され、差動シングルエン
ド変換回路３００が選択される。この差動シングルエン
ド変換回路３００が選択されると出力端子３３０からシ
ングルエンド信号が出力される。
選択すると、第３図（ト）、＠に示される差動シングル
エンド変換回路の制御信号によって差動シングルエンド
の変換を行う。例えば入力切換端子１２３の信号がＨＩ
ＧＨのときは増幅回路の入力として入力端子１，２と差
動シングルエンド変換回路３０とが選択され、第２図図
示実施例と同一の動作を行う。また、入力切換端子１２
４の信号がＨＩＧＨのときは増幅回路１０の入力として
入力端子１２０，１２１が選択され、差動シングルエン
ド変換回路３００が選択される。この差動シングルエン
ド変換回路３００が選択されると出力端子３３０からシ
ングルエンド信号が出力される。
したがって、本実施例によれば、１つの差動出力増幅回
路で、複数の入力を切り換えて増幅し、複数の差動シン
グルエンド変換回路でレベルシフトできるので、多チヤ
ンネル差動増幅回路の低コスト化、低消費電力化を図る
ことができる。
路で、複数の入力を切り換えて増幅し、複数の差動シン
グルエンド変換回路でレベルシフトできるので、多チヤ
ンネル差動増幅回路の低コスト化、低消費電力化を図る
ことができる。
第５図には本発明の他の実施例が示されている。
本実施例においては、増幅回路１０と差動シングルエン
ド変換回路３０は第２図図示実施例と同一の構成である
。本実施例は、増幅回路１００入力を入力端子１．２の
電圧とするか、零にするかをＭＯＳ）ランジスタスイツ
チ５１，５２，５３゜５４で切シ換える構成と、キャパ
シタ６２、ＭＯＳトランジスタスイッチ６３．６４でオ
ペアンプ１１．１２．６１のオフセット電圧を補正する
構成を接続するとともに、バッファ構成のオペアンプ６
１を介して出力端子３に接続したものである。
ド変換回路３０は第２図図示実施例と同一の構成である
。本実施例は、増幅回路１００入力を入力端子１．２の
電圧とするか、零にするかをＭＯＳ）ランジスタスイツ
チ５１，５２，５３゜５４で切シ換える構成と、キャパ
シタ６２、ＭＯＳトランジスタスイッチ６３．６４でオ
ペアンプ１１．１２．６１のオフセット電圧を補正する
構成を接続するとともに、バッファ構成のオペアンプ６
１を介して出力端子３に接続したものである。
各ＭＯ８）ランジスタスイツチ５１，５２゜５３．５４
，３２，３３，３４，３５，６３゜６４の制御端子７１
，７２，７３，７４，７５゜７６は第６図に示す如き信
号によって駆動される。
，３２，３３，３４，３５，６３゜６４の制御端子７１
，７２，７３，７４，７５゜７６は第６図に示す如き信
号によって駆動される。
第６図（Ａ）が制御端子７１の、第６図■が制御端子７
２の、第６図０が制御端子７３の、第６図（ト）が制御
端子７４の、第６図（ト）が制御端子７５の、第６図［
Ｆ］が制御端子７６のそれぞれの信号波形を示している
。まず、第６図の１１時点ではＭＯＳトランジスタスイ
ッチ３２，３３，３４，３５゜５３．５４．６３がオン
し、その他はオフしているので、増幅回路１０の差動入
力電圧は零とカシ、オペアンプ１１．１２のオフセット
電圧差と、オペアンプ６１のオフセット電圧の和がキャ
パシタ６２に充電される。この充電電圧Ｖ６２は、とな
る。ここで、Ｖｏｓｔ 、 ＶＯ１１２、ＶａｌＩｓは
それぞれオペアンプ１１，１２．６１のオフセット電圧
である。
２の、第６図０が制御端子７３の、第６図（ト）が制御
端子７４の、第６図（ト）が制御端子７５の、第６図［
Ｆ］が制御端子７６のそれぞれの信号波形を示している
。まず、第６図の１１時点ではＭＯＳトランジスタスイ
ッチ３２，３３，３４，３５゜５３．５４．６３がオン
し、その他はオフしているので、増幅回路１０の差動入
力電圧は零とカシ、オペアンプ１１．１２のオフセット
電圧差と、オペアンプ６１のオフセット電圧の和がキャ
パシタ６２に充電される。この充電電圧Ｖ６２は、とな
る。ここで、Ｖｏｓｔ 、 ＶＯ１１２、ＶａｌＩｓは
それぞれオペアンプ１１，１２．６１のオフセット電圧
である。
次に、第６図のｔ２時点では、ＭＯＳトランジスタスイ
ッチ３３，３４，５１．５２がオンし、その他はオフと
なるので、第３図の１１時点と同じ動作となシ、入力端
子１．２の差電圧Ｖｄを増幅し、キャパシタ３１に充電
する。この充電量Ｖ３１はオペアンプ１１．１２のオフ
セット電圧影響を考慮すると、 となる。
ッチ３３，３４，５１．５２がオンし、その他はオフと
なるので、第３図の１１時点と同じ動作となシ、入力端
子１．２の差電圧Ｖｄを増幅し、キャパシタ３１に充電
する。この充電量Ｖ３１はオペアンプ１１．１２のオフ
セット電圧影響を考慮すると、 となる。
次に第６図のｔ３時点では、ＭＯＳトランジスタスイッ
チ３４，３５．６４がオンし、その他は出力端子３の電
圧Ｖｏは、 となる。したがって、オペアンプ１１，１２゜６１のオ
フセット電圧を補正することができる。
チ３４，３５．６４がオンし、その他は出力端子３の電
圧Ｖｏは、 となる。したがって、オペアンプ１１，１２゜６１のオ
フセット電圧を補正することができる。
また、オフセット補正はコモンモードサンプリング端子
５と入力端子１を接続し、バイアスを加えた状態で行う
ので、増幅回路１ｏのコモンモード除去比（ＣＭＲＲ）
％性も同時に補正される。
５と入力端子１を接続し、バイアスを加えた状態で行う
ので、増幅回路１ｏのコモンモード除去比（ＣＭＲＲ）
％性も同時に補正される。
したがって、本実施例によれば、オペアンプのオフセッ
ト電圧の補正及びＣＭＲＲ特性が行えるので、更に精度
が向上する。
ト電圧の補正及びＣＭＲＲ特性が行えるので、更に精度
が向上する。
また、本実施例によれば、オフセット電圧の補正時に増
幅回路９人力をショートするので、入力にマルチプレク
サを設は多チャンネルの入力を切シ換える場合はチャン
ネル間のクロストークを低減することができる。
幅回路９人力をショートするので、入力にマルチプレク
サを設は多チャンネルの入力を切シ換える場合はチャン
ネル間のクロストークを低減することができる。
第７図に本発明の他の実施例が示されている。
本実施例において増幅回路１０と差動シングルエンド変
換回路３０は、第２図図示実施例と同一であり、オペア
ンプ１１，１２．６１のオフセット電圧を補正するＭＯ
Ｓ）ランジスタスイッチ６３．６４とキャパシタ６２の
構成及びオペアンプ６１の構成は第４図と同様である。
換回路３０は、第２図図示実施例と同一であり、オペア
ンプ１１，１２．６１のオフセット電圧を補正するＭＯ
Ｓ）ランジスタスイッチ６３．６４とキャパシタ６２の
構成及びオペアンプ６１の構成は第４図と同様である。
第２図、第４図図示実施例と異なるのは、増幅回路１０
の入力を入力端子１，２とするか、入力端子１，２を入
れ換えるか、零にするかをＭＯＳ）＞ンジスタスイツチ
５５，５６，５７．５８とＯＲゲート５９．６０で切シ
換える手段と、入力端子１．２の差電圧の極性を比較し
、前記ＭＯＳトランジスタスイッチ５５，５６，５７．
５８を制御するコンパレータ９０と制御回路９６を設け
た点である。
の入力を入力端子１，２とするか、入力端子１，２を入
れ換えるか、零にするかをＭＯＳ）＞ンジスタスイツチ
５５，５６，５７．５８とＯＲゲート５９．６０で切シ
換える手段と、入力端子１．２の差電圧の極性を比較し
、前記ＭＯＳトランジスタスイッチ５５，５６，５７．
５８を制御するコンパレータ９０と制御回路９６を設け
た点である。
各ＭＯ８）ランジスタスイッチの制御端子８１゜８２．
８３，７３，７４，７５，７６．７７は第８図囚〜（Ｉ
）に示す各信号で駆動される。
８３，７３，７４，７５，７６．７７は第８図囚〜（Ｉ
）に示す各信号で駆動される。
又、コンパレータ９０はＭＯＳトランジスタスイッチ９
２，９３．８０とキャパシタ９１、反転増幅器９５から
成シ、各ＭＯ８）ランジスタスイッチの制御端子７８，
７９．８０は第９図囚（Ｂ）（Ｑの各信号で駆動される
。
２，９３．８０とキャパシタ９１、反転増幅器９５から
成シ、各ＭＯ８）ランジスタスイッチの制御端子７８，
７９．８０は第９図囚（Ｂ）（Ｑの各信号で駆動される
。
次に、本実施例の動作について説明する。まず、第８図
の１１時点ではＭＯＳ）う／ラスタスイッチ５５，５フ
、３２，３３，３４，３５．６３がオンして、その他は
オフしている。この構成は第５図図示実施例において、
第６図の１１時点と同様である。したがって、キャパシ
タ６２に充電される電圧Ｖａｔは、前記（４）式の如く
となる。また、この１１時点のキャパシタ３１の充電電
圧ＶＳｔは増幅回路１０の出力と等しく、 となる。
の１１時点ではＭＯＳ）う／ラスタスイッチ５５，５フ
、３２，３３，３４，３５．６３がオンして、その他は
オフしている。この構成は第５図図示実施例において、
第６図の１１時点と同様である。したがって、キャパシ
タ６２に充電される電圧Ｖａｔは、前記（４）式の如く
となる。また、この１１時点のキャパシタ３１の充電電
圧ＶＳｔは増幅回路１０の出力と等しく、 となる。
次に第８図のｔ２時点ではＭＯＳ）ランジスタスイツチ
５５，５６．３６がオンし、その他はオフしている。こ
のため、入力端子１，２はそれぞれ、オペアンプ１１．
１２の（ト）入力端子に接続される。このときの増幅回
路１０の差動出力Ｖａ ａは第５図図示実施例で、第６
図のｔ２時点でのキャパシタ３１の電圧である前記（５
）式と等しく、となる。
５５，５６．３６がオンし、その他はオフしている。こ
のため、入力端子１，２はそれぞれ、オペアンプ１１．
１２の（ト）入力端子に接続される。このときの増幅回
路１０の差動出力Ｖａ ａは第５図図示実施例で、第６
図のｔ２時点でのキャパシタ３１の電圧である前記（５
）式と等しく、となる。
また、ＭＯＳトランジスタスイッチ３６によシ増幅回路
１０の一方の出力端とキャパシタ３１の一方の端子を接
続する。更に、増幅回路１０の他１ 方の
出力端とキャパシタ３１の他方の端子の電圧をコンパレ
ータ９０で比較する。この結果、コンパレータ９０の出
力点８４の信号ＰＯＬは前記（８）式で示される増幅回
路１０の出力Ｖ−０と前記（７）式で示されるキャパシ
タ３１の充電々圧Ｖ３１の差で決まるので、次式で示す
ことができる。
１０の一方の出力端とキャパシタ３１の一方の端子を接
続する。更に、増幅回路１０の他１ 方の
出力端とキャパシタ３１の他方の端子の電圧をコンパレ
ータ９０で比較する。この結果、コンパレータ９０の出
力点８４の信号ＰＯＬは前記（８）式で示される増幅回
路１０の出力Ｖ−０と前記（７）式で示されるキャパシ
タ３１の充電々圧Ｖ３１の差で決まるので、次式で示す
ことができる。
これよシ、コンパレータ９０の出力はオペアンプ１１．
１２のオフセット電圧の影響を受けないで、入力端子１
，２の差電圧■４の極性を示すことが分かる。
１２のオフセット電圧の影響を受けないで、入力端子１
，２の差電圧■４の極性を示すことが分かる。
ここで、コンパレータ９０の動作を第９図を参照して説
明する。まず、第９図の１１時点ではＭＯＳ）ランジス
タスイツチ９２．９４がオンしてＭＯＳ）ランジスタス
イツチ９３がオフしている。これによシ、反転増幅器９
５の入出力端子が接続されるので、この入出力端子の電
圧は反転増幅器９５のしきい値電圧と等しくなる。従っ
て、キャパシタ９１の充電★圧は増幅回路１０の他の出
力端の電圧と、前記しきい値電圧の差となる。
明する。まず、第９図の１１時点ではＭＯＳ）ランジス
タスイツチ９２．９４がオンしてＭＯＳ）ランジスタス
イツチ９３がオフしている。これによシ、反転増幅器９
５の入出力端子が接続されるので、この入出力端子の電
圧は反転増幅器９５のしきい値電圧と等しくなる。従っ
て、キャパシタ９１の充電★圧は増幅回路１０の他の出
力端の電圧と、前記しきい値電圧の差となる。
次に、第９図の１２時点ではＭＯＳ）ランジスタスイッ
チ９２．９４がオフして、ＭＯＳトランジスタスイッチ
９３がオンする。これにより、キャパシタ９１の一方が
キャパシタ３１の他方の端子に切シ換シ、キャパシタ９
１の他方の端子が、高入力インピーダンスの反転増幅器
９５０入力だけに接続される。ここで、キャパシタ９１
の一方が高インピーダンスであるので、前記キャパシタ
９１の充電々圧は変化しない。従して、反転増幅器９５
の入力電圧は前記しきい値電圧よシ、増幅回路１０の他
方・の出力端とキャパシタ３１の他方の端子の電圧差分
だけ変化する。これにょシ、増幅回路１０の他方の出力
端とキャパシタ３１の他方の端子の電圧を比較できる。
チ９２．９４がオフして、ＭＯＳトランジスタスイッチ
９３がオンする。これにより、キャパシタ９１の一方が
キャパシタ３１の他方の端子に切シ換シ、キャパシタ９
１の他方の端子が、高入力インピーダンスの反転増幅器
９５０入力だけに接続される。ここで、キャパシタ９１
の一方が高インピーダンスであるので、前記キャパシタ
９１の充電々圧は変化しない。従して、反転増幅器９５
の入力電圧は前記しきい値電圧よシ、増幅回路１０の他
方・の出力端とキャパシタ３１の他方の端子の電圧差分
だけ変化する。これにょシ、増幅回路１０の他方の出力
端とキャパシタ３１の他方の端子の電圧を比較できる。
次に、第８図のｔ３時点ではＭＯＳ ）ランジスタスイ
ツチはｔ２時点のコンパレータ９０の出力点８４の信号
ＰＯＬによって異なり、制御回路９６によッテ、ＰＯＬ
＝”Ｌ”のときはＭＯＳトランジスタスイッチ５５．５
６がオンで、ＭＯＳトランジスタスイッチ５７．５８が
オフ、ＰＯＬ＝″′Ｈ”のときはＭＯＳ）ランジスタス
イッチ□５５．５６がオフで、ＭＯＳトランジスタスイ
ッチ５７．５８がオンする。更に、出力点８４の信号Ｐ
ＯＬの状態にかかわらず、ＭＯＳトランジスタスイッチ
３２．３３はオンし、その他はオフしている。
ツチはｔ２時点のコンパレータ９０の出力点８４の信号
ＰＯＬによって異なり、制御回路９６によッテ、ＰＯＬ
＝”Ｌ”のときはＭＯＳトランジスタスイッチ５５．５
６がオンで、ＭＯＳトランジスタスイッチ５７．５８が
オフ、ＰＯＬ＝″′Ｈ”のときはＭＯＳ）ランジスタス
イッチ□５５．５６がオフで、ＭＯＳトランジスタスイ
ッチ５７．５８がオンする。更に、出力点８４の信号Ｐ
ＯＬの状態にかかわらず、ＭＯＳトランジスタスイッチ
３２．３３はオンし、その他はオフしている。
以上の結果、ＰＯＬ＝″′Ｌ”のときは第５図の実施例
で、第６図のｔ２時点と同様の回路構成となり、キャパ
シタ３１の充電々圧Ｖ３１は前記（５）式と等しく力る
。
で、第６図のｔ２時点と同様の回路構成となり、キャパ
シタ３１の充電々圧Ｖ３１は前記（５）式と等しく力る
。
一方、ＰＯＬ−Ｈ”のときは入力端子１．２がそれぞれ
、オペアンプ１２．１１の（ト）入力に接続されるので
、キャパシタ３１の充電々圧Ｖａ！ハ次式となる。
、オペアンプ１２．１１の（ト）入力に接続されるので
、キャパシタ３１の充電々圧Ｖａ！ハ次式となる。
＆ｓ＋Ｒｔｓ
Ｖａｔ＝（１＋Ｒ１４）（Ｖｄ＋Ｖｏｓ２Ｖｏｓｔ）
−（Ｉｎ）次に、第８図の１４時点ではＭＯＳ）ラン
ジスタスイッチ３４，３５．６４がオンし、その他はオ
フする。これは、第５図図示実施例で、第６図の１３時
点の状態と同様の回路構成となる。従って、出力端子３
の電圧Ｖｏは（５）、 （６）、 （９）、 （１１式
よシ、次式で示される。
−（Ｉｎ）次に、第８図の１４時点ではＭＯＳ）ラン
ジスタスイッチ３４，３５．６４がオンし、その他はオ
フする。これは、第５図図示実施例で、第６図の１３時
点の状態と同様の回路構成となる。従って、出力端子３
の電圧Ｖｏは（５）、 （６）、 （９）、 （１１式
よシ、次式で示される。
これよシ、第７図図示実施例においても、オペアンプ１
１，１２．６１のオフセット電圧を補正できるとともに
、入力端子１，２の差電圧の絶対値を増幅していること
が分かる。
１，１２．６１のオフセット電圧を補正できるとともに
、入力端子１，２の差電圧の絶対値を増幅していること
が分かる。
ここで、オフセット電圧の補正は差動出力増幅回路１０
の二つの入力を入力端子１と接続し、バイアスをかけた
状態で行うので、差動出力増幅回路１０のＣＭＲＲ９性
も同時に補正できる。
の二つの入力を入力端子１と接続し、バイアスをかけた
状態で行うので、差動出力増幅回路１０のＣＭＲＲ９性
も同時に補正できる。
したがって、本実施例によれば、オペアンプのオフセッ
ト電圧の補正及びＣＭＲＲ特性の補正かできるとともに
、入力電圧の絶対値を増幅できるので、単電源回路シス
テムに適用し精度向上を図れる。
ト電圧の補正及びＣＭＲＲ特性の補正かできるとともに
、入力電圧の絶対値を増幅できるので、単電源回路シス
テムに適用し精度向上を図れる。
なお、本発明の他の実施例としては、必要に応じ次のよ
うに変更可能である。
うに変更可能である。
（１）各ＭＯ８）ランジスタスイツチに接合形電界効果
トランジスタ、バイポーラトランジスタ。
トランジスタ、バイポーラトランジスタ。
リレー等を用いること。
（２）増幅回路にインピーダンスをフィードバック素子
とした増幅回路を用いること。
とした増幅回路を用いること。
以上説明したように、本発明によれば、調整することな
く精度の向上を図ることができる。
く精度の向上を図ることができる。
第１図は従来の差動増幅回路を示す回路図、第２図は本
発明の実施例を示す回路図、第３図は硲２図の制御波形
図、第４図は本発明の他の実施例を示す回路図、第５図
は本発明の別な実施例を示す回路図、第６図は第５図図
示実施例の制御波形１０・・・増幅回路、１１．１２・
・・オペアンプ、１３゜１４．１５・・・抵抗、３０，
３００・・・差動シングルエンド変換回路、３１，３２
，３３，３４，３５゜・・・ＭＯＳ）ランジスタスイツ
チ。 代理人 弁理士 鵜沼辰之 ＄ｌ 目 葦２ 目 ０ 茅３ 目 １１ ｔ、 ｔ２ ｚ。
発明の実施例を示す回路図、第３図は硲２図の制御波形
図、第４図は本発明の他の実施例を示す回路図、第５図
は本発明の別な実施例を示す回路図、第６図は第５図図
示実施例の制御波形１０・・・増幅回路、１１．１２・
・・オペアンプ、１３゜１４．１５・・・抵抗、３０，
３００・・・差動シングルエンド変換回路、３１，３２
，３３，３４，３５゜・・・ＭＯＳ）ランジスタスイツ
チ。 代理人 弁理士 鵜沼辰之 ＄ｌ 目 葦２ 目 ０ 茅３ 目 １１ ｔ、 ｔ２ ｚ。
Claims (1)
- １．２つの入力電圧の差を所定倍増幅してシングルエン
ドに変換するものにおいて、２つの入力電圧を所定ゲイ
ンで増幅し差動信号を出力する増幅回路と、前記差動信
号をシングルエンドに変換しスイッチとキャパシタによ
って構成される差動シングルエンド変換回路とによって
構成したことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106267A JPS59231907A (ja) | 1983-06-14 | 1983-06-14 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106267A JPS59231907A (ja) | 1983-06-14 | 1983-06-14 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59231907A true JPS59231907A (ja) | 1984-12-26 |
| JPH0418481B2 JPH0418481B2 (ja) | 1992-03-27 |
Family
ID=14429306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106267A Granted JPS59231907A (ja) | 1983-06-14 | 1983-06-14 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231907A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724039B2 (en) | 2006-09-26 | 2010-05-25 | Fujitsu Limited | Conversion circuit for converting differential signal into signal-phase signal |
| JP2012503909A (ja) * | 2008-09-24 | 2012-02-09 | ソニー エリクソン モバイル コミュニケーションズ， エービー | バイアス印加装置、電子装置、バイアス印加方法、及びコンピュータプログラム |
-
1983
- 1983-06-14 JP JP58106267A patent/JPS59231907A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| PROCEEDINGS OF THE IEEE=1980 * |
| THE BELL SYSTEM TECHNICAL JOURNAL=1979 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724039B2 (en) | 2006-09-26 | 2010-05-25 | Fujitsu Limited | Conversion circuit for converting differential signal into signal-phase signal |
| JP2012503909A (ja) * | 2008-09-24 | 2012-02-09 | ソニー エリクソン モバイル コミュニケーションズ， エービー | バイアス印加装置、電子装置、バイアス印加方法、及びコンピュータプログラム |
| US8326255B2 (en) | 2008-09-24 | 2012-12-04 | Sony Ericsson Mobile Communications Ab | Biasing arrangement, electronic apparatus, biasing method, and computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418481B2 (ja) | 1992-03-27 |
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