KR100273262B1 - 듀티사이클보정회로 - Google Patents

듀티사이클보정회로 Download PDF

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KR100273262B1
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Abstract

본 발명은 듀티 사이클 보정회로에 관한 것으로, 종래 듀티 사이클 보정회로는 클럭신호와 반전클럭신호의 교차점을 중심으로 듀티 사이클을 보정하여 클럭신호와 반전클럭신호의 듀티 사이클이 모두 50%이하일 때 정확한 보정을 할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제 1듀티 사이클 보정신호(OUT1),(OUTB1)와 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에 따라 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)를 보정 및 증폭하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 듀티 사이클 보정 및 증폭부(100)와; 상기 듀티 사이클 보정 및 증폭부(100)의 클럭신호(CLK)와 기준전압(VREF)을 인가받아 듀티 사이클을 검출하여 제 1듀티 사이클 보정신호(OUT1),(OUTB1)를 출력하는 제 1듀티 사이클 검출부(200)와; 상기 듀티 사이클 보정 및 증폭부(100)의 반전클럭신호(CLKB)와 기준전압(VREF)을 인가받아 듀티 사이클을 검출하여 제 2듀티 사이클 보정신호(OUT2),(OUTB2)를 출력하는 제 2듀티 사이클 검출부(300)로 구성되어, 클럭신호와 반전클럭신호를 기준전압에 따라 각각 보상함으로써 클럭신호와 반전클럭신호의 듀티 사이클에 관계없이 정확한 보정을 할 수 있는 효과가 있다.

Description

듀티 사이클 보정회로{CORRECTING CIRCUIT FOR DUTY CYCLE}
본 발명은 듀티 사이클 보정회로에 관한 것으로, 특히 입력된 클럭신호와 그 클럭신호를 반전한 반전클럭신호의 교차점을 클럭 스윙의 중앙에 위치시켜 클럭신호와 반전클럭신호를 모두 보정하는데 적당하도록 한 듀티 사이클 보정회로에 관한 것이다.
일반적으로, 클럭 위상 보정회로에서 사용되는 듀티 사이클 보정회로는 입력된 클럭신호의 듀티 사이클을 50%로 보정한다. 이때 보정의 원리는 클럭입력신호와 반전클럭신호의 교차점을 검출하고, 그 교차점을 중심으로 클럭신호가 천이하도록 하는 것이다. 그러나 만일 그 교차점이 클럭신호의 스윙 중앙에 위치하지 않는 경우에는 보정할 방법이 없었으며, 이와 같은 종래 듀티 사이클 보정회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 듀티 사이클 보정회로의 블록도로서, 이에 도시한 바와 같이 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)를 인가받아 듀티 사이클 보정신호(OUT),(OUTB)에 따라 듀티 사이클을 보정 및 증폭하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 듀티 사이클 보정 및 증폭부(20)와; 상기 듀티 사이클 보정 및 증폭부(20)의 클럭신호(CLK)와 반전클럭신호(CLKB)의 듀티 사이클을 검출하여 상기 듀티 사이클 보정신호(OUT),(OUTB)를 출력하는 듀티 사이클 검출부(10)로 구성된다.
도2는 상기 듀티 사이클 검출부(10)의 회로도로서, 이에 도시한 바와 같이 각각 클럭신호(CLK)와 반전클럭신호(CLKB)에 따라 도통제어되어 각각의 드레인측 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM1),(NM2)와; 각각 바이어스전압(VP1)에 따라 도통제어되어 전원전압(VCC)을 상기 엔모스 트랜지스터(NM1),(NM2)의 드레인으로 인가제어하는 피모스 트랜지스터(PM2),(PM1)와; 각각 바이어스전압(VP2)에 따라 도통제어되어 상기 피모스 트랜지스터(PM2),(PM1)의 드레인측 전류를 부하회로부(11)를 통해 접지로 흐르게 하는 피모스 트랜지스터(PM4),(PM3)와; 각각 상기 피모스 트랜지스터(PM4),(PM3)의 드레인과 접지사이에 접속되어 소정의 전압을 충전하며, 그 충전된 전압을 듀티 사이클 보정신호(OUTB),(OUT)로 하여 출력하는 부하 캐패시터(C1),(C2)로 구성된다.
도3은 상기 듀티 사이클 보정 및 증폭부(20)의 회로도로서, 이에 도시한 바와 같이 클럭입력신호(CLK)와 반전클럭입력신호(CLKB)의 차를 증폭하여 출력신호(BIN),(BINB)를 출력하는 제 1차동증폭부(21)와; 상기 듀티 사이클 보정신호(OUTB),(OUT)에 따라 상기 제 1차동증폭부(21)의 출력신호(BIN),(BINB)를 보정하여 보정된 출력신호(CIN),(CINB)를 출력하는 듀티 사이클 보정부(22)와; 상기 듀티 사이클 보정부(22)의 출력신호의 차를 증폭하여 출력하는 제 2차동증폭부(23)로 구성된다.
상기 제 1차동증폭부(21)는 각각의 일측단에 전원전압(VCC)을 인가받는 저항(R1),(R2)과; 각각 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)에 따라 도통제어되어 상기 저항(R1),(R2)의 타측단의 전류를 접지로 흐르게하며, 그 저항(R1),(R2)의 타측단과의 접속점으로부터 출력신호(BIN),(BINB)를 출력하는 엔모스 트랜지스터(NM3),(NM4)로 구성된다.
상기 듀티 사이클 보정부(22)는 각각의 일측단에 전원전압(VCC)을 인가받는 저항(R3),(R4)과; 상기 제 1차동증폭부(21)의 출력신호(BIN),(BINB)에 따라 도통제어되어 상기 저항(R3),(R4)의 타측단의 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM5),(NM6)와; 각각 상기 듀티 사이클 보정신호(OUT),(OUTB)에따라 도통제어되어 상기 저항(R3),(R4)의 타측단 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM7),(NM8)와; 상기 저항(R3),(R4)의 타측단과 접지사이에 각각 접속되어 소정전압을 충전하고, 그 충전된 전압을 출력신호(CIN),(CINB)로 하여 출력하는 캐패시터(C3),(C4)로 구성된다.
상기 제 2차동증폭부(23)는 각각의 일측단에 전원전압(VCC)을 인가받는 저항(R5),(R6)과; 상기 듀티 사이클 보정부(22)의 출력신호(CIN),(CINB)에 따라 도통제어되어 상기 저항(R5),(R6)의 타측단 전류를 접지로 흐르게하며, 그 저항(R5),(R6)과의 접점에서 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 엔모스 트랜지스터(NM9),(NM10)로 구성된다.
이하, 상기와 같이 구성된 종래 듀티 사이클 보정회로의 동작을 설명한다.
먼저, 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)가 입력되면 듀티 사이클 보정 및 증폭부(20)에서 증폭되어 클럭신호(CLK)와 반전클럭신호(CLKB)로 출력된다. 이때, 출력되는 클럭신호(CLK)와 반전클럭신호(CLKB)는 듀티 사이클이 보정된 상태가 아니며, 이는 다시 듀티 사이클 검출부(10)에 인가된다.
이와 같이 듀티 사이클 검출부(10)의 엔모스 트랜지스터(NM1),(NM2)의 게이트에 각각 인가된 클럭신호(CLK)와 반전클럭신호(CLKB)에 의해 엔모스 트랜지스터(NM1),(NM2)는 도통제어되며, 이에 따라 피모스 트랜지스터(PM4),(PM3)의 소스측 전압은 변하게 되며, 이는 부하 캐패시터(C2),(C1)에 충전되어, 듀티 사이클 보정신호(OUT),(OUTB)로서 출력된다.
즉, 듀티 사이클이 50%이상인 경우에 엔모스 트랜지스터(NM2)가 엔모스 트랜지스터(NM1)보다 상대적인 도통상태가 더 길게 되며 이에 따라 부하 캐패시터(C2)에 충전되는 전하의 양이 캐패시터(C1)에 충전되는 전하의 양보다 많게되며, 이 상태가 듀티 사이클 보정신호(OUT),(OUTB)로서 출력된다.
그 다음, 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)를 각 게이트에 인가 받은 듀티 사이클 보정 및 증폭부(20)에 구비된 제 1차동증폭부(21)의 엔모스 트랜지스터(NM3),(NM4)는 도통제어되어 그 도통상태에 따른 전류의 차를 출력신호(BIN),(BINB)로 하여 출력한다. 즉 엔모스 트랜지스터(NM3),(NM4)의 저항성분과 저항(R1),(R2)의 분압에 의해 각기 다른 출력신호(BIN),(BINB)를 출력하게 된다.
그 다음, 상기 제 1차동증폭부(21)의 출력신호(BIN),(BINB)를 각각의 게이트에 인가 받은 듀티 사이클 보정부(22)의 엔모스 트랜지스터(NM5),(NM6)와 상기 듀티 사이클 보정신호(OUT),(OUTB)를 각각의 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM8),(NM7)에 의해 캐패시터(C3),(C4)에 충전되는 전압이 결정된다.
즉, 도4는 상기 듀티 사이클 보정부(22)의 입출력파형도로서, 이에 도시한 바와 같이 듀티 사이클이 50%이상일 때 도4의 (a)에 도시한 바와 같은 제 1차동증폭부(21)의 출력신호(BIN)에 따라 도통제어되는 엔모스 트랜지스터(NM5)가 출력신호(BINB)에 의해 도통제어되는 엔모스 트랜지스터(NM6)보다 도통상태가 상대적으로 길게 되며, 이에 따라 캐패시터(C3)에 충전되는 전압이 캐패시터(C4)에 충전되는 전압보다 작게된다. 그러나 상기 듀티 사이클 보정신호(OUT)를 인가받은 엔모스 트랜지스터(NM8)의 도통상태가 듀티 사이클 보정신호(OUTB)를 인가받은 엔모스 트랜지스터(NM7)보다 길게 되어 상기 캐패시터(C3),(C4)에 각각 충전되는 전압을 도4의 (b)에서와 같이 듀티 사이클의 비가 50%가 되도록 보정한다.
그 다음, 상기 캐패시터(C3,C4)에 충전된 전압을 출력신호(CIN),(CINB)로하여 각각의 게이트에 인가받은 엔모스 트랜지스터(NM9),(NM10)는 도통상태가 결정되고 이에 따라 그 듀티 사이클이 보정되고, 소정 값으로 증폭된 클럭신호(CLK)와 반전클럭신호(CLKB)가 출력된다.
그러나, 클럭신호와 반전클럭신호가 모두 50%이하의 듀티비를 가질 때 듀티 사이클 검출부에서는 클럭신호의 교차점을 중심으로 듀티 사이클을 측정하기 때문에 듀티 사이클 보정이 필요함에도 불구하고 보정동작을 할 수 없는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 클럭신호와 반전클럭신호가 모두 50%이하의 듀티비를 갖는 경우에도 정확하게 보정할 수 있는 듀티 사이클 보정회로를 제공함에 그 목적이 있다.
도1은 종래 듀티 사이클 보정회로도.
도2는 도1에 있어서, 듀티 사이클 검출부의 상세 회로도.
도3은 도1에 있어서, 듀티 사이클 보정 및 증폭부의 상세 회로도.
도4는 도3에 있어서, 듀티 사이클 보정부의 입출력 파형도.
도5는 본 발명 듀티 사이클 보정회로도.
도6은 도5에 있어서, 듀티 사이클 보정 및 증폭부의 상세 회로도.
도7은 종래 듀티 사이클 보정회로와 본 발명 듀티 사이클 보정회로의 입출력 비교 파형도.
***도면의 주요 부분에 대한 부호의 설명***
100:듀티사이클 보정 및 증폭부 200:제 1듀티사이클 검출부
300:제 2듀티사이클 검출부
상기와 같은 목적은 듀티 사이클이 50%인 기준전압에 맞춰 클럭신호와 반전클럭신호를 각각 보정하여 클럭신호와 반전클럭신호의 듀티 사이클 값에 관계없이 정확한 듀티 사이클을 보정함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도5는 본 발명 듀티 사이클 보정회로의 블록도로서, 이에 도시한 바와 같이 제 1듀티 사이클 보정신호(OUT1),(OUTB1)와 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에 따라 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)를 보정 및 증폭하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 듀티 사이클 보정 및 증폭부(100)와; 상기 듀티 사이클 보정 및 증폭부(100)의 클럭신호(CLK)와 기준전압(VREF)을 인가받아 듀티 사이클을 검출하여 제 1듀티 사이클 보정신호(OUT1),(OUTB1)를 출력하는 제 1듀티 사이클 검출부(200)와; 상기 듀티 사이클 보정 및 증폭부(100)의 반전클럭신호(CLKB)와 기준전압(VREF)을 인가 받아 듀티 사이클을 검출하여 제 2듀티 사이클 보정신호(OUT2),(OUTB2)를 출력하는 제 2듀티 사이클 검출부(300)로 구성된다.
상기 제 1듀티 사이클 검출부(200)와 제 2듀티 사이클 검출부(300)의 내부구성은 종래의 회로구성과 동일하게 구성한다.
그리고, 도6은 본 발명 듀티 사이클 보정 및 증폭부(100)의 회로도로서, 이에 도시한 바와 같이 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)의 차를 증폭하여 출력신호(BIN),(BINB)를 출력하는 차동증폭부(110)와; 상기 제 1듀티 사이클 보정신호(OUT1),(OUTB1)에 따라 상기 차동증폭부(110)의 출력신호(BIN),(BINB)를 보정하여 출력신호(CIN),(CINB)를 출력하는 제 1듀티 사이클 보정부(120)와; 상기 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에 따라 상기 제 1듀티 사이클 보정부(120)의 출력신호(CIN),(CINB)를 보정하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 제 2듀티 사이클 보정부(130)로 구성된다.
상기 차동증폭부(110)는 각각의 일측단에 전원전압(VCC)을 인가 받는 저항(R1),(R2)과; 각각 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)에 따라 도통제어되어 상기 저항(R1),(R2)의 타측단의 전류를 접지로 흐르게하며, 그 저항(R1),(R2)의 타측단과의 접속점으로부터 출력신호(BIN),(BINB)를 출력하는 엔모스 트랜지스터(NM1),(NM2)로 구성된다.
상기 제 1듀티 사이클 보정부(120)는 각각의 일측단에 전원전압(VCC)을 인가 받는 저항(R3),(R4)과; 상기 차동증폭부(110)의 출력신호(BIN),(BINB)에 따라 도통제어되어 상기 저항(R3),(R4)의 타측단의 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM3),(NM4)와; 각각 상기 제 1듀티 사이클 보정신호(OUT1),(OUTB1)에따라 도통제어되어 상기 저항(R3),(R4)의 타측단 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM5),(NM6)와; 상기 저항(R3),(R4)의 타측단과 접지사이에 각각 접속되어 소정전압을 충전하고, 그 충전된 전압을 출력신호(CIN),(CINB)로 하여 출력하는 캐패시터(C1),(C2)로 구성된다.
상기 제 2듀티 사이클 보정부(130)는 각각의 일측단에 전원전압(VCC)을 인가 받는 저항(R5),(R6)과; 상기 제 1듀티 사이클 보정부(130)의 출력신호(CIN),(CINB)에 따라 도통제어되어 상기 저항(R5),(R6)의 타측단의 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM7),(NM8)와; 각각 상기 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에따라 도통제어되어 상기 저항(R5),(R6)의 타측단 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM9),(NM10)와; 상기 저항(R5),(R6)의 타측단과 접지사이에 각각 접속되어 소정전압을 충전하고, 그 충전된 전압을 클럭신호(CLK)와 반전클럭신호(CLKB)로 하여 출력하는 캐패시터(C3),(C4)로 구성된다.
이하, 상기와 같이 구성된 본 발명의 동작을 설명한다.
먼저, 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)가 입력되면, 듀티 사이클 보정 및 증폭부(100)에서 증폭되어 클럭신호(CLK)와 반전클럭신호(CLKB)로 출력된다.
그 다음, 상기 클럭신호(CLK)와 기준전압(VREF)을 인가받은 제 1듀티 사이클 검출부(200)와, 상기 반전클럭신호(CLKB)와 기준전압(VREF)을 인가받은 제 2듀티 사이클 검출부(300)는 각각 듀티 사이클을 검출하여 그에 해당하는 제 1듀티 사이클 보정신호(OUT1),(OUTB1)와 제 2듀티 사이클 보정신호(OUT2),(OUTB2)를 출력한다.
그 다음, 듀티 사이클 보정 및 증폭부(100)의 차동증폭부(110)에서는 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)를 차동증폭하여 출력신호(BIN),(BINB)를 출력한다.
그 다음, 상기 제 1듀티 사이클 보정부(120)에서는 제 1듀티 사이클 보정신호(OUT1),(OUTB1)에 따라 상기 차동증폭부(110)의 출력신호(BIN),(BINB)를 보정하여 출력한다.
즉, 종래와 동일한 동작으로 엔모스 트랜지스터(NM3~NM6)의 도통상태에 따라 캐패시터(C1),(C2)에 충전된 전압인 출력신호(CIN),(CINB)를 보정하여 출력한다.
그 다음, 상기 제 2듀티 사이클 보정부(130)에서는 상기 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에 따라 상기 출력신호(CIN),(CINB)를 다시 보정하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력한다.
도7은 종래 듀티 사이클 보정회로의 입출력 파형과 본 발명 듀티 사이클 보정회로의 입출력 파형을 비교도시한 파형도로서, 도7의 (a)에 도시한 바와 같이 종래의 듀티 사이클 보정회로의 보정전 클럭신호(CLK)와 반전클럭신호(CLKB) 파형이 모두 듀티 사이클 50%이하의 값을 가질 때, 도7의 (b)에 도시한 바와 같이 보정된 클럭신호(CLK)와 반전클럭신호(CLKB)는 그 교차점을 기준으로 보정하기 때문에 정확한 듀티 사이클의 보정이 이루어지지 않으며, 본 발명 듀티 사이클 보정회로는 클럭신호(CLK)와 반전클럭신호(CLKB) 각각을 50%의 듀티 사이클을 갖는 기준신호에 맞게 보정하여 도7의 (c)에 도시한 바와 같이 정확한 듀티 사이클 보정을 할 수 있게 된다.
상기한 바와 같이 본 발명 듀티 사이클 보정회로는 기준전압에 맞춰 클럭신호와 반전클럭신호 각각의 듀티 사이클을 보상함으로써, 클럭신호와 반전클럭신호가 모두 듀티 사이클이 50%이하의 값을 가질 때도 정확하게 듀티 사이클을 보정할 수 있는 효과가 있다.

Claims (5)

  1. 제 1듀티 사이클 보정신호(OUT1),(OUTB1)와 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에 따라 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)를 보정 및 증폭하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 듀티 사이클 보정 및 증폭부(100)와; 상기 듀티 사이클 보정 및 증폭부(100)의 클럭신호(CLK)와 기준전압(VREF)을 인가받아 듀티 사이클을 검출하여 제 1듀티 사이클 보정신호(OUT1),(OUTB1)를 출력하는 제 1듀티 사이클 검출부(200)와; 상기 듀티 사이클 보정 및 증폭부(100)의 반전클럭신호(CLKB)와 기준전압(VREF)을 인가받아 듀티 사이클을 검출하여 제 2듀티 사이클 보정신호(OUT2),(OUTB2)를 출력하는 제 2듀티 사이클 검출부(300)로 구성하여 된 것을 특징으로 하는 듀티 사이클 보정회로.
  2. 제 1항에 있어서, 상기 듀티 사이클 보정 및 증폭부(100)는 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)의 차를 증폭하여 출력신호(BIN),(BINB)를 출력하는 차동증폭부(110)와; 상기 제 1듀티 사이클 보정신호(OUT1),(OUTB1)에 따라 상기 차동증폭부(110)의 출력신호(BIN),(BINB)를 보정하여 출력신호(CIN),(CINB)를 출력하는 제 1듀티 사이클 보정부(120)와; 상기 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에 따라 상기 제 1듀티 사이클 보정부(120)의 출력신호(CIN),(CINB)를 보정하여 클럭신호(CLK)와 반전클럭신호(CLKB)를 출력하는 제 2듀티 사이클 보정부(130)로 구성하여 된 것을 특징으로 하는 듀티 사이클 보정회로.
  3. 제 2항에 있어서, 상기 차동증폭부(110)는 각각의 일측단에 전원전압(VCC)을 인가받는 저항(R1),(R2)과; 각각 상기 클럭입력신호(CLKIN)와 반전클럭입력신호(CLKINB)에 따라 도통제어되어 상기 저항(R1),(R2)의 타측단의 전류를 접지로 흐르게하며, 그 저항(R1),(R2)의 타측단과의 접속점으로부터 출력신호(BIN),(BINB)를 출력하는 엔모스 트랜지스터(NM1),(NM2)로 구성하여 된 것을 특징으로 하는 듀티 사이클 보정회로.
  4. 제 2항에 있어서, 상기 제 1듀티 사이클 보정부(120)는 각각의 일측단에 전원전압(VCC)을 인가받는 저항(R3),(R4)과; 상기 차동증폭부(110)의 출력신호(BIN),(BINB)에 따라 도통제어되어 상기 저항(R3),(R4)의 타측단의 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM3),(NM4)와; 각각 상기 제 1듀티 사이클 보정신호(OUT1),(OUTB1)에따라 도통제어되어 상기 저항(R3),(R4)의 타측단 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM5),(NM6)와; 상기 저항(R3),(R4)의 타측단과 접지사이에 각각 접속되어 소정전압을 충전하고, 그 충전된 전압을 출력신호(CIN),(CINB)로 하여 출력하는 캐패시터(C1),(C2)로 구성하여 된 것을 특징으로 하는 듀티 사이클 보정회로.
  5. 제 2항에 있어서, 상기 제 2듀티 사이클 보정부(130)는 각각의 일측단에 전원전압(VCC)을 인가받는 저항(R5),(R6)과; 상기 제 1듀티 사이클 보정부(130)의 출력신호(CIN),(CINB)에 따라 도통제어되어 상기 저항(R5),(R6)의 타측단의 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM7),(NM8)와; 각각 상기 제 2듀티 사이클 보정신호(OUT2),(OUTB2)에따라 도통제어되어 상기 저항(R5),(R6)의 타측단 전류를 접지로 흐르게 하는 엔모스 트랜지스터(NM9),(NM10)와; 상기 저항(R5),(R6)의 타측단과 접지사이에 각각 접속되어 소정전압을 충전하고, 그 충전된 전압을 클럭신호(CLK)와 반전클럭신호(CLKB)로 하여 출력하는 캐패시터(C3),(C4)로 구성하여 된 것을 특징으로 하는 듀티 사이클 보정회로.
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