JPH06236697A - アナログ電流メモリ装置 - Google Patents
アナログ電流メモリ装置Info
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- JPH06236697A JPH06236697A JP6005827A JP582794A JPH06236697A JP H06236697 A JPH06236697 A JP H06236697A JP 6005827 A JP6005827 A JP 6005827A JP 582794 A JP582794 A JP 582794A JP H06236697 A JPH06236697 A JP H06236697A
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- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/028—Current mode circuits, e.g. switched current memories
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Abstract
(57)【要約】
【目的】 出力電流に誤差が発生するおそれの少ないア
ナログ電流メモリ装置を提供する。 【構成】 第１（粗）電流メモリセル(T31,S31,C31)
は、クロック位相φ1a中の入力電流を感知し、クロック
位相φ1b及びφ2 中に感知された電流を再生させる。第
２（密）電流メモリセル(T32,S32,C32) は、基準電圧Ｖ
R をトランジスタT32 のゲートに印加する位相φ1a中に
電流源として作用する。第２電流メモリセルは、位相φ
1b中に入力電流と第１電流メモリセルの出力との差を感
知し、位相φ2 中に感知された電流を再生させる。位相
φ2 中、入力スイッチS30 を開くとともに出力スイッチ
S34 を閉じることにより、第１及び第２電流メモリセル
の合成された出力を、出力端子33に供給する。
ナログ電流メモリ装置を提供する。 【構成】 第１（粗）電流メモリセル(T31,S31,C31)
は、クロック位相φ1a中の入力電流を感知し、クロック
位相φ1b及びφ2 中に感知された電流を再生させる。第
２（密）電流メモリセル(T32,S32,C32) は、基準電圧Ｖ
R をトランジスタT32 のゲートに印加する位相φ1a中に
電流源として作用する。第２電流メモリセルは、位相φ
1b中に入力電流と第１電流メモリセルの出力との差を感
知し、位相φ2 中に感知された電流を再生させる。位相
φ2 中、入力スイッチS30 を開くとともに出力スイッチ
S34 を閉じることにより、第１及び第２電流メモリセル
の合成された出力を、出力端子33に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ電流メモリ装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】アナログ電流メモリ装置は、切替電流回
路として既知である一種の回路の重要な素子であり、切
替電流回路は、J.B.Hughes,N.C.Bird 及びI.C.Macbeth
の"Switched Current - A new Technique for Sampled-
Data Signal Processing"(IEEEInternational Symposiu
m on Circuits and system,1989) のpp1584〜1587に記
載されている。この文献には、二つのトランジスタのゲ
ート電極間に接続されたスイッチを有する単一のＭＯＳ
電流ミラー回路を具える電流メモリセルが記載されてい
る。この電流メモリセルはスイッチをクロック信号によ
って制御するようにしており、入力電流感知中の一方の
位相においてスイッチを閉じ、他方の位相においてスイ
ッチを開き、一方の位相中に感知された電流が他方の位
相中再生される。その理由は出力トランジスタに対して
要求されるゲート−ソース電圧が、ゲート−ソース間容
量（及びこの容量に並列に接続可能な他の容量）に蓄え
られているからである。このような電流メモリ装置は、
性能を制限する多数の欠点がある。特に、二つのトラン
ジスタ間の整合の不正確さが原因で、出力電流に誤差が
発生する。
路として既知である一種の回路の重要な素子であり、切
替電流回路は、J.B.Hughes,N.C.Bird 及びI.C.Macbeth
の"Switched Current - A new Technique for Sampled-
Data Signal Processing"(IEEEInternational Symposiu
m on Circuits and system,1989) のpp1584〜1587に記
載されている。この文献には、二つのトランジスタのゲ
ート電極間に接続されたスイッチを有する単一のＭＯＳ
電流ミラー回路を具える電流メモリセルが記載されてい
る。この電流メモリセルはスイッチをクロック信号によ
って制御するようにしており、入力電流感知中の一方の
位相においてスイッチを閉じ、他方の位相においてスイ
ッチを開き、一方の位相中に感知された電流が他方の位
相中再生される。その理由は出力トランジスタに対して
要求されるゲート−ソース電圧が、ゲート−ソース間容
量（及びこの容量に並列に接続可能な他の容量）に蓄え
られているからである。このような電流メモリ装置は、
性能を制限する多数の欠点がある。特に、二つのトラン
ジスタ間の整合の不正確さが原因で、出力電流に誤差が
発生する。
【０００３】
【発明が解決しようとする課題】整合の不正確さの問題
を克服するために、ゲート電極とドレイン電極との間に
スイッチを有する単一のＭＯＳトランジスタを具える別
の電流メモリが開発されている。このスイッチも、入力
電流が感知されるクロック信号の一方の位相中に閉じ、
クロック信号の他方の位相中に開く。スイッチを開いて
いる場合、出力電流が、トランジスタのゲート−ソース
容量に充電された電荷により発生する。同一のデバイス
を、入力電流の感知及び出力電流の発生に用いているの
で、デバイスの不整合を除去することができる。しか
し、このような別の電流メモリは多くの制限を有する。
これらの制限には、コンダクタンス比誤差及び電荷注入
誤差が含まれる。
を克服するために、ゲート電極とドレイン電極との間に
スイッチを有する単一のＭＯＳトランジスタを具える別
の電流メモリが開発されている。このスイッチも、入力
電流が感知されるクロック信号の一方の位相中に閉じ、
クロック信号の他方の位相中に開く。スイッチを開いて
いる場合、出力電流が、トランジスタのゲート−ソース
容量に充電された電荷により発生する。同一のデバイス
を、入力電流の感知及び出力電流の発生に用いているの
で、デバイスの不整合を除去することができる。しか
し、このような別の電流メモリは多くの制限を有する。
これらの制限には、コンダクタンス比誤差及び電荷注入
誤差が含まれる。
【０００４】このような電流メモリは、積分器、微分
器、遅延線等のような機能ブロックを形成するために切
替電流信号処理装置中で用いられている。信号処理装置
のアナログ動作は、電流メモリセルによって発生した誤
差により直接影響される。基本的なメモリセルによって
発生した誤差により、メモリセルを用いる切替電流信号
処理システムは、大抵の使用に対して不十分な精度及び
直線性を有するようになる。その結果、基本的な電流メ
モリセルの性能を改善するために、種々の回路エンハン
スメントによる試みが行われてきた。このような試み
は、コンダクタンス比の誤差を減少させる負のフィード
バック技術や、ダミースイッチの使用や完全な差動回路
を採用することを含む電荷注入による取消技術を含む。
器、遅延線等のような機能ブロックを形成するために切
替電流信号処理装置中で用いられている。信号処理装置
のアナログ動作は、電流メモリセルによって発生した誤
差により直接影響される。基本的なメモリセルによって
発生した誤差により、メモリセルを用いる切替電流信号
処理システムは、大抵の使用に対して不十分な精度及び
直線性を有するようになる。その結果、基本的な電流メ
モリセルの性能を改善するために、種々の回路エンハン
スメントによる試みが行われてきた。このような試み
は、コンダクタンス比の誤差を減少させる負のフィード
バック技術や、ダミースイッチの使用や完全な差動回路
を採用することを含む電荷注入による取消技術を含む。
【０００５】本発明の目的は、これまで使用された回路
エンハンスメント技術の制限を被ることなく、基本的な
電流メモリセル全体が改善された機能を有するようなア
ナログ電流メモリ装置を提供することである。
エンハンスメント技術の制限を被ることなく、基本的な
電流メモリセル全体が改善された機能を有するようなア
ナログ電流メモリ装置を提供することである。
【０００６】
【課題を解決するための手段】本発明のアナログ電流メ
モリ装置は、入力電流が供給される入力端子と、前記入
力電流又は前記入力電流に関連する電流を再生させる出
力電流用の出力端子と、第１電流メモリセル及び第２電
流メモリセルと、電流合成手段とを具えるアナログ電流
メモリ装置において、前記第１電流メモリセルが、クロ
ック周期の第１部分の第１サブ部分中に前記入力電流を
感知する手段と、前記クロック周期の第１部分の第２サ
ブ部分中に出力電流として前記感知された電流を再生さ
せる手段とを具え、前記第２電流メモリセルが、前記第
２サブ部分中で前記入力電流と前記第１電流メモリセル
の出力電流との和を感知する手段を具え、前記第１電流
メモリセル及び第２電流メモリセルがそれぞれ、前記ク
ロック周期の第２サブ部分中及び／又は前記クロック周
期の第２部分中に第１出力サブ電流及び第２出力サブ電
流を発生させるために、入力端子において感知される電
流を再生させる手段を具え、前記電流合成手段を、前記
第１出力サブ電流と第２出力サブ電流とを合成するため
に配置し、合成されたサブ電流を電流出力に供給する手
段を設けたことを特徴とするものである。
モリ装置は、入力電流が供給される入力端子と、前記入
力電流又は前記入力電流に関連する電流を再生させる出
力電流用の出力端子と、第１電流メモリセル及び第２電
流メモリセルと、電流合成手段とを具えるアナログ電流
メモリ装置において、前記第１電流メモリセルが、クロ
ック周期の第１部分の第１サブ部分中に前記入力電流を
感知する手段と、前記クロック周期の第１部分の第２サ
ブ部分中に出力電流として前記感知された電流を再生さ
せる手段とを具え、前記第２電流メモリセルが、前記第
２サブ部分中で前記入力電流と前記第１電流メモリセル
の出力電流との和を感知する手段を具え、前記第１電流
メモリセル及び第２電流メモリセルがそれぞれ、前記ク
ロック周期の第２サブ部分中及び／又は前記クロック周
期の第２部分中に第１出力サブ電流及び第２出力サブ電
流を発生させるために、入力端子において感知される電
流を再生させる手段を具え、前記電流合成手段を、前記
第１出力サブ電流と第２出力サブ電流とを合成するため
に配置し、合成されたサブ電流を電流出力に供給する手
段を設けたことを特徴とするものである。
【０００７】本発明は、第１（粗）メモリセルが、周期
の制御されたクロック信号の入力部分の第１サブ部分中
に入力電流を感知し、かつ、第２（密）メモリセルが、
第２サブ部分中に入力電流と第１電流メモリセルに蓄え
られた電流との間の差を感知するという２段階の処理に
基づく。出力部分中に、双方の電流メモリセルの出力
を、入力電流にほぼ等しい出力電流を発生させるために
合成し、誤差を上述した２段階の処理で減少させる。入
力サブ部分及び出力部分を単一のクロック周期内に存在
させる必要はなく、特に入力部分を、複数のクロック周
期によって出力部分から分離することができる。入力時
間及び出力時間の分離に関連する制限は、メモリセルが
出力電流を維持できる期間である。出力電流は通常キャ
パシタの電荷によって決定されるので、この期間はキャ
パシタからの電荷の漏れ速度に依存する。
の制御されたクロック信号の入力部分の第１サブ部分中
に入力電流を感知し、かつ、第２（密）メモリセルが、
第２サブ部分中に入力電流と第１電流メモリセルに蓄え
られた電流との間の差を感知するという２段階の処理に
基づく。出力部分中に、双方の電流メモリセルの出力
を、入力電流にほぼ等しい出力電流を発生させるために
合成し、誤差を上述した２段階の処理で減少させる。入
力サブ部分及び出力部分を単一のクロック周期内に存在
させる必要はなく、特に入力部分を、複数のクロック周
期によって出力部分から分離することができる。入力時
間及び出力時間の分離に関連する制限は、メモリセルが
出力電流を維持できる期間である。出力電流は通常キャ
パシタの電荷によって決定されるので、この期間はキャ
パシタからの電荷の漏れ速度に依存する。
【０００８】前記第１電流メモリセル及び第２電流メモ
リセルがそれぞれ、スイッチを介して結合されたゲート
電極及びドレイン電極を有するＭＯＳトランジスタを具
え、前記スイッチは前記クロック信号に応答し、前記第
１電流メモリセル及び第２電流メモリセルがそれぞれ、
前記第１電流メモリセル及び第２電流メモリセルに関連
するスイッチを閉じると入力電流を感知し、かつ、前記
関連するスイッチを開くと出力電流を発生させるように
動作するようにしてもよい。
リセルがそれぞれ、スイッチを介して結合されたゲート
電極及びドレイン電極を有するＭＯＳトランジスタを具
え、前記スイッチは前記クロック信号に応答し、前記第
１電流メモリセル及び第２電流メモリセルがそれぞれ、
前記第１電流メモリセル及び第２電流メモリセルに関連
するスイッチを閉じると入力電流を感知し、かつ、前記
関連するスイッチを開くと出力電流を発生させるように
動作するようにしてもよい。
【０００９】このことは、トランジスタをダイオード接
続して入力電流を感知する際に蓄えられるゲート−ソー
ス間の容量の電荷が、スイッチを開いたトランジスタに
流れる電流を保持するとともに、入力電流に等しい出力
電流を発生させるのに有効とするだけで簡単に実行でき
る。「メモリ」容量を本来のソース−ゲート容量より大
きくすることを所望する場合、追加の容量を加えること
も当然可能である。簡単な電流メモリセルを用いること
により、ディジタルＶＬＳＩ処理に使用すなわち所望さ
れる電圧に両立する低電力の供給電圧を得るのに必要な
ボルテージヘッドルーム(voltage headroom)を有利に低
減する。
続して入力電流を感知する際に蓄えられるゲート−ソー
ス間の容量の電荷が、スイッチを開いたトランジスタに
流れる電流を保持するとともに、入力電流に等しい出力
電流を発生させるのに有効とするだけで簡単に実行でき
る。「メモリ」容量を本来のソース−ゲート容量より大
きくすることを所望する場合、追加の容量を加えること
も当然可能である。簡単な電流メモリセルを用いること
により、ディジタルＶＬＳＩ処理に使用すなわち所望さ
れる電圧に両立する低電力の供給電圧を得るのに必要な
ボルテージヘッドルーム(voltage headroom)を有利に低
減する。
【００１０】前記第２電流メモリセルを、前記第１サブ
部分中に一定のバイアス電流を発生させるために配置
し、このバイアス電流を、前記入力電流とともに前記第
１電流メモリセルに供給するようにしてもよい。
部分中に一定のバイアス電流を発生させるために配置
し、このバイアス電流を、前記入力電流とともに前記第
１電流メモリセルに供給するようにしてもよい。
【００１１】このことにより両極性の入力電流を、バイ
アス電流の値まで処理することができるとともに、バイ
アス電流を発生させるのに要求される素子の個数を最小
にすることができる。すなわち、第１サブ部分中にバイ
アス電流を発生させるために密メモリセルを使用する。
アス電流の値まで処理することができるとともに、バイ
アス電流を発生させるのに要求される素子の個数を最小
にすることができる。すなわち、第１サブ部分中にバイ
アス電流を発生させるために密メモリセルを使用する。
【００１２】前記第２電流メモリセルが、前記第１サブ
部分中、前記第２電流メモリセル中のトランジスタのゲ
ート電極をバイアス電圧源に接続する手段を具えてもよ
い。
部分中、前記第２電流メモリセル中のトランジスタのゲ
ート電極をバイアス電圧源に接続する手段を具えてもよ
い。
【００１３】このことにより、第２電流メモリセルは、
第１サブ部分中に容量として及び電流源として双方の作
用を行うことができる。このことは、トランジスタのゲ
ートをバイアス電圧に接続する第１サブ部分中にのみ閉
じるスイッチを用いるだけで達成することができる。
第１サブ部分中に容量として及び電流源として双方の作
用を行うことができる。このことは、トランジスタのゲ
ートをバイアス電圧に接続する第１サブ部分中にのみ閉
じるスイッチを用いるだけで達成することができる。
【００１４】
【実施例】まず最初に本発明の原理を説明する。図１は
既知の基本的な電流メモリセルの回路図であり、この基
本的な電流メモリセルは、ソース電極が負の給電ライン
１に接続されるとともに、ドレイン電極がスイッチＳ１
を介してゲート電極に接続されたｎＭＯＳトランジスタ
Ｔ１を具える。トランジスタＴ１のゲート−ソース容量
によって形成することができるキャパシタＣ１を、トラ
ンジスタＴ１のゲート電極とソース電極との間に接続す
る。入力端子２を、スイッチＳ２を介してトランジスタ
Ｔ１のドレイン電極及びｐＭＯＳトランジスタＴ２のド
レイン電極に接続する。トランジスタＴ２はそのソース
電極を正の給電ライン３に接続するとともに、ゲート電
極を基準電圧ＶR に接続する。トランジスタＴ１のドレ
イン電極とトランジスタＴ２のドレイン電極との接点を
第３のスイッチＳ３により、出力端子４に接続する。
既知の基本的な電流メモリセルの回路図であり、この基
本的な電流メモリセルは、ソース電極が負の給電ライン
１に接続されるとともに、ドレイン電極がスイッチＳ１
を介してゲート電極に接続されたｎＭＯＳトランジスタ
Ｔ１を具える。トランジスタＴ１のゲート−ソース容量
によって形成することができるキャパシタＣ１を、トラ
ンジスタＴ１のゲート電極とソース電極との間に接続す
る。入力端子２を、スイッチＳ２を介してトランジスタ
Ｔ１のドレイン電極及びｐＭＯＳトランジスタＴ２のド
レイン電極に接続する。トランジスタＴ２はそのソース
電極を正の給電ライン３に接続するとともに、ゲート電
極を基準電圧ＶR に接続する。トランジスタＴ１のドレ
イン電極とトランジスタＴ２のドレイン電極との接点を
第３のスイッチＳ３により、出力端子４に接続する。
【００１５】図１に示す電流メモリセルは、クロック信
号によって制御されるスイッチＳ１〜Ｓ３を有する。ス
イッチＳ１及びＳ２は、クロック信号の一方の位相φ１
で閉じ、スイッチＳ３は他方の位相φ２で閉じるように
する。したがって動作中、クロック信号の位相φ１で、
入力電流ｉ及びトランジスタＴ２によって発生したバイ
アス電流ｊは、ダイオード接続されたトランジスタＴ１
のドレイン電極に流れる。これがためキャパシタＣ１
は、トランジスタＴ１のソース−ゲート電圧に充電され
る。スイッチＳ１及びＳ２が位相φ１の終了時に開く
と、トランジスタＴ１には、位相φ１中に感知された電
流（ｉ＋ｊ）に等しい電流が流れる。その理由は、キャ
パシタＣ１に蓄えられた電荷により、維持されるべきゲ
ート電圧が発生するからである。その結果、スイッチＳ
３がクロック位相φ２中に閉じると、ｊ−（ｉ＋ｊ）＝
−ｉに等しい出力電流ｉ0 が発生する。したがって、位
相φ１中の入力電流ｉを、位相φ２中に反転された出力
電流ｉ0 として再生する。キャパシタＣ１から電荷の漏
れがないものとすると、位相φ１及びφ２を所望の間隔
で明瞭に区別でき、二つのこのような電流メモリセルを
直列に接続して入力端子から出力端子のクロック周期遅
延を発生させることができる。
号によって制御されるスイッチＳ１〜Ｓ３を有する。ス
イッチＳ１及びＳ２は、クロック信号の一方の位相φ１
で閉じ、スイッチＳ３は他方の位相φ２で閉じるように
する。したがって動作中、クロック信号の位相φ１で、
入力電流ｉ及びトランジスタＴ２によって発生したバイ
アス電流ｊは、ダイオード接続されたトランジスタＴ１
のドレイン電極に流れる。これがためキャパシタＣ１
は、トランジスタＴ１のソース−ゲート電圧に充電され
る。スイッチＳ１及びＳ２が位相φ１の終了時に開く
と、トランジスタＴ１には、位相φ１中に感知された電
流（ｉ＋ｊ）に等しい電流が流れる。その理由は、キャ
パシタＣ１に蓄えられた電荷により、維持されるべきゲ
ート電圧が発生するからである。その結果、スイッチＳ
３がクロック位相φ２中に閉じると、ｊ−（ｉ＋ｊ）＝
−ｉに等しい出力電流ｉ0 が発生する。したがって、位
相φ１中の入力電流ｉを、位相φ２中に反転された出力
電流ｉ0 として再生する。キャパシタＣ１から電荷の漏
れがないものとすると、位相φ１及びφ２を所望の間隔
で明瞭に区別でき、二つのこのような電流メモリセルを
直列に接続して入力端子から出力端子のクロック周期遅
延を発生させることができる。
【００１６】上述したようにこのような電流メモリセル
の利点は、トランジスタの不整合によって発生する誤差
が存在しないことである。その理由は同一のデバイスを
入力信号の感知及び出力電流の発生用に使用するからで
ある。しかし、コンダクタンス比誤差のような他の誤差
も存在する。したがってメモリセルが負荷に出力電流を
供給する位相φ２中、トランジスタＴ１及びＴ２のドレ
イン電圧は、入力電流を感知する位相φ１中に発生する
ドレイン電圧から変化しているおそれがある。これがた
め、チャネル長の変動による出力電流の誤差及びゲート
−ドレイン重畳容量によるメモリ容量（Ｃ１）への容量
性フィードバックが生じる。
の利点は、トランジスタの不整合によって発生する誤差
が存在しないことである。その理由は同一のデバイスを
入力信号の感知及び出力電流の発生用に使用するからで
ある。しかし、コンダクタンス比誤差のような他の誤差
も存在する。したがってメモリセルが負荷に出力電流を
供給する位相φ２中、トランジスタＴ１及びＴ２のドレ
イン電圧は、入力電流を感知する位相φ１中に発生する
ドレイン電圧から変化しているおそれがある。これがた
め、チャネル長の変動による出力電流の誤差及びゲート
−ドレイン重畳容量によるメモリ容量（Ｃ１）への容量
性フィードバックが生じる。
【００１７】誤差の他の原因は電荷注入である。位相φ
１の終了時にスイッチＳ１を開き、このプロセス中電荷
を、スイッチトランジスタのゲート−チャネル及びドレ
イン−ゲート重畳容量によりメモリキャパシタＣ１に供
給する。当然、スイッチＳ１〜Ｓ３をＭＯＳトランジス
タとして実現させる。その結果生じるトランジスタＴ１
のゲート電圧の乱れにより、位相φ２中のメモリトラン
ジスタ（Ｔ１）のドレイン電流に誤差が発生する。
１の終了時にスイッチＳ１を開き、このプロセス中電荷
を、スイッチトランジスタのゲート−チャネル及びドレ
イン−ゲート重畳容量によりメモリキャパシタＣ１に供
給する。当然、スイッチＳ１〜Ｓ３をＭＯＳトランジス
タとして実現させる。その結果生じるトランジスタＴ１
のゲート電圧の乱れにより、位相φ２中のメモリトラン
ジスタ（Ｔ１）のドレイン電流に誤差が発生する。
【００１８】高帯域幅用に設計されたセルはより狭いチ
ャネル幅を有し、その結果チャネル幅の変動が発生する
とともに容量性フィードバックの影響がより大きくな
る。より高い相互コンダクタンスの値では、変化のない
設定を行うためにより高いスイッチオンコンダクタンス
の値を必要とし、これがため電荷注入がより多くなる。
その結果コンダクタンス比誤差と電荷注入の両方が帯域
幅とともに増大する。
ャネル幅を有し、その結果チャネル幅の変動が発生する
とともに容量性フィードバックの影響がより大きくな
る。より高い相互コンダクタンスの値では、変化のない
設定を行うためにより高いスイッチオンコンダクタンス
の値を必要とし、これがため電荷注入がより多くなる。
その結果コンダクタンス比誤差と電荷注入の両方が帯域
幅とともに増大する。
【００１９】種々の回路エンハンスメントが、アナログ
動作を改善するために提案されており、特に負のフィー
ドバック技術が、メモリトランジスタＴ１のドレイン電
圧を安定させるため、したがってコンダクタンス比誤差
を減少させるために用いられている。この負のフィード
バックは、接地−ソース増幅器又は接地−ゲート増幅器
を用いることによりセルの入力電圧を安定させるか、又
は種々のカスコード接続技術を用いて外部の電圧変化か
らメモリトランジスタの漏れを減じるために用いる。こ
れらの手段により、コンダクタンス比誤差の大幅な減少
が可能となったが、シリコンの面積及び電力消費の増大
という避けられない不利益を有する。さらに、ボルテー
ジヘッドルームを追加のトランジスタによって用いる場
合、低い供給電圧（１．５Ｖ又は３Ｖ）による動作が不
可能となるおそれがある。より複雑なフィードバックル
ープによりサードオーダーシステムをつくることができ
るが、これがため有用な帯域幅が減少する。
動作を改善するために提案されており、特に負のフィー
ドバック技術が、メモリトランジスタＴ１のドレイン電
圧を安定させるため、したがってコンダクタンス比誤差
を減少させるために用いられている。この負のフィード
バックは、接地−ソース増幅器又は接地−ゲート増幅器
を用いることによりセルの入力電圧を安定させるか、又
は種々のカスコード接続技術を用いて外部の電圧変化か
らメモリトランジスタの漏れを減じるために用いる。こ
れらの手段により、コンダクタンス比誤差の大幅な減少
が可能となったが、シリコンの面積及び電力消費の増大
という避けられない不利益を有する。さらに、ボルテー
ジヘッドルームを追加のトランジスタによって用いる場
合、低い供給電圧（１．５Ｖ又は３Ｖ）による動作が不
可能となるおそれがある。より複雑なフィードバックル
ープによりサードオーダーシステムをつくることができ
るが、これがため有用な帯域幅が減少する。
【００２０】他の種々の回路エンハンスメントが、電荷
注入誤差を減少させるために提案されている。最も一般
的なものはダミースイッチの使用であり、この場合ダミ
ースイッチのゲートは、反転されたクロック信号によっ
て駆動して、メモリキャパシタへの等しくかつ逆の電荷
の注入をしうるようにする。この目的のために、スイッ
チの電荷をスイッチの両端子間で等しく分配し、全電荷
の正確に半分をメモリキャパシタに流さなければならな
い。しかし、この要求は実現するには困難な場合もあ
る。さらに、電荷注入を最小にするスイッチ及びダミー
を形成するために小型のトランジスタを用いているの
で、トランジスタの電荷の整合が劣化し、その結果電荷
注入が十分減少されないおそれがある。完全な差動回路
は電荷注入が少なく、したがってダミースイッチととも
に用いて、電荷注入をさらに減少させることができる。
これらの回路エンハンスメントによるも、電荷注入は、
切替電流回路特に高帯域幅を有する回路の誤差の重大な
原因となっている。
注入誤差を減少させるために提案されている。最も一般
的なものはダミースイッチの使用であり、この場合ダミ
ースイッチのゲートは、反転されたクロック信号によっ
て駆動して、メモリキャパシタへの等しくかつ逆の電荷
の注入をしうるようにする。この目的のために、スイッ
チの電荷をスイッチの両端子間で等しく分配し、全電荷
の正確に半分をメモリキャパシタに流さなければならな
い。しかし、この要求は実現するには困難な場合もあ
る。さらに、電荷注入を最小にするスイッチ及びダミー
を形成するために小型のトランジスタを用いているの
で、トランジスタの電荷の整合が劣化し、その結果電荷
注入が十分減少されないおそれがある。完全な差動回路
は電荷注入が少なく、したがってダミースイッチととも
に用いて、電荷注入をさらに減少させることができる。
これらの回路エンハンスメントによるも、電荷注入は、
切替電流回路特に高帯域幅を有する回路の誤差の重大な
原因となっている。
【００２１】本発明の実施例を図２に示す。図２に示す
電流メモリ装置は、図１の回路に関連して上述した回路
エンハンスメントに対して別の原理を用いて設計された
ものである。この原理は、個別の誤差を抑制するために
回路エンハンスメントを漸次適用するというよりは、回
路の動作によって全体の誤差の減少を行う、というもの
である。
電流メモリ装置は、図１の回路に関連して上述した回路
エンハンスメントに対して別の原理を用いて設計された
ものである。この原理は、個別の誤差を抑制するために
回路エンハンスメントを漸次適用するというよりは、回
路の動作によって全体の誤差の減少を行う、というもの
である。
【００２２】図２に示すように、電流メモリ装置は入力
端子２１を有し、入力端子２１をスイッチＳ２１を介し
て、第１（粗）電流メモリセル２２の入力端子及び第２
（密）電流メモリセル２３の入力端子に接続する。スイ
ッチＳ２２を、第１及び第２電流メモリセル２２及び２
３と、電流メモリ装置の出力端子２４との間に接続す
る。
端子２１を有し、入力端子２１をスイッチＳ２１を介し
て、第１（粗）電流メモリセル２２の入力端子及び第２
（密）電流メモリセル２３の入力端子に接続する。スイ
ッチＳ２２を、第１及び第２電流メモリセル２２及び２
３と、電流メモリ装置の出力端子２４との間に接続す
る。
【００２３】記憶処理動作に当たり、入力端子２１に供
給される入力電流を２段階で供給する。位相φ１の第１
サブ部分中、入力電流をメモリセル２２中でほぼ感知及
び記憶する。このことは、粗ステップ中で誤差が発生し
てメモリセル２３に記憶される場合、位相φ１の第２サ
ブ部分中で密ステップによって継続される。この場合出
力は位相φ２中にメモリセル２２及び２３から供給さ
れ、メモリセル２２の出力はメモリセル２３で測定され
た誤差によって補正され、入力電流を正確に再生させ
る。
給される入力電流を２段階で供給する。位相φ１の第１
サブ部分中、入力電流をメモリセル２２中でほぼ感知及
び記憶する。このことは、粗ステップ中で誤差が発生し
てメモリセル２３に記憶される場合、位相φ１の第２サ
ブ部分中で密ステップによって継続される。この場合出
力は位相φ２中にメモリセル２２及び２３から供給さ
れ、メモリセル２２の出力はメモリセル２３で測定され
た誤差によって補正され、入力電流を正確に再生させ
る。
【００２４】このような二つのステップ手順を行う回路
配置を図３に示すとともに、この動作を図４及び５を参
照して説明する。図３に示すように、電流メモリ装置は
入力端子３０を有し、入力端子３０をスイッチＳ３０を
介して、ｎＭＯＳトランジスタＴ３１のドレイン電極と
ｐＭＯＳトランジスタＴ３２のドレイン電極との接点に
接続する。トランジスタＴ３１のゲート電極とドレイン
電極との間にスイッチＳ３１を接続するとともに、トラ
ンジスタＴ３１のゲート電極とソース電極との間にキャ
パシタＣ３１を接続する。トランジスタＴ３２のゲート
電極とドレイン電極との間にスイッチＳ３２を接続する
とともに、トランジスタＴ３２のゲート電極とソース電
極との間にキャパシタＣ３２を接続する。基準電圧ＶR
の供給源を、スイッチＳ３３を介してトランジスタＴ３
２のゲート電極に接続する。トランジスタＴ３１のソー
ス電極を負の給電ライン３１に接続するとともに、トラ
ンジスタＴ３２のソース電極を正の給電ライン３２に接
続する。トランジスタＴ３１のソース電極とトランジス
タＴ３２のソース電極との接点を、スイッチＳ３４を介
して出力端子３３に接続する。
配置を図３に示すとともに、この動作を図４及び５を参
照して説明する。図３に示すように、電流メモリ装置は
入力端子３０を有し、入力端子３０をスイッチＳ３０を
介して、ｎＭＯＳトランジスタＴ３１のドレイン電極と
ｐＭＯＳトランジスタＴ３２のドレイン電極との接点に
接続する。トランジスタＴ３１のゲート電極とドレイン
電極との間にスイッチＳ３１を接続するとともに、トラ
ンジスタＴ３１のゲート電極とソース電極との間にキャ
パシタＣ３１を接続する。トランジスタＴ３２のゲート
電極とドレイン電極との間にスイッチＳ３２を接続する
とともに、トランジスタＴ３２のゲート電極とソース電
極との間にキャパシタＣ３２を接続する。基準電圧ＶR
の供給源を、スイッチＳ３３を介してトランジスタＴ３
２のゲート電極に接続する。トランジスタＴ３１のソー
ス電極を負の給電ライン３１に接続するとともに、トラ
ンジスタＴ３２のソース電極を正の給電ライン３２に接
続する。トランジスタＴ３１のソース電極とトランジス
タＴ３２のソース電極との接点を、スイッチＳ３４を介
して出力端子３３に接続する。
【００２５】作動に当たり、スイッチＳ３０をクロック
信号の第１部分φ１中に閉じるとともに、スイッチＳ３
１及びＳ３３を第１部分φ１の第１サブ部分φ１ａ中に
閉じ、かつ、スイッチＳ３２を第１部分φ１の第２サブ
部分φ１ｂ中に閉じる。スイッチＳ３４を、クロック信
号の第２部分φ２中に閉じる。関連するクロック信号の
位相を図４に示す。
信号の第１部分φ１中に閉じるとともに、スイッチＳ３
１及びＳ３３を第１部分φ１の第１サブ部分φ１ａ中に
閉じ、かつ、スイッチＳ３２を第１部分φ１の第２サブ
部分φ１ｂ中に閉じる。スイッチＳ３４を、クロック信
号の第２部分φ２中に閉じる。関連するクロック信号の
位相を図４に示す。
【００２６】トランジスタＴ３１、スイッチＳ３１及び
キャパシタＣ３１によって、クロック信号の第１サブ部
分φ１ａ中に入力電流を感知する粗メモリを形成する。
この場合図５ａに示したように、トランジスタＴ３２は
バイアス電流ｊを発生させるバイアス電流源として動作
する。バイアス電流ｊの大きさは基準電圧ＶR に依存す
る。第１サブ部分φ１ａの終了時に、スイッチＳ３１を
開くとともにトランジスタＴ３１に電流ｉ＋ｊ＋δｉを
通過させる。ここでδｉは、トランジスタＴ３１への電
荷注入、第１サブ部分φ１ａ中での不完全な設定及び標
本化されたノイズから発生する信号依存性の誤差電流で
ある。第２サブ部分φ１ｂ中、トランジスタＴ３２をダ
イオードとして接続する（図５ｂに示すようにスイッチ
Ｓ３２を閉じるとともにスイッチＳ３３を開く）。信号
電流ｉは、入力端子３０中及びスイッチＳ３０を介して
流れたままであり、その結果トランジスタＳ３２を介し
て流れる電流を約ｊ＋δｉに設定する。第２サブ部分φ
１ｂ終了時には、トランジスタＴ３１のドレイン電極及
びトランジスタＴ３２のドレイン電極における電圧は、
δｉがｊに比べて非常に小さいので、信号が存在しない
値（ｉ＝０）に近くなる。すなわち回路には、実際の地
面と等しい電圧がメモリトランジスタＴ３１のドレイン
電極及びトランジスタＴ３２のドレイン電極に発生す
る。
キャパシタＣ３１によって、クロック信号の第１サブ部
分φ１ａ中に入力電流を感知する粗メモリを形成する。
この場合図５ａに示したように、トランジスタＴ３２は
バイアス電流ｊを発生させるバイアス電流源として動作
する。バイアス電流ｊの大きさは基準電圧ＶR に依存す
る。第１サブ部分φ１ａの終了時に、スイッチＳ３１を
開くとともにトランジスタＴ３１に電流ｉ＋ｊ＋δｉを
通過させる。ここでδｉは、トランジスタＴ３１への電
荷注入、第１サブ部分φ１ａ中での不完全な設定及び標
本化されたノイズから発生する信号依存性の誤差電流で
ある。第２サブ部分φ１ｂ中、トランジスタＴ３２をダ
イオードとして接続する（図５ｂに示すようにスイッチ
Ｓ３２を閉じるとともにスイッチＳ３３を開く）。信号
電流ｉは、入力端子３０中及びスイッチＳ３０を介して
流れたままであり、その結果トランジスタＳ３２を介し
て流れる電流を約ｊ＋δｉに設定する。第２サブ部分φ
１ｂ終了時には、トランジスタＴ３１のドレイン電極及
びトランジスタＴ３２のドレイン電極における電圧は、
δｉがｊに比べて非常に小さいので、信号が存在しない
値（ｉ＝０）に近くなる。すなわち回路には、実際の地
面と等しい電圧がメモリトランジスタＴ３１のドレイン
電極及びトランジスタＴ３２のドレイン電極に発生す
る。
【００２７】部分φ２中に、スイッチＳ３２を開くとと
もにスイッチＳ３４を閉じる。スイッチＳ３２を開く
と、別の誤差Δｉが主に電荷注入に起因して密メモリ
（Ｔ３２，Ｓ３３，Ｃ３２）に発生し、−ｉ＋Δｉの出
力電流が生じ、スイッチＳ３４を介して出力端子３３に
表れる。出力電流を、クロック部分φ２，φ２ａ，φ２
ｂ及びφ１で動作する同様のタイプの第２セルに供給す
る場合、第２セルには、第２セルの入力端子においてサ
ブ部分φ２ｂ中に同様に「実際の地面」電圧が発生す
る。その結果トランジスタＴ３１のドレイン電極及びト
ランジスタＴ３２のドレイン電極に、入力サブ部分φ１
ｂ中及び出力部分φ２（又は少なくともサブ部分φ２
ｂ）中にほぼ同一の電圧が保持される。このことは、従
来の電流メモリセルの負のフィードバックによってもた
らされた状態に等しい。さらに、密メモリのトランジス
タ（Ｔ３２）の電流及びスイッチ（Ｓ３２）の電圧は、
入力サブ部分φ１ｂ中及び出力部分φ２（又は少なくと
もサブ部分φ２ｂ）中同様に一定であるので、密メモリ
の電荷注入誤差は入力信号にほとんど依存せず、すなわ
ちΔｉはオフセット誤差に近似するようになる。粗メモ
リトランジスタＴ３１（及び従来のセル）の誤差に依存
する信号と異なり、オフセット誤差はそれほど重要では
ない。その理由は例えば積分器ループのようなセルの
対、遅延セル等を採用した回路では、第１セルのオフセ
ットは第２セルのオフセットによりほとんど取り消され
るからである。明らかに信号は、完全な入力信号電流ｉ
よりはむしろ中間誤差δｉに起因する誤差Δｉで、メモ
リ装置によって伝送される。
もにスイッチＳ３４を閉じる。スイッチＳ３２を開く
と、別の誤差Δｉが主に電荷注入に起因して密メモリ
（Ｔ３２，Ｓ３３，Ｃ３２）に発生し、−ｉ＋Δｉの出
力電流が生じ、スイッチＳ３４を介して出力端子３３に
表れる。出力電流を、クロック部分φ２，φ２ａ，φ２
ｂ及びφ１で動作する同様のタイプの第２セルに供給す
る場合、第２セルには、第２セルの入力端子においてサ
ブ部分φ２ｂ中に同様に「実際の地面」電圧が発生す
る。その結果トランジスタＴ３１のドレイン電極及びト
ランジスタＴ３２のドレイン電極に、入力サブ部分φ１
ｂ中及び出力部分φ２（又は少なくともサブ部分φ２
ｂ）中にほぼ同一の電圧が保持される。このことは、従
来の電流メモリセルの負のフィードバックによってもた
らされた状態に等しい。さらに、密メモリのトランジス
タ（Ｔ３２）の電流及びスイッチ（Ｓ３２）の電圧は、
入力サブ部分φ１ｂ中及び出力部分φ２（又は少なくと
もサブ部分φ２ｂ）中同様に一定であるので、密メモリ
の電荷注入誤差は入力信号にほとんど依存せず、すなわ
ちΔｉはオフセット誤差に近似するようになる。粗メモ
リトランジスタＴ３１（及び従来のセル）の誤差に依存
する信号と異なり、オフセット誤差はそれほど重要では
ない。その理由は例えば積分器ループのようなセルの
対、遅延セル等を採用した回路では、第１セルのオフセ
ットは第２セルのオフセットによりほとんど取り消され
るからである。明らかに信号は、完全な入力信号電流ｉ
よりはむしろ中間誤差δｉに起因する誤差Δｉで、メモ
リ装置によって伝送される。
【図１】既知のアナログ電流メモリセルの回路図であ
る。
る。
【図２】本発明のアナログ電流メモリ装置のブロック図
である。
である。
【図３】本発明のアナログ電流メモリ装置の回路図であ
る。
る。
【図４】図３の回路図の制御スイッチに用いられるクロ
ック信号の波形を示す。
ック信号の波形を示す。
【図５】図３の回路図の動作を説明するものである。
１，３，３１，３２ 給電ライン ２，２１，３０ 入力端子 ４，２４，３３ 出力端子 ２２，２３ メモリセル Ｃ１，Ｃ３１，Ｃ３２ キャパシタ Ｓ１，Ｓ２，Ｓ３，Ｓ２１，Ｓ２２，Ｓ３０，Ｓ３１，
Ｓ３２，Ｓ３３，Ｓ３４ スイッチ Ｔ１，Ｔ３１ ｎＭＯＳトランジスタ Ｔ２，Ｔ３２ ｐＭＯＳトランジスタ ＶR 基準電圧
Ｓ３２，Ｓ３３，Ｓ３４ スイッチ Ｔ１，Ｔ３１ ｎＭＯＳトランジスタ Ｔ２，Ｔ３２ ｐＭＯＳトランジスタ ＶR 基準電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニース ウィリアム モールディング イギリス国 サリー アールエイチ６ ８ キューティー ホーリー ベンハムス ド ライブ 51
Claims (4)
- 【請求項１】 入力電流が供給される入力端子と、前記
入力電流又は前記入力電流に関連する電流を再生させる
出力電流用の出力端子と、第１電流メモリセル及び第２
電流メモリセルと、電流合成手段とを具えるアナログ電
流メモリ装置において、前記第１電流メモリセルが、ク
ロック周期の第１部分の第１サブ部分中に前記入力電流
を感知する手段と、前記クロック周期の第１部分の第２
サブ部分中に出力電流として前記感知された電流を再生
させる手段とを具え、前記第２電流メモリセルが、前記
第２サブ部分中で前記入力電流と前記第１電流メモリセ
ルの出力電流との和を感知する手段を具え、前記第１電
流メモリセル及び第２電流メモリセルがそれぞれ、前記
クロック周期の第２サブ部分中及び／又は前記クロック
周期の第２部分中に第１出力サブ電流及び第２出力サブ
電流を発生させるために、入力端子において感知される
電流を再生させる手段を具え、前記電流合成手段を、前
記第１出力サブ電流と第２出力サブ電流とを合成するた
めに配置し、合成されたサブ電流を電流出力に供給する
手段を設けたことを特徴とするアナログ電流メモリ装
置。 - 【請求項２】 前記第１電流メモリセル及び第２電流メ
モリセルがそれぞれ、スイッチを介して結合されたゲー
ト電極及びドレイン電極を有するＭＯＳトランジスタを
具え、前記スイッチは前記クロック信号に応答し、前記
第１電流メモリセル及び第２電流メモリセルがそれぞ
れ、前記第１電流メモリセル又は第２電流メモリセルに
関連するスイッチを閉じると入力電流を感知し、かつ、
前記関連するスイッチを開くと出力電流を発生させるよ
うに動作することを特徴とする請求項１記載のアナログ
電流メモリ装置。 - 【請求項３】 前記第２電流メモリセルを、前記第１サ
ブ部分中に一定のバイアス電流を発生させるために配置
し、このバイアス電流を、前記入力電流とともに前記第
１電流メモリセルに供給することを特徴とする請求項２
記載のアナログ電流メモリ装置。 - 【請求項４】 前記第２電流メモリセルが、前記第１サ
ブ部分中、前記第２電流メモリセル中のトランジスタの
ゲート電極をバイアス電圧源に接続する手段を具えるこ
とを特徴とする請求項３記載のアナログ電流メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9301463:7 | 1993-01-26 | ||
| GB939301463A GB9301463D0 (en) | 1993-01-26 | 1993-01-26 | Current memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236697A true JPH06236697A (ja) | 1994-08-23 |
Family
ID=10729309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6005827A Pending JPH06236697A (ja) | 1993-01-26 | 1994-01-24 | アナログ電流メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5400273A (ja) |
| EP (1) | EP0608936B1 (ja) |
| JP (1) | JPH06236697A (ja) |
| DE (1) | DE69411406T2 (ja) |
| GB (1) | GB9301463D0 (ja) |
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| US8957799B1 (en) | 2013-08-22 | 2015-02-17 | Samsung Display Co., Ltd. | Current memory cell and a current mode digital-to-analog converter including the same |
| CN105276750A (zh) * | 2014-06-25 | 2016-01-27 | 广东美的暖通设备有限公司 | 空调室外机及其控制方法、空调器 |
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| GB9517785D0 (en) * | 1995-08-31 | 1995-11-01 | Philips Electronics Uk Ltd | Current memory |
| GB9517787D0 (en) * | 1995-08-31 | 1995-11-01 | Philips Electronics Uk Ltd | Current memory |
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|---|---|---|---|---|
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-
1993
- 1993-01-26 GB GB939301463A patent/GB9301463D0/en active Pending
-
1994
- 1994-01-19 DE DE69411406T patent/DE69411406T2/de not_active Expired - Lifetime
- 1994-01-19 EP EP94200121A patent/EP0608936B1/en not_active Expired - Lifetime
- 1994-01-24 JP JP6005827A patent/JPH06236697A/ja active Pending
- 1994-01-25 US US08/186,397 patent/US5400273A/en not_active Expired - Lifetime
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