KR100951242B1 - 스위치드 전류 메모리 셀 - Google Patents

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Abstract

본 발명은 스위치드 전류 메모리 셀에 관한 것으로, 동작전원(VDD)단에 연결된 일단을 갖는 전류원(100); 상기 전류원(100)으로부터의 전류에 따라 샘플링 모드시 입력되는 입력전류를 홀드 모드 동안 축적하고, 출력 모드시에 축전된 전류를 출력하는 전류 메모리 회로부(200); 상기 샘플링 모드시 온되어 입력전류를 상기 전류 메모리 회로부(200)에 전달하고, 홀드모드시 오프되는 입력 스위치(SW10); 상기 출력 모드시 온되어 상기 전류 메모리 회로부(200)로부터의 전류를 출력하는 출력 스위치(SW20); 상기 샘플링모드 및 출력모드시 상기 동작전원(VDD)단과 상기 전류원(100)간의 전류 경로를 연결하고, 상기 홀드모드시 상기 동작전원(VDD)단과 상기 전류원(100)간의 전류 경로를 분리하는 전류컷 회로부(300)를 포함한다.
스위치드 전류 메모리, 홀드모드, 전류소비, 전류컷

Description

스위치드 전류 메모리 셀{SWITCHED CIRCUIT MEMORY CELL}
본 발명은 OFDM 시스템의 전류모드 직렬/병렬 변환기 또는 전류모드 병렬/직렬 변환기에 적용될 수 있는 스위치드 전류 메모리 셀에 관한 것으로, 특히 싱글 라인 또는 더블 라인의 메모리 셀에서, 불필요한 홀드 모드에서의 전류를 차단함으로써, 소비전력을 절감할 수 있는 스위치드 전류 메모리 셀에 관한 것이다.
일반적으로, 20Mbps 이상의 고속통신을 실현하는 방법으로 OFDM(Orthogonal Frequency Division Multiplexing: 직교주파수분할다중) 통신방식이 사용되고 있으며, 이러한 OFDM 통신방식은 20Mbps 이상의 고속통신을 실현하기 위한 방식으로 IMT-2000을 넘어 제 4세대 통신방식으로서 많은 발전을 거듭하고 있다.
그런데, 이러한 OFDM 시스템을 이용한 무선통신 시스템의 베이스밴드(Baseband) 신호처리부에서는 A/D 변환기, D/A 변환기 및 DSP(Digital System Processing) FFT(Fast Fourier Transform) LSI에 약 300mW 이상의 전력을 소비하고 있는데, 이는 무선통신 시스템에 있어서 커다란 제약이 되고 있다.
한편, OFDM 시스템에서, 소비전력을 해결하는 방안중에서 전류모드를 이용한 아날로그 프리에 변환(FFT) LSI가 제안되고 있으며, 이러한 신호처리 방식을 사용 하기 위해서는 직렬/병렬 변환기(Serial-to-Paralle Converter) 또는 병렬/직렬 변환기(Parallel-to-Serial Converter)내의 메모리 셀로, 전압 메모리 셀에 비해 메모리 셀이 적합하다는 주목을 받고 있다.
그런데, 종래 전류 메모리 셀은, 싱글 라인 또는 더블 라인의 메모리 셀로 이루어지며, 싱글 라인의 전류 메모리 셀은, 전원단에서 접지단까지 하나의 전류 경로를 포함하는 회로로 이루어지며, 더블 라인의 전류 메모리 셀은 전원단에서 접지단까지 2개의 전류 경로를 포함하는 회로로 이루어진다.
이러한 종래 전류 메모리 셀은, 입력전류를 샘플링하는 샘플링 모드와, 샘플링된 전류를 저장 유지하는 홀드 모드와, 저장된 전류를 출력하는 출력모드로 이루어지는데, 상기 홀드모드에서 메모리 셀에 전류가 지속적으로 흐르게 되어, 전류를 불필요하게 소비하게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은 싱글 라인 또는 더블 라인의 메모리 셀에서, 불필요한 홀드 모드에서의 전류를 차단함으로써, 소비전력을 절감할 수 있는 스위치드 전류 메모리 셀을 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 하나의 기술적인 측면은, 동작전원단에 연결된 일단을 갖는 전류원; 상기 전류원으로부터의 전류에 따라 샘플링 모드시 입력전류를 기억 저장하며 홀드모드에서 저장된 전류값을 유지하고 출력모드에서 저장된 전류를 출력하는 전류 메모리 회로부; 상기 샘플링 모드시 온되어 입력전류를 상기 전류 메모리 회로부에 전달하고, 홀드모드시 오프되는 입력 스위치; 상기 출력 모드시 온되어 상기 전류 메모리 회로부로부터의 전류를 출력하는 출력 스위치; 상기 샘플링모드 및 출력모드시 상기 동작전원단과 상기 전류원간의 전류 경로를 연결하고, 상기 홀드모드시 상기 동작전원단과 상기 전류원간의 전류 경로를 분리하는 전류컷 회로부를 포함하는 스위치드 전류 메모리 셀을 제안한다.
상기 스위치드 전류 메모리 셀은, 상기 전류 메모리 회로부의 전류 입력노드와 내부 트랜지스터이 게이트 사이에 연결된 동작 스위치를 포함하고, 상기 동작 스위치는, 상기 입력 스위치 보다 앞서 온되고, 상기 출력 모드시에 오프되는 것을 특징으로 한다.
상기 전류원은, 제1 트랜지스터 쌍 및 제2 트랜지스터 쌍을 포함하고, 상기 제1 트랜지스터 쌍의 두 PMOS 트랜지스터의 각 소오스는 상기 전류컷 회로부를 통해 상기 동작전원단에 연결되고, 상기 제1 트랜지스터 쌍의 두 PMOS 트랜지스터의 게이트들은 서로 연결됨과 동시에 제1 바이어스 전압단에 연결되고, 상기 제2 트랜지스터 쌍의 하나의 PMOS 트랜지스터의 소오스는 상기 제1 트랜지스터 쌍의 하나의 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터의 소오스는 상기 제1 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터의 드레인에 연결되고, 상기 제2 트랜지스터 쌍의 하나의 PMOS 트랜지스터의 두 PMOS 트랜지스터의 게이트들은 서로 연결됨과 동시에 제2 바이어스 전압단에 연결된 것을 특징으로 한다.
상기 전류 메모리 회로부는, 제3 트랜지스터 쌍 및 제4 트랜지스터 쌍을 포함하고, 상기 제3 트랜지스터 쌍의 하나의 NMOS 트랜지스터의 드레인은 상기 제2 트랜지스터 쌍의 하나의 PMOS 트랜지스터의 드레인에 연결되고, 상기 제3 트랜지스터 쌍의 다른 하나의 NMOS 트랜지스터의 드레인은 상기 제2 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터의 드레인에 연결되고, 상기 제3 트랜지스터 쌍의 두 NMOS 트랜지스터의 게이트들은 서로 연결됨과 동시에 제3 바이어스 전압단에 연결되고, 상기 제4 트랜지스터 쌍의 하나의 NMOS 트랜지스터의 드레인은 상기 제3 트랜지스터 쌍의 하나의 NMOS 트랜지스터의 소오스에 연결되고, 상기 제4 트랜지스터 쌍의 다른 하나의 NMOS 트랜지스터의 드레인은 상기 제3 트랜지스터 쌍의 다른 하나의 NMOS 트랜지스터의 드레인에 연결되고, 상기 제4 트랜지스터 쌍의 두 NMOS 트랜지스터의 게이트들은 서로 연결되고, 상기 제4 트랜지스터 쌍의 두 NMOS 트랜지스터의 소오스는 접지에 연결된 것을 특징으로 한다.
상기 입력 스위치는, 입력단에 연결된 드레인과, 상기 제2 트랜지스터 쌍의 하나의 PMOS 트랜지스터와 상기 제3 트랜지스터 쌍의 하나의 NMOS 트랜지스터의 접속노드에 연결된 소오스와, 제1 스위칭 신호에 연결된 게이트를 갖는 입력 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 출력 스위치는, 출력단에 연결된 소오스와, 상기 제2 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터와 상기 제3 트랜지스터 쌍의 다른 하나의 NMOS 트랜지스터의 접속노드에 연결된 드레인과, 제2 스위칭 신호에 연결된 게이트를 갖는 출력 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 동작 스위치는, 상기 제2 트랜지스터 쌍의 하나의 PMOS 트랜지스터와 상기 제3 트랜지스터 쌍의 하나의 NMOS 트랜지스터의 접속노드에 연결된 드레인과, 제3 스위칭 신호에 연결된 게이트를 갖는 하나의 NMOS 동작 트랜지스터; 및 상기 동작 스위치의 하나의 NMOS 트랜지스터의 소오스에 연결된 드레인과, 반전 제3 스위칭 신호에 연결된 게이트와, 상기 제4 트랜지스터 쌍의 두 NMOS 트랜지스터의 게이트에 연결됨과 동시에, 상기 하나의 NMOS 동작 트랜지스터의 소오스에 연결된 소오스를 갖는 다른 하나의 NMOS 동작 트랜지스터를 포함하는 것을 특징으로 한다.
상기 전류컷 회로부는, 제5 트랜지스터 쌍 및 제6 트랜지스터 쌍을 포함하고, 상기 제5 트랜지스터 쌍의 하나의 PMOS 트랜지스터는 상기 동작전원단에 접속 된 소오스와, 상기 제1 트랜지스터 쌍의 하나의 PMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 반전 제3 스위칭 신호에 연결된 게이트를 포함하고, 상기 제5 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍의 하나의 PMOS 트랜지스터의 소오스에 연결된 드레인과, 반전 제2 스위칭 신호에 연결된 게이트를 포함하고, 상기 제6 트랜지스터 쌍의 하나의 PMOS 트랜지스터는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 반전 제3 스위칭 신호에 연결된 게이트를 포함하고, 상기 제6 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍의 다른 하나의 PMOS 트랜지스터의 소오스에 연결된 드레인과, 반전 제2 스위칭 신호에 연결된 게이트를 포함하는 것을 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 싱글 라인 또는 더블 라인의 메모리 셀에서, 불필요한 홀드 모드에서의 전류를 차단함으로써, 소비전력을 절감할 수 있는 효과가 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명 의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 1은 본 발명에 따른 스위치드 전류 메모리 셀의 블록도이다.
도 1을 참조하면, 본 발명에 따른 스위치드 전류 메모리 셀은, 동작전원(VDD)단에 연결된 일단을 갖는 전류원(100)과, 상기 전류원(100)으로부터의 전류에 따라 샘플링 모드시 입력되는 입력전류를 홀드 모드 동안 기억 저장하며 홀드모드에서 저장된 전류값을 유지하고 출력모드에서 저장된 전류를 출력하는 전류 메모리 회로부(200)와, 상기 샘플링 모드시 온되어 입력전류를 상기 전류 메모리 회로부(200)에 전달하고, 홀드모드시 오프되는 입력 스위치(SW10)와, 상기 출력 모드시 온되어 상기 전류 메모리 회로부(200)로부터의 전류를 출력하는 출력 스위치(SW20)와, 상기 샘플링모드 및 출력모드시 상기 동작전원(VDD)단과 상기 전류원(100)간의 전류 경로를 연결하고, 상기 홀드모드시 상기 동작전원(VDD)단과 상기 전류원(100)간의 전류 경로를 분리하는 전류컷 회로부(300)를 포함한다.
상기 스위치드 전류 메모리 셀은, 상기 전류 메모리 회로부(200)의 전류 입력노드와 내부 트랜지스터이 게이트 사이에 연결된 동작 스위치(SW30)를 포함하고, 상기 동작 스위치(SW30)는, 상기 입력 스위치(SW10) 보다 앞서 온되고, 상기 출력 모드시에 오프된다.
도 2는 본 발명에 따른 스위치드 전류 메모리 셀의 상세도로, 도 2를 참조하면, 상기 전류원(100)은, 제1 트랜지스터 쌍(M11,M12) 및 제2 트랜지스터 쌍(M13,M14)을 포함하고, 상기 제1 트랜지스터 쌍(M11,M12)의 두 PMOS 트랜지스터의 각 소오스는 상기 전류컷 회로부(300)를 통해 상기 동작전원(VDD)단에 연결되고, 상기 제1 트랜지스터 쌍(M11,M12)의 두 PMOS 트랜지스터의 게이트들은 서로 연결됨과 동시에 제1 바이어스 전압(Vb1)단에 연결되고, 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)의 소오스는 상기 제1 트랜지스터 쌍(M11,M12)의 하나의 PMOS 트랜지스터(M11)의 드레인에 연결되고, 상기 제2 트랜지스터 쌍(M13,M14)의 다른 하나의 PMOS 트랜지스터(M14)의 소오스는 상기 제1 트랜지스터 쌍(M11,M12)의 다른 하나의 PMOS 트랜지스터(M12)의 드레인에 연결되고, 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)의 두 PMOS 트랜지스터(M13,M14)의 게이트들은 서로 연결됨과 동시에 제2 바이어스 전압(Vb2)단에 연결된다.
도 1 및 도 2를 참조하면, 상기 전류 메모리 회로부(200)는, 제3 트랜지스터 쌍(M21,M22) 및 제4 트랜지스터 쌍(M23.M24)을 포함하고, 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 드레인은 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)의 드레인에 연결되고, 상기 제3 트랜지스터 쌍(M21,M22)의 다른 하나의 NMOS 트랜지스터(M22)의 드레인은 상기 제2 트랜지스터 쌍(M13,M14)의 다른 하나의 PMOS 트랜지스터(M14)의 드레인에 연결되고, 상기 제3 트랜지스터 쌍(M21,M22)의 두 NMOS 트랜지스터(M21,M22)의 게이트들은 서로 연결됨과 동시에 제3 바이어스 전압(Vb3)단에 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 하나의 NMOS 트랜지스터(M23)의 드레인은 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 소오스에 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 다른 하나의 NMOS 트랜지스터(M24)의 드레인은 상기 제3 트랜지스터 쌍(M21,M22)의 다른 하나의 NMOS 트랜지스터(M22)의 드레인에 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 두 NMOS 트랜지스터(M23,M24)의 게이트들은 서로 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 두 NMOS 트랜지스터(M23,M24)의 소오스는 접지에 연결된다.
또한, 도 1 및 도 2를 참조하면, 상기 입력 스위치(SW10)는, 입력단(IN)에 연결된 드레인과, 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)와 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 접속노드에 연결된 소오스와, 제1 스위칭 신호(SS10)에 연결된 게이트를 갖는 입력 NMOS 트랜지스터(M30)를 포함한다.
상기 출력 스위치(SW20)는, 출력단(OUT)에 연결된 소오스와, 상기 제2 트랜지스터 쌍(M13,M14)의 다른 하나의 PMOS 트랜지스터(M14)와 상기 제3 트랜지스터 쌍(M21,M22)의 다른 하나의 NMOS 트랜지스터(M22)의 접속노드에 연결된 드레인과, 제2 스위칭 신호(SS20)에 연결된 게이트를 갖는 출력 NMOS 트랜지스터(M40)를 포함한다.
상기 동작 스위치(SW30)는, 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)와 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 접속노드에 연결된 드레인과, 제3 스위칭 신호(SS30)에 연결된 게이트를 갖는 하나의 NMOS 동작 트랜지스터(M51)와, 상기 동작 스위치(SW30)의 하나의 NMOS 트랜지스터(M51)의 소오스에 연결된 드레인과, 반전 제3 스위칭 신호(
Figure 112010005376039-pat00001
)에 연결된 게이트와, 상기 제4 트랜지스터 쌍(M23,M24)의 두 NMOS 트랜지스터의 게이트에 연결됨과 동시에, 상기 하나의 NMOS 동작 트랜지스터(M51)의 소오스에 연결된 소오스를 갖는 다른 하나의 NMOS 동작 트랜지스터(M52)를 포함한다.
상기 전류컷 회로부(300)는, 제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)을 포함하고, 상기 제5 트랜지스터 쌍(M61,M62)의 하나의 PMOS 트랜지스터(M61)는 상기 동작전원(VDD)단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 하나의 PMOS 트랜지스터(M11)의 소오스에 연결된 드레인과, 상기 반전 제3 스위칭 신호(
Figure 112008066175074-pat00002
)에 연결된 게이트를 포함하고, 상기 제5 트랜지스터 쌍(M61,M62)의 다른 하나의 PMOS 트랜지스터(M62)는 상기 동작전원(VDD)단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 하나의 PMOS 트랜지스터(M11)의 소오스에 연결된 드레인과, 반전 제2 스위칭 신호(
Figure 112008066175074-pat00003
)에 연결된 게이트를 포함한다.
계속해서, 상기 전류컷 회로부(300)는, 상기 제6 트랜지스터 쌍(M71,M72)의 하나의 PMOS 트랜지스터(M71)는 상기 동작전원(VDD)단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 다른 하나의 PMOS 트랜지스터(M12)의 소오스에 연결된 드레인과, 상기 반전 제3 스위칭 신호(
Figure 112008066175074-pat00004
)에 연결된 게이트를 포함하고, 상기 제6 트랜지스터 쌍(M71,M72)의 다른 하나의 PMOS 트랜지스터(M72)는 상기 동작전원(VDD)단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 다른 하나의 PMOS 트랜지스터(M12)의 소오스에 연결된 드레인과, 반전 제2 스위칭 신호()에 연결된 게이트를 포함한다.
도 3은 본 발명에 따른 샘플링모드, 홀드모드 및 출력모드에 대한 제1 타이밍 챠트로써, 도 3에서, 샘플링모드에서는 입력 스위치(SW10)가 온되고, 출력 스위치(SW20)는 오프되고, 홀드모드에서는 입력 스위치(SW10)가 오프되고, 출력모드에서는 출력 스위치(SW20)가 온된다.
또한, 도 3에서, Iin은 입력전류로 샘플링모드에서 하이 레벨이고, Iout는 출력전류로 출력모드에서 하이레벨이다. 그리고, IDS는 상기 전류 메모리 회로부(200)에 흐르는 전류이다. 이 전류가 각 동작 모드별 상태를 설명하면 다음과 같다.
먼저, 샘플링모드에서 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)와 입력전류(Iin)의 합 전류(J+Iin)이다.
다음, 홀드모드에서 본 발명의 전류컷 회로부(300)가 없는 경우에는 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)가 될 수 있으나, 본 발명의 전류컷 회로부(300)가 홀드모드에서는 전류의 공급을 차단하므로, 홀드모드에서 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 O[A]이다.
그리고, 출력모드에서 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)와 입력전류(Iin)의 합 전류(J+Iin)이다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 1 내지 도 3을 참조하여 본 발명의 스위치드 전류 메모리 셀에 대해 설명하면, 도 1에서, 본 발명에 따른 스위치드 전류 메모리 셀은, 전류원(100), 전류 메모리 회로부(200), 입력 스위치(SW10), 동작 스위치(SW30) 미 출력 스위치(SW20)와, 전류컷 회로부(300)를 포함한다.
이하, 본 발명의 동작을 샘플링모드, 홀드모드 및 출력모드로 구별하여 설명한다.
먼저, 도 1 및 도 2를 참조하면, 본 발명의 스위치드 전류 메모리 셀에 대한 샘플링모드를 설명하면, 샘플링모드에서, 제1 스위칭신호(SS10)는 하이레벨이고, 제2 스위칭 신호(SS20)는 로우레벨이고, 제3 스위칭 신호(SS30)는 하이레벨이다.
즉, 상기 제2 스위칭 신호(SS20)는 로우레벨이므로 반전 제2 스위칭 신호(
Figure 112008066175074-pat00006
)는 하이레벨이고, 또한 상기 제3 스위칭 신호(SS30)는 하이레벨이므로 방전 제3 스위칭 신호(
Figure 112008066175074-pat00007
)는 로우레벨이다.
이때, 상기 방전 제3 스위칭 신호(
Figure 112008066175074-pat00008
)는 로우레벨이므로, 본 발명의 전류컷 회로부(300)에 포함된 제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)중 PMOS 트랜지스터(M61,M71)가 턴온된다.
이때, 상기 전류컷 회로부(300)의 PMOS 트랜지스터(M61,M71)가 턴온되어, 이 PMOS 트랜지스터(M61,M71)를 통해 동작전원(VDD)의 전원이 상기 전류원(100)에 공급됨에 따라, 상기 전류원(100)은, 도 3에 도시한 바와같이 정전류(J)를 생성하여 상기 전류 메모리 회로부(200)에 공급하고, 이에 따라 상기 전류 메모리 회로부(200)에는 상기 전류원(100)에 의한 정전류(J)가 흐른다.
한편, 본 발명의 전류원(100)은 제1 트랜지스터 쌍(M11,M12) 및 제2 트랜지스터 쌍(M13,M14)을 포함하고, 상기 제1 트랜지스터 쌍(M11,M12) 및 제2 트랜지스터 쌍(M13,M14)는 PMOS 트랜지스터로 이루어져, 제1 바이어스 전압(Vb1,Vb2)에 의해서 바이어싱되어, 상기 전류 메모리 회로부(200)를 통해 동작전원(VDD)에 연결된 일정한 전류(J)를 생성하여 상기 전류 메모리 회로부(200)에 공급한다.
이러한 상태에서, 상기 입력 스위치(SW10)의 NMOS 트랜지스터(M30)가 하이레벨인 제1 스위칭 신호(SS10)에 의해 턴온되므로, 입력전류(Iin)가 상기 전류 메모리 회로부(200)에 흐르게 된다.
상기 전류 메모리 회로부(200)에 대해 설명하면, 상기 전류 메모리 회로부(200)의 제3 트랜지스터 쌍(M21,M22)은 제3 바이어스 전압(Vb3)에 의해 바이어싱되고, 상기 전류 메모리 회로부(200)의 제4 트랜지스터 쌍(M23,M24)은 상기 동작 스위치(SW30)를 통한 전압에 의해 바이어싱 되며, 이에 따라 상기 전류 메모리 회로부(200)는 입력되는 전류를 메모리할 수 있다.
여기서, 상기 NMOS 트랜지스터(M52)는, 도 2에 도시한 바와 같은 구성에 따라, 가변 커패시터(배릭터)의 역할을 수행하는데, 즉 하나의 NMOS 동작 트랜지스터(M51)가 동작 온시 게이트 전압이 로우(Low)가 되므로 동작오프되어, 이 경우 드레인과 소스가 단락되어 있는 구조이므로 상기 하나의 NMOS 동작 트랜지스터(M51)의 동작에는 영향을 주지 않는다. 또한 상기 다른 하나의 NMOS 동작 트랜지스터(M52)는, 상기 하나의 NMOS 동작 트랜지스터(M51)가 동작 오프시 게이트 전압이 하이(High)가 되어 동작 온상태이지만 소스에 공급되는 전류가 없으므로 동작 오프시 드레인과 소스에 흘렀던 전류에 의해 드레인과 소스간 전하가 형성된다.
상술한 바와 같은 동작에 의해서, 홀드모드시 발생하는 제4 트랜지스터 쌍(M23,M24)의 게이트 전압을 유지하는 전하 이동(Charge Injection)을 억제하는 역할을 합니다. 즉, 샘플링모드시 저장된 전류를 지속적으로 홀드모드에서도 저장할 수 있도록 하는 기능을 수행하기 위해 제4 트랜지스터 쌍(M23,M24)의 게이트 전압은 변동이 되지 않도록 하는 역할을 한다. 결국, 상기 NMOS 트랜지스터(M52)는 홀드모드시 축척 된 전하가 이동하는 전하 주입(Charge Injection) 현상을 방지하고자 설계한 더미(Dummy) NMOS 트랜지스터이다.
즉, 샘플링모드에서는 도 3에 도시한 바와같이, 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)와 입력전류(Iin)의 합 전류(J+Iin)이다.
다음, 홀드모드에서, 제1 스위칭신호(SS10)는 로우레벨이고, 제2 스위칭 신호(SS20)는 로우레벨이고, 제3 스위칭 신호(SS30)는 로우레벨이다.
즉, 상기 제2 스위칭 신호(SS20)는 로우레벨이므로 반전 제2 스위칭 신호(
Figure 112008066175074-pat00009
)는 하이레벨이고, 또한 상기 제3 스위칭 신호(SS30)는 로우레벨이므로 방전 제3 스위칭 신호(
Figure 112008066175074-pat00010
)도 하이레벨이다.
이때, 상기 반전 제2 스위칭 신호(
Figure 112008066175074-pat00011
)는 하이레벨이므로 본 발명의 전류컷 회로부(300)에 포함된 제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)중 PMOS 트랜지스터(M62,M72)가 턴오프되고, 이와 동시에, 상기 방전 제3 스위칭 신호(
Figure 112008066175074-pat00012
)는 하이레벨이므로 본 발명의 전류컷 회로부(300)에 포함된 제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)중 PMOS 트랜지스터(M61,M71)가 턴오프된다.
즉, 본 발명의 전류컷 회로부(300)의 모든 PMOS 트랜지스터가 오프되므로, 상기 동작전원(VDD)에서의 전원 공급이 차단되어, 상기 전류원(100)에서는 전류(J)가 생성되지 않는다.
이에 따라 상기 전류 메모리 회로부(200)에는 상기 전류원(100)에 의한 정전류(J)가 흐르지 않는다.
그러므로, 홀드모드에서는 도 3에 도시한 바와같이, 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에서 전류(J)가 생성되지 않으므로 O[A]가 된다.
그리고, 출력모드에서, 제1 스위칭신호(SS10)는 로우레벨이고, 제2 스위칭 신호(SS20)는 하이레벨이고, 제3 스위칭 신호(SS30)는 로우레벨이다.
즉, 상기 제2 스위칭 신호(SS20)는 하이레벨이므로 반전 제2 스위칭 신호(
Figure 112008066175074-pat00013
)는 로우레벨이고, 또한 상기 제3 스위칭 신호(SS30)는 로우레벨이므로 방전 제3 스위칭 신호(
Figure 112008066175074-pat00014
)는 하이레벨이다.
이때, 상기 반전 제2 스위칭 신호(
Figure 112008066175074-pat00015
)는 로우레벨이므로 본 발명의 전류 컷 회로부(300)에 포함된 제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)중 PMOS 트랜지스터(M62,M72)가 턴온되고, 이와 달리 상기 방전 제3 스위칭 신호(
Figure 112008066175074-pat00016
)는 하이레벨이므로, 본 발명의 전류컷 회로부(300)에 포함된 제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)중 PMOS 트랜지스터(M61,M71)가 턴오프된다.
이때, 상기 전류컷 회로부(300)의 PMOS 트랜지스터(M62,M72)가 턴온되어, 이 PMOS 트랜지스터(M62,M72)를 통해 동작전원(VDD)의 전원이 상기 전류원(100)에 공급됨에 따라, 상기 전류원(100)은, 도 3에 도시한 바와같이 정전류(J)를 생성하여 상기 전류 메모리 회로부(200)에 공급하여, 상기 전류 메모리 회로부(200)에는 상기 전류원(100)에 의한 정전류(J)가 흐른다.
도 3를 참조하면, 샘플링모드에서는 입력 스위치(SW10)가 온되고, 출력 스위치(SW20)는 오프되고, 홀드모드에서는 입력 스위치(SW10)가 오프되고, 출력모드에서는 출력 스위치(SW20)가 온된다.
먼저, 샘플링모드에서 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)와 입력전류(Iin)의 합 전류(J+Iin)이다.
다음, 홀드모드에서 본 발명의 전류컷 회로부(300)가 없는 경우에는 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)가 될 수 있으나, 본 발명의 전류컷 회로부(300)가 홀드모드에서는 전류의 공급을 차단하므로, 홀드모드에서 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 O[A] 이다.
그리고, 출력모드에서 상기 전류 메모리 회로부(200)에 흐르는 전류(IDS)는 상기 전류원(100)에 의한 전류(J)와 입력전류(Iin)의 합 전류(J+Iin)이다.
전술한 바와 같은 본 발명에서, 싱글 라인 또는 더블 라인의 메모리 셀에서, 불필요한 홀드 모드에서의 전류를 차단함으로써, 소비전력을 절감할 수 있는 효과가 있다.
도 1은 본 발명에 따른 스위치드 전류 메모리 셀의 블럭도.
도 2는 본 발명에 따른 스위치드 전류 메모리 셀의 상세도.
도 3은 본 발명에 따른 샘플링모드, 홀드모드 및 출력모드에 대한 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 전류원 200 : 전류 메모리 회로부
300 : 전류컷 회로 VDD : 동작전원
SW10 : 입력 스위 SW20 : 출력 스위치
SW30 : 동작 스위 SS10 : 제1 스위칭 신호
SS20 : 제2 스위칭 신호 SS30 : 제3 스위칭 신호
Figure 112008066175074-pat00022
: 반전 제2 스위칭 신호
Figure 112008066175074-pat00023
: 반전 제3 스위칭 신호
M11,M12 ; 제1 트랜지스터 쌍 M13,M14 : 제2 트랜지스터 쌍
M21,M22 : 제3 트랜지스터 쌍 M23.M24 : 제4 트랜지스터 쌍
M30 : 입력 NMOS 트랜지스터 M40 : 출력 NMOS 트랜지스터
M51,M52 : NMOS 동작 트랜지스터 M61,M62 : 제5 트랜지스터 쌍
M71,M72 : 제6 트랜지스터 쌍 Vb1 : 제1 바이어스 전압
Vb2 : 제2 바이어스 전압 Vb3 : 제3 바이어스 전압

Claims (8)

  1. 동작전원단에 연결된 일단을 갖는 전류원;
    상기 전류원으로부터의 전류에 따라 샘플링 모드시 입력전류를 기억 저장하며 홀드모드에서 저장된 전류값을 유지하고 출력모드에서 저장된 전류를 출력하는 전류 메모리 회로부;
    상기 샘플링 모드시 온되어 입력전류를 상기 전류 메모리 회로부에 전달하고, 홀드모드시 오프되는 입력 스위치;
    상기 출력 모드시 온되어 상기 전류 메모리 회로부로부터의 전류를 출력하는 출력 스위치;
    상기 샘플링 모드 및 출력모드시 상기 동작전원단과 상기 전류원간의 전류 경로를 연결하고, 상기 홀드모드시 상기 동작전원단과 상기 전류원간의 전류 경로를 분리하는 전류컷 회로부
    를 포함하는 것을 특징으로 하는 스위치드 전류 메모리 셀.
  2. 제1항에 있어서, 상기 스위치드 전류 메모리 셀은,
    상기 전류 메모리 회로부의 전류 입력노드와 내부 트랜지스터이 게이트 사이에 연결된 동작 스위치(SW30)를 포함하고,
    상기 동작 스위치(SW30)는, 상기 입력 스위치(SW10) 보다 앞서 온되고, 상기 출력 모드시에 오프되는 것을 특징으로 하는 스위치드 전류 메모리 셀.
  3. 제2항에 있어서, 상기 전류원은,
    제1 트랜지스터 쌍(M11,M12) 및 제2 트랜지스터 쌍(M13,M14)을 포함하고,
    상기 제1 트랜지스터 쌍(M11,M12)의 두 PMOS 트랜지스터의 각 소오스는 상기 전류컷 회로부를 통해 상기 동작전원단에 연결되고, 상기 제1 트랜지스터 쌍(M11,M12)의 두 PMOS 트랜지스터의 게이트들은 서로 연결됨과 동시에 제1 바이어스 전압(Vb1)단에 연결되고,
    상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)의 소오스는 상기 제1 트랜지스터 쌍(M11,M12)의 하나의 PMOS 트랜지스터(M11)의 드레인에 연결되고, 상기 제2 트랜지스터 쌍(M13,M14)의 다른 하나의 PMOS 트랜지스터(M14)의 소오스는 상기 제1 트랜지스터 쌍(M11,M12)의 다른 하나의 PMOS 트랜지스터(M12)의 드레인에 연결되고, 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)의 두 PMOS 트랜지스터(M13,M14)의 게이트들은 서로 연결됨과 동시에 제2 바이어스 전압(Vb2)단에 연결된 것
    을 특징으로 하는 스위치드 전류 메모리 셀.
  4. 제3항에 있어서, 상기 전류 메모리 회로부는,
    제3 트랜지스터 쌍(M21,M22) 및 제4 트랜지스터 쌍(M23.M24)을 포함하고,
    상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 드레인은 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)의 드레인에 연결되고, 상기 제3 트랜지스터 쌍(M21,M22)의 다른 하나의 NMOS 트랜지스터(M22)의 드레인은 상기 제2 트랜지스터 쌍(M13,M14)의 다른 하나의 PMOS 트랜지스터(M14)의 드레인에 연결되고, 상기 제3 트랜지스터 쌍(M21,M22)의 두 NMOS 트랜지스터(M21,M22)의 게이트들은 서로 연결됨과 동시에 제3 바이어스 전압(Vb3)단에 연결되고,
    상기 제4 트랜지스터 쌍(M23,M24)의 하나의 NMOS 트랜지스터(M23)의 드레인은 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 소오스에 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 다른 하나의 NMOS 트랜지스터(M24)의 드레인은 상기 제3 트랜지스터 쌍(M21,M22)의 다른 하나의 NMOS 트랜지스터(M22)의 드레인에 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 두 NMOS 트랜지스터(M23,M24)의 게이트들은 서로 연결되고, 상기 제4 트랜지스터 쌍(M23,M24)의 두 NMOS 트랜지스터(M23,M24)의 소오스는 접지에 연결된 것
    을 특징으로 하는 스위치드 전류 메모리 셀.
  5. 제4항에 있어서, 상기 입력 스위치(SW10)는,
    입력단(IN)에 연결된 드레인과, 상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)와 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 접속노드에 연결된 소오스와, 제1 스위칭 신호(SS10)에 연결된 게이트를 갖는 입력 NMOS 트랜지스터(M30)를 포함하는 것을 특징으로 하는 스위치드 전류 메모리 셀.
  6. 제5항에 있어서, 상기 출력 스위치(SW20)는,
    출력단(OUT)에 연결된 소오스와, 상기 제2 트랜지스터 쌍(M13,M14)의 다른 하나의 PMOS 트랜지스터(M14)와 상기 제3 트랜지스터 쌍(M21,M22)의 다른 하나의 NMOS 트랜지스터(M22)의 접속노드에 연결된 드레인과, 제2 스위칭 신호(SS20)에 연결된 게이트를 갖는 출력 NMOS 트랜지스터(M40)를 포함하는 것을 특징으로 하는 스위치드 전류 메모리 셀.
  7. 제6항에 있어서, 상기 동작 스위치(SW30)는,
    상기 제2 트랜지스터 쌍(M13,M14)의 하나의 PMOS 트랜지스터(M13)와 상기 제3 트랜지스터 쌍(M21,M22)의 하나의 NMOS 트랜지스터(M21)의 접속노드에 연결된 드레인과, 제3 스위칭 신호(SS30)에 연결된 게이트를 갖는 하나의 NMOS 동작 트랜지스터(M51); 및
    상기 동작 스위치(SW30)의 하나의 NMOS 트랜지스터(M51)의 소오스에 연결된 드레인과, 반전 제3 스위칭 신호(
    Figure 112010005376039-pat00017
    )에 연결된 게이트와, 상기 제4 트랜지스터 쌍(M23,M24)의 두 NMOS 트랜지스터의 게이트에 연결됨과 동시에, 상기 하나의 NMOS 동작 트랜지스터(M51)의 소오스에 연결된 소오스를 갖는 다른 하나의 NMOS 동작 트랜지스터(M52)
    를 포함하는 것을 특징으로 하는 스위치드 전류 메모리 셀.
  8. 제7항에 있어서, 상기 전류컷 회로부는,
    제5 트랜지스터 쌍(M61,M62) 및 제6 트랜지스터 쌍(M71,M72)을 포함하고,
    상기 제5 트랜지스터 쌍(M61,M62)의 하나의 PMOS 트랜지스터(M61)는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 하나의 PMOS 트랜지스터(M11)의 소오스에 연결된 드레인과, 상기 반전 제3 스위칭 신호(
    Figure 112008066175074-pat00018
    )에 연결된 게이트를 포함하고, 상기 제5 트랜지스터 쌍(M61,M62)의 다른 하나의 PMOS 트랜지스터(M62)는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 하나의 PMOS 트랜지스터(M11)의 소오스에 연결된 드레인과, 반전 제2 스위칭 신호(
    Figure 112008066175074-pat00019
    )에 연결된 게이트를 포함하고,
    상기 제6 트랜지스터 쌍(M71,M72)의 하나의 PMOS 트랜지스터(M71)는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 다른 하나의 PMOS 트랜지스터(M12)의 소오스에 연결된 드레인과, 상기 반전 제3 스위칭 신호(
    Figure 112008066175074-pat00020
    )에 연결된 게이트를 포함하고, 상기 제6 트랜지스터 쌍(M71,M72)의 다른 하나의 PMOS 트랜지스터(M72)는 상기 동작전원단에 접속된 소오스와, 상기 제1 트랜지스터 쌍(M11,M12)의 다른 하나의 PMOS 트랜지스터(M12)의 소오스에 연결된 드레인과, 반전 제2 스위칭 신호(
    Figure 112008066175074-pat00021
    )에 연결된 게이트를 포함하는 것
    를 포함하는 것을 특징으로 하는 스위치드 전류 메모리 셀.
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