CN115376450A - 驱动电路及其控制方法、显示面板 - Google Patents

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CN115376450A CN202211057913.8A CN202211057913A CN115376450A CN 115376450 A CN115376450 A CN 115376450A CN 202211057913 A CN202211057913 A CN 202211057913A CN 115376450 A CN115376450 A CN 115376450A
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Abstract

本发明公开了一种驱动电路及其控制方法、显示面板。驱动电路包括：至少一个开关模块，任一开关模块包括：第一晶体管和阈值电压调整单元，第一晶体管为垂直型双栅晶体管，包括第一栅极、第二栅极、第一极和第二极；阈值电压调整单元包括第一反馈子单元和/或第二反馈子单元；在第一晶体管关断时，第一晶体管的第一极经导通的第一反馈子单元与第二栅极接通，以提高第一晶体管的关态性能；在第一晶体管导通时，第一晶体管的第一栅极经导通的第二反馈子单元与第二栅极接通，以提高第一晶体管的开态性能。本发明实施例可以提高驱动电路的输出稳定性，提升显示效果。

Description

驱动电路及其控制方法、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种驱动电路及其控制方法、显示面板。
背景技术
随着显示技术的发展，显示面板逐渐向着轻、薄、低功耗与低成本的方向发展。以驱动电路为扫描电路为例，为了降低显示面板的制造成本，以及实现窄边框，在显示面板的制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将驱动电路集成于显示面板上。但受晶体管阈值电压偏移，以及晶体管漏电的影响，驱动电路的输出的驱动信号的波形会出现失真，例如扫描信号的失真会影响像素电路中晶体管的开启和关闭，导致显示面板显示异常。综上所述，现有的驱动电路存在输出稳定性较差的问题。
发明内容
本发明提供了一种驱动电路及其控制方法、显示面板，以提高驱动电路的输出稳定性，提升显示效果。
第一方面，本发明实施例提供了一种驱动电路，包括：至少一个开关模块，任一开关模块包括：
第一晶体管，第一晶体管为垂直型双栅晶体管，第一晶体管包括第一栅极、第二栅极、第一极和第二极；
阈值电压调整单元，阈值电压调整单元包括第一反馈子单元和/或第二反馈子单元；第一反馈子单元连接在第一晶体管的第一极和第二栅极之间，用于在第一晶体管关断时，第一晶体管的第一极经导通的第一反馈子单元与第二栅极接通，以提高第一晶体管的关态性能；第二反馈子单元连接在第一晶体管的第一栅极和第二栅极之间，用于在第一晶体管导通时，第一晶体管的第一栅极经导通的第二反馈子单元与第二栅极接通，以提高第一晶体管的开态性能。
可选地，第一反馈子单元包括第一反馈控制端，第二反馈子单元包括第二反馈控制端；
第一反馈控制端与第一晶体管的第二极电连接，第二反馈控制端与第一晶体管的第一栅极电连接；
或者，第一反馈控制端与第一晶体管的第二栅极电连接，第二反馈控制端与第一晶体管的第一极或第一晶体管的第一栅极电连接。
可选地，驱动电路还包括：输入控制模块、第一输出模块和第二输出模块；
第一输出模块与输入控制模块连接，第一输出模块根据输入控制模块的控制向驱动电路的输出端输出第一信号；第二输出模块与输入控制模块连接，第二输出模块根据输入控制模块的控制向驱动电路的输出端输出第二信号；
其中，至少一个开关模块包括第一开关模块和/或第二开关模块，第一输出模块包括第一开关模块，和/或，第二输出模块包括第二开关模块。
可选地，第一输出模块包括第一开关模块，第一开关模块的阈值电压调整单元中包括第一反馈子单元和/或第二反馈子单元；
第一开关模块中，第一反馈控制端与第一晶体管的第二极电连接，和/或，第二反馈控制端与第一晶体管的第一栅极电连接；
可选的，第一开关模块中的第一晶体管的第二极与驱动电路的输出端电连接；
可选的，第一开关模块中的第一晶体管的第一极与第一电位信号线电连接。
可选地，第二输出模块包括第二开关模块，第二开关模块的阈值电压调整单元中包括第一反馈子单元和/或第二反馈子单元；
第二开关模块中，第一晶体管的第二极与第二电位信号线电连接；第一反馈控制端与第一晶体管的第二栅极电连接，和/或，第二反馈控制端与第一晶体管的第一极或第一晶体管的第一栅极电连接；
或者，
第二开关模块中，第一晶体管的第二极与第一时钟信号线电连接；第一反馈控制端与第一晶体管的第二栅极电连接，和/或，第二反馈控制端与第一晶体管的第一极电连接；
可选的，第二开关模块中的第一晶体管的第一极与驱动电路的输出端电连接。
可选地，输入控制模块包括：第一输入单元、第二输入单元、节点电位控制单元和第一节点互控单元；
第一输入单元的控制端接入第一时钟信号，第一输入单元的输入端接入输入信号，第一输入单元的输出端与第二输出模块电连接；第二输入单元的第一控制端接入输入信号，第二输入单元的第二控制端接入第一时钟信号，第二输入单元的输入端接入第一电位信号；节点电位控制单元的控制端与第二输入单元的输出端电连接，节点电位控制单元的输入端接入第二时钟信号，节点电位控制单元的输出端与第一输出模块电连接；第一节点互控单元的控制端与第一输入单元的输出端电连接，第一节点互控单元的输入端接入第一电位信号，第一节点互控单元的输出端与第一输出模块电连接；
或者，输入控制模块包括：第一输入单元、第二输入单元、节点电位控制单元和第一节点互控单元；
第一输入单元的控制端接入输入信号，第一输入单元的输入端接入第二电位信号，第一输入单元的输出端与第二输出模块电连接；第二输入单元的第一控制端接入输入信号，第二输入单元的第二控制端接入第一时钟信号，第二输入单元的输入端接入第一电位信号；节点电位控制单元的控制端与第二输入单元的输出端电连接，节点电位控制单元的输入端接入第二时钟信号，节点电位控制单元的输出端与第一输出模块电连接；第一节点互控单元的控制端与第一输入单元的输出端电连接，第一节点互控单元的输入端接入第一电位信号，第一节点互控单元的输出端与第一输出模块电连接。
可选地，第一反馈子单元包括：第二晶体管；第二晶体管的栅极作为第一反馈控制端，第二晶体管的第一极与第一晶体管的第一极电连接，第二晶体管的第二极与第一晶体管的第二栅极电连接；
第二反馈子单元包括：第三晶体管；第三晶体管的栅极作为第二反馈控制端，第三晶体管的第一极与第一晶体管的第一栅极电连接，第三晶体管的第二极与第一晶体管的第二栅极电连接；
可选的，第一晶体管为N型晶体管；第一晶体管的第一栅极经导通的第二反馈子单元与第二栅极接通时，第一晶体管的阈值电压负偏；第一晶体管的第一栅极经导通的第一反馈子单元与第一极接通时，第一晶体管的阈值电压正偏；
可选的，第一晶体管为P型晶体管；第一晶体管的第一栅极经导通的第二反馈子单元与第二栅极接通时，第一晶体管的阈值电压正偏；第一晶体管的第一栅极经导通的第一反馈子单元与第一极接通时，第一晶体管的阈值电压负偏。
相应地，本发明实施例还提供了一种驱动电路的控制方法，驱动电路包括：至少一个开关模块，任一开关模块包括：第一晶体管和阈值电压调整单元；第一晶体管为垂直型双栅晶体管，第一晶体管包括第一栅极、第二栅极、第一极和第二极；阈值电压调整单元包括第一反馈子单元和/或第二反馈子单元；第一反馈子单元连接在第一晶体管的第一极和第二栅极之间；第二反馈子单元连接在第一晶体管的第一栅极和第二栅极之间；
驱动电路的控制方法包括：第一工作模式和/或第二工作模式；
在第一工作模式时，控制第一晶体管关断，控制第一反馈子单元导通，使第一晶体管的第一极经导通的第一反馈子单元与第二栅极接通，以提高第一晶体管的关态性能；
在第二工作模式时，控制第一晶体管导通，控制第二反馈子单元导通，使第一晶体管的第一栅极经导通的第二反馈子单元与第二栅极接通，以提高第一晶体管的开态性能。
可选地，驱动电路还包括：输入控制模块、第一输出模块和第二输出模块；第一输出模块与输入控制模块连接；第二输出模块与输入控制模块连接；其中，至少一个开关模块包括第一开关模块和/或第二开关模块，第一输出模块包括第一开关模块，和/或，第二输出模块包括第二开关模块；控制方法包括：
第一输出模块根据输入控制模块的控制向驱动电路的输出端输出第一信号；此时，第一开关模块工作于第二工作模式，和/或，第二开关模块工作于第一工作模式；
第二输出模块根据输入控制模块的控制向驱动电路的输出端输出第二信号；此时，第一开关模块工作于第一工作模式，和/或，第二开关模块工作于第二工作模式；
可选的，同一开关模块中，第一反馈子单元导通时，第二反馈子单元关断；第二反馈子单元导通时，第一反馈子单元关断。
相应地，本发明实施例还提供了一种显示面板，其特征在于，包括如本发明任意实施例所提供的驱动电路。
本发明实施例提供的驱动电路中设置有至少一个开关模块，开关模块包括第一晶体管和阈值电压调整单元。其中，阈值电压调整单元包括第一反馈子单元和/或第二反馈子单元，第一晶体管的第二栅极和第一极之间连接有第一反馈子单元，可在第一晶体管关断时调节第一晶体管的阈值电压，从而保证第一晶体管可靠关断。和/或，第一晶体管的第二栅极和第一栅极之间连接有第二反馈子单元，可在第一晶体管导通时调节第一晶体管的阈值电压，从而保证第一晶体管可靠导通。第一晶体管可作为驱动电路中的输出晶体管，通过控制第一反馈子单元和第二反馈子单元的导通时段可实现在不同工作阶段对第一晶体管阈值电压不同方向的动态调整，可有效平衡对驱动电路输出晶体管可靠性、输出能力和阈值电压的不同需求，提高驱动电路的输出稳定性和工艺窗口。因此，相比于现有技术，本发明实施例可以提高驱动电路的输出稳定性，提升显示效果。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种开关模块的结构示意图；
图2是本发明实施例提供的一种第一晶体管的结构示意图；
图3是本发明实施例提供的一种第一晶体管在BSM-S模式下的特性图；
图4是本发明实施例提供的一种第一晶体管在BSM-G模式下的特性图；
图5是本发明实施例提供的一种驱动电路的结构示意图；
图6是本发明实施例提供的一种驱动电路的驱动时序示意图；
图7是本发明实施例提供的另一种驱动电路的结构示意图；
图8是本发明实施例提供的又一种驱动电路的结构示意图；
图9是本发明实施例提供的又一种驱动电路的结构示意图；
图10是本发明实施例提供的另一种驱动电路的驱动时序示意图；
图11是本发明实施例提供的又一种驱动电路的结构示意图；
图12是本发明实施例提供的又一种驱动电路的结构示意图；
图13是本发明实施例提供的又一种驱动电路的结构示意图；
图14是本发明实施例提供的又一种驱动电路的结构示意图；
图15是本发明实施例提供的又一种驱动电路的结构示意图；
图16是本发明实施例提供的又一种驱动电路的驱动时序示意图；
图17是本发明实施例提供的又一种驱动电路的结构示意图；
图18是本发明实施例提供的又一种驱动电路的结构示意图；
图19是本发明实施例提供的又一种驱动电路的结构示意图；
图20是本发明实施例提供的又一种驱动电路的驱动时序示意图；
图21是本发明实施例提供的又一种驱动电路的结构示意图；
图22是本发明实施例提供的又一种驱动电路的结构示意图；
图23是本发明实施例提供的又一种驱动电路的结构示意图；
图24是本发明实施例提供的又一种驱动电路的驱动时序示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
本发明实施例提供了一种驱动电路。驱动电路包括：至少一个开关模块。开关模块可以作为驱动电路中的输出模块。图1是本发明实施例提供的一种开关模块的结构示意图。参见图1，任一所述开关模块100包括：第一晶体管M1和阈值电压调整单元110。其中，第一晶体管M1为垂直型双栅晶体管，第一晶体管M1包括第一栅极G1、第二栅极G2、第一极S和第二极D。阈值电压调整单元110包括第一反馈子单元111和/或第二反馈子单元112(图1中示例性地给出了阈值电压调整单元110包括第一反馈子单元111和第二反馈子单元112)；第一反馈子单元111连接在第一晶体管M1的第一极S和第二栅极G2之间；和/或，第二反馈子单元112连接在第一晶体管M1的第一栅极G1和第二栅极G2之间。
示例性地，第一晶体管M1根据其第一栅极G1接入的控制信号SC导通或关断，当第一晶体管M1导通时，开关模块100的输入信号VIN经过第一晶体管M1，作为开关模块100的输出信号VOUT输出。在开关模块100的工作过程中，阈值电压调整单元110通过调整第一晶体管M1的第二栅极G2的连接状态来调整第一晶体管M1的特性。具体地，第一反馈子单元111用于在第一晶体管M1关断时，第一晶体管M1的第一极S经导通的第一反馈子单元111与第二栅极G2接通，以提高第一晶体管M1的关态性能；第二反馈子单元112用于在第一晶体管M1导通时，第一晶体管M1的第一栅极G1经导通的第二反馈子单元112与第二栅极G2接通，以提高第一晶体管M1的开态性能。
本发明实施例提供的驱动电路中设置有至少一个开关模块100，开关模块100包括第一晶体管M1和阈值电压调整单元110。其中，阈值电压调整单元110包括第一反馈子单元111和/或第二反馈子单元112。第一晶体管M1的第二栅极G2和第一极S之间连接有第一反馈子单元111，可在第一晶体管M1关断时调节第一晶体管M1的阈值电压，从而保证第一晶体管M1可靠关断。和/或，第一晶体管M1的第二栅极G2和第一栅极G1之间连接有第二反馈子单元112，可在第一晶体管M1导通时调节第一晶体管M1的阈值电压，从而保证第一晶体管M1可靠导通。第一晶体管M1可作为驱动电路中的输出晶体管，通过控制第一反馈子单元111和第二反馈子单元112的导通时段，可实现在不同工作阶段对第一晶体管M1阈值电压不同方向的动态调整，可有效平衡对驱动电路输出晶体管可靠性、输出能力和阈值电压的不同需求，提高驱动电路的输出稳定性和工艺窗口。因此，相比于现有技术，本发明实施例可以提高驱动电路的输出稳定性，提升显示效果。
下面首先结合图2-4，对第一晶体管的阈值电压变化特性进行说明。参见图2，在一种实施方式中，可选地，第一晶体管包括：自下而上层叠设置的第二栅极610、第一绝缘层620、有源层、第二绝缘层640、第一栅极650、第三绝缘层660和电极层。其中，有源层包括第一源漏区631、沟道区632和第二源漏区633；电极层包括第一极671和第二极672。第一极671通过绝缘层过孔与第一源漏区631接触，第二极672通过绝缘层过孔与第二源漏区633接触。由于第一晶体管M1可为对称结构，本发明实施例对第一晶体管M1的源区和漏区不做区分，统称为源漏区。以及，第一栅极650可以是第一晶体管的顶栅和底栅(或称底部屏蔽金属BSM)中的一者，第二栅极610可以是第一晶体管的底栅和顶栅中的另一者，顶栅和底栅具体根据栅极设置位置确定。若第一晶体管为N型晶体管，有源层可采用氧化物半导体材料制备，第一源漏区631和第二源漏区633均为N型离子重掺杂区；若第一晶体管为P型晶体管，有源层可采用多晶硅材料制备，第一源漏区631和第二源漏区633均为P型离子重掺杂区。
图3是本发明实施例提供的一种第一晶体管在BSM-S模式下的特性图；图4是本发明实施例提供的一种第一晶体管在BSM-G模式下的特性图。BSM-S模式表示第一晶体管的第二栅极610与其第一极671短接，BSM-G模式表示第一晶体管的第二栅极610与其第一栅极650短接。图3和图4中，针对N型第一晶体管，以第一晶体管的第一栅极的电位Vg为横坐标，并以流经第一晶体管M1的电流I_Drain为纵坐标，分别给出了第一晶体管M1在不同连接模式下，工作于饱和区和线性区的特性曲线。对比图3和图4，以流经第一晶体管的电流I_Drain等于10-7A作为第一晶体管开态与关态之间的临界电流值，电流大于10-7A时可认为晶体管处于开态，开态下的电流可称为导通电流。以Vg＝10V时的电流值为例，对比图3和图4，可以看出，BSM-S模式下第一晶体管的导通电流略低于BSM-G模式下的导通电流。也就是说，第一晶体管这一四端器件，在BSM-S模式下的阈值电压大于在BSM-G模式下的阈值电压，即，第一晶体管的第二栅极610与第一极671连接时，其阈值电压正偏；第二栅极610与第一栅极650连接时，其阈值电压负偏。
为了验证第一晶体管的特性，发明人对不同连接模式下第一晶体管的特性参数进行了测量，并得到了表1。表1是第一晶体管在不同连接模式下的特性参数对比表，在测试过程中，第一晶体管的第一栅极与第一极的电位差被控制在10.1V。
表1
W/L＝8/8 BSM-S BSM-G
Vth1 0.30 -0.06
MOB 11.61 19.13
SS_SLOP 0.21 0.15
Ion 2.13E-05 4.01E-05
表1中具体地，W/L代表第一晶体管的宽长比，Vth1表示第一晶体管的阈值电压，MOB表示第一晶体管的载流子迁移率，SS_SLOP表示第一晶体管的亚阈值摆幅，Ion表示第一晶体管的导通电流(导通时产生的驱动电流)。根据表1可知，第一晶体管在BSM-G模式下的阈值电压小于BSM-S模式下的阈值电压，且BSM-G模式下的驱动电流约等于BSM-S模式下驱动电流的两倍，以及，第一晶体管在BSM-G模式下的迁移率大于BSM-S模式下的迁移率。示例性地，第一绝缘层620可采用氧化硅材料制备，其厚度可设置在
Figure BDA0003825564090000061
之间，第一绝缘层620的厚度越薄，第一晶体管的迁移率越高。
综上所述，第一晶体管在BSM-G模式和BSM-S模式下所表现出的特性存在差异，为第一晶体管特性的动态调整提供了基础。第一晶体管的阈值电压调整思路为：在第一晶体管导通阶段调整第一晶体管连接为BSM-G模式，提高第一晶体管的输出能力。BSM-G模式下，对于N型第一晶体管，其阈值电压负偏；对于P型第一晶体管，其阈值电压正偏。在第一晶体管关闭阶段调整第一晶体管连接为BSM-S模式，以在第一栅极与第一极的电压差保持既定电压差不变的条件下保证第一晶体管可靠关断。BSM-S模式下，对于N型第一晶体管，其阈值电压正偏；对于P型第一晶体管，其阈值电压负偏。
下面以第一晶体管N1为N型晶体管为例，结合具体实施例进行说明。
图5是本发明实施例提供的一种驱动电路的结构示意图。参见图5，在一种实施方式中，可选地，该驱动电路可以是扫描电路。驱动电路包括：输入控制模块10、第一输出模块20和第二输出模块30。第一输出模块20与输入控制模块10连接，第一输出模块20根据输入控制模块10的控制向驱动电路的输出端输出第一信号；第二输出模块30与输入控制模块10连接，第二输出模块30根据输入控制模块10的控制向驱动电路的输出端输出第二信号。其中，至少一个开关模块包括第一开关模块101，第一输出模块20包括第一开关模块101。
示例性地，输入控制模块10的第一输出端通过第一节点N1与第一输出模块20电连接，输入控制模块10的第二输出端通过第二节点N2与第二输出模块30电连接。输入控制模块10根据第一电位信号VGL、第二电位信号VGH、第一时钟信号CLK1、第二时钟信号CLK2和输入信号SIN控制第一节点N1和第二节点N2的电位。可选地，第一输出模块20可与第一信号线(可以是直流电位信号线)电连接，第一输出模块20根据第一节点N1的电位控制第一信号线上的第一电位信号VGL是否作为第一信号输出。可选地，第二输出模块30可与第二信号线电连接，第二输出模块30根据第二节点N2的电位控制第二信号线上的第二电位信号VGH是否作为第二信号输出。其中，第一电位信号VGL与第二电位信号VGH的逻辑相反。可选的，第一电位信号VGL可以是低电位信号，第二电位信号VGH可以是高电位信号。可选的，第一电位信号可以是高电位信号，第二电位信号可以是低电位信号。第一时钟信号CLK1和第二时钟信号CLK2可频率相同，相位不同，可选的，第一时钟信号CLK1和第二时钟信号CLK2的相位相反。
图6是本发明实施例提供的一种驱动电路的驱动时序示意图，结合图5和图6，该驱动电路的驱动过程包括：
第一输出阶段T01，输入控制模块10控制第一节点N1的电位VN1为第一电位，例如可以为低电位，并控制第二节点N2的电位VN2为第二电位，例如可以是高电位。第一电位和第二电位可逻辑相反。可选的，第一电位可以是高电位，第二电位可以是低电位。第一输出模块20响应第一节点N1的第一电位(例如可以是低电位)关断，即第一晶体管M1关断；第二输出模块30响应第二节点N2的第二电位(例如可以是高电位)导通，将第二电位信号VGH作为第二信号输出，驱动信号GOUT为第二电位信号VGH(例如可以是高电位)。此时，第一反馈子单元111导通，第二反馈子单元112关断，使得第一晶体管M1的第二栅极与其第一极短接，构成BSM-S短接模式，以第一晶体管M1为N型晶体管为例，第一晶体管M1的阈值电压相较于第二栅极浮置时的V0正偏，表现为电压V1，可以实现以下有益效果：
第一方面，第一反馈子单元111的设置使得第一晶体管M1在关态时，其阈值电压Vth1正偏，那么，与未设置第一反馈子单元111相比，第一晶体管M1更易关闭，可有效增强第一晶体管M1的关态性能。
第二方面第一反馈子单元111使第一晶体管M1在关态时阈值电压正偏，可以有效增大阈值电压负偏的余量(Margin)，即使第一晶体管M1在使用过程中因偏压温度应力(Bias Temperature Stress，BTS)等原因产生阈值电压负偏问题，由于第一反馈子单元111的正偏调整作用，也可以将第一晶体管M1的关态阈值电压修正，使其仍能可靠关断，防止器件关闭异常，以提高驱动电路可靠性，保证驱动电路输出性能。
第三方面，这样设置可以提升第一晶体管M1在制备时阈值电压负偏的可容忍窗口，第一晶体管M1的初始阈值电压规格可适当负偏，一则可以提高第一晶体管M1的开态性能，二则可以降低对工艺精度的要求。
第二输出阶段T02，输入控制模块10控制第一节点N1的电位VN1为第二电位，例如可以是高电位，并控制第二节点N2的电位VN2为第一电位，例如可以是低电位。第一输出模块20响应第一节点N1的第二电位(例如可以是高电位)导通，即第一晶体管M1导通，将第一电位信号VGL作为第一信号输出，驱动信号GOUT为第一电位信号VGL，例如可以是低电位。第二输出模块30响应第二节点N2的第一电位(例如可以是低电位)关断。此时，第一反馈子单元111关断，第二反馈子单元112导通，使得第一晶体管M1的第二栅极与其第一栅极短接，构成BSM-G短接模式，以第一晶体管M1为N型晶体管为例，第一晶体管M1的阈值电压相较于第二栅极浮置时的V0负偏，表现为电压V2，可以实现以下有益效果：
第一方面，第二反馈子单元112的设置使得第一晶体管M1在开态时的阈值电压Vth1负偏，与未设置第二反馈子单元112相比，在相同的第一栅极电位的驱动下，可以获取更大的有效操作电压(即Vgs-Vth1，其中，Vgs为第一晶体管的第一栅极与第一极之间的电位差)以及更大的等效迁移率，且双栅结构的双沟道效应使第一晶体管M1的输出能力，即驱动电流Ion成倍增加，可有效增强第一晶体管M1的开态性能。
第二方面，通过第二反馈子单元112对第一晶体管M1开态阈值电压的调整即可获取更大的驱动能力，无需再通过改变第一晶体管M1的宽长比，增大第一晶体管M1的面积来增大其驱动能力，有利于器件尺寸的缩小。
第三方面，第二反馈子单元112使第一晶体管M1在开态时阈值电压负偏，在迁移率和驱动电流双重增加的作用下，利于增强第一晶体管M1的抗阻容延迟(Rc Delay)能力，使第一晶体管M1的输出更快达到预设值。因此，这样设置可以保证第一晶体管M1在开态驱动能力大以及响应速度快。
第四方面，针对驱动电路中不同类型的晶体管通常具有不同的阈值电压需求，例如对于输入控制模块10中的开关晶体管，通常希望其阈值电压接近0V，以保证较优的可靠性；而对于输出模块中的输出晶体管，通常希望其阈值电压偏负以获取较大的驱动能力。本实施例中设置第二反馈子单元112可以使第一晶体管M1的开态阈值电压偏负，使得开关晶体管和输出晶体管可以完全在相同的工艺中制备，在使用过程中通过反馈回路调节输出晶体管的阈值电压即可满足上述需求，而无需通过改变有源区的掺杂浓度等工艺来满足不同晶体管的需求，有效简化驱动电路的制备工艺和步骤。
综上所述，阈值电压调整单元将开关模块构建为阈值电压动态调整结构。在第一晶体管M1导通时使其充分导通，可提高第一晶体管M1的开态性能，尽可能的保持驱动信号GOUT的稳定输出；在第一晶体管M1关断时使其充分截止，可提高第一晶体管M1的关态性能，尽可能避免漏电对驱动信号GOUT的影响，从而提高驱动信号GOUT的输出稳定性，使该驱动电路可以应用于低刷新频率场景，例如1Hz，甚至0.1Hz，有利于实现驱动电路的宽频刷新(例如，频率为大于或等于0.1Hz，且小于或等于144Hz)。
上述各实施方式示例性地给出了第一输出模块20包括第一开关模块101，且阈值电压调整单元包括第一反馈子单元111和第二反馈子单元112，但不作为对本发明的限定。在其他实施方式中，如图7所示，阈值电压调整单元可以仅包括第一反馈子单元111，使第一反馈子单元111针对第一晶体管M1的关态阈值电压进行调整。或者，如图8所示，阈值电压调整单元可以仅包括第二反馈子单元112，使第二反馈子单元112针对第一晶体管M1的开态阈值电压进行调整。具体设置方式可以根据实际需求进行选取，例如当第一晶体管M1需要长期处于开态时，可以仅设置第二反馈子单元112，或者设置第一反馈子单元111和第二反馈子单元112。
上述各实施方式示例性地给出了第一输出模块20构建为阈值电压动态调整结构的方案，但不作为对本发明的限定。在其他实施方式中，可选地，可将第二输出模块30构建为阈值电压动态调整结构。参见图9，在一种实施方式中，可选地，至少一个开关模块包括第二开关模块102，第二输出模块30包括第二开关模块102。
图10是本发明实施例提供的另一种驱动电路的驱动时序示意图，参见图9和图10，第二输出模块30构建为阈值电压动态调整结构时，该驱动电路的驱动过程与图5和图6的驱动过程类似，区别在于对第一晶体管M1的阈值电压的调整方向。
具体地，在第一输出阶段T01，第二输出模块30导通，将第二电位信号VGH作为第二信号输出，驱动信号GOUT为第二电位信号VGH(例如可以是高电位)。由于此时第一晶体管M1导通，那么第一反馈子单元111关断，第二反馈子单元112导通，使得第一晶体管M1的第二栅极与其第一栅极短接，以第一晶体管M1为N型晶体管为例，第一晶体管M1的阈值电压负偏，以保证第一晶体管M1可靠导通，使第二电位信号VGH稳定输出。
在第二输出阶段T02，第二输出模块30关断，即第一晶体管M1关断。此时，第一反馈子单元111导通，第二反馈子单元112关断，使得第一晶体管M1的第二栅极与其第一极短接，以第一晶体管M1为N型晶体管为例，第一晶体管M1的阈值电压正偏，以保证第一晶体管M1可靠关断，防止第二电位信号VGH影响驱动电路的正常输出。
上述各实施方式示例性地给出了第二输出模块30中包括第一反馈子单元111和第二反馈子单元112，但不作为对本发明的限定。在其他实施方式中，如图11所示，第二输出模块30可以仅包括第一反馈子单元111，使第一反馈子单元111针对第一晶体管M1的关态阈值电压进行调整。或者，如图12所示，第二输出模块30可以仅包括第二反馈子单元112，使第二反馈子单元112针对第一晶体管M1的开态阈值电压进行调整。具体设置方式可以根据实际需求进行选取，例如当第一晶体管M1需要长期处于关态时，可以仅设置第一反馈子单元111，或者设置有第一反馈子单元111和第二反馈子单元112。
在其他实施方式中，也可以将第一输出模块20和第二输出模块30均构建为阈值电压动态调整结构，以针对第一输出模块20和第二输出模块30对阈值电压的调整需求分别进行调整。
图13是本发明实施例提供的又一种驱动电路的结构示意图。参见图13，在一种实施方式中，可选地，第一输出模块20包括第一开关模块101，且第二输出模块30包括第二开关模块102。可选的，第一输出模块20中的第一晶体管的第二极与第二输出模块30中的第一晶体管的第一极电连接。可选的，第一开关模块101和第二开关模块102中均设置有各自对应的第一反馈子单元111和/或第二反馈子单元112。这样可以保证对驱动电路两输出模块的阈值电压动态调整效果，保证驱动电路在各个工作阶段的稳定输出。
图14是本发明实施例提供的又一种驱动电路的结构示意图。参见图14，在另一种实施方式中，可选地，第一输出模块20(第一开关模块101)中仅设置有第二反馈子单元112，以及，第二输出模块30(第二开关模块102)中仅设置有第一反馈子单元111。由于驱动电路需要长时间输出低电位，因此第一输出模块20长时间处于导通状态，而第二输出模块30长时间处于关断状态。那么，第二反馈子单元112可以在第一输出模块20导通时提高第一输出模块20的开态性能，保证第一输出模块20长时间稳定输出低电位；第一反馈子单元111可以在第二输出模块30关断时提高第二输出模块30的关态性能，保证第二输出模块30长时间可靠关断。因此，本实施例可以在保证驱动电路结构简单的基础上，满足第一输出模块20和第二输出模块30不同的阈值电压调整需求。
在上述各实施方式的基础上，可选地，第一反馈子单元111包括第一反馈控制端。可选地，第二反馈子单元112包括第二反馈控制端。第一反馈控制端与第二反馈控制端在电路中的连接方式有多种，例如第一反馈控制端与驱动电路的输出端(或者第一晶体管的第二极)电连接，第二反馈控制端与第一晶体管M1的第一栅极电连接；或者，第一反馈控制端与第一晶体管的第二栅极电连接，第二反馈控制端与驱动电路的输出端(或者第一晶体管的第一极)或第一晶体管的第一栅极电连接。本实施例中采用驱动电路中原有节点的电位作为第一反馈子单元111和第二反馈子单元112的控制信号，无需额外信号的引入，即可实现第一晶体管M1阈值电压的动态调节，有利于简化显示面板的结构，且利于降低功耗。
具体地，第一反馈子单元与第二反馈子单元的连接方式与两反馈子单元的设置位置和驱动电路的具体结构有关，下面结合几种具体实施例进行说明。
参见图5，在一种实施方式中，可选地，第一输出模块20包括第一开关模块101。可选的，第一输出模块20输出的第一信号为第一电位。第一晶体管M1的导通信号与第一电位逻辑相反。可选地，第一晶体管M1的第一极与第一电位信号线(可传输第一电位信号VGL)电连接，第一输出模块20输出的第一信号为第一电位信号这一低电位信号VGL。可选地，第一反馈控制端与第一晶体管M1的第二极电连接。可选地，第一反馈控制端与驱动电路的输出端GOUT电连接。可选地，第二反馈控制端与第一晶体管M1的第一栅极电连接。可选地，第一晶体管M1的第二极与驱动电路的输出端GOUT电连接。这样，第一节点N1为第二电位(例如可以是高电位)时，第一节点N1的电位在控制第一晶体管M1导通的同时，控制第二反馈子单元112导通，使第一晶体管M1的第一栅极与第二栅极之间呈通态，增强第一晶体管M1的开态性能。与此同时，第一晶体管M1将第一信号线(可以是第一电位信号线)上的第一电位信号VGL(例如可以是低电位)输出至驱动电路的输出端GOUT，控制第一反馈子单元111关断。而在第二输出模块30将第二信号线上的第二电位信号VGH(例如可以是高电位)作为第二信号输出时，第一节点N1为第一电位(例如可以是低电位)，控制第一晶体管M1和第二反馈子单元112关断；驱动信号GOUT为第二电位(例如可以是高电位)，控制第一反馈子单元111导通，使第一晶体管M1的第一极与第二栅极之间呈通态，增强第一晶体管M1的关态性能。
参见图9，在另一种实施方式中，可选地，第二输出模块30包括第二开关模块102。可选的，第二输出模块30输出的第二信号为第二电位。可选的，第二开关模块102中，第一晶体管M1的第二极与第二电位信号线(可传输第二电位信号VGH)电连接。可选的，第一电位信号线与第二电位信号线上的电位可逻辑相反。可选的，第二输出模块30输出的第二信号为第二电位信号的第二电位信号VGH。可选的，第一反馈控制端与第一晶体管M1的第二栅极电连接。可选的，第二反馈控制端与第一晶体管M1的第一极电连接。可选的，第二反馈子单元112的第二反馈控制端与驱动电路的输出端电连接。可选地，第一晶体管M1的第一极与驱动电路的输出端GOUT电连接。这样，第二节点N2为第二电位(例如可以是高电位)时，第二节点N2的电位在控制第一晶体管M1导通时，第一晶体管M1将第二电位信号线上的第二电位信号VGH(例如可以是高电位)作为驱动信号GOUT输出；驱动信号GOUT控制第二反馈子单元112导通，使第一晶体管M1的第一栅极与第二栅极之间呈通态，增强第一晶体管M1的开态性能。同时，导通的第二反馈子单元112将第一晶体管M1的第一栅极的第二电位(例如可以是高电位)传输至第一晶体管M1的第二栅极，使第一反馈子单元111的第一反馈控制端接入第二电位(例如可以是高电位)。由于第一反馈子单元111的第一反馈控制端和第一端(即第一反馈子单元111与第一晶体管M1的第一极连接的一端，或者，第一反馈子单元111与驱动电路的输出端GOUT连接的一端)均为第二电位(例如可以是高电位)，第一反馈子单元111关断。而在第一输出模块20将第一电位信号线上的第一电位信号VGL(例如可以是低电位)作为第一信号输出时，第二输出模块30关断。此时驱动信号GOUT为第一电位(例如可以是低电位)，控制第二反馈子单元112关断；与此同时，第一反馈控制端为第二电位(例如可以是高电位)，第一反馈子单元111的第一端为第一电位(例如可以是低电位)，第一反馈子单元111导通，使第一晶体管M1的第一极经导通的第一反馈子单元111与第二栅极呈通态，增强第一晶体管M1的关态性能。
参见图12，在另一种实施方式中，可选地，当第二输出模块30中设置有第二反馈子单元112，且第二输出模块30输出的第二信号为第二电位信号VGH。可选的，第二反馈控制端还可以连接至第一晶体管M1的第一栅极。由于第二节点N2的电位控制第一晶体管M1的通断，第二节点N2电位的变化趋势实际上与驱动信号GOUT的变化趋势相同，因此将第二反馈控制端连接至第二节点N2也可实现阈值电压动态调整的功能。
上述各实施方式示例性地给出了驱动电路的功能模块，下面对驱动电路可能具有的具体结构进行说明。
图15是本发明实施例提供的又一种驱动电路的结构示意图，参见图15，在上述各实施方式的基础上，可选地，第一反馈子单元111包括：第二晶体管M2。可选的，第二晶体管M2的栅极与第一反馈控制端电连接。可选的，第二晶体管M2的栅极作为第一反馈控制端。可选的，第二晶体管M2的第一极与第一晶体管M1的第一极电连接。可选的，第二晶体管M2的第二极与第一晶体管M1的第二栅极电连接。本实施例设置第一反馈子单元111由一个晶体管构成，使第一反馈子单元111的结构简单，易于实现。
继续参见图15，在上述各实施方式的基础上，可选地，第二反馈子单元112包括：第三晶体管M3。可选的，第三晶体管M3的栅极与第二反馈控制端电连接。可选的，第三晶体管M3的栅极作为第二反馈控制端。可选的，第三晶体管M3的第一极与第一晶体管M1的第一栅极电连接。可选的，第三晶体管M3的第二极与第一晶体管M1的第二栅极电连接。本实施例设置第二反馈子单元112由一个晶体管构成，使第二反馈子单元112结构简单，易于实现。
继续参见图15，在上述各实施方式的基础上，可选地，输入控制模块10包括：第一输入单元11、第二输入单元12、节点电位控制单元13和第一节点互控单元14。
第一输入单元11的控制端接入第一时钟信号线上的第一时钟信号CLK1，第一输入单元11的输入端接入输入信号线上的输入信号SIN，第一输入单元11的输出端与第二输出模块20电连接；第二输入单元12的第一控制端接入输入信号线上的输入信号SIN，第二输入单元12的第二控制端接入第一时钟信号线上的第一时钟信号CLK1，第二输入单元12的输入端接入第一电位信号线上的第一电位信号VGL；节点电位控制单元13的控制端与第二输入单元12的输出端电连接，节点电位控制单元13的输入端接入第二时钟信号线上的第二时钟信号CLK2，节点电位控制单元13的输出端与第一输出模块20电连接；第一节点互控单元14的控制端与第一输入单元11的输出端电连接，第一节点互控单元14的输入端接入第一电位信号线上的第一电位信号VGL，第一节点互控单元14的输出端与第一输出模块20电连接。
可选的，第一输入单元11用于响应第一时钟信号CLK1，将输入信号SIN输出至其输出端。可选的，第二输入单元12用于响应第一时钟信号CLK1，将第一电位信号VGL输出至其输出端，且响应输入信号SIN，将第一电位信号VGL输出至其输出端。可选的，节点电位控制单元13用于响应第二输入单元12的输出端的信号，将第二时钟信号CLK2输出至其输出端。可选的，第一节点互控单元14用于响应第一输入单元11的输出端的信号，将第一电位信号VGL输出至其输出端。可选的，第一输出模块20用于响应节点电位控制单元13的输出端和第一节点互控单元14输出端的信号，将第一信号线上的信号输出至驱动电路的输出端。可选的，第二输出模块30用于响应第一输入单元11的输出端的信号，将第二信号线上的信号输出至驱动电路的输出端。
可选地，第一输入单元11包括晶体管M4。可选地，第二输入单元12包括晶体管M5和晶体管M6。可选地，节点电位控制单元13包括晶体管M7和电容C3。可选地，第一节点互控单元14包括晶体管M8。
可选地，输入控制模块10还包括：保护单元15。保护单元15用于响应第二电位信号线的第二电位信号VGH导通，将第一输入单元11的输出端的信号输出至第二输出模块30。可选地，保护单元15包括晶体管M9。
以第一输出模块20构建为阈值电压动态调整结构，第二输出模块30包括晶体管M01为例，该驱动电路中各元件的具体连接方式为：
晶体管M4的栅极接入第一时钟信号CLK1，第一极接入输入信号SIN，第二极与晶体管M9的第一极电连接；晶体管M9的栅极接入第二电位信号VGH，晶体管M9的第二极与晶体管M01的栅极电连接；晶体管M01的第一极接入第二电位信号VGH，晶体管M01的第二极与驱动电路的输出端电连接。另外，第二输出模块30还包括电容C2，连接在晶体管M01的栅极和第二极之间。晶体管M5的栅极接入输入信号SIN，第一极接入第一电位信号VGL，第二极与晶体管M6的第二极电连接；晶体管M6的栅极接入第一时钟信号CLK1，第一极接入第一电位信号VGL，第二极与晶体管M7的栅极电连接；晶体管M7的第一极接入第二时钟信号CLK2，第二极与输入控制模块10的第一输出端电连接；电容C3连接在晶体管M7的栅极和第一极之间；晶体管M8的栅极与晶体管M4的第二极电连接，第一极接入第一电位信号VGL，第二极与晶体管M7的第二极电连接。可选的，第一输出模块20还包括电容C1，连接在第一晶体管M1的第一栅极和第一极之间。
图16是本发明实施例提供的又一种驱动电路的驱动时序示意图。图15和图16示例性的画出各晶体管为N型晶体管和对应的时序波形。结合图15和图16，该驱动电路的控制过程包括：
第一阶段T11，输入信号SIN和第二时钟信号CLK2均为第一电位，例如可以是低电位，第一时钟信号CLK1为第二电位，例如可以是高电位。晶体管M4和晶体管M9导通，输入信号SIN的第一电位(例如可以是低电位)经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01关断。晶体管M6导通，将第一电位信号VGL传输至晶体管M7的栅极，控制晶体管M7关断。第一节点N1保持上一阶段的高电位，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
第二阶段T12，输入信号SIN和第二时钟信号CLK2均为第二电位，例如可以是高电位，第一时钟信号CLK1为第一电位，例如可以是低电位。晶体管M4关断，第二节点N2保持上一阶段的第一电位，例如可以是低电位，控制晶体管M01关断。晶体管M5导通，将第一电位信号VGL传输至晶体管M7的栅极，控制晶体管M7关断。第一节点N1保持上一阶段的第二电位，例如可以是高电位，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
第三阶段T13，输入信号SIN和第一时钟信号CLK1均为第二电位，例如可以是高电位，第二时钟信号CLK2为第一电位，例如可以是低电位。晶体管M4和晶体管M9导通，输入信号SIN的第二电位(例如可以是高电位)经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01导通，将第二电位信号VGH作为驱动信号GOUT输出。晶体管M5和晶体管M6均导通，均将第一电位信号VGL的第一电位(例如可以是低电位)传输至晶体管M7的栅极，控制晶体管M7关断。晶体管M8导通，将第一电位信号VGL传输至第一节点N1，控制第一晶体管M1关断。第三晶体管M3关断，第二晶体管M2导通，使得第一晶体管M1的第二栅极与第一极短接，第一晶体管M1的阈值电压正偏，增强第一晶体管M1的关态性能。
第四阶段T14，输入信号SIN和第二时钟信号CLK2均为第二电位，例如可以是高电位，第一时钟信号CLK1为第一电位，例如可以是低电位。晶体管M4关断，第二节点N2保持上一阶段的第二电位(例如可以是高电位)，控制晶体管M01导通，将第二电位信号VGH作为驱动信号GOUT输出。晶体管M5导通，将第一电位信号VGL传输至晶体管M7的栅极，控制晶体管M7关断。晶体管M8导通，将第一电位信号VGL传输至第一节点N1，控制第一晶体管M1关断。第三晶体管M3关断，第二晶体管M2导通，使得第一晶体管M1的第二栅极与第一极短接，第一晶体管M1的阈值电压正偏，增强第一晶体管M1的关态性能。
第五阶段T15，输入信号SIN和第二时钟信号CLK2均为第一电位，例如可以是低电位，第一时钟信号CLK1为第二电位，例如可以是高电位。晶体管M4和晶体管M9导通，输入信号SIN的第一电位(例如可以是低电位)经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01关断。晶体管M6导通，将第一电位信号VGL传输至晶体管M7的栅极，控制晶体管M7关断。第一节点N1保持上一阶段的第一电位(例如可以是低电位)，控制第一晶体管M1关断。此时驱动信号GOUT维持上一阶段的第二电位(例如可以是高电位)。第三晶体管M3关断，第二晶体管M2导通，使得第一晶体管M1的第二栅极与第一极短接，第一晶体管M1的阈值电压正偏，增强第一晶体管M1的关态性能。
第六阶段T16，输入信号SIN和第一时钟信号CLK1均为第一电位，例如可以是低电位，第二时钟信号CLK2为第二电位，例如可以是高电位。晶体管M4关断，第二节点N2保持上一阶段的第一电位(例如可以是低电位)，控制晶体管M01关断。晶体管M5和晶体管M6均关断。第二时钟信号CLK2跳变为第二电位(例如可以是高电位)，由于电容C3的耦合作用，晶体管M7的栅极电位跳变为高电位，晶体管M7导通，将第二时钟信号CLK2的第二电位(例如可以是高电位)传输至第一节点N1，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
第七阶段T17，输入信号SIN和第二时钟信号CLK2均为第一电位，例如可以是低电位，第一时钟信号CLK1为第二电位，例如可以是高电位。晶体管M4和晶体管M9导通，输入信号SIN的第一电位(例如可以是低电位)经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01关断。晶体管M6导通，将第一电位信号VGL传输至晶体管M7的栅极，控制晶体管M7关断。第一节点N1保持上一阶段的第二电位(例如可以是高电位)，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
后续各阶段重复第六阶段T16和第七阶段T17，直至输入信号SIN再次跳变为第二电位(例如可以是高电位)。本实施方式中实现了输入信号SIN的移位输出。自第六阶段T16之后，每当第二时钟信号CLK2跳变至第二电位(例如可以是高电位)时，第一节点N1就被充电至第二电位(例如可以是高电位)，可以保证第一晶体管M1可靠导通，再结合第三晶体管M3对第一晶体管M1的阈值电压调节作用，可以保证驱动电路长时间稳定输出第一电位(例如可以是低电位)。因此，该驱动电路可实现稳定的低频输出，通过调节输入信号SIN的脉冲宽度，即可实现宽频率输出，例如，0.1Hz至144Hz。
图17是本发明实施例提供的又一种驱动电路的结构示意图。图17所示驱动电路与图15不同之处在于：图17中，第二输出模块30设置为阈值电压动态调整结构，第一输出模块20包括晶体管M02。其驱动时序仍可参考图16中的时序，不同之处在于，对于第二输出模块30，第二晶体管M2在驱动信号GOUT为第二电位(例如可以是高电位)时关断，并在驱动信号GOUT为第一电位(例如可以是低电位)时导通；而第三晶体管M3在驱动信号GOUT为第二电位(例如可以是高电位)时导通，并在驱动信号GOUT为第一电位(例如可以是低电位)时关断。
图18是本发明实施例提供的又一种驱动电路的结构示意图。图18所示驱动电路与图15不同之处在于：图18中，第一输出模块20为第一开关模块101,包括第一晶体管M101；并且，第二输出模块30为第二开关模块102，包括第一晶体管M102。其驱动时序仍可参考图16中的时序，不同之处在于，第一输出模块20中的第二晶体管M201与第二输出模块30中的第三晶体管M302同时导通，且第一输出模块20中的第三晶体管M301与第二输出模块30中的第二晶体管M202同时导通。
上述各实施方式示例性地给出了第二输出模块将第二电位信号(高电位信号)作为第二信号输出，但不作为对本发明的限定。在其他实施方式中，第二输出模块也可以将时钟信号(例如第一时钟信号CLK1)作为第二信号输出，输入控制模块也可以是其他结构。
图19是本发明实施例提供的又一种驱动电路的结构示意图。参见图19，在一种实施方式中，可选地，第二输出模块30接入第一时钟信号CLK1。输入控制模块10包括：第一输入单元11、第二输入单元12、节点电位控制单元13和第一节点互控单元14。
第一输入单元11的控制端接入输入信号线上的输入信号SIN，第一输入单元11的输入端接入第二电位信号线上的第二电位信号VGH，第一输入单元11的输出端与第二输出模块30电连接；第二输入单元12的第一控制端接入输入信号线上的输入信号SIN，第二输入单元12的第二控制端接入第一时钟信号线上的第一时钟信号CLK1，第二输入单元12的输入端接入第一电位信号线上的第一电位信号VGL；节点电位控制单元13的控制端与第二输入单元12的输出端电连接，节点电位控制单元13的输入端接入第二时钟信号线上的第二时钟信号CLK2，节点电位控制单元13的输出端与第一输出模块20电连接；第一节点互控单元13的控制端与第一输入单元11的输出端电连接，第一节点互控单元13的输入端接入第一电位信号线上的第一电位信号VGL，第一节点互控单元13的输出端与第一输出模块20电连接。
可选的，第一输入单元11用于响应输入信号线上的输入信号SIN，将第二电位信号线上的第二电位信号VGH输出至其输出端。可选的，第二输入单元12用于响应第一时钟信号CLK1，将第一电位信号VGL输出至其输出端，且响应输入信号SIN，将第一电位信号VGL输出至其输出端。可选的，节点电位控制单元13用于响应第二输入单元12的输出端的信号，将第二时钟信号CLK2输出至其输出端。可选的，第一节点互控单元14用于响应第一输入单元11的输出端的信号，将第一电位信号VGL输出至其输出端。可选的，第一输出模块20用于响应节点电位控制单元13的输出端和第一节点互控单元14输出端的信号，将第一电位信号线上的信号输出至驱动电路的输出端。可选的，第二输出模块30用于响应第一输入单元11的输出端的信号，将第一时钟信号线上的信号输出至驱动电路的输出端。
图19的输入控制模块10的元件构成方式与图15中类似，仅部分晶体管所接入的信号不同。具体区别在于，晶体管M4的栅极接入输入信号SIN，且晶体管M4的第一极接入第二电位信号VGH。
可选地，输入控制模块10中还可包括第二节点电位互控单元16，用于在第一节点N1为第二电位(例如可以是高电位)时，控制第二节点N2为第一电位(例如可以是低电位)。可选的，第二节点电位互控单元16的控制端与节点电位控制单元13的输出端和第一节点互控单元14输出端电连接，第二节点电位互控单元16的输入端接入第一电位信号VGL，第二节点电位互控单元16的输出端与第二输出模块30电连接。可选的，第二节点电位互控单元16用于响应节点电位控制单元13的输出端和第一节点互控单元14输出端的信号，将第一电位信号VGL输出至其输出端。可选地，第二节点电位互控单元16包括晶体管M10，晶体管M10的栅极与第一节点N1电连接，第一极接入第一电位信号VGL，第二极与晶体管M9的第一极电连接。
图20是本发明实施例提供的又一种驱动电路的驱动时序示意图。图19和图20示例性的画出各晶体管为N型晶体管和对应的时序波形。结合图19和图20，该驱动电路的驱动过程包括：
第一阶段T11，输入信号SIN和第二时钟信号CLK2均为第一电位，例如可以是低电位，第一时钟信号CLK1为第二电位，例如可以是高电位。晶体管M4关断。晶体管M6导通，将第一电位信号VGL的第一电位(例如可以是低电位)传输至晶体管M7的栅极，控制晶体管M7关断。第一节点N1保持上一阶段的第二电位(例如可以是高电位)，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。晶体管M10导通，将第一电位信号VGL传输至第二节点N2，控制晶体管M01关断。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
第二阶段T12，输入信号SIN和第二时钟信号CLK2均为第二电位，例如可以是高电位，第一时钟信号CLK1为第一电位，例如可以是低电位。晶体管M4和晶体管M9导通，第二电位信号VGH经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01导通，将第一时钟信号CLK1的第一电位(例如可以是低电位)作为驱动信号GOUT输出。晶体管M5导通，将第一电位信号VGL的第一电位(例如可以是低电位)传输至晶体管M7的栅极，控制晶体管M7关断。晶体管M8导通，将第一电位信号VGL传输至第一节点N1，控制第一晶体管M1关断。第三晶体管M3与第二晶体管M2均关断，不改变第一晶体管M1的阈值电压。
第三阶段T13，输入信号SIN和第一时钟信号CLK1均为第二电位，例如可以是高电位，第二时钟信号CLK2为第一电位，例如可以是低电位。晶体管M4和晶体管M9导通，第二电位信号VGH经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01导通，将第一时钟信号CLK1的第二电位(例如可以是高电位)作为驱动信号GOUT输出。晶体管M5和晶体管M6均导通，均将第一电位信号VGL的第一电位(例如可以是低电位)传输至晶体管M7的栅极，控制晶体管M7关断。晶体管M8导通，将第一电位信号VGL的第一电位(例如可以是低电位)传输至第一节点N1，控制第一晶体管M1关断。第三晶体管M3关断，第二晶体管M2导通，使得第一晶体管M1的第二栅极与第一极短接，第一晶体管M1的阈值电压正偏，增强第一晶体管M1的关态性能。
第四阶段T14，输入信号SIN和第二时钟信号CLK2均为第二电位，例如可以是高电位，第一时钟信号CLK1为第一电位，例如可以是低电位。各晶体管的开关状态同第二阶段T12，晶体管M01导通，将第一时钟信号CLK1的第一电位(例如可以是低电位)作为驱动信号GOUT输出。
第五阶段T15，输入信号SIN和第一时钟信号CLK1均为第二电位，例如可以是高电位，第二时钟信号CLK2为第一电位，例如可以是低电位。各晶体管的开关状态同第三阶段T13，晶体管M01导通，将第一时钟信号CLK1的高电位作为驱动信号GOUT输出。
第六阶段T16，输入信号SIN和第一时钟信号CLK1均为第一电位，例如可以是低电位，第二时钟信号CLK2为第二电位，例如可以是高电位。晶体管M4关断。晶体管M5和晶体管M6均关断。第二时钟信号CLK2跳变为高电位，由于电容C3的耦合作用，晶体管M7的栅极电位跳变为第二电位(例如可以是高电位)，晶体管M7导通，将第二时钟信号CLK2的第二电位(例如可以是高电位)传输至第一节点N1，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。晶体管M10导通，将第一电位信号VGL传输至第二节点N2，控制晶体管M01关断。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
第七阶段T17，输入信号SIN和第二时钟信号CLK2均为第一电位，例如可以是低电位，第一时钟信号CLK1为第二电位，例如可以是高电位。晶体管M4关断。晶体管M6导通，将第一电位信号VGL传输至晶体管M7的栅极，控制晶体管M7关断。第一节点N1的电位保持上一阶段的第二电位(例如可以是高电位)，控制第一晶体管M1导通，将第一电位信号VGL作为驱动信号GOUT输出。晶体管M10导通，将第一电位信号VGL传输至第二节点N2，控制晶体管M01关断。第三晶体管M3导通，第二晶体管M2关断，使得第一晶体管M1的第二栅极与第一栅极短接，第一晶体管M1的阈值电压负偏，增强第一晶体管M1的开态性能。
后续各阶段重复第六阶段T16和第七阶段T17，直至输入信号SIN再次跳变为第二电位(例如可以是高电位)。本实施方式中，在输入信号SIN保持在第二电位(例如可以是高电位)的各阶段，第二电位信号VGH会经过晶体管M4和晶体管M9传输至第二节点N2，控制晶体管M01导通，使驱动信号GOUT的波形与第一时钟信号CLK1的波形相同；其他阶段，第一晶体管M1导通，驱动信号GOUT保持在第一电位(例如可以是低电位)。本实施方式实现了驱动信号GOUT波形不同于输入信号SIN波形的输出方式。
图21是本发明实施例提供的又一种驱动电路的结构示意图。图21所示驱动电路与图19不同之处在于：图21中，第二输出模块30设置为阈值电压动态调整结构。其驱动时序仍可参考图20。可选的，第二开关模块中，第一晶体管的第二极与第一时钟信号线(可传输第一时钟信号CLK1)电连接。
图22是本发明实施例提供的又一种驱动电路的结构示意图。图22所示驱动电路与图19不同之处在于：图22中，第一输出模块20和第二输出模块30均设置为阈值电压动态调整结构。其驱动时序仍可参考图20。
在上述各实施方式的基础上，可选地，驱动电路中各晶体管均设置为N型晶体管，相比于P型晶体管，既可以降低产品成本，为N型晶体管构成的像素电路提供GIP电路支持，有利于OLED面板向中大尺寸时长渗透；又可以借助于N型晶体管低漏电的特性，使产品可以轻易实现宽频显示。
上述各实施方式示例性地介绍了N型晶体管构成的驱动电路，但不作为对本发明的限定。在其他实施方式中，驱动电路中的部分或全部晶体管也可替换为P型晶体管。下面结合图23，对P型晶体管构成的驱动电路进行说明。
图23是本发明实施例提供的又一种驱动电路的结构示意图。参见图23，该驱动电路包括：输入控制模块10、第一输出模块20(第一开关模块101)和第二输出模块30(第二开关模块102)。其中，输入控制模块10包括晶体管M11、晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18和电容C13。第一输出模块20和第二输出模块30的结构与图22中类似，区别在于，图23中各晶体管均为P型晶体管，晶体管M101的第一极接入第二电位信号VGH(第一电位信号线可传输高电位信号)、晶体管M102的第二极接入第一电位信号VGL(第二电位信号线可传输低电位信号)、且图23中的电容C2一端与晶体管M102的栅极电连接，另一端接入第四时钟信号CLK4。
可选的，晶体管M11用于响应第三时钟信号线上的第三时钟信号CLK3，将输入信号线上的输入信号SIN输出至其第二极(第二输出模块30的控制端，即第二节点N2)。可选的，晶体管M13用于响应第三时钟信号CLK3，将第一电位信号VGL输出至其第二极(第三节点N3)。可选的，晶体管M12用于响应晶体管M11第二极的信号，将第三时钟信号CLK3输出至第三节点N3。可选的，晶体管M14用于响应第三节点N3的电位，将第二电位信号VGH传输至晶体管M15的第一极，晶体管M15用于响应第四时钟信号CLK4，将其第一极的电位传输至第二节点N2。可选地，晶体管M16用于响应第三节点N3的电位，将第四时钟信号CLK4传输至其第二极，电容C13用于将晶体管M16第二极的电位变化耦合至晶体管M16的栅极。可选地，晶体管M17用于响应第四时钟信号CLK4，将晶体管M16的第二极的电位传输至第一输出模块20的控制端(第一节点N1)。可选地，晶体管M18用于响应第二节点N2的电位，将第二电位信号VGH传输至第一节点N1。可选的，第一输出模块20用于响应第一节点N1的电位，将第二电位信号VGH作为驱动信号GOUT输出。可选的，第二输出模块30用于响应第二节点N2的电位，将第一电位信号VGL作为驱动信号GOUT输出。第三时钟信号CLK3和第四时钟信号CLK4可频率相同，相位不同，可选的，第三时钟信号CLK3和第四时钟信号CLK4的相位相反。
图24是本发明实施例提供的又一种驱动电路的驱动时序示意图。图23和图24示例性的画出各晶体管为P型晶体管和对应的时序波形。结合图23和图24，该驱动电路的驱动过程包括：
在阶段T21，第三时钟信号CLK3为第一电位，例如为低电位，第四时钟信号CLK4和输入信号SIN为第二电位，例如为高电位。晶体管M11和晶体管M13导通，晶体管M15和晶体管M17关断；输入信号SIN的高电位通过晶体管M11传输至第二节点N2，使得晶体管M12、晶体管M18和第二输出模块30中的第一晶体管M102关断。第一电位信号VGL通过晶体管M13传输至第三节点N3，使得晶体管M14和晶体管M16导通。在电容C1的存储作用下，第一节点N1保持前一阶段的高电位，使得第一输出模块20中的第一晶体管M101截止。因此，在阶段T21中，驱动信号GOUT保持前一阶段的低电位。此时，针对第一输出模块20，第二晶体管M201导通，使得第一输出模块20中的第一晶体管M101的第二栅极与第一极短接,第一晶体管M101的阈值电压负偏，增强第一晶体管M101的关态性能。针对第二输出模块30，第三晶体管M302导通，将第二节点N2的高电位传输至第二输出模块30中的第一晶体管M102的第二栅极。
在阶段T22，第四时钟信号CLK4为第一电位，例如为低电位，第三时钟信号CLK3和输入信号SIN为第二电位，例如为高电位。晶体管M15和晶体管M17导通，晶体管M11和晶体管M13关断。由于电容C13的存储作用，第三节点N3保持上阶段的低电位，使得晶体管M14和晶体管M16导通。第二电位信号VGH通过晶体管M14和晶体管M15传输至第二节点N2，使得晶体管M12、晶体管M18和第二输出模块30中的第一晶体管M102维持关断状态。第四时钟信号CLK4的低电位通过晶体管M16和晶体管M17传输至第一节点N1，使得第一输出模块20中的第一晶体管M101导通，第二电位信号VGH通过第一输出模块20中的第一晶体管M101输出，驱动信号GOUT变为高电位。此时，针对第一输出模块20，第二晶体管M201关断，第三晶体管M301导通，使第一晶体管M101的第二栅极与第一栅极短接，第一晶体管M101的阈值电压正偏，增强第一晶体管M101的开态性能。针对第二输出模块30，第二晶体管M202的第一极与第二极均为高电位，第三晶体管M302关断，第二晶体管M202导通，使得第二输出模块30中的第一晶体管M102的第二栅极与第一极短接,第一晶体管M102的阈值电压负偏，以增强第一晶体管M102的关态性能。
在阶段T23，第三时钟信号CLK3为第一电位，例如为低电位，第四时钟信号CLK4和输入信号SIN为第二电位，例如为高电位。晶体管M11和晶体管M13导通，晶体管M15和晶体管M17关断。输入信号SIN的高电位通过晶体管M11传输至第二节点N2；由于电容C1的存储作用，第一节点N1保持上阶段的低电位。因此，第一输出模块20中的第一晶体管M101保持导通，第二输出模块30中的第一晶体管M102保持关断，驱动信号GOUT保持高电位。此时，针对第一输出模块20，第二晶体管M201关断，第三晶体管M301导通，以增强第一晶体管M101的开态性能。针对第二输出模块30，第三晶体管M302关断，第二晶体管M202导通，使得第二输出模块30中的第一晶体管M102的第二栅极与第一极短接,第一晶体管M102的阈值电压负偏，以增强第一晶体管M102的关态性能。
在阶段T24，第三时钟信号CLK3为第二电位，例如为高电位，第四时钟信号CLK4和输入信号SIN为第一电位，例如为低电位。晶体管M11和晶体管M13关断，晶体管M15和晶体管M17导通。由于电容C13的存储作用，第三节点N3保持上一阶段的低电位，使得晶体管M14和晶体管M16导通。第二电位信号VGH通过晶体管M14和晶体管M15传输至第二节点N2，使得晶体管M12、晶体管M18和第二输出模块30中的第一晶体管M102维持关断状态。第四时钟信号CLK4的低电位通过晶体管M16和晶体管M17传输至第一节点N1，使得第一输出模块20中的第一晶体管M101导通，第二电位信号VGH通过第一输出模块20中的第一晶体管M101输出，驱动信号GOUT保持高电位。此时，针对第一输出模块20，第二晶体管M201关断，第三晶体管M301导通，以增强第一晶体管M101的开态性能。针对第二输出模块30，第三晶体管M302关断，第二晶体管M202导通，使得第二输出模块30中的第一晶体管M102的第二栅极与第一极短接,第一晶体管M102的阈值电压负偏，以增强第一晶体管M102的关态性能。
在阶段T25，第四时钟信号CLK4为第二电位，例如为高电位，第三时钟信号CLK3和输入信号SIN为第一电位，例如为低电位。晶体管M11和晶体管M13导通，晶体管M15和晶体管M17关断。输入信号SIN的低电位通过晶体管M11传输至第二节点N2，使得晶体管M12、晶体管M18和第二输出模块30中的第一晶体管M102导通。第三时钟信号CLK3的低电位通过晶体管M12传输至第三节点N3，使得晶体管M14以及晶体管M16导通，然而，由于晶体管M17截止，无法将第三节点N3的低电位传输至第一节点N1。第二电位信号VGH的高电位通过晶体管M18传输至第一节点N1，使得第一输出模块20中的第一晶体管M101关断。第一电位信号VGL通过第二输出模块30中的第一晶体管M102输出，驱动信号OUT1变为低电位。此时，针对第一输出模块20，第三晶体管M301关断，第二晶体管M201导通，使第一晶体管M101的第二栅极与第一极短接，第一晶体管M101的阈值电压负偏，增强第一晶体管M101的关态性能。针对第二输出模块30，第二晶体管M202关断，第三晶体管M302导通，使得第一晶体管M102的第二栅极与第一栅极短接，第一晶体管M102的阈值电压正偏，增强第一晶体管M102的开态性能。
在阶段T26，第三时钟信号CLK3为第二电位，例如为高电位，第四时钟信号CLK4和输入信号SIN为第一电位，例如为低电位。晶体管M15和晶体管M17导通。由于电容C2的自举效应，随着第四时钟信号CLK4变为低电位，第二节点N2的电位变为一个比阶段T25时更低的低电位，使得晶体管M12、晶体管M18和第二输出模块30中的第一晶体管M102维持导通状态；第三时钟信号CLK3的高电位通过晶体管M12传输至第三节点N3；第二电位信号VGH通过晶体管M18传输至第一节点N1，使得第一输出模块20中的第一晶体管M101保持截止。相比于上一阶段，虽然此阶段晶体管M17已导通，但由于第三节点N3的电位已变为高电位，并不会拉低第一节点N1的电位，第一节点N1可保持高电位。第一电位信号VGL通过第二输出模块30中的第一晶体管M102输出，驱动信号GOUT保持低电位。此时，针对第一输出模块20，第三晶体管M301关断，第二晶体管M201导通，以增强第一晶体管M101的关态性能。针对第二输出模块30，第二晶体管M202关断，第三晶体管M302导通，以增强第一晶体管M102的开态性能。
后续各阶段重复阶段T25和阶段T26，直至输入信号SIN再次跳变为第二电位(例如可以是高电位)。
综上所述，本发明实施例提供了一种具有动态调节功能的驱动电路，针对阈值电压-驱动能力(有效操作电压VGS)-可靠性在不同驱动阶段的平衡需求提出解决措施。通过在驱动电路中四端输出管器件的第二栅极连接阈值电压调整单元来控制第二栅极与第一极和第一栅极之间的短接模式，可在不同工作阶段实现不同方向阈值电压调节，使单一器件具备多特性，大大降低了器件工艺的管控及调试难度，可以实现宽频刷新，同时保证电路输出的稳定性。同时，反馈子单元无额外控制信号的引入，利于降低功耗。
本发明实施例还提供了一种驱动电路的控制方法，用于控制如本发明任意实施例所提供的驱动电路，具有相应的有益效果。该驱动电路的控制方法包括：第一工作模式和/或第二工作模式；
在第一工作模式时，控制第一晶体管关断，控制第一反馈子单元导通，使第一晶体管的第一极经导通的第一反馈子单元与第二栅极接通，以提高第一晶体管的关态性能。
在第二工作模式时，控制第一晶体管导通，控制第二反馈子单元导通，使第一晶体管的第一栅极经导通的第二反馈子单元与第二栅极接通，以提高第一晶体管的开态性能。
本发明实施例提供的驱动电路的控制方法，通过第一反馈子单元111在第一晶体管关断时调节第一晶体管的阈值电压，从而保证第一晶体管可靠关断。和/或，通过第二反馈子单元112在第一晶体管导通时调节第一晶体管的阈值电压，从而保证第一晶体管可靠导通。通过控制第一反馈子单元和第二反馈子单元的导通时段可实现在不同工作模式下对第一晶体管阈值电压不同方向的动态调整，有效平衡对驱动电路输出晶体管可靠性、输出能力和阈值电压的不同需求，提高驱动电路的输出稳定性和工艺窗口。
在上述各实施方式的基础上，可选地，驱动电路中包括：输入控制模块、第一输出模块和第二输出模块；第一输出模块与输入控制模块连接；第二输出模块与输入控制模块连接；其中，至少一个开关模块包括第一开关模块和/或第二开关模块，第一输出模块包括第一开关模块，和/或，第二输出模块包括第二开关模块；
该控制方法包括：
第一输出模块根据输入控制模块的控制向驱动电路的输出端输出第一信号；此时，第一开关模块工作于第二工作模式，和/或，第二开关模块工作于第一工作模式。
第二输出模块根据输入控制模块的控制向驱动电路的输出端输出第二信号；此时，第一开关模块工作于第一工作模式，和/或，第二开关模块工作于第二工作模式。
可选的，同一开关模块中，第一反馈子单元111导通时，第二反馈子单元112关断；第二反馈子单元112导通时，第一反馈子单元111关断。第一反馈子单元111和第二反馈子单元112可不同时导通。这样可以保证各阶段下第一晶体管的阈值调整效果。
需要说明的是，在驱动电路的各实施例中，针对不同的驱动电路进行了控制方法的具体说明，这些控制方法均可以认为是本发明实施例提供的驱动电路的控制方法，重复内容此处不再赘述。
本发明实施例还提供了一种显示面板，包括如本发明任意实施例所提供的驱动电路，具有相应的有益效果。示例性地，该显示面板可以是有源矩阵有机发光二极体面板或微发光二极管显示面板等类型的显示面板。驱动电路可以为扫描电路或移位寄存器，可采用双端驱动或单端驱动结构，此处不做限定。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种驱动电路，其特征在于，包括：至少一个开关模块，任一所述开关模块包括：
第一晶体管，所述第一晶体管为垂直型双栅晶体管，所述第一晶体管包括第一栅极、第二栅极、第一极和第二极；
阈值电压调整单元，所述阈值电压调整单元包括第一反馈子单元和/或第二反馈子单元；所述第一反馈子单元连接在所述第一晶体管的第一极和第二栅极之间，用于在所述第一晶体管关断时，所述第一晶体管的第一极经导通的所述第一反馈子单元与第二栅极接通，以提高所述第一晶体管的关态性能；所述第二反馈子单元连接在所述第一晶体管的第一栅极和第二栅极之间，用于在所述第一晶体管导通时，所述第一晶体管的第一栅极经导通的所述第二反馈子单元与第二栅极接通，以提高所述第一晶体管的开态性能。
2.根据权利要求1所述的驱动电路，其特征在于，所述第一反馈子单元包括第一反馈控制端，所述第二反馈子单元包括第二反馈控制端；
所述第一反馈控制端与所述第一晶体管的第二极电连接，所述第二反馈控制端与所述第一晶体管的第一栅极电连接；
或者，所述第一反馈控制端与所述第一晶体管的第二栅极电连接，所述第二反馈控制端与所述第一晶体管的第一极或所述第一晶体管的第一栅极电连接。
3.根据权利要求2所述的驱动电路，其特征在于，所述驱动电路还包括：输入控制模块、第一输出模块和第二输出模块；
所述第一输出模块与所述输入控制模块连接，所述第一输出模块根据所述输入控制模块的控制向所述驱动电路的输出端输出第一信号；所述第二输出模块与所述输入控制模块连接，所述第二输出模块根据所述输入控制模块的控制向所述驱动电路的输出端输出第二信号；
其中，所述至少一个开关模块包括第一开关模块和/或第二开关模块，所述第一输出模块包括所述第一开关模块，和/或，所述第二输出模块包括所述第二开关模块。
4.根据权利要求3所述的驱动电路，其特征在于，所述第一输出模块包括所述第一开关模块，所述第一开关模块的阈值电压调整单元中包括所述第一反馈子单元和/或所述第二反馈子单元；
所述第一开关模块中，所述第一反馈控制端与所述第一晶体管的第二极电连接，和/或，所述第二反馈控制端与所述第一晶体管的第一栅极电连接；
优选的，所述第一开关模块中的所述第一晶体管的第二极与所述驱动电路的输出端电连接；
优选的，所述第一开关模块中的所述第一晶体管的第一极与第一电位信号线电连接。
5.根据权利要求3所述的驱动电路，其特征在于，所述第二输出模块包括所述第二开关模块，所述第二开关模块的阈值电压调整单元中包括所述第一反馈子单元和/或所述第二反馈子单元；
所述第二开关模块中，所述第一晶体管的第二极与第二电位信号线电连接；所述第一反馈控制端与所述第一晶体管的第二栅极电连接，和/或，所述第二反馈控制端与所述第一晶体管的第一极或所述第一晶体管的第一栅极电连接；
或者，
所述第二开关模块中，所述第一晶体管的第二极与第一时钟信号线电连接；所述第一反馈控制端与所述第一晶体管的第二栅极电连接，和/或，所述第二反馈控制端与所述第一晶体管的第一极电连接；
优选的，所述第二开关模块中的所述第一晶体管的第一极与所述驱动电路的输出端电连接。
6.根据权利要求3所述的驱动电路，其特征在于，所述输入控制模块包括：第一输入单元、第二输入单元、节点电位控制单元和第一节点互控单元；
所述第一输入单元的控制端接入第一时钟信号，所述第一输入单元的输入端接入输入信号，所述第一输入单元的输出端与所述第二输出模块电连接；所述第二输入单元的第一控制端接入所述输入信号，所述第二输入单元的第二控制端接入所述第一时钟信号，所述第二输入单元的输入端接入第一电位信号；所述节点电位控制单元的控制端与所述第二输入单元的输出端电连接，所述节点电位控制单元的输入端接入第二时钟信号，所述节点电位控制单元的输出端与所述第一输出模块电连接；所述第一节点互控单元的控制端与所述第一输入单元的输出端电连接，所述第一节点互控单元的输入端接入所述第一电位信号，所述第一节点互控单元的输出端与所述第一输出模块电连接；
或者，所述输入控制模块包括：第一输入单元、第二输入单元、节点电位控制单元和第一节点互控单元；
所述第一输入单元的控制端接入输入信号，所述第一输入单元的输入端接入第二电位信号，所述第一输入单元的输出端与所述第二输出模块电连接；所述第二输入单元的第一控制端接入所述输入信号，所述第二输入单元的第二控制端接入第一时钟信号，所述第二输入单元的输入端接入第一电位信号；所述节点电位控制单元的控制端与所述第二输入单元的输出端电连接，所述节点电位控制单元的输入端接入第二时钟信号，所述节点电位控制单元的输出端与所述第一输出模块电连接；所述第一节点互控单元的控制端与所述第一输入单元的输出端电连接，所述第一节点互控单元的输入端接入所述第一电位信号，所述第一节点互控单元的输出端与所述第一输出模块电连接。
7.根据权利要求2所述的驱动电路，其特征在于，所述第一反馈子单元包括：第二晶体管；所述第二晶体管的栅极作为所述第一反馈控制端，所述第二晶体管的第一极与所述第一晶体管的第一极电连接，所述第二晶体管的第二极与所述第一晶体管的第二栅极电连接；
所述第二反馈子单元包括：第三晶体管；所述第三晶体管的栅极作为所述第二反馈控制端，所述第三晶体管的第一极与所述第一晶体管的第一栅极电连接，所述第三晶体管的第二极与所述第一晶体管的第二栅极电连接；
优选的，所述第一晶体管为N型晶体管；所述第一晶体管的第一栅极经导通的所述第二反馈子单元与第二栅极接通时，所述第一晶体管的阈值电压负偏；所述第一晶体管的第一栅极经导通的所述第一反馈子单元与第一极接通时，所述第一晶体管的阈值电压正偏；
或者，所述第一晶体管为P型晶体管；所述第一晶体管的第一栅极经导通的所述第二反馈子单元与第二栅极接通时，所述第一晶体管的阈值电压正偏；所述第一晶体管的第一栅极经导通的所述第一反馈子单元与第一极接通时，所述第一晶体管的阈值电压负偏。
8.一种驱动电路的控制方法，其特征在于，所述驱动电路包括：至少一个开关模块，任一所述开关模块包括：第一晶体管和阈值电压调整单元；所述第一晶体管为垂直型双栅晶体管，所述第一晶体管包括第一栅极、第二栅极、第一极和第二极；所述阈值电压调整单元包括第一反馈子单元和/或第二反馈子单元；所述第一反馈子单元连接在所述第一晶体管的第一极和第二栅极之间；所述第二反馈子单元连接在所述第一晶体管的第一栅极和第二栅极之间；
所述控制方法包括：第一工作模式和/或第二工作模式；
在所述第一工作模式时，控制所述第一晶体管关断，控制所述第一反馈子单元导通，使所述第一晶体管的第一极经导通的所述第一反馈子单元与第二栅极接通，以提高所述第一晶体管的关态性能；
在所述第二工作模式时，控制所述第一晶体管导通，控制所述第二反馈子单元导通，使所述第一晶体管的第一栅极经导通的所述第二反馈子单元与第二栅极接通，以提高所述第一晶体管的开态性能。
9.根据权利要求8所述的驱动电路的控制方法，其特征在于，所述驱动电路还包括：输入控制模块、第一输出模块和第二输出模块；所述第一输出模块与所述输入控制模块连接；所述第二输出模块与所述输入控制模块连接；其中，所述至少一个开关模块包括第一开关模块和/或第二开关模块，所述第一输出模块包括所述第一开关模块，和/或，所述第二输出模块包括所述第二开关模块；
所述控制方法包括：
所述第一输出模块根据所述输入控制模块的控制向所述驱动电路的输出端输出第一信号；此时，所述第一开关模块工作于所述第二工作模式，和/或，所述第二开关模块工作于所述第一工作模式；
所述第二输出模块根据所述输入控制模块的控制向所述驱动电路的输出端输出第二信号；此时，所述第一开关模块工作于所述第一工作模式，和/或，所述第二开关模块工作于所述第二工作模式；
优选的，同一所述开关模块中，所述第一反馈子单元导通时，所述第二反馈子单元关断；所述第二反馈子单元导通时，所述第一反馈子单元关断。
10.一种显示面板，其特征在于，包括如权利要求1-7任一项所述的驱动电路。
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