CN115118237A - 全差分运算放大器和全差分运算放大器电路 - Google Patents

Abstract

本公开涉及集成电路技术领域，提供了一种全差分运算放大器电路，其包括：差分输入对；第一输出模块，该第一输出模块用于在该全差分运算放大器电路的上电复位期间调节其自身导通状态，将第一输出电压钳位上拉到电源电压；第二输出模块，该第二输出模块用于在该全差分运算放大器电路的上电复位期间调节其自身导通状态，将第二输出电压钳位下拉到地电压。由此可缩短上电复位期间共模电压的建立时间，在提高全差分运算放大器在后续正常工作时的开关频率的同时，不仅有效减小了芯片面积，而且扩展了该全差分运算放大器电路的电源电压范围，以此增强全差分运算放大器在高速高精度ADC中的适用性。

Description

全差分运算放大器和全差分运算放大器电路

技术领域

本公开涉及集成电路技术领域，具体涉及一种全差分运算放大器和全差分运算放大器电路。

背景技术

模数转换器是实现由模拟信号到数字信号转换的电路，以实现用数字信号处理器处理自然界中的模拟信号。近些年来，模数转换器已经广泛地应用于语音图像处理器、声呐雷达处理系统、传感网络、有线无线通信系统、生物医疗系统、测试测量仪器等电子系统之中，并扮演着不可或缺的角色。但是受限于工艺偏差，温度分布，电路非线性，漏电流等非理想因素，在高性能系统中，高速高精度ADC通常是整个系统性能的瓶颈。随着工艺技术水平的不断发展，流水线型模数转换器以其高速高精度低功耗等特点被广为应用。

流水线型模数转换器中MDAC的运算放大器更是整个系统中的重中之重。全差分开关电容电路由于具有全差分电路的高输出摆幅和对电源等共模噪声的抑制以及开关电容电路的高精度特点而成为常用的电路形式。全差分电路设计的关键和难点是共模反馈电路的设计。缺乏好的共模反馈电路会造成输出共模电压波动，并通过电路的不对称性而将这种波动转化为差分输出，造成差分输出信号破坏。甚至输出共模偏离预定值会导致差分输出摆幅受限，进而造成削顶或削底失真，此时检测出的共模值偏离实际，输出错误的共模值，进而返回错误的控制电压又进一步造成共模电压偏离正常值，严重影响电路性能。因此，现有技术通常会采用共模反馈电路工作在运放保持输出时刻，用于稳定运放的输出共模值。

常见的全差分运算放大器(Fully-Differential，也称为全差分运放)电路多为电流源负载，其静态工作点通常是不稳定的，需要增加单独的共模反馈环路来稳定运放各节点的共模电平。而运放各个节点共模电平之间有一定的耦合关系，因此一般只需要稳定放大器的输出共模电平就可以使得内部所有节点的共模电平都达到稳定。图1是现有技术中一种具有共模反馈环路的全差分运算放大器电路的结构示意图，其中，通过共模检测模块120得到输出电压的平均值Voc，然后利用比较器130将其和共模电压Vcm进行比较后控制全差分运算放大器110的内部节点电压Vcmc，最终目的是使得输出电压的平均值Voc达到Vcm。Vcm也被称为全差分运算放大器110的输出共模电压。

一般的，共模检测模块120可以由电阻，电容等来实现。而开关电容共模反馈结构在开关电容积分器或者斩波运放等非连续性的电路中常用。故从全差分运算放大器输出摆幅限制以及输出电阻负载考虑，采用电容结构比较合适。图2是一个典型的开关电容结构的共模检测模块，其中，Ph1和Ph2是两相不交叠时钟，通过其各自控制的开关多次闭合断开操作后，输出的电压VOUTP和电压VOUTN的和值会稳定在一个固定电压，即2Voc(Voc就是输出电压的平均值)，此时电路稳定，即使ph2控制的开关闭合时，C1也不再给C2充电。因此Ph1和Ph2切换时C1上的电压差应该不再变化。Ph1控制的开关闭合时C1上的压差为2*(Vcm-Vcmbias)，Ph2控制的开关闭合时C1上的电压差为(VOUTP-Vcmc+VOUTN-Vcmc)。而电路中通常会将Vcmbias设置和Vcmc相同。因此最终2Voc＝VOUTP+VOUTN＝2Vcm。所以输出电压的平均值Voc＝Vcm。

非连续性运放电路在周期性切换输入时，由于需要建立共模输出电压，因此在上电之后的第一个工作半周期内通常需要的稳定时间较长。具体的工作时序波形如图3所示。图中pd为电源下电信号，为零之后表示上电；vidm为输入差模信号，表示了输入信号的切换状态，CFP和CFN为差分的输出信号，Vcm为输出共模信号。可以明显看到在上电之后的初始阶段，输出信号会有较大幅度的波动，会先掉到一个较低电压，然后再慢慢升高到需要的电平，输出共模信号也一样，如此一来，每次上电后的第一个半周期都需要较长的时间，从图中可以看到基本需要1.6uS。并且此种情形共模信号变化也比较大，图中显示大约400mV，而实际中由于节点存在寄生电容跳变电压很可能会更大。

此种情况导致的结果是，第一个半周期将成为正常工作的开关频率瓶颈，正常工作的开关半周期不能小于第一个半周期的建立时间，如图3中的结果，此开关频率最高也就300KHz左右。使后续正常工作时的开关频率受限，不利于高性能系统里全差分运算放大器在高速高精度ADC中的应用。

参考图4，基于上述技术方案改进的一种全差分运算放大器电路200，在上电复位状态的简单实现可以采用将全差分运算放大器210的两个输出分别通过开关S1和开关S2短接到一起后直接共同接到输出共模电压Vom上。其中，该全差分运算放大器电路200增加了共模复位阶段，这样每次上电后正常切换前增加一个复位时间，在此复位时间中将输出共模建立到需要的电平，之后每次切换都能维持基本相同的电平，如此每次切换输出需要的建立时间都基本接近，第一个半周期的建立时间也就不再是瓶颈了。其基本波形如图5所示，图中在上电之后有1uS的复位时间(如rst信号所示)，可以看到之后输出不会有特别大的波动，大约1uS就可以建立完成，而输出共模电压变化也只在50mV左右。每个周期内的输出建立时间更加接近，这样一来工作开关频率可以提高到500KHz。

但是此种结构可能需要额外给出Vcm电压，但是更关键的是此处必需使用能导通Vcm的开关。通常输出共模电压多会取(VDD+GND)/2，因此开关必须使用CMOS开关。本公开技术方案中的全差分运算放大器电路200适用于电源电压VDD处于非低压情况下，而在低电源电压VDD下，就会导致设计不便。例如VDD＝2.5V时，Vcm为1.25V，MOS管的Vth最坏情况为1V到1.1V左右，由此传输1.25V对NMOS和PMOS来说都会处于不佳导通状态，为了减小开关的导通电阻，MOS管的W/L必须取的比较大。这样既增加了芯片面积又会导致设计不够可靠。

发明内容

为了解决上述技术问题，本公开提供了一种全差分运算放大器和全差分运算放大器电路，可以在提高全差分运算放大器在后续正常工作时的开关频率的同时，不仅有效减小了芯片面积，而且扩展了该全差分运算放大器的电源电压范围，以此增强全差分运算放大器在高速高精度ADC中的适用性。

一方面本公开提供了一种全差分运算放大器，包括：

差分输入对；

第一输出模块，具有提供第一输出电压的第一输出端口，该第一输出模块用于在前述全差分运算放大器的上电复位期间调节其自身导通状态，将前述第一输出电压钳位上拉到电源电压；

第二输出模块，具有提供第二输出电压的第二输出端口，该第二输出模块用于在前述全差分运算放大器的上电复位期间调节其自身导通状态，将前述第二输出电压钳位下拉到地电压。

优选地，该全差分运算放大器还包括：

控制开关，连接在前述第一输出端口与前述第二输出端口之间，受共模建立信号的控制，在前述全差分运算放大器的共模复位建立结束后，将两个输出端口短接一小段时间。

优选地，前述的差分输入对包括：

第一晶体管，该第一晶体管的第一端通过第三晶体管连接在供电端，接入前述的电源电压，第二端连接前述第一输出模块，控制端接入第一输入电压；

第二晶体管，该第二晶体管的第一端与前述第一晶体管的第一端共连，第二端连接前述第二输出模块，控制端接入第二输入电压。

优选地，前述的第一输出模块包括：

串联连接在供电端与前述第一输出端口之间的第四晶体管和第六晶体管，该第四晶体管的控制端与前述第三晶体管的控制端连接，共同接入第一偏置电压；

串联连接在供电端与前述第二输出端口之间的第五晶体管和第七晶体管，该第五晶体管的控制端通过时序控制间歇连通该第四晶体管的控制端，该第七晶体管的控制端与该第六晶体管的控制端连接，共同接入第二偏置电压。

优选地，前述的第二输出模块包括：

串联连接在前述第一输出端口与地之间的第八晶体管和第十晶体管，该第八晶体管和该第六晶体管连接且二者的连接节点作为前述第一输出端口，用以提供前述的第一输出电压，该第八晶体管和该第十晶体管的连接节点连接在前述第一晶体管的第二端；

串联连接在前述第二输出端口与地之间的第九晶体管和第十一晶体管，该第九晶体管和前述第七晶体管连接且二者的连接节点作为前述的第二输出端口，用以提供前述第二输出电压，该第九晶体管的控制端和前述第八晶体管的控制端连接，共同接入第三偏置电压，该第十一晶体管的控制端通过时序控制间歇连通该第十晶体管的控制端，共同接入第四偏置电压，并且该第九晶体管和该第十一晶体管的连接节点连接在前述第二晶体管的第二端。

优选地，前述的第一输出模块还包括：

第一开关管，连接在前述第四晶体管的控制端和第五晶体管的控制端之间；

第二开关管，连接在前述第五晶体管的控制端与其自身的第二端之间。

优选地，前述的第二输出模块还包括：

第三开关管，连接在前述第十晶体管的控制端和第十一晶体管的控制端之间；

第四开关管，连接在前述第十晶体管的控制端与其自身的第一端之间。

优选地，前述第一开关管和前述第四开关管受控于第一控制信号，

前述第二开关管和前述第三开关管受控于第二控制信号，

且前述第一控制信号与第二控制信号为互为反相的信号。

优选地，前述的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管的其中任一为金属氧化物半导体场效应晶体管。

优选地，前述的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第八晶体管和第九晶体管均为P型金属氧化物半导体场效应晶体管，

且前述的第六晶体管、第七晶体管、第十晶体管和第十一晶体管均为N型金属氧化物半导体场效应晶体管。

优选地，前述的第一开关管和第二开关管均为N型场效应晶体管器件，

且前述的第三开关管和第四开关管均为P型场效应晶体管器件。

另一方面本公开也提供了一种全差分运算放大器电路，其中，包括：

如前所述的全差分运算放大器，该全差分运算放大器具有提供第一输出电压的第一输出端口和提供第二输出电压的第二输出端口；

共模检测模块，连接前述第一输出端口和前述第二输出端口，该共模检测模块用于根据前述第一输出电压和前述第二输出电压得到平均输出电压；

比较器，连接在前述共模检测模块与前述全差分运算放大器之间，根据预设共模电压与前述平均输出电压的比较结果生成调节电压，

该全差分运算放大器在上电复位期间，根据前述调节电压时序控制其自身导通状态，使前述平均输出电压稳定在前述的预设共模电压。

优选地，前述的共模检测模块包括：

开关电容网络，该开关电容网络中的多个开关配合两相不交叠时钟进行多次闭合断开，利用多个电容的充放电过程得到稳定的平均输出电压。

另一方面本公开还提供了一种全差分运算放大器，包括：

差分输入对；

第一斩波开关，该第一斩波开关的输入端分别接入第一输入电压和第二输入电压，输出端分别对应连接前述差分输入对的控制端，用以提供高频调制信号；

输出模块，具有提供第一输出电压的第一输出端口和提供第二输出电压的第二输出端口，该输出模块利用受控于多路时钟信号的多个斩波开关，将放大后的高频调制信号解调输出成前述的第一输出电压和第二输出电压；

处理模块，该处理模块的输入端接入多个控制信号，前述处理模块用于对前述多个控制信号进行逻辑运算，生成前述的多路时钟信号，

其中，在该全差分运算放大器的上电复位期间，该处理模块通过对前述多个控制信号的逻辑运算控制对应斩波开关的时钟信号频率，将前述第一输出电压钳位上拉到电源电压，以及将前述第二输出电压钳位下拉到地电压。

优选地，前述处理模块接入的多个控制信号包括：第一控制信号rstb、第二控制信号rst和第三控制信号ph1，

且生成的前述多路时钟信号包括：第一时钟信号Ph2s、第二时钟信号Ph1s、第三时钟信号Ph1t和第四控制信号ph2，

其中，该第一控制信号rstb与第二控制信号rst互为反相信号。

优选地，前述的第二时钟信号为：ph1s＝ph1*rstb，

前述的第一时钟信号为：ph2s＝ph2*rstb，

前述的第三时钟信号为：ph1t＝ph1+rst。

优选地，前述的差分输入对包括：

第一晶体管，该第一晶体管的第一端通过第三晶体管连接在供电端，接入前述的电源电压，第二端连接前述的输出模块，控制端连接前述第一斩波开关；

第二晶体管，该第二晶体管的第一端与前述第一晶体管的第一端共连，第二端连接前述输出模块，控制端连接前述第一斩波开关。

优选地，前述第一斩波开关具有第一输入端子、第二输入端子、第一输出端子和第二输出端子，

该第一输入端子接入前述的第一输入电压，该第二输入端子接入前述的第二输入电压，该第一输出端子连接前述第一晶体管的控制端，该第二输出端子连接前述第二晶体管的控制端。

优选地，前述的输出模块包括：

第二斩波开关，该第二斩波开关具有第三输入端子、第四输入端子、第三输出端子和第四输出端子，该第三输入端子通过第四晶体管连接供电端，该第四输入端子通过第五晶体管连接供电端，该第三输出端子通过第六晶体管连接前述第一输出端口，该第四输出端子通过第七晶体管连接前述第二输出端口，且前述第四晶体管的控制端与前述第五晶体管的控制端共同连接前述第三晶体管的控制端，接入第一偏置电压，前述第六晶体管的控制端和前述第七晶体管的控制端连接，接入第二偏置电压；

第三斩波开关，该第三斩波开关具有第五输入端子、第六输入端子、第五输出端子和第六输出端子，该第五输出端子通过第八晶体管连接前述第一输出端口，该第六输出端子通过第九晶体管连接前述第二输出端口，该第五输入端子通过第十晶体管连接到地，该第六输入端子通过第十一晶体管连接到地，且前述第八晶体管的控制端与前述第九晶体管的控制端连接，接入第三偏置电压，前述第十晶体管的控制端和前述第十一晶体管的控制端连接，接入第四偏置电压。

优选地，前述的第二斩波开关包括第一开关、第二开关、第三开关和第四开关，

前述的第三输入端子通过该第一开关连接前述的第三输出端子，以及通过前述的第二开关连接前述的第四输出端子；

前述的第四输入端子通过前述的第三开关连接前述第三输出端子，以及通过前述的第四开关连接前述第四输出端子。

优选地，前述的第三斩波开关包括第五开关、第六开关、第七开关和第八开关，

前述的第五输入端子通过前述的第五开关连接前述第五输出端子，以及通过前述的第六开关连接前述第六输出端子；

前述的第六输入端子通过前述的第七开关连接前述第五输出端子，以及通过前述的第八开关连接前述第六输出端子。

优选地，前述的第一开关和第八开关均受控于前述的第三时钟信号，前述的第二开关、第三开关、第六开关和第七开关均受控于前述的第一时钟信号，且前述的第四开关和第五开关均受控于前述的第二时钟信号。

优选地，前述的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管的其中任一为金属氧化物半导体场效应晶体管。

优选地，前述的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管均为P型金属氧化物半导体场效应晶体管，

且前述的第八晶体管、第九晶体管、第十晶体管和第十一晶体管均为N型金属氧化物半导体场效应晶体管。

优选地，前述的第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第七开关和第八开关均为互补式金氧化物半导体场效应晶体管器件。

又一方面本公开还提供了一种全差分运算放大器电路，其中，包括：

如前所述的全差分运算放大器。

本公开的有益效果是：一方面本公开提供的一种全差分运算放大器，其包括：差分输入对；第一输出模块，该第一输出模块用于在该全差分运算放大器的上电复位期间调节其自身导通状态，将第一输出电压钳位上拉到电源电压；第二输出模块，该第二输出模块用于在该全差分运算放大器的上电复位期间调节其自身导通状态，将第二输出电压钳位下拉到地电压。在输出模块上利用单管场效应晶体管器件作为开关，突破了现有技术中使用CMOS器件作为开关的尺寸及工作电压的限制，在实现复位阶段建立输出共模的同时，可扩展该全差分运算放大器的工作电压范围(低限压值)，还能有效降低该该全差分运算放大器芯片的集成面积，降低其制造成本；

可选地，增加的连接在第一输出端口与第二输出端口之间的控制开关，受共模建立信号的控制，在全差分运算放大器的共模复位建立结束后，将两个输出端口短接一小段时间，以此快速钳位控制使输出的差模复位为零，以此缩短上电复位期间共模电压的建立时间，提高了全差分运算放大器在后续正常工作时的开关频率，增强了全差分运算放大器在高速高精度ADC中的适用性。

另一方面本公开提供的一种斩波全差分运算放大器，其包括：差分输入对；第一斩波开关，该第一斩波开关的输入端分别接入第一输入电压和第二输入电压，输出端分别对应连接该差分输入对的控制端，用以提供高频调制信号；输出模块，该输出模块利用受控于多路时钟信号的多个斩波开关，将放大后的高频调制信号解调输出成第一输出电压和第二输出电压；处理模块，该处理模块的输入端接入多个控制信号，该处理模块用于对前述多个控制信号进行逻辑运算，生成前述的多路时钟信号，其中，在该全差分运算放大器的上电复位期间，该处理模块通过对前述多个控制信号的逻辑运算控制对应斩波开关的时钟信号频率，将前述第一输出电压钳位上拉到电源电压，以及将前述第二输出电压钳位下拉到地电压。利用现有的具有斩波开关结构的全差分运算放大器，不增加额外开关，只需要增加简单的逻辑运算，即可实现复位阶段输出共模电压的建立，其电路设计非常简洁且可靠，亦能达到缩短上电复位期间共模电压的建立时间的目的，同样可提高全差分运算放大器在后续正常工作时的开关频率，增强全差分运算放大器在高速高精度ADC中的适用性。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。

图1示出现有技术中的一种具有共模反馈环路的全差分运算放大器电路的结构示意图；

图2示出图1中所示全差分运算放大器电路中共模检测模块的一种结构示意图；

图3示出图1中所示全差分运算放大器电路建立输出共模电压的工作时序图；

图4示出现有技术中另一种全差分运算放大器电路的结构示意图；

图5示出图4中所示全差分运算放大器电路的输入输出信号的波形示意图；

图6示出本公开实施例一提供的全差分运算放大器的结构示意图；

图7示出本公开实施例二提供的全差分运算放大器的结构示意图；

图8示出图7中所示全差分运算放大器的输入输出信号的波形示意图；

图9示出现有技术中一种斩波全差分运算放大器的结构示意图；

图10示出现有技术中另一种斩波全差分运算放大器同时也是本公开实施例三的全差分运算放大器的部分结构的结构示意图；

图11a～图11c分别示出图9和图10所示斩波全差分运算放大器中的各个斩波开关的结构示意图；

图12a示出本公开实施例三提供的斩波全差分运算放大器中处理模块的结构示意图；

图12b和图12c分别示出本公开实施例三提供的全差分运算放大器中的第二斩波开关和第三斩波开关的结构示意图。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

下面，参照附图对本公开进行详细说明。

参见图1～图3，全差分运算放大器电路100包括全差分运算放大器110和连接该全差分运算放大器110且工作在两相时钟的共模反馈环路，该共模反馈环路分为两部分：共模检测模块120和比较器130，这两部分同时工作在两相高电平不交叠时钟下，用于稳定全差分运算放大器110的输出共模电平。共模反馈环路中两相高电平不交叠时钟的占空比一致并且均不超过50％，使高电平不交叠时间尽可能小。

在高速高精度ADC中对全差分运算放大器110的带宽要求较高，一般每一级转换的采样时间和保持时间采用两相高电平不交叠时钟，以保证电路工作总是处于确定状态，并且可以在后续的增益数模单元(MDAC)电路中进行复用，使ADC转换持续进行。在该共模反馈电路CMFB采用两相不交叠时钟，在每一级的采样阶段和保持阶段之间有一小段时间的工作状态空白，即信号采样结束后和MDAC保持时刻到来之前的时间。当采样开关断开的瞬间，由于电荷注入效应，沟道电荷会通过开关的源端和漏端流出，注入到输入信号源的电荷会被吸收，不会产生影响，但是注入到MDAC中Cs的电荷会被沉积到电容上，给存储在采样电容上的电压值带来误差。在MDAC中为了提高线性度，使得采样开关的电阻尽可能小并且不随输入信号的变化而变化，一般会采用增益自举型开关，这种开关的特点是，栅源电压Vgs恒定等于VDD，因此当采样开关断开的瞬间会有相同的电荷注入到全差分运算放大器的正负两端的采样电容上。由于正处于两相不交叠时钟的不交叠时间下，运算放大器是开环的状态，因此，会产生很高的共模增益电压脉冲，在MDAC进入保持阶段的时候，全差分运算放大器110需要先将输出电压恢复到正常共模值，才能再建立到运放的正常输出电平，挤压全差分运算放大器110的建立时间，甚至在高速模数转换器设计中，会增加全差分运算放大器110的建立误差。

而非连续性全差分运算放大器电路在周期性切换输入时，由于需要建立共模输出电压，因此在上电之后的第一个工作半周期内通常需要的稳定时间较长，导致第一个半周期将成为正常工作的开关频率瓶颈，这就要求正常工作的开关半周期不能小于第一个半周期的建立时间，使后续正常工作时的开关频率受限，不利于高性能系统里全差分运算放大器在高速高精度ADC中的应用。

参考图4和图5，基于上述技术方案改进的一种全差分运算放大器电路200在上电复位状态的简单实现可以采用将全差分运算放大器210的两个输出分别通过开关S1和开关S2短接到一起后直接共同接到输出共模电压Vcm上，虽然提高了该全差分运算放大器电路200的工作开关频率，但是此种结构可能需要额外给出Vcm电压，但是更关键的是此处必需使用能导通Vcm的开关。通常输出共模电压多会取(VDD+GND)/2，因此开关必须使用CMOS开关。

根据相关技术，单MOS管开关(NMOS或者PMOS)的结构简单，可用来做为采样开关和节参考电压的传输开关，可以视为一个与输入信号相关联的非线性电阻。若输入信号发生变化，则导通电阻就会随着输入信号发生变化，就会导致在开关关断动作时注入的电荷跟随输入信号发生非线性变化，会影响电路的动态性能。因此单MOS开关在输入信号为恒定电压的时候是适用的。若输入的电压值过高(对NMOS来说)或者输入的电压值过低(对PMOS来说)，会导致单MOS管开关导通时V_GS-VTH过小，那么导通电阻较大，就会在单MOS开关上消耗较大的电压，所以在确定输入电压的情况下常用单MOS开关：输入电压接近电源电压用PMOS开关，输入电压接近地用PMOS开关；不确定高低的情况下通常则需要采用CMOS开关。

互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称为CMOS)开关导通电阻小，可用来作为街参考电压的传输开关和钳位开关。其可以克服单MOS开关的缺点，提高开关导通的线性度，CMOS互补传输开关由NMOS与PMOS并联而成，能够将输入信号的峰峰值准确地传输到输出端口。输出端的时间常数决定了传输延迟。

确定CMOS宽长比的时候，需要考虑开关的精度和速度的要求。同时，沟道电荷注入也会影响CMOS开关的性能，在考虑沟道电荷注入情况下的速度和精度进行折中的情况下时开关的宽度和采样电容可以忽略。MOS管可取最小沟道长度，W取值较大一些，可以得到尽量小的时间常数。

故现有技术中图4所示的全差分运算放大器电路200适用于电源电压VDD处于非低压情况下，而在低电源电压VDD下，就会导致该全差分运算放大器电路200的开关设计不便。例如VDD＝2.5V时，Vcm为1.25V，MOS管的Vth最坏情况为1V到1.1V左右，由此传输1.25V对NMOS和PMOS来说都会处于不佳导通状态，为了减小开关的导通电阻，MOS管的W/L必须取的比较大。这样既增加了芯片面积又会导致设计不够可靠。

实施例一：

图6示出本公开实施例一提供的全差分运算放大器的结构示意图。

参考图6，本公开实施例一提供的一种全差分运算放大器300，包括：

差分输入对；

第一输出模块301，具有提供第一输出电压VOUTP的第一输出端口，该第一输出模块301用于在该全差分运算放大器300的上电复位期间调节其自身导通状态，将前述的第一输出电压VOUTP钳位上拉到电源电压VDD；

第二输出模块302，具有提供第二输出电压VOUTN的第二输出端口，该第二输出模块302用于在该全差分运算放大器300的上电复位期间调节其自身导通状态，将前述第二输出电压VOUTN钳位下拉到地电压。

可选地，前述的差分输入对包括：晶体管Mp2和晶体管Mp3，其中，该晶体管Mp2的第一端通过晶体管Mp1连接在供电端，接入前述的电源电压VDD，第二端连接前述的第一输出模块301，控制端接入第一输入电压VINP；该晶体管Mp3的第一端与前述晶体管Mp2的第一端共连，第二端连接前述的第二输出模块302，控制端接入第二输入电压VINN。

可选地，前述的第一输出模块301包括：

串联连接在供电端与前述第一输出端口之间的晶体管Mp4和晶体管Mp6，该晶体管Mp4的控制端与晶体管Mp1的控制端连接，共同接入第一偏置电压VBP1；

串联连接在供电端与前述第二输出端口之间的晶体管Mp5和晶体管Mp7，该晶体管Mp5的控制端通过时序控制间歇连通该晶体管Mp4的控制端，该晶体管Mp7的控制端与该晶体管Mp6的控制端连接，共同接入第二偏置电压VBP2。

可选地，前述的第二输出模块302包括：

串联连接在前述第一输出端口与地之间的晶体管Mn1和晶体管Mn3，该晶体管Mn1和该晶体管Mp6连接且二者的连接节点作为前述的第一输出端口，用以提供前述的第一输出电压VOUTP，该晶体管Mn1和该晶体管Mn3的连接节点连接在晶体管Mp2的第二端；

串联连接在前述第二输出端口与地之间的晶体管Mn2和晶体管Mn4，该晶体管Mn2和前述晶体管Mp7连接且二者的连接节点作为前述的第二输出端口，用以提供前述第二输出电压VOUTN，该晶体管Mn2的控制端和前述晶体管Mn1的控制端连接，共同接入第三偏置电压VBN2，该晶体管Mn4的控制端通过时序控制间歇连通该晶体管Mn3的控制端，共同接入第四偏置电压VBN1，并且该晶体管Mn2和该晶体管Mn4的连接节点连接在晶体管Mp3的第二端。

可选地，前述的第一输出模块301还包括：MOS开关管T1和MOS开关管T2，其中，该MOS开关管T1连接在前述晶体管Mp4的控制端和晶体管Mp5的控制端之间；该MOS开关管T2连接在前述晶体管Mp4的控制端与其自身的第一端之间。

可选地，前述的第二输出模块302还包括：MOS开关管T3和MOS开关管T4，其中，该MOS开关管T4连接在前述晶体管Mn3的控制端和晶体管Mn4的控制端之间；该MOS开关管T3连接在前述晶体管Mn3的控制端与其自身的第二端之间。

可选地，前述的MOS开关管T4和MOS开关管T2受控于第一控制信号rstb，前述的MOS开关管T3和MOS开关管T1受控于第二控制信号rst，且前述第一控制信号与第二控制信号为互为反相的信号，即第一控制信号rstb为高电平时，第二控制信号rst为低电平；反之亦然。

在该全差分运算放大器300处于上电复位状态下，第一控制信号rstb控制MOS开关管T4断开，同时第二控制信号rst控制MOS开关管T3闭合导通，则在第一输出模块301上，该晶体管Mn1断开，第一输出电压VOUTP将被拉到电源电压VDD附近；同理，第一控制信号rstb控制MOS开关管T2断开，同时第二控制信号rst控制MOS开关管T1闭合导通，则在第二输出模块302上，由于晶体管Mp1断开，第二输出电压VOUTN将被下拉到地电压GND附近。这样再通过共模反馈环路中的开关电容网络就可以实现输出共模电压值达到(VDD+GND)/2。

可选地，前述的晶体管Mp2、晶体管Mp3、晶体管Mp1、晶体管Mp4、晶体管Mp6、晶体管Mn1、晶体管Mn3、晶体管Mp5、晶体管Mp7、晶体管Mn2和晶体管Mn4的其中任一为金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，简称为MOS管)。

可选地，前述的晶体管Mp2、晶体管Mp3、晶体管Mp1、晶体管Mp4、晶体管Mp6、晶体管Mp5和晶体管Mp7均为PMOS管，且前述的晶体管Mn1、晶体管Mn3、晶体管Mn2和晶体管Mn4均为NMOS管。

可选地，前述的MOS开关管T3和MOS开关管T4均为N型场效应晶体管器件(NMOS开关)，且前述的MOS开关管T1和MOS开关管T2均为P型场效应晶体管器件(PMOS开关)。

在本实施例中，晶体管Mn1栅端的开关由于传输电位较低(接近地电位)，所以只需要NMOS做开关，且W/L(宽长比)不需要特别大；同样的晶体管Mp1栅端的开关传输电位较高(接近电源电位)，因此只需要PMOS做开关，同样W/L不需要特别大。由此设计难度和模块面积大大降低。

因此，本公开实施例一提供的全差分运算放大器300，在输出模块(第一输出模块301和第二输出模块302)上利用场效应晶体管器件作为开关(T1、T2、T3和T4)，突破了现有技术中使用CMOS器件作为开关的尺寸及工作电压的限制，在实现现有技术中共模复位建立的同时，可扩展该全差分运算放大器300工作电压范围(低限压值)，还能有效降低该该全差分运算放大器300的集成芯片面积，降低制造成本。

另一方面本公开提供了一种全差分运算放大器电路，在其一种实施方式中，可类似于图1所示的全差分运算放大器电路，具体的例如可以包括：

如前述实施例一所示的全差分运算放大器300，该全差分运算放大器300具有提供第一输出电压VOUTP的第一输出端口和提供第二输出电压VOUTN的第二输出端口；

共模检测模块，连接前述第一输出端口和前述第二输出端口，该共模检测模块可用于根据前述第一输出电压VOUTP和前述第二输出电压VOUTN得到平均输出电压；

比较器，连接在前述共模检测模块与前述全差分运算放大器300之间，根据预设共模电压与前述平均输出电压的比较结果生成调节电压，

该全差分运算放大器300在上电复位期间，能根据前述调节电压时序控制其自身导通状态，使前述平均输出电压稳定在前述的预设共模电压上。

可选地，前述的共模检测模块可以包括：开关电容网络，如图2中所示的结构120，类似的，该开关电容网络中的多个开关(S1～S6)配合两相不交叠时钟ph2和ph1进行多次闭合断开，利用多个电容(C1和C2)的充放电过程得到稳定的共模输出电压Vcm，该输出共模电压Vcm的值一般可达到(VDD+GND)/2。

当然本公开的上述内容并不限于此，该全差分运算放大器300可应用于其他的全差分运算放大器电路中，在此不作限制。

实施例二：

图7示出本公开实施例二提供的全差分运算放大器的结构示意图，图8示出图7中所示全差分运算放大器的输入输出信号的波形示意图。

本公开实施例二提供的全差分运算放大器400与上述实施例一所示的全差分运算放大器300结构基本相同，其区别之处在于：

该全差分运算放大器400还包括有：控制开关T5，

其中，该控制开关T5连接在前述的第一输出端口与第二输出端口之间，受共模建立信号rst_d的控制，在该全差分运算放大器400的共模复位建立结束后，将两个输出端口短接一小段时间。

此结构还增加了共模建立信号rst_d，就是在第二控制信号rst结束后，对输出进行了一下短接。主要的目的是因为上电复位阶段第二输出电压VOUTN和第一输出电压VOUTP尽管共模符合要求，但是差模值很大，后面最终电压的建立依然会需要一段时间。因此在输出共模满足要求之后短接输出两端，使得差模值为零附近。

而此控制开关T5并不要求传输电压的精度，所以虽然也需要采用CMOS开关，但是尺寸不需要特别大。

本实施例中通过在现有电路基础上的改进，增加了共模复位阶段，每次上电后正常切换前增加一个复位时间，在此复位时间中将输出共模建立到需要的电平，之后每次切换都能维持基本相同的电平，如此每次切换输出需要的建立时间都基本接近，第一个半周期的建立时间也就不再是瓶颈了。参考图8，从图中可以看到，通过上电复位和输出短接阶段后，第一个半周期的输出只需要大约0.3uS就可以建立了，基本和后面周期一致，因此此结构的全差分运算放大器400的工作开关频率可以达到1.5MHz左右。

本实施例二中提供的全差分运算放大器400可以实现缩短上电复位期间共模电压的建立时间的目的，同时可进一步提高全差分运算放大器在后续正常工作时的开关频率，增强全差分运算放大器在高速高精度ADC中的适用性。同时，可以扩展该全差分运算放大器400工作电压范围(低限压值)，还能有效降低该该全差分运算放大器400的集成芯片面积，降低制造成本。

同理，在一种实施例中，该全差分运算放大器400也可类似的应用于与图1所示全差分运算放大器电路中，以进一步提高该全差分运算放大器400的稳定性。

在可替代的其他实施例中，该全差分运算放大器400也可应用于不同于图1所示全差分运算放大器电路的电路结构中。

除了上面的基础改进，还有一种较为特殊的运放结构--斩波运放，采用类似的思路会有更好的实现方式。

图9示出现有技术中一种斩波全差分运算放大器的结构示意图，图10示出现有技术中另一种斩波全差分运算放大器同时也是本公开实施例三的全差分运算放大器的部分结构的结构示意图，图11a～图11c分别示出图9和图10所示斩波全差分运算放大器中的各个斩波开关的结构示意图。

常见的斩波全差分运算放大器如图9和图10所示，在图10所示示例中，第一斩波开关chop1，第二斩波开关chop2和第三斩波开关chop3的结构对应如图11a，11b和11c所示。高电源电压VDD下，图9和图10所示两种结构差别不大，但是在低电源电压VDD下，明显图9有着前述实施例二提到的开关电压导通问题。

本公开实施例三提供的另一种全差分运算放大器600与前述图10所示电路结构基本相同，其适用于低电源电压VDD情况下，在此结构上实现上电复位状态下的输出共模电压建立将会更加容易。因为无需额外增加开关，只需要对前述图10～图11c所示内容中第二斩波开关chop2和第三斩波开关chop3中各个开关的控制信号做一定的逻辑运算即可。

图12a示出本公开实施例三提供的全差分运算放大器中处理模块的结构示意图，图12b和图12c分别示出本公开实施例三提供的全差分运算放大器中的第二斩波开关和第三斩波开关的结构示意图。

具体的，结合图10和图12a，该全差分运算放大器600包括：

差分输入对；

第一斩波开关chop1，该第一斩波开关chop1的输入端分别接入第一输入电压VINP和第二输入电压VINN，输出端分别对应连接前述差分输入对的控制端，用以提供高频调制信号；

输出模块(未示出)，该输出模块具有提供第一输出电压VOUTP的第一输出端口和提供第二输出电压VOUTN的第二输出端口，该输出模块利用受控于多路时钟信号(如Ph2s、Ph1s和Ph1t)的多个斩波开关(chop2和chop3)，将放大后的高频调制信号解调输出成前述的第一输出电压VOUTP和第二输出电压VOUTN；

处理模块601，该处理模块601的输入端接入多个控制信号(如rstb、rst、ph1和ph2)，且该处理模块601用于对前述多个控制信号(如rstb、rst、ph1和ph2)进行逻辑运算，生成前述的多路时钟信号(如Ph2s、Ph1s和Ph1t)，

其中，在该全差分运算放大器600的上电复位期间，该处理模块601通过对前述多个控制信号(如rstb、rst、ph1和ph2)的逻辑运算控制对应斩波开关的时钟信号(如Ph2s、Ph1s和Ph1t)的频率，将前述的第一输出电压VOUTP钳位上拉到电源电压VDD，以及将前述的第二输出电压VOUTN钳位下拉到地电压。

可选地，如图12a所示，该处理模块601接入的多个控制信号包括：第一控制信号rstb、第二控制信号rst、第三控制信号ph1和第四控制信号ph2，且生成的前述多路时钟信号包括：第一时钟信号Ph2s、第二时钟信号Ph1s和第三时钟信号Ph1t，其中，该第一控制信号rstb与第二控制信号rst互为反相信号。

可选地，前述的第二时钟信号为：ph1s＝ph1*rstb (1)

前述的第一时钟信号为：ph2s＝ph2*rstb (2)

前述的第三时钟信号为：ph1t＝ph1+rst (3)

可选地，前述的差分输入对包括：晶体管Mp2和晶体管Mp3，其中，该晶体管Mp2的第一端通过晶体管Mp1连接在供电端，接入前述的电源电压VDD，第二端连接前述的输出模块，控制端连接前述第一斩波开关chop1；该晶体管Mp3的第一端与晶体管Mp2的第一端共连，第二端连接前述的输出模块，控制端连接前述的第一斩波开关chop1。

可选地，前述的第一斩波开关chop1具有第一输入端子、第二输入端子、第一输出端子和第二输出端子，

该第一输入端子接入前述的第一输入电压VINP，该第二输入端子接入前述的第二输入电压VINN，该第一输出端子连接晶体管Mp2的控制端，该第二输出端子连接晶体管Mp3的控制端。

可选地，该第一斩波开关chop1包括开关S1、开关S2、开关S3和开关S4，该第一输入端子通过开关S1连接前述的第一输出端子，且该第一输入端子通过开关S2连接前述的第二输出端子，该第二输入端子通过开关S3连接前述的第一输出端子，且该第二输入端子通过开关S4连接前述的第二输出端子。在该第一斩波开关chop1中，开关S1和开关S4受控于时钟信号Ph1，开关S2和开关S3受控于时钟信号Ph2，且该时钟信号Ph1和时钟信号Ph2为高电平的不交叠时钟。

可选地，前述的输出模块包括：第二斩波开关chop2、第三斩波开关chop3、晶体管Mp4、晶体管Mp6、晶体管Mp5、晶体管Mp7、晶体管Mn1、晶体管Mn2、晶体管Mn3和晶体管Mn4，

其中，该第二斩波开关chop2具有第三输入端子、第四输入端子、第三输出端子和第四输出端子，该第三输入端子通过晶体管Mp4连接供电端，该第四输入端子通过晶体管Mp5连接供电端，该第三输出端子通过晶体管Mp6连接前述的第一输出端口，该第四输出端子通过晶体管Mp7连接前述的第二输出端口，且前述晶体管Mp4的控制端与晶体管Mp5的控制端共同连接晶体管Mp1的控制端，接入第一偏置电压VBP1，晶体管Mp6的控制端和晶体管Mp7的控制端连接，接入第二偏置电压VBP2；

该第三斩波开关chop3具有第五输入端子、第六输入端子、第五输出端子和第六输出端子，该第五输出端子通过晶体管Mn1连接前述的第一输出端口，该第六输出端子通过晶体管Mn2连接前述的第二输出端口，该第五输入端子通过晶体管Mn3连接到地，该第六输入端子通过晶体管Mn4连接到地，且该晶体管Mn1的控制端与晶体管Mn2的控制端连接，接入第三偏置电压VBN2，该晶体管Mn3的控制端和晶体管Mn4的控制端连接，接入第四偏置电压VBN1。

可选地，前述的第二斩波开关chop2包括开关S5、开关S6、开关S7和开关S8，其中，前述的第三输入端子通过该开关S5连接前述的第三输出端子，以及通过开关S6连接前述的第四输出端子；前述的第四输入端子通过开关S7连接前述第三输出端子，以及通过开关S8连接前述第四输出端子，如图12b所示。

可选地，前述的第三斩波开关chop3包括开关S9、开关S10、开关S11和开关S12，其中，前述的第五输入端子通过开关S9连接前述第五输出端子，以及通过开关S10连接前述第六输出端子；前述的第六输入端子通过开关S11连接前述第五输出端子，以及通过开关S12连接前述第六输出端子，如图12c所示。

可选地，前述的开关S5和开关S12均受控于前述的第三时钟信号Ph1t，前述的开关S6、开关S7、开关S10和开关S11均受控于前述的第一时钟信号Ph2s，且前述的开关S8和开关S9均受控于前述的第二时钟信号Ph1s。

可选地，前述的晶体管Mp2、晶体管Mp3、晶体管Mp1、晶体管Mp4、晶体管Mp5、晶体管Mp6、晶体管Mp7、晶体管Mn1、晶体管Mn2、晶体管Mn3和晶体管Mn4的其中任一为MOS管。

可选地，前述的晶体管Mp2、晶体管Mp3、晶体管Mp1、晶体管Mp4、晶体管Mp5、晶体管Mp6和晶体管Mp7均为PMOS管，且前述的晶体管Mn1、晶体管Mn2、晶体管Mn3和晶体管Mn4均为NMOS管。

可选地，前述的开关S5、开关S6、开关S7、开关S8、开关S9、开关S10、开关S11和开关S12均为互补式金氧化物半导体场效应晶体管器件(CMOS开关)。

本实施例中，在该全差分运算放大器600的上电复位期间，该处理模块601通过对前述多个控制信号(如第一控制信号rstb、第二控制信号rst、第三控制信号ph1和第四控制信号ph2)的逻辑运算控制对应斩波开关中各个时钟信号(如第一时钟信号Ph2s、第二时钟信号Ph1s和第三时钟信号Ph1t)的频率，具体的：当rst为低时不影响工作状态。当第二控制信号rst为高即复位状态时，第三时钟信号ph1t为1，使得相应开关S5和S12闭合导通，第二时钟信号ph1s和第一时钟信号ph2s均为0，使得相应开关(开关S6、开关S7、开关S8、开关S9、开关S10和开关S11)断开。改进的第二斩波开关chop2使得输出模块对供电端的连接断开，因此第二输出电压VOUTN被下拉到地电位GND；改进的第三斩波开关chop3使得输出模块对地端连接断开，因此第一输出电压VOUTP被上拉到电源电压VDD。从而最终在上电复位状态实现了输出共模电压的建立，使其稳定处于(VDD+GND)/2的电位。

本实施例中的斩波全差分运算放大器600的输出共模电压建立不增加额外开关，只需要增加处理模块601，利用该处理模块601进行简单的逻辑运算，以减少每个周期内的输出共模建立时间，提高后续正常工作时的开关频率，同时该电路设计非常简洁且可靠，有利于节省制造成本。

另一方面本公开还提供了一种全差分运算放大器电路，其中，包括：如前述实施例三所述的全差分运算放大器600。

应当说明的是，在本公开的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。

Claims (22)

1.一种全差分运算放大器，包括：

差分输入对；

第一输出模块，具有提供第一输出电压的第一输出端口，该第一输出模块用于在所述全差分运算放大器的上电复位期间调节其自身导通状态，将所述第一输出电压钳位上拉到电源电压；

第二输出模块，具有提供第二输出电压的第二输出端口，该第二输出模块用于在所述全差分运算放大器的上电复位期间调节其自身导通状态，将所述第二输出电压钳位下拉到地电压。

2.根据权利要求1所述的全差分运算放大器，其中，还包括：

控制开关，连接在所述第一输出端口与所述第二输出端口之间，受共模建立信号的控制，在所述全差分运算放大器的共模复位建立结束后，将两个输出端口短接一小段时间。

3.根据权利要求1或2所述的全差分运算放大器，其中，所述差分输入对包括：

第一晶体管，所述第一晶体管的第一端通过第三晶体管连接在供电端，接入所述电源电压，第二端连接所述第一输出模块，控制端接入第一输入电压；

第二晶体管，所述第二晶体管的第一端与所述第一晶体管的第一端共连，第二端连接所述第二输出模块，控制端接入第二输入电压。

4.根据权利要求3所述的全差分运算放大器，其中，所述第一输出模块包括：

串联连接在供电端与所述第一输出端口之间的第四晶体管和第六晶体管，所述第四晶体管的控制端与所述第三晶体管的控制端连接，共同接入第一偏置电压；

串联连接在供电端与所述第二输出端口之间的第五晶体管和第七晶体管，所述第五晶体管的控制端通过时序控制间歇连通所述第四晶体管的控制端，所述第七晶体管的控制端与所述第六晶体管的控制端连接，共同接入第二偏置电压。

5.根据权利要求4所述的全差分运算放大器，其中，所述第二输出模块包括：

串联连接在所述第一输出端口与地之间的第八晶体管和第十晶体管，所述第八晶体管和所述第六晶体管连接且二者的连接节点作为所述第一输出端口，用以提供所述第一输出电压，所述第八晶体管和所述第十晶体管的连接节点连接在所述第一晶体管的第二端；

串联连接在所述第二输出端口与地之间的第九晶体管和第十一晶体管，所述第九晶体管和所述第七晶体管连接且二者的连接节点作为所述第二输出端口，用以提供所述第二输出电压，所述第九晶体管的控制端和所述第八晶体管的控制端连接，共同接入第三偏置电压，所述第十一晶体管的控制端通过时序控制间歇连通所述第十晶体管的控制端，共同接入第四偏置电压，并且所述第九晶体管和所述第十一晶体管的连接节点连接在所述第二晶体管的第二端。

6.根据权利要求5所述的全差分运算放大器，其中，所述第一输出模块还包括：

第一开关管，连接在所述第四晶体管的控制端和所述第五晶体管的控制端之间；

第二开关管，连接在所述第五晶体管的控制端与其自身的第二端之间。

7.根据权利要求6所述的全差分运算放大器，其中，所述第二输出模块还包括：

第三开关管，连接在所述第十晶体管的控制端和所述第十一晶体管的控制端之间；

第四开关管，连接在所述第十晶体管的控制端与其自身的第一端之间。

8.根据权利要求7所述的全差分运算放大器，其中，所述第一开关管和所述第四开关管受控于第一控制信号，

所述第二开关管和所述第三开关管受控于第二控制信号，

且所述第一控制信号与所述第二控制信号为互为反相的信号。

9.根据权利要求8所述的全差分运算放大器，其中，所述第一开关管和第二开关管均为N型场效应晶体管器件，

且所述第三开关管和第四开关管均为P型场效应晶体管器件。

10.一种全差分运算放大器电路，其中，包括：

如权利要求1～9中任一项所述的全差分运算放大器，所述全差分运算放大器具有提供第一输出电压的第一输出端口和提供第二输出电压的第二输出端口；

共模检测模块，连接所述第一输出端口和所述第二输出端口，所述共模检测模块用于根据所述第一输出电压和所述第二输出电压得到平均输出电压；

比较器，连接在所述共模检测模块与所述全差分运算放大器之间，根据预设共模电压与所述平均输出电压的比较结果生成调节电压，

所述全差分运算放大器在上电复位期间，根据所述调节电压时序控制其自身导通状态，使所述平均输出电压稳定在所述预设共模电压。

11.根据权利要求10所述的全差分运算放大器电路，其中，所述共模检测模块包括：

开关电容网络，所述开关电容网络中的多个开关配合两相不交叠时钟进行多次闭合断开，利用多个电容的充放电过程得到稳定的平均输出电压。

12.一种全差分运算放大器，包括：

差分输入对；

第一斩波开关，所述第一斩波开关的输入端分别接入第一输入电压和第二输入电压，输出端分别对应连接所述差分输入对的控制端，用以提供高频调制信号；

输出模块，具有提供第一输出电压的第一输出端口和提供第二输出电压的第二输出端口，该输出模块利用受控于多路时钟信号的多个斩波开关，将放大后的高频调制信号解调输出成所述第一输出电压和第二输出电压；

处理模块，所述处理模块的输入端接入多个控制信号，所述处理模块用于对所述多个控制信号进行逻辑运算，生成所述多路时钟信号，

其中，在所述全差分运算放大器的上电复位期间，所述处理模块通过对所述多个控制信号的逻辑运算控制对应斩波开关的时钟信号，将所述第一输出电压钳位上拉到电源电压，以及将所述第二输出电压钳位下拉到地电压。

13.根据权利要求12所述的全差分运算放大器，其中，所述处理模块接入的多个控制信号包括：第一控制信号rstb、第二控制信号rst、第三控制信号ph1和第四控制信号ph2，

且生成的所述多路时钟信号包括：第一时钟信号Ph2s、第二时钟信号Ph1s和第三时钟信号Ph1t，

其中，所述第一控制信号rstb和所述第二控制信号rst互为反相信号。

14.根据权利要求13所述的全差分运算放大器，其中，所述第二时钟信号为：ph1s＝ph1*rstb，

所述第一时钟信号为：ph2s＝ph2*rstb，

所述第三时钟信号为：ph1t＝ph1+rst。

15.根据权利要求14所述的全差分运算放大器，其中，所述差分输入对包括：

第一晶体管，所述第一晶体管的第一端通过第三晶体管连接在供电端，接入所述电源电压，第二端连接所述输出模块，控制端连接所述第一斩波开关；

第二晶体管，所述第二晶体管的第一端与所述第一晶体管的第一端共连，第二端连接所述输出模块，控制端连接所述第一斩波开关。

16.根据权利要求15所述的全差分运算放大器，其中，所述第一斩波开关具有第一输入端子、第二输入端子、第一输出端子和第二输出端子，

所述第一输入端子接入所述第一输入电压，所述第二输入端子接入所述第二输入电压，所述第一输出端子连接所述第一晶体管的控制端，所述第二输出端子连接所述第二晶体管的控制端。

17.根据权利要求16所述的全差分运算放大器，其中，所述输出模块包括：

第二斩波开关，所述第二斩波开关具有第三输入端子、第四输入端子、第三输出端子和第四输出端子，所述第三输入端子通过第四晶体管连接供电端，所述第四输入端子通过第五晶体管连接供电端，所述第三输出端子通过第六晶体管连接所述第一输出端口，所述第四输出端子通过第七晶体管连接所述第二输出端口，且所述第四晶体管的控制端与所述第五晶体管的控制端共同连接所述第三晶体管的控制端，接入第一偏置电压，所述第六晶体管的控制端和所述第七晶体管的控制端连接，接入第二偏置电压；

第三斩波开关，所述第三斩波开关具有第五输入端子、第六输入端子、第五输出端子和第六输出端子，所述第五输出端子通过第八晶体管连接所述第一输出端口，所述第六输出端子通过第九晶体管连接所述第二输出端口，所述第五输入端子通过第十晶体管连接到地，所述第六输入端子通过第十一晶体管连接到地，且所述第八晶体管的控制端与所述第九晶体管的控制端连接，接入第三偏置电压，所述第十晶体管的控制端和所述第十一晶体管的控制端连接，接入第四偏置电压。

18.根据权利要求17所述的全差分运算放大器，其中，所述第二斩波开关包括第一开关、第二开关、第三开关和第四开关，

所述第三输入端子通过所述第一开关连接所述第三输出端子，以及通过所述第二开关连接所述第四输出端子；

所述第四输入端子通过所述第三开关连接所述第三输出端子，以及通过所述第四开关连接所述第四输出端子。

19.根据权利要求18所述的全差分运算放大器，其中，所述第三斩波开关包括第五开关、第六开关、第七开关和第八开关，

所述第五输入端子通过所述第五开关连接所述第五输出端子，以及通过所述第六开关连接所述第六输出端子；

所述第六输入端子通过所述第七开关连接所述第五输出端子，以及通过所述第八开关连接所述第六输出端子。

20.根据权利要求19所述的全差分运算放大器，其中，所述第一开关和第八开关均受控于所述第三时钟信号，所述第二开关、第三开关、第六开关和第七开关均受控于所述第一时钟信号，且所述第四开关和第五开关均受控于所述第二时钟信号。

21.根据权利要求20所述的全差分运算放大器，其中，所述第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第七开关和第八开关均为互补式金氧化物半导体场效应晶体管器件。

22.一种全差分运算放大器电路，其中，包括：

如权利要求12～21中任一项所述的全差分运算放大器。

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