KR101887156B1 - 로우 스위칭 에러, 소형 커패시터들, 오토 제로 오프셋 버퍼 증폭기 - Google Patents
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Abstract
오토 제로 오프셋 증폭기의 스위칭 에러는 오토 제로 스위치들에 대한 클럭 레벨을 상기 오토 제로 오프셋 증폭기의 스위치들의 완전한 스위칭을 보장하기에 적합한 전압으로 유지함으로써 저감된다. 레벨 시프팅 회로는 소정의 레벨 제어에서 클럭을 제공하고, 로컬 전압 조정기는 상기 레벨 시프팅 회로에 조정된 전압을 제공한다.
Description
본 출원은 Gabriel Rosca에 의해 "로우 스위칭 에러, 소형 커패시터들, 오토 제로 오프셋 버퍼(Low Switching Error, Small Capacitors, Auto-Zero Offset Buffer)"라는 발명의 명칭으로 2011년 3월 20일 출원된 공동 소유의 미국 가 특허출원 제61/469,472호의 우선권 이익을 주장하고, 이 출원은 모든 목적을 위해 여기에 통합된다.
본 발명은 버퍼 증폭기들에 관한 것으로, 특히 오토 제로(auto-zero) 오프셋 버퍼 증폭기들에 관한 것이다.
오토 제로 오프셋 연산(버퍼) 증폭기들은 아주 낮은 입력에 기인한 DC 오프셋 및 노이즈를 초래하는 아날로그와 디지털(스위칭) 회로를 결합하는 일종의 아날로그 회로들이다. 이들 연산 증폭기들은 아주 작은 전압들을 분해하는데 고 이득을 필요로 하는 정밀 응용기기들에 때때로 사용된다. 정밀 응용기기들의 예로 RTD, 서모커플, 저항성 전류 측정 장치 및 기타 감지 응용기기들이 있다. 오토 제로 오프셋 연산 증폭기들을 사용하면 A/D 컨버터의 정밀 요건을 완화할 수 있고, 비용을 절감할 수 있다. 오늘날의 오토 제로 오프셋 연산 증폭기들은 평균 오프셋들을 저감하는데 사용되었던 초기의 초퍼 구성들(early chopping schemes)과 약간의 유사성을 갖는다. 이들 회로들은 증폭기의 입력들 및 출력들을 클럭을 사용하여 초핑하는 별개의 증폭기들 및 스위치들을 이용하는 아주 단순한 것이었다. 낮은 오프셋을 이루고 스위칭 노이즈를 걸러내는 데에는 많은 필터링이 필요했다. 초퍼 증폭기들은 큰 결정 시정수들로 제한된 일반적으로 수 헤르츠의 저주파 대역폭을 가진다.
도 1을 참조하면, 종래 기술의 오토 제로 오프셋 연산 증폭기의 개략 블록도가 도시된다. 이 종래 기술의 오토 제로 오프셋 연산 증폭기는 일반적으로 도면부호 100으로 나타내고, 최종 신호 출력(Vout)을 생성하도록 결합된 최소 두 개의 연산 증폭기들(102 및 104)을 포함할 수 있다. 종래의 광 대역폭 "메인 증폭기(102)"는 입력으로부터 출력으로 바로 접속되고, 인입 신호를 연속적으로 처리한다. 제2의 아주 높은 이득의 "널링(nulling)" 증폭기(104)는 오프셋 보정을 위해 병렬로 접속되어 있다. 널링 증폭기(104)는 그 자신의 오프셋을 널링하고, 클럭 발진기(110)의 클럭 주파수 이하의 저주파 1/f 노이즈를 제거하도록 제로로 된다. 제로화는 증폭기(104)의 두 개의 입력들을 스위치(108)로 쇼트시키고 커패시터(112)에 결과로서 생긴 오프셋을 저장하는 것을 포함한다. 보상 주기 동안, 이 보정 전압이 보조 포트(116)를 통해 널링 증폭기(104)에 인가된다. 보정 전압은 상기 널링 증폭기(104)가 그 제로화 주기에서 스위치(106)에 의해 상기 메인 증폭기(102)로부터 분리될 때, 상기 저장 커패시터(114)에 의해 메인 증폭기 보조 포트(118) 상에서 유지된다. 그 후 이 보정 전압은 그 보조 포트(118)를 통해 상기 메인 증폭기(102)의 오프셋을 널링하는데 사용된다.
초기의 오토 제로 오프셋 증폭기들은 광대역 "메인" 증폭기와 단일 "널링" 증폭기를 조합했었다. 상기 단일 널링 증폭기는 그 자신의 오프셋을 보정하고, 메인 증폭기의 오프셋을 저감하기 위해 샘플 및 홀드 회로를 갖는다. 초기의 구현은 외부 커패시터들을 필요로 했으며, 수 백 헤르츠의 샘플링 주파수를 가졌었다. 오랜 기간에 걸쳐 현재 상태로의 개선이 있어왔다. 현대의 오토 제로 오프셋 연산 증폭기들은 이제 아주 낮은 온도 드리프트로 수 마이크로볼트의 DC 오프셋을 달성할 수 있다.
그러나 널링 증폭기 내부 클럭 스위칭으로 인해 출력에서 약간의 스위칭 노이즈가 발생한다. 이는 샘플링 클럭 주파수 주위에서 두드러진다. 이 노이즈가 대칭이 아니라면, 즉, 실질적으로 같은 양의 양과 음의 글리치들(glitches)을 생성하지 않는다면, 평균 DC 오프셋이 시스템에 발생할 수 있다. 따라서 양호한 DC 성능을 위해서는 이들 글리치들의 저감이 필수적이다.
너무 작은 오토 제로 커패시턴스를 갖는 오토 제로 오프셋 버퍼 증폭기는 높은 스위칭 에러들을 나타낸다. 이 스위칭 에러들을 작은 값으로 저감하기 위해서는 오토 제로 회로에 높은 값의 커패시턴스(대영역 커패시터들)가 필요하다. 그러나 커패시턴스를 증가시키려면 커패시터들을 위한 보다 집적된 회로 실리콘 영역이 필요하다. 예를 들어, +/- 5mv 최대 스위칭 에러의 특수 요건에서, 커패시터들은 열(10) 배 더 커져서 집적 회로 다이 상의 전체 모듈은 적어도 2배 더 커지게 된다.
따라서 스위칭 클럭 진폭을 제어함으로써 소형 커패시터들을 이용하여 낮은 스위칭 에러를 제공하는 기술 및 회로가 필요하게 된다.
일 실시예에 따르면, 오토 제로(auto-zero) 오프셋 버퍼 증폭기는, 차동 입력들, 보조 널링 입력 및 출력을 갖는 메인 증폭기; 차동 입력들, 보조 널링 입력 및 출력을 갖는 널링 증폭기; 상기 메인 및 상기 널링 증폭기들의 차동 입력들에 결합된 제1 전계 효과 트랜지스터(FET) 스위치; 상기 널링 증폭기의 출력 그리고 상기 메인 및 상기 널링 증폭기들의 보조 널링 입력들에 결합된 제2 FET 스위치; 상기 제2 FET 스위치 및 상기 널링 증폭기의 보조 널링 입력에 결합된 제1 저장 커패시터; 상기 제2 FET 스위치 및 상기 메인 증폭기의 보조 널링 입력에 결합된 제2 저장 커패시터; 클럭 출력을 갖는 발진기; 상기 발진기의 클럭 출력에 결합된 입력 및 상기 제1 및 제2 스위치들에 결합된 출력을 구비하여 상기 제1 및 제2 스위치들을 제어하는 레벨 시프팅 회로; 상기 레벨 시프팅 회로에 결합된 전압 조정기를 포함하고, 상기 레벨 시프팅 회로는 상기 제1 및 제2 FET 스위치들에 제어 신호를 제공하고, 상기 제어 신호는 상기 제1 및 제2 FET 스위치들의 게이트 소스 턴온 전압보다 다소 큰 전압 진폭을 갖는다.
또 다른 실시예에 따르면, 상기 전압 조정기는, 에러 증폭기; 상기 에러 증폭기의 제1 입력 및 출력에 결합된 피드백 네트워크; 및 상기 에러 증폭기의 제2 입력에 결합된 전압기준회로를 포함할 수 있고, 상기 전압 조정기는 상기 제1 및 제2 FET 스위치들을 완전하게 턴온하는데 필요한 전압 보다 다소 큰 전압을 제공한다. 또 다른 실시예에 따르면, 상기 레벨 시프팅 회로는 아날로그 그라운드 및 디지털 그라운드 사이의 전위차를 허용한다. 또 다른 실시예에 따르면, 상기 메인 증폭기는 이용가능한 출력 전류를 증가시키기 위한 버퍼 증폭기를 더 포함한다. 또 다른 실시예에 따르면, 상기 제1 및 제2 FET 스위치들 단극 쌍투형(single pole double throw) FET 스위치들이다.
또 다른 실시예에 따르면, 상기 제1 및 제2 FET 스위치들 각각은, 제1 n-채널 FET; 제2 n-채널 FET; 제1 p-채널 FET; 및 제2 p-채널 FET를 포함하고; 상기 제1 p-채널 FET 및 상기 제2 p-채널 FET의 게이트들은 상기 레벨 시프팅 회로로부터의 제어 신호에 결합되고; 상기 제2 p-채널 FET 및 상기 제1 n-채널 FET의 게이트들은 상기 레벨 시프팅 회로로부터의 반전 제어 신호에 결합되며; 상기 제1 p-채널 FET의 드레인 및 상기 제1 n-채널 FET의 소스는 공통 노드에 결합되고; 상기 제1 p-채널 FET의 소스 및 상기 제1 n-채널 FET의 드레인은 정상적으로 폐쇄된 노드에 결합되고; 그리고 상기 제2 p-채널 FET의 소스 및 상기 제2 n-채널 FET의 드레인은 정상적으로 개방된 노드에 결합된다.
또 다른 실시예에 따르면, 상기 제1 및 제2 p-채널 FET들의 n-웰들은 아날로그 전압원에 결합되고; 상기 제1 및 제2 n-채널 FET들의 p-웰들은 상기 아날로그 전압원의 공통 단자에 결합된다. 또 다른 실시예에 따르면, 상기 아날로그 전압원의 공통 단자에 n-기판이 결합된다. 또 다른 실시예에 따르면, 상기 아날로그 전압원의 공통 단자는 실질적으로 그라운드 전위에 있다.
또 하나의 실시예에 따르면, 버퍼 증폭기 내에서 오토 제로 오프셋 보정을 위한 방법은, 차동 입력들, 보조 널링 입력 및 출력을 갖는 메인 증폭기를 제공하는 단계; 차동 입력들, 보조 널링 입력 및 출력을 갖는 널링 증폭기를 제공하는 단계; 상기 메인 및 상기 널링 증폭기들의 차동 입력들에 결합된 제1 전계 효과 트랜지스터(FET) 스위치를 제공하는 단계; 상기 널링 증폭기의 출력 그리고 상기 메인 및 상기 널링 증폭기들의 보조 널링 입력들에 결합된 제2 FET 스위치를 제공하는 단계; 상기 제2 FET 스위치 및 상기 널링 증폭기의 보조 널링 입력에 결합된 제1 저장 커패시터를 제공하는 단계; 상기 제2 FET 스위치 및 상기 메인 증폭기의 보조 널링 입력에 결합된 제2 저장 커패시터를 제공하는 단계; 발진기로부터 클럭 출력을 제공하는 단계; 상기 발진기의 클럭 출력에 결합된 입력을 갖는 레벨 시프팅 회로에 의해 상기 제1 및 제2 스위치들을 제어하는 단계; 상기 레벨 시프팅 회로에 전압 조정기를 결합하는 단계; 및 상기 레벨 시프팅 회로로부터 상기 제1 및 제2 FET 스위치들로 상기 제1 및 제2 FET 스위치들의 게이트 소스 턴온 전압보다 다소 큰 전압 진폭을 갖는 제어 신호를 제공하는 단계를 포함할 수 있다.
상기 방법의 또 다른 실시예에 따르면, 상기 전압 조정기는 상기 제1 및 제2 FET 스위치들을 완전히 턴온하는데 필요한 것 보다 다소 높은 전압을 상기 레벨 시프팅 회로에 제공하는 단계를 포함할 수 있다. 상기 방법의 또 다른 실시예에 따르면, 오프셋 보상 에러를 저감하는 단계는 상기 제1 및 제2 저장 커패시터들의 커패시턴스 값들을 증가시키는 단계를 포함할 수 있다. 상기 방법의 또 다른 실시예에 따르면, 상기 전압 조정기는, 에러 증폭기; 상기 에러 증폭의 제1 입력 및 출력에 결합된 궤환 네트워크; 및 상기 에러 증폭기의 제2 입력에 결합된 전압 기준회로를 포함할 수 있고; 상기 전압 조정기는 상기 제1 및 제2 FET 스위치들을 완전히 턴온시키는데 필요한 전압 보다 다소 높은 전압을 제공한다.
상기 방법의 또 다른 실시예에 따르면, 상기 레벨 시프팅 회로는 아날로그 그라운드와 디지털 그라운드 사이의 전위차를 허용한다. 상기 방법의 다른 실시예에 따르면, 상기 메인 증폭기는 이용가능한 출력 전류를 증가하기 위한 버퍼 증폭기를 더 포함한다. 상기 방법의 또 다른 실시예에 따르면, 상기 제1 및 제2 FET 스위치들은 단극 쌍투형 FET 스위치들일 수 있다. 상기 실시예의 또 다른 실시예에 따르면, 제1 및 제2 p-채널 FET들의 n-웰들은 아날로그 전압원에 결합되고; 제1 및 제2 n-채널 FET들의 p-웰들은 상기 아날로그 전압원의 공통 단자에 결합된다. 또 다른 실시예에 따르면, n-기판은 아날로그 전압원의 공통 단자에 결합된다.
본 발명에 의하면 스위칭 클럭 진폭을 제어함으로써 소형 커패시터들을 이용하여 낮은 스위칭 에러를 제공하는 기술 및 회로를 제공할 수 있다.
도 1은 종래 기술의 오토 제로 오프셋 연산 증폭기의 개략도를 도시한다.
도 2는 본 개시의 특정 일례의 실시예에 따른 클럭 레벨 시프팅 회로 및 상기 레벨 시프팅 회로에 결합된 전압 조정기를 갖는 오토 제로 오프셋 연산 증폭기의 개략도를 도시한다.
도 3은 본 개시의 교시에 따른 오토 제로 오프셋 연산 증폭기에 사용된 단극 쌍투형 스위치들의 개략도를 도시한다.
도 2는 본 개시의 특정 일례의 실시예에 따른 클럭 레벨 시프팅 회로 및 상기 레벨 시프팅 회로에 결합된 전압 조정기를 갖는 오토 제로 오프셋 연산 증폭기의 개략도를 도시한다.
도 3은 본 개시의 교시에 따른 오토 제로 오프셋 연산 증폭기에 사용된 단극 쌍투형 스위치들의 개략도를 도시한다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있을 것이다. 본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
오토 제로 오프셋 증폭기의 스위칭 에러는 커패시턴스에 반비례하고, 커패시턴스를 증가시킴으로서만 감소될 수 있는 동적 에러를 생성하는 과도현상(transients)를 유도하는 하이 및 로우 클럭 레벨들 사이의 차에 정비례한다. 따라서 스위칭된 커패시터들의 영역을 증가시키는 대신에 스위칭 클럭 진폭을 저감함으로써 정적 및 동적 부품들에 의해 야기된 수용가능하게 낮은 스위칭 에러는 클럭 진폭 제어의 부재 시에 필요한 커패시턴스의 양을 예외 없이 증가시킨다(동일 효과가 큰 배수(∼10x)로 커패시턴스를 증가시킴으로써 달성된다). 스위칭 에러를 좀 더 양호하게 하는 것은 스위칭된 커패시터들의 커패시턴스를 증가시키고(증가된 영역) 그리고 스위칭 클럭의 진폭을 제한함으로써 가능하다. 오토 제로 스위치들에 대한 클럭 제어를 위한 레벨 시프팅 회로 및 상기 레벨 시프팅 회로에 대한 조정된 전압을 공급하는 로컬 전압 조정기를 이용함으로써, 클럭 진폭은 오토 제로 오프셋 버퍼 증폭기의 스위칭 장치들의 완전한 스위칭을 보장하는 최저 레벨(최소 소스-드레인 저항, 예를 들어 선형 동작 모드의 트랜지스터-온 상태)을 유지할 수 있다. 상기 스위칭 장치들은 로컬 조정기를 목적으로 한 전계 효과 트랜지스터(FET)이고, 그 제어 루프는 이들 FET 스위치들이 오토 제로 오프셋 증폭기의 동작에 있어서 최적의 실행을 위해 항상 적합한 전압 레벨들을 얻는 것을 보장한다.
도 2를 참조하면, 본 개시의 특정 일례의 실시예에 따른 클럭 레벨 시프팅 회로 및 상기 레벨 시프팅 회로에 결합된 전압 조정기를 갖는 오토 제로 오프셋 연산 증폭기의 개략도가 도시된다. 오토 제로 오프셋 증폭기는 일반적으로, 도면부호 200으로 나타내고, 최종 신호 출력(VOUT)을 생성하도록 결합된 적어도 두 개의 증폭기들(102 및 104)을 포함할 수 있다. 종래의 광 대역폭 "메인" 증폭기(102)는 입력으로부터 출력으로 바로 접속되고, 인입 신호를 연속적으로 처리한다. 제2의 아주 높은 이득의 "널링(nulling)" 증폭기(104)는 오프셋 보정을 위해 병렬로 접속되어 있다. 널링 증폭기(104)는 그 자신의 오프셋을 널링하고, 클럭 발진기(110)의 클럭 주파수 이하의 저주파 1/f 노이즈를 제거하도록 제로로 된다. 제로화는 증폭기(104)의 두 개의 입력들을 스위치(108)로 쇼트시키고 커패시터(112)에 결과로서 생긴 오프셋을 저장하는 것을 포함한다. 보상 주기 동안, 이 보정 전압이 보조 포트(116)를 통해 널링 증폭기(104)에 인가된다. 보정 전압은 상기 널링 증폭기(104)가 그 제로화 주기에서 스위치(106)에 의해 상기 메인 증폭기(102)로부터 분리될 때, 상기 저장 커패시터(214)에 의해 메인 증폭기 보조 포트(118) 상에서 유지된다. 그 후 이 보정 전압은 그 보조 포트(118)를 통해 상기 메인 증폭기(102)의 오프셋을 널링하는데 사용된다. 버퍼 증폭기는 높은 출력 전류 성능을 제공하기 위해 메인 증폭기(102)와 통합될 수 있다. 스위치들(106 및 108)은 도 3에 도시한 바와 같은 n-채널 및 p-채널 FET 스위치들로 구성되며, 이하에서 보다 상세히 설명한다.
커패시터들(212 및 214)은 에러 증폭기(224), 피드백 네트워크(222) 및 전압 기준회로(226)를 포함하는 로컬 전압 조정기와 결합하는 레벨 시프팅 회로(220)를 이용함으로써 동일한 스위칭 에러를 얻는데 도 1의 커패시터들(112 및 114) 보다 작게 될 수 있다. 로컬 전압 조정기(에러 증폭기(224) 및 피드백 네트워크(222))는 레벨 시프팅 회로(220)에 저전압을 제공한다. 클럭 발진기(210)로부터의 클럭 진폭이 어떻게 될 수 있는지와 무관하게, 레벨 시프팅 회로(220)의 출력에서 클럭 진폭(ck)은 상기 오토 제로 오프셋 버퍼 증폭기(200)의 FET 스위치들(106 및 108)(도 3 참조)을 적합하게 스위칭하기에 충분한 값으로 제한될 것이다.
상기 레벨 시프팅 회로(220)는 FET 스위치들(106 및 108)에서 사용되는 바와 같이 n-채널 트랜지스터의 Vgs 후에 상승하거나 하강하는 적응형 진폭 클럭을 제공한다. 전압 조정기의 에러 증폭기(224)는 상기 FET 스위치의 n-채널 부분을 완전하게 턴온하는데 필요한 전압보다 다소 높은 전압(최소 저항의 드레인 소스)을 보장하도록 의도적으로 불균형하게 된다. 레벨 시프팅 회로(220)는 아날로그 그라운드와 디지털 그라운드 예를 들어, 아날로그 영역과 디지털 영역 사이의 전압 전위차를 각각 허용할 수 있으며, 이 레벨 시프팅 회로에는 클럭 발진기와 스위치들(106 및 108)의 제어 부분이 결합된다. 집적 회로의 다른 전압 영역들 사이의 레벨 시프팅에 대한 보다 상세한 것은 공동 소유의 미국 특허 제7,852,118 B2를 참조할 수 있으며, 이 특허는 모든 목적을 위해 여기에 통합된다.
이 기술 및 회로를 이용하면 오토 제로 오프셋 버퍼 증폭기의 성능을 대폭적으로 개선하면서 이 증폭기의 실리콘 영역을 적합한 레벨에서 유지하게 된다. 따라서 최종의 스위칭 에러는 상기 오프셋 제로 저장 커패시터들을 크게 만들 필요 없이 소정의 범위 내에 있게 된다. 회로의 성능을 유지하면서도 50% 실리콘 영역의 경제성을 얻을 수 있다. 또한, 이 회로를 사용함으로써 커패시턴스 영역이 불변하지만(저감되지 않지만) 스위칭 에러들이 약 1/8 배수로 감소될 수 있다.
도 3을 참조하면, 본 개시의 교시에 따른 오토 제로 오프셋 연산 증폭기에 사용되는 단극 쌍투형 스위치들의 대략도가 도시된다. 스위치들(106 및 108) 각각은 도 3에 도시한 바와 같이 함께 결합된 두 개의 n-채널 FET들(332 및 336) 및 두 개의 p-채널 FET들(330 및 334)로 구성된다. 상기 p-채널 FET들(330 및 334)의 n-웰들(354)은 아날로그 소스 전압(AVdd)에 결합되고, n-채널 FET들(332 및 336)의 p-웰들(352)은 아날로그 소스 전압의 공통 단자(그라운드)(Agnd)에 결합되며, 그리고 n-기판(356)은 아날로그 소스 전압(AVdd)에 결합된다. 스위치 공통 노드(c)(342)는 p-채널 FET들(330 및 334)의 드레인들 및 n-채널 FET들(332 및 336)의 소스에 결합된다. 정상적으로 개방된 노드(no)(340)는 FET(334)의 소스 및 FET(336)의 드레인에 결합된다. 정상적으로 폐쇄된 노드(nc)(338)는 FET(330)의 소스 및 FET(332)의 드레인에 결합된다. 레벨 시프팅 회로(220)회로로부터의 클럭 출력(ck)은 FET들(330 및 336)의 게이트들에 인가되고(+ck), 반전된 클럭 출력(-ck)이 FET들(334 및 336)의 게이트들에 인가된다. 따라서 클럭(ck)이 논리 레벨들을 변화시킴에 따라, 공통 노드(c)(342)의 정상적으로 개방된 노드(no)(340)와 정상적으로 폐쇄된 노드(nc)(338) 중 하나와의 접속을 변화시킨다. 클럭(ck)의 진폭은 레벨 시프트되고, 동작중인 FET 스위치 쌍의 Vgs보다 다소 크게 되는 전압 진폭을 상기 FET 쌍의 포화(상기 FET 쌍 각각의 소스 및 드레인 사이의 최소 저항)를 보장하기에 적합하게 유지된다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.
Claims (18)
- 오토 제로(auto-zero) 오프셋 버퍼 증폭기로서,
차동 입력부들, 보조 널링 입력부 및 출력부를 구비한 메인 증폭기;
차동 입력부들, 보조 널링 입력부 및 출력부를 구비한 널링 증폭기;
상기 메인 증폭기의 상기 차동 입력부들에 결합된 입력부들 및 상기 널링 증폭기의 상기 차동 입력부들 중 비반전 입력부에 결합된 출력부를 구비한 제1 전계 효과 트랜지스터 스위치;
상기 널링 증폭기의 상기 출력부에 결합된 입력부 및 상기 메인 증폭기 및 상기 널링 증폭기의 상기 보조 널링 입력부들에 결합된 출력부들을 구비한 제2 전계 효과 트랜지스터 스위치;
상기 제2 전계 효과 트랜지스터 스위치 및 상기 널링 증폭기의 상기 보조 널링 입력부에 결합된 제1 저장 커패시터;
상기 제2 전계 효과 트랜지스터 스위치 및 상기 메인 증폭기의 상기 보조 널링 입력부에 결합된 제2 저장 커패시터;
클럭 출력부를 구비한 발진기;
상기 발진기의 상기 클럭 출력부에 결합된 입력부 및 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치에 결합된 출력부를 구비하여 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치를 제어하는 레벨 시프팅 회로; 및
상기 레벨 시프팅 회로에 결합된 전압 조정기를 포함하고,
상기 레벨 시프팅 회로는 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치에 제어 신호를 제공하고, 상기 제어 신호는 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치의 게이트 소스 턴온 전압보다 다소 큰 전압 진폭을 갖는, 오토 제로 오프셋 버퍼 증폭기.
- 제1항에 있어서,
상기 전압 조정기는,
에러 증폭기;
상기 에러 증폭기의 제1 입력부 및 출력부에 결합된 피드백 네트워크; 및
상기 에러 증폭기의 제2 입력부에 결합된 전압 기준부를 포함하고,
상기 전압 조정기는 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치을 완전하게 턴온하는데 필요한 전압보다 다소 큰 전압을 제공하는, 오토 제로 오프셋 버퍼 증폭기.
- 제1항에 있어서,
상기 레벨 시프팅 회로는 아날로그 그라운드와 디지털 그라운드 사이의 전위차를 허용하는, 오토 제로 오프셋 버퍼 증폭기.
- 제1항에 있어서,
상기 메인 증폭기는 이용가능한 출력 전류를 증가시키기 위한 버퍼 증폭기를 더 포함하는, 오토 제로 오프셋 버퍼 증폭기.
- 제1항에 있어서,
상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치은 단극 쌍투형(single pole double throw) 전계 효과 트랜지스터 스위치들인, 오토 제로 오프셋 버퍼 증폭기.
- 제5항에 있어서,
상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치 각각은,
제1 n-채널 전계 효과 트랜지스터;
제2 n-채널 전계 효과 트랜지스터;
제1 p-채널 전계 효과 트랜지스터; 및
제2 p-채널 전계 효과 트랜지스터를 포함하고;
상기 제1 n-채널 전계 효과 트랜지스터 및 상기 제2 p-채널 전계 효과 트랜지스터의 게이트들은 상기 레벨 시프팅 회로의 제어 신호에 결합되고;
상기 제2 n-채널 전계 효과 트랜지스터 및 상기 제1 p-채널 전계 효과 트랜지스터의 게이트들은 상기 레벨 시프팅 회로의 반전 제어 신호에 결합되며;
상기 제1 n-채널 전계 효과 트랜지스터의 드레인 및 상기 제1 p-채널 전계 효과 트랜지스터의 소스는 공통 노드에 결합되고,
상기 제1 n-채널 전계 효과 트랜지스터의 소스 및 상기 제1 p-채널 전계 효과 트랜지스터의 드레인은 정상 상태에서는 폐쇄된 노드에 결합되고;
상기 제2 n-채널 전계 효과 트랜지스터의 드레인 및 상기 제2 p-채널 전계 효과 트랜지스터의 소스는 상기 공통 노드에 결합되고: 그리고
상기 제2 n-채널 전계 효과 트랜지스터의 소스 및 상기 제2 p-채널 전계 효과 트랜지스터의 드레인은 정상 상태에서는 개방된 노드에 결합되는, 오토 제로 오프셋 버퍼 증폭기.
- 제6항에 있어서,
상기 제1 p-채널 전계 효과 트랜지스터 및 상기 제2 p-채널 전계 효과 트랜지스터의 n-웰들은 아날로그 전압원에 결합되고, 상기 제1 n-채널 전계 효과 트랜지스터 및 상기 제2 n-채널 전계 효과 트랜지스터의 p-웰들은 상기 아날로그 전압원의 공통 단자에 결합되는, 오토 제로 오프셋 버퍼 증폭기.
- 제7항에 있어서,
상기 아날로그 전압원에 n-기판이 결합되는, 오토 제로 오프셋 버퍼 증폭기.
- 제7항에 있어서,
상기 아날로그 전압원의 공통 단자는 그라운드 전위에 있는, 오토 제로 오프셋 버퍼 증폭기.
- 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법으로서,
차동 입력부들, 보조 널링 입력부 및 출력부를 구비한 메인 증폭기를 제공하는 단계;
차동 입력부들, 보조 널링 입력부 및 출력부를 구비한 널링 증폭기를 제공하는 단계;
상기 메인 증폭기의 상기 차동 입력부들에 결합된 입력부들 및 상기 널링 증폭기의 상기 차동 입력부들 중 비반전 입력부에 결합된 출력부를 구비한 제1 전계 효과 트랜지스터 스위치를 제공하는 단계;
상기 널링 증폭기의 상기 출력부에 결합된 입력부 및 상기 메인 증폭기 및 상기 널링 증폭기의 상기 보조 널링 입력부들에 결합된 출력부들을 구비한 제2 전계 효과 트랜지스터 스위치를 제공하는 단계;
상기 제2 전계 효과 트랜지스터 스위치 및 상기 널링 증폭기의 상기 보조 널링 입력부에 결합된 제1 저장 커패시터를 제공하는 단계;
상기 제2 전계 효과 트랜지스터 스위치 및 상기 메인 증폭기의 상기 보조 널링 입력부에 결합된 제2 저장 커패시터를 제공하는 단계;
발진기의 클럭 출력부를 제공하는 단계;
상기 발진기의 상기 클럭 출력부에 결합된 입력부를 구비한 레벨 시프팅 회로로 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치를 제어하는 단계;
상기 레벨 시프팅 회로에 전압 조정기를 결합하는 단계; 및
상기 레벨 시프팅 회로로부터 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치로 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치의 게이트 소스 턴온 전압보다 다소 큰 전압 진폭을 갖는 제어 신호를 제공하는 단계를 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
상기 전압 조정기는 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치을 완전히 턴온하는데 필요한 전압보다 다소 높은 전압을 상기 레벨 시프팅 회로에 제공하는 단계를 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
상기 제1 저장 커패시터 및 상기 제2 저장 커패시터의 커패시턴스 값들을 증가시킴으로써 스위칭 오프셋 보상 에러를 저감하는 단계를 더 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
상기 전압 조정기는,
에러 증폭기;
상기 에러 증폭의 제1 입력부 및 출력부에 결합된 피드백 네트워크; 및
상기 에러 증폭기의 제2 입력부에 결합된 전압 기준부를 포함하고;
상기 전압 조정기는 상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치을 완전히 턴온시키는데 필요한 전압보다 다소 높은 전압을 제공하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
상기 레벨 시프팅 회로는 아날로그 그라운드와 디지털 그라운드 사이의 전위차를 허용하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
상기 메인 증폭기는 이용가능한 출력 전류를 증가하기 위한 버퍼 증폭기를 더 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
상기 제1 전계 효과 트랜지스터 스위치 및 상기 제2 전계 효과 트랜지스터 스위치은 단극 쌍투형 전계 효과 트랜지스터 스위치들을 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제10항에 있어서,
제1 p-채널 전계 효과 트랜지스터 및 제2 p-채널 전계 효과 트랜지스터의 n-웰들을 아날로그 전압원에 결합하는 단계;
제1 n-채널 전계 효과 트랜지스터 및 제2 n-채널 전계 효과 트랜지스터의 p-웰들을 상기 아날로그 전압원의 공통 단자에 결합하는 단계를 더 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
- 제17항에 있어서,
상기 아날로그 전압원에 n-기판을 결합하는 단계를 더 포함하는, 버퍼 증폭기에서 오토 제로 오프셋 보정을 위한 방법.
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