JPH03212898A - 保持時間を増加させるためのフィードバック回路を持つ集積化サンプル・ホールド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、アナログ電圧レベルを保持するためのサンプ
ル・ホールド回路に関する。さらに詳しくは、本発明は
基板上に集積化されるサンプル・ホールド回路に関する
。

スミスの米国出願第３．５５１．６９８号は、信号を、
容量エレメントに掛かる電圧によって示される、電荷の
形で保持するための、容量エレメントを用いるアナログ
メモリシステムを記載している。フォロワ回路は、キャ
パシタに掛かる電圧を受け、容量エレメントを充電する
ために用いられるスイッチの一方にその出力をフィード
バックする。このことは保持電荷の漏れを減じ、信号の
保持時間を延ばすことができる。第１図に関して示され
述べられているように、スミスのフォロワ回路はＭＯＳ
ＦＥＴのような高インピーダンス結合回路、２階差動ア
ンプ、ゲインコントロール回路および出力回路を有する
。第３図に関して示され述へられているように、チュー
ブラ−タイプのキャパシタおよび分離したＭＯＳＦＥＴ
が基板に搭載されている。

ビスワナサン（Ｖｉｓｗａｎａｔｈａｎ）の米国出願第
４，７８３、６０２号には、第１図に関して示され述べ
られているように、サンプル・ホールド回路を用いた、
演算容量変換増幅器（ｏｐｅｒａｔｉｏｎａｌ　ｔｒａ
ｎｓｃｏｎｄｕｃ−ｔｉｖｅ　ａｍｐｌｉｆｉｅｒ：　
０ＴＡ）を含む集積回路が記載されている。ＯＴＡがサ
ンプル・ホールト回路に用いられたとき、第２図に関し
て示され述べられているように、ＯＴＡへまたはそこか
らの漏れ電流は本質的にはなく、したがって演算出力増
幅器の出力は変化しない。

〔発明の概要〕

本発明は、基板上に集積することかできるサンプル・ホ
ールド回路を提供するものであり、それは、容量エレメ
ント、その容量エレメントかそれを通して充電される入
力回路、そして入力回路を通しての漏れ電流を防止する
ことによって容量エレメントの保持時間を延ばすフィー
ドバック回路を含む。

本発明の一面は、電圧レベルを保持するための容量エレ
メントを持つサンプル・ホールド回路を集積化すること
における基本的問題を認識することに基づいている。そ
れを通して容量エレメントが充電される入力回路が、容
量エレメントに接続されているチャンネル出力リードと
入力電圧信号を受けるために接続されているチャンネル
入力リードを持つ入力トランジスタのチャンネルを含む
ものであれば、そのチャンネルはそれを通して保持電圧
レベルが充電できる漏れ通路を与える。この漏れ通路は
容量エレメントの実効保持時間を制限する。

この問題は、入力トランジスタを通る漏れ電流を防止し
、容量エレメントへのまたはそこからの電流をそれ自身
は通さないフィードパ、り回路を提供することによって
軽減することができる。フィードバック回路は入力トラ
ンジスタのチャンネルリードに接続することができ、ま
た、チャンネルが高インピーダンス即ちオフ状態のとき
にチャンネルリード間の電圧差をほぼ零に維持するよう
に作動することができ、順次、入力トランジスタがオフ
の間容量エレメントへのまたはそれからのチャンネルを
通した漏れ電流をほぼ零に確保する。

フィードバック回路および入力トランジスタは、アイソ
レーション回路によって入力電圧から隔離（ｉｓｏｌａ
ｔｅ）される。

以下の説明、図面および特許請求の範囲は、本発明の目
的、特徴及び利点をさらに述べるものである。

〔図面の簡単な説明〕

第１図は本発明による集積回路の基本的構成要素を示す
概略図である。

第２図は第１図の構成要素を実施する回路の電気回路図
である。

第３図は第２図のフィードバックバッファとして使用で
きるソースフォロワ回路の回路図である。

第４図は第２図のフィードバックバッファとして使用で
きる２段ソースフォロワ回路の回路図である。

第５図は第２図のフィードバックバッファとして使用で
きる演算増幅器を有する回路の回路図である。

第６図は第３図のソースフォロワ回路を持つ第２図の回
路の実施のための集積回路レイアウト図である。

〔詳細説明〕

Ａ、定義 次の定義は本発明の広い範囲を理解することにおいて助
けとなるもので、下記に定義された用語は、特許請求の
範囲を含み、この出願全体を通して示される意味を持つ
。

゛基板”とは、その上に回路が形成される材料である。

゛°集積回路”とは、エツチングや被覆（ｄｅｐｏｓｉ
ｔｉｏｎ）のようなプロセスによって基板上に形成され
る回路である。

゛リード”とは、そこにおいて構成要素か他の構成要素
と電気的に接続される電気的構成要素である。

゛ライン”とは、２つのまたはそれ以上のリード間に延
び、それらを接続する単純な導電構成要素である。

リードおよびラインの組合せを通して構成要素間の導電
接続があるとき、ある構成要素のリードか他の構成要素
のリードと“接続”されているとする。ある集積回路に
おいて、画構成要素の一部である単数のリードとして形
成されることにより、２つの構成要素のリードは、また
、“接続”されているとする。

“容量エレメント”とは、電荷を保持することによって
電圧レベルを保持する構成要素である。

一つの容量エレメントは２つのリードを持つ。

゛°トランジスタ”とは、２つのリードの間に延びてこ
れらを接続するチャンネルを持ち、またそのチャンネル
のインピーダンスを制御する第３のリートを持つ。この
第３のリードは゛°ゲート”と呼ばれ、またチャンネル
に接続されるリードは゛チャンネルリード”、ある場合
には゛ソース″′および゛ドレイン”と呼ばれる。

“漏れ電流′とは、構成要素における非理想的な振る舞
いに起因して生じる電流である。

回路におけるリードは、回路の動作中、固定電位にある
ものとして取り扱われる低インピーダンス構成要素に、
リードとラインの組合せを通して接続されるとき、“固
定電位にある”とする。たとえば集積回路は、一般的に
、零電位として取り扱われる外部の大地接続部を有し、
リートとラインの組合せによって外部の大地接続部に接
続されるリードは、固定電位、もっと詳しくは、大地電
位にある。

“薄膜構造”とは、基板表面上に膜の被覆により形成さ
れた構造である。

Ｂ　概略的特徴 第１図および第２図は本発明の概略的特徴を示している
。第１図は本発明による集積回路の概略的な機能的構成
要素を示すブロック図である。第２図は第１図の構成要
素を実施する回路の電気回路図である。

第１図の集積回路ｌＯは、その上にそれぞれの構成要素
が形成される基板１２を含んでいる。容量エレメント１
４は、それを通して充電される充電り一部１６と、大地
電位にある大地リード１８を持つ。パストランジスタ２
０は、充電リード１６にその一つのチャンネルリードが
接続される出力リード２２と、入力信号を受けるために
そのチャンネルリードの他方が接続された中間リード２
４と、そしてそのチャンネルのインピーダンスを制御す
る信号を受けるために接続されたゲートリード２６を持
つ。アイソレーショントランジスタ２８は、それに向か
って容量エレメント１４が充電されるように電圧を受け
るために、そのチャンネルリードの一つが接続された入
力リード３０と、パストランジスタ２０の中間リート２
４に、またはそれと同様にそのチャンネルリードの他方
が接続された中間リード３２と、そしてそのチャンネル
のインピーダンスを制御する信号を受けるために接続さ
れたゲートリード３４を持つ。フィードバック回路３６
は、パストランジスタ２０の出力リード２２と中間リー
ド２４にそれぞれ接続されたり−ド３８と４０を持つ。

第１図から分かるように、もし、容量エレメント１４へ
のおよびそれからの特定の漏れ通路がパストランジスタ
２０のチャンネルに通じているだけとすれば、フィード
バック回路３６は漏れを防止することによって容量エレ
メント１４の保持時間を非常に長くすることができる。

もし、基板１２が、容量エレメント１４、トランジスタ
２０および２８、そしてフィードバック回路３６をたと
えば薄膜構造とするガラス、水晶、二酸化シリコン、窒
化シリコン、あるいはサファイアのような絶縁物である
ならば、他の漏れ通路を本質的に除去することかできる
。

第２図の回路５０は電圧レベルを保持する容量エレメン
トとして機能するキャパシター５２を含む。

回路５０における回路の残りの部分は各種の機能を果た
す。入力トランジスタ５４および５６はともに、保持さ
れた電圧レベルを修正するようにそれを通して電流を流
すことのできる外部の入力接続部へのチャンネルを有す
る。出力バッフ７６０は、保持されている電圧レベルを
示す出力信号を与える。

フィードバックバッファ６０は、詳細は以下に示すよう
に、電圧レベルを持続することを助けるように、保持さ
れている電圧レベルの複製を作る。

回路５０において、キャパシター５２への第１の電流通
路はトランジスタ５４および５６を通る。トランジスタ
５４の入力チャンネルリードは入力信号Ｖを受けるよう
に接続されている。トランジスタ５４の出力チャンネル
リードはトランジスタ５６の入力チャンネルリードに接
続されている。トランジスタ５６の出力チャンネルリー
ドは、それを通してキャパシター５２か充電されるリー
ドに接続され、キャパシター５２への第１の電流通路を
完成させる。

この第１の電流通路のにおける電流の流れは、トランジ
スタ５４および５６のゲートリードに接続されているＶ
　ＳＴ。、。によっである程度制御される。

Ｖ３ア。、。は、キャパシター５２が保持されるべき電
圧レベルに充電されるまでの時間中、保持パルスを与え
る。この時間は、Ｖ　ＩＮか、またはＶ、７゜。

からの保持パルス長さに依存する。保持パルスの間、ト
ランジスタ５４および５６はバストランジスタとして機
能し、それらのチャンネルを通る電流を許容する。パル
スが終わると、トランジスタ５４および５６は高インピ
ーダンスすなわちオフ状態になる。

トランジスタ５４および５６がオフの間、キャパシター
５２は電圧レベルＶＡを保持する。キャパシター５２の
充電リードはまた出力バッファ５８に接続され、保持電
圧レベルＶＡを示す出力信号Ｖ。Ｕアを与える。出力バ
ッファ５８は、高インピーダンスかつ無視できる漏れを
持つ単一ゲインＭＯ３電圧バッファとすることができる
。

トランジスタ５４および５６がその高インピーダンス即
ちオフ状態にあるとき、もしｖ１６およびＶ９が等しく
ないとすると、いくらかの漏れ電流が流れ、キャパシタ
ー５２の保持時間を短くする。トランジスタ５６におけ
るある充電漏れ通路だけはそのチャンネルリード間にあ
る。ゲートリートおよび基板に体する局れ電流は、もし
トランジスタ５６か絶縁基板上に形成されたＭＯ３薄膜
トランジスタであれば無視てきる。フィードバックバッ
ファ６０は、トランジスタ５６のチャンネルを通る漏れ
電流を能動的に防止するよう働く。

フィードバックバッファ６０は、はぼ零のオフセットを
もつ電圧フォロワとして機能する。適当なバイアスを与
えることにより、すなわちＶ、をＶＡにほぼ等しくする
ことにより、トランジスタ５６のチャンネルリード間の
電位差はほぼ零になり、そのチャンネルを通しての漏れ
電流はほとんど零になる。もし保持パルスのＭＶＩＮが
その値を変化させると、トランジスタ５４のチャンネル
リード間にバイアスが現れ、漏れ電流かそを通して流れ
ることになるか、これらの電流はフィードバックバッフ
ァ６０を通って他の接続部に流れるので、キャパシター
５２における保持電圧レベルに影響を与えプよい。さら
に、トランジスタ５４は隔離トランジスタとしてず動く
ので、トランジスタ５４および５６かオフ状態の間、フ
ィードバックバッファ６０に体する電流要求が減じるよ
うに、そしてフィードバックバッファ６０がＶ、をほぼ
一定に保つよう効果的に機能することかできろように、
■、を入７１、の変動から隔離する。

Ｃフィードバックバッファ回路 第２図のフィードバックバッファ６０は多くの手段で実
施することができる。第３図は零オフセントのソースフ
ォロワ回路を示している。第４図は２段ソースフォロワ
回路を示している。第５図は電圧フォロワとして構成さ
れた演算増幅器を含む回路を示している。

第３図のフォロワ回路７０はトランジスタ７２および７
４を含んている。トランジスタ７２のソースとトランジ
スタ７４のドレインは、トランジスタ５６の入力リード
であるＶ、に接続され、トランジスタ７２のゲートは、
トランジスタ５６の出力リードであるＶＡに接続されて
いる。トランジスタ７４のゲートとソースは両方とも、
大地であるＶ　ｓｓに接続されている。したがってトラ
ンジスタ７４は、■、かＶ　８３に等しくない間は電流
を引き込む負荷を形成する。

フォロワ回路７０を介しての容量エレメントへのまたは
そこからの電流か通らないことを確保するために、トラ
ンジスタ７２は、そのゲートリードとそのチャンネルと
の間に電流の流れを許容しないデバイスである。トラン
ジスタ７２は、たとえばＭＯＳデバイスまたは他の絶縁
ゲートトランジスタとすることができる。

トランジスタ７２はソースフォロワのように接続され、
静止状態の下では、それはトランジスタ７４と同じ電流
を通し、したがってゲート−ソース電位が零になるよう
に自己バイアスされている。したがって、トランジスタ
５６に掛かる電圧オフセラｈ　　（Ｖｓ−Ｖｎ）は零に
非常に近い。飽和状態にあるトランジスタの有限の出力
インピーダンスは、丁（Ｖｏｏ　　Ｖｓｓ）とは異なっ
た小さなオフセットを出力電圧として発生するが、特に
長いチャンネルのトランジスタが用いられるならば、こ
の影響は小さいようである。

はぼ零のオフセットを得るために、トランジスタ７２お
よび７４は同一でなければならない。その上、ＶＢをほ
ぼ一定に保つためには、トランジスタ７２および７４は
、それらの静止電流がトランジスタ５４における漏れ電
流よりも非常に大きいというほとの充分なサイズを持つ
べきである。トランジスタ５４に掛かる電圧が漏れ電流
になるとき、その電流は、その極性によって、トランジ
スタ７２またはトランジスタ７４のいずれがを通って流
れる。結果として、■、は、−度確立されると、はぼ一
定に保持される。

トランジスタ７２および７４はまた、トランジスタ５４
および５６が低インピーダンスすなわちオン状態にある
とき、それらの静止電流が、利用できる充ｔ’を流より
も小さいように、構成されなければならない。充電中、
トランジスタ５４を流れる電流のいくらかか、トランジ
スタ５６を通してキャパシター５６に流れるよりは電圧
フォロワに流れる。もしこの電流が大き過ぎるとすると
、要求される充電時間は増加する。ｖＡがＶ、Ｈに近づ
くと、Ｖ■、は減少しなければならないか、しかし、ト
ランジスタ５４から電圧フォロワに流れる電流が減少し
、ついには、キャパシター５２の全充電条件であるＶＢ
−ＶＡ−ＶＩＮのときに零に近づく。

第４図の２段ソースフォロワ回路８ｏにおいて、トラン
ジスタ８２および８４は同一である。トランジスタ８６
および８８は同一のｐＭＯｓＭＯＳデバイス、そしてト
ランジスタ９ｏおよび９２は同一の１ＭＯｓデバイスで
ある。

回路８０は次のように動作する。トランジスタ８２おび
８４は同一の電流を通し、そして、それらが同一である
ために、等しいゲート−ソース電圧を持つ。結果的に、
トランジスタ８６および９ｏは、等しいか反対のゲート
−ソース電圧を持ち、順次、トランジスタ８８および９
２に、等しいが反対のゲート−ソース電圧を持たせるこ
とになる。したがって、正味のオフセットすなわちＶＡ
−Ｖ−差はほぼ零になる。

第５図のフォロワ回路１００は、ｖＡに接続された正入
力リードと、負入力リードと、ＶＡ＝Ｖ、となるように
ＶＩ＋に接続された出力リードを持つ演算増幅器１０２
を有している。各種の演算増幅器回路か、この実ｍ＋二
用いることができる。

Ｄ、実施例 本発明は、第６図に示された回路レイアウトによって実
施された。第６図のレイアウトは、第２図の回路５０に
おける第３図に示されたフォロワ回路７０を実施してお
り、第６図の参照番号は第２図および第３図に示された
等価的な構成要素のそれと同じである。

回路レイアウト１２０において、ライン１２２はトラン
ジスタ５４および５６の共存リードとトランジスタ７２
および７４の共有リードとを接続している。ライン１２
４および１２６は、それを通してキャパシター５２が充
電されるリード１２８を、トランジスタ５６の一つのチ
ャンネルリードおよびトランジスタ７２のゲートリード
にそれぞれ接続する。ライン＋３０はトランジスタ７４
のゲートリードと一つのチャンネルリードを大地に接続
する。ライン１３２はトランジスタ５４および５６のゲ
ートリートをＶ、□。０に接続する。ライン１３４は、
トランジスタ７２の一つのチャンネルリードをＶ、。に
接続する。図示のように、トランジスタ７２および７４
はトランジスタ５４および５６と同じ特性を有している
が、前者の方がもっと広い。

上述した実施例は多くの手段で変形できる。たとえば、
トランジスタ７２および７４は、トランジスタ５４およ
び５６よりも広く作る必要性を避けるために消耗デバイ
ス（空乏デバイス）とすることかできる。薄膜構造は、
ｎまたはｐチャンネルデバイスを形成するために用いる
ことができ、あるいはｐまたはｎチャンネルの単結晶シ
リコン−オンー絶縁物デバイス、たとえばシリコン−オ
ン−サファイアを用いることができる。

第２図の出力バッファは、さらにキャパシター５２から
電位漏れを減じるために他の電圧フォロワで実施でき、
あるいは出力をＶ、から取ることによって全て取り除く
ことができる。

Ｅ　その他 本発明によるサンプル・ホールド回路は多くの使用方法
を育している。たとえば、走査アレイや印刷アレイにお
いて、従来技術で可能であったよりも長くアナログ値を
保持することに使用できる。

概略的には、本発明によるサンプル・ホールド回路は、
保持するためにアナログ信号をディノタルの形に変換す
ることを避けることに使用することができる。

本発明は、変形例、バリエーション及びその拡張ととも
に各種の実施例に関連して述べたか、他の変形例、バリ
エーションおよび拡張は本発明の範囲内にある。したが
って本発明は、本明細書に含まれた説明や図面にによっ
て限定されるものではなく、特許請求の範囲にのみ限定
されるものである。

【図面の簡単な説明】

第１図は本発明による集積回路の基本的構成要素を示す
概略図である。 第２図は第１図の構成要素を実施する回路の電気回路図
である。 第３図は第２図のフィードバックバッファとして使用で
きるソースフォロワ回路の回路図である。 第４図は第２図のフィードバックバッファとして使用で
きる２段ソースフォロワ回路の回路図である。 第５図は第２図のフィードバックバッファとして使用で
きる演算増幅器を有する回路の回路図である。 第６図は第３図のソースフォロワ回路を持つ第２図の回
路の実施のための集積回路レイアウト図である。 ＩＯ・集積回路　　　　　１２　　基板１４、容量エレ
メント　　１６．充電リード１８二大地リード　　　　
２０：パストランジスタ２２：出力リード　　　　２４
：中間リード２６：ゲートリード ２８：アイソレーショントランジスタ ３０・入力リード　　　　３２：中間リート３４：ゲー
トリード ３６：フィードバック回路 ３８．４０：リード ５０・回路　　　　　　　５２：キャパシタ−５４、５
６：入力トランジスタ ５８：出力バッファ ６０：フィードバックバッファ ７０：フォロワ回路　　　７２．７４トランジスタ８０
：２段ソースフォロワ回路 ８２．８４．８６．８８　：　トランジスタ９０、９２
・トランジスタ １００：フォロワ回路 １２０回路レイアウト １０２：演算増幅器

Claims (1)

1. 【特許請求の範囲】 １、基板と同基板上の回路とを有する集積回路であって
   、前記回路は次のものを有する： 充電リードと固定電位リードを有する容量エレメント、
   この固定電位リードは固定電位に置かれる： 高インピーダンスと低インピーダンスとの間を切り換え
   可能な第１チャンネルと、第１チャンネル入力リードと
   、第１チャンネル出力リードとを有する入力回路；その
   第１チャンネルは前記第１チャンネル入力リードと第１
   チャンネル出力リードとの間に延びてそれらを接続する
   第１チャンネル出力リードは容量エレメントの充電リー
   ドに接続されている； 第１チャンネル入力リードに接続されているアイソレー
   ション出力リード及び入力電圧信号を受けるために接続
   されているアイソレーション入力リードを有するアイソ
   レーション回路；このアイソレーション回路は、容量エ
   レメントが、第１チャンネルとアイソレーション回路か
   低インピーダンスのときにある電圧レベルに充電される
   ことができ、また第１チャンネルとアイソレーション回
   路が高インピーダンスのときにその電圧レベルを保持で
   きるように、高インピーダンスと低インピーダンスとの
   間を切り換え可能である：および 前記第１チャンネル出力リードに接続されている第１フ
   ィードバックリードと第１チャンネル入力リードに接続
   されている第２フィードバックリードを有しているフィ
   ードバック回路、このフィードバック回路は前記容量エ
   レメントにまたはそこから電流を通さず、同フィードバ
   ック回路は、第１チャンネルおよびアイソレーション回
   路が高インピーダンスのときに第１チャンネルを通る漏
   れ電流がほぼ零であることを維持するように、第１およ
   び第２フィードバックリードの間の電圧の差がほぼ零で
   あることを維持する。