JP2006106786A - 電流駆動回路及びそれを用いた表示装置、画素回路 - Google Patents

Abstract

【課題】画素内部の能動素子の特性ばらつきによらず、安定且つ正確に各画素の発光素子に所望の電流を供給可能な電流駆動回路並びに表示装置、画素回路を提供する。
【解決手段】データ線ｄａｔａから信号電流Ｉｗを取り込む受入用トランジスタＴＦＴ３と、取り込んだ信号電流Ｉｗの電流レベルを一旦電圧レベルに変換して保持する変換用トランジスタＴＦＴ１と、書き込み期間中にＴＦＴ１のソース・ドレインを短絡するトランジスタＴＦＴ４、変換用トランジスタＴＦＴ１で保持された電圧信号を電流信号に変換して駆動電流を出力する駆動部とを有し、駆動部は、変換部との間で変換用トランジスタを時分割的に共用しており、駆動部は信号電流の変換を完了した後変換用トランジスタＴＦＴ１を受入部から切り離して駆動用とし、保持された電圧レベルを変換用トランジスタＴＦＴ１のゲートに印加した状態でチャネルを通じ駆動電流を流す。
【選択図】図９

Description

本発明は、有機エレクトロルミネッセンス（ＥＬ）素子等の、電流によって輝度が制御される発光素子等を駆動する電流駆動回路、及びこの電流駆動回路により駆動される発光素子を各画素毎に備えた表示装置、画素回路に関する。より詳しくは、各画素内に設けられた絶縁ゲート型電界効果トランジスタ等の能動素子によって発光素子に供給する電流量を制御する電流駆動回路およびそれを用いた所謂アクティブマトリクス型の画像表示装置に関する。

一般に、アクティブマトリクス型の画像表示装置では、多数の画素をマトリクス状に並べ、与えられた輝度情報に応じて画素毎に光強度を制御することによって画像を表示する。電気光学物質として液晶を用いた場合には、各画素に書き込まれる電圧に応じて画素の透過率が変化する。電気光学物質として有機エレクトロルミネッセンス（ＥＬ）材料を用いたアクティブマトリクス型の画像表示装置でも、基本的な動作は液晶を用いた場合と同様である。しかし液晶ディスプレイと異なり、有機ＥＬディスプレイは各画素に発光素子を有する、所謂自発光型であり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。個々の発光素子の輝度は電流量によって制御される。即ち、発光素子が電流駆動型或いは電流制御型であるという点で液晶ディスプレイ等とは大きく異なる。

液晶ディスプレイと同様、有機ＥＬディスプレイもその駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能である。前者は構造が単純であるものの大型且つ高精細のディスプレイの実現が困難であるため、アクティブマトリクス方式の開発が盛んに行われている。アクティブマトリクス方式は、各画素に設けた発光素子に流れる電流を画素内部に設けた能動素子（一般には、絶縁ゲート型電界効果トランジスタの一種である薄膜トランジスタ、以下ＴＦＴと呼ぶ場合がある）によって制御する。

このアクティブマトリクス方式の有機ＥＬディスプレイは例えば特許文献１（特開平８−２３４６８３号公報）に開示されており、一画素分の等価回路を図１に示す。画素は発光素子ＯＬＥＤ、第一の薄膜トランジスタＴＦＴ１、第二の薄膜トランジスタＴＦＴ２及び保持容量Ｃからなる。発光素子は有機エレクトロルミネッセンス（ＥＬ）素子である。有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（有機発光ダイオード）と呼ばれることがあり、図では発光素子ＯＬＥＤとしてダイオードの記号を用いている。但し、発光素子は必ずしもＯＬＥＤに限るものではなく、素子に流れる電流量によって輝度が制御されるものであればよい。また、発光素子に必ずしも整流性が要求されるものではない。図示の例では、ＴＦＴ２のソースを基準電位（接地電位）とし、発光素子ＯＬＥＤのアノード（陽極）はＶｄｄ（電源電位）に接続される一方、カソード（陰極）はＴＦＴ２のドレインに接続されている。一方、ＴＦＴ１のゲートは走査線ｓｃａｎに接続され、ソースはデータ線ｄａｔａに接続され、ドレインは保持容量Ｃ及びＴＦＴ２のゲートに接続されている。

画素を動作させるために、まず、走査線ｓｃａｎを選択状態とし、データ線ｄａｔａに輝度情報を表すデータ電位Ｖｗを印加すると、ＴＦＴ１が導通し、保持容量Ｃが充電又は放電され、ＴＦＴ２のゲート電位はデータ電位Ｖｗに一致する。走査線ｓｃａｎを非選択状態とすると、ＴＦＴ１がオフになり、ＴＦＴ２は電気的にデータ線ｄａｔａから切り離されるが、ＴＦＴ２のゲート電位は保持容量Ｃによって安定に保持される。ＴＦＴ２を介して発光素子ＯＬＥＤに流れる電流は、ＴＦＴ２のゲート／ソース間電圧Ｖｇｓに応じた値となり、発光素子ＯＬＥＤはＴＦＴ２を通って供給される電流量に応じた輝度で発光し続ける。

さて、ＴＦＴ２のドレイン／ソース間に流れる電流をＩｄｓとすると、これがＯＬＥＤに流れる駆動電流である。ＴＦＴ２が飽和領域で動作するものとすると、Ｉｄｓは以下の式で表される。

（数１）
Ｉｄｓ＝μ・Ｃｏｘ・Ｗ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）²
＝μ・Ｃｏｘ・Ｗ／Ｌ／２（Ｖｗ−Ｖｔｈ）² ２ … （１）

ここでＣｏｘは単位面積辺りのゲート容量であり、以下の式で与えられる。

（数２）
Ｃｏｘ＝ε０・εｒ／ｄ … （２）

（１）式及び（２）式中、ＶｔｈはＴＦＴ２の閾値を示し、μはキャリアの移動度を示し、Ｗはチャネル幅を示し、Ｌはチャネル長を示し、ε０は真空の誘電率を示し、εｒはゲート絶縁膜の比誘電率を示し、ｄはゲート絶縁膜の厚みを示している。

（１）式によれば、画素へ書き込む電位ＶｗによってＩｄｓを制御でき、結果として発光素子ＯＬＥＤの輝度を制御できることになる。ここで、ＴＦＴ２を飽和領域で動作させる理由は次の通りである。即ち、飽和領域においてはＩｄｓはＶｇｓのみによって制御され、ドレイン／ソース間電圧Ｖｄｓには依存しないため、ＯＬＥＤの特性ばらつきによりＶｄｓが変動しても、所定量の駆動電流ＩｄｓをＯＬＥＤに流すことができるからである。

上述したように、図１に示した画素の回路構成では、一度Ｖｗによる書き込みを行えば、次に書き換えられるまで一走査サイクル（一フレーム）の間、ＯＬＥＤは一定の輝度で発光を継続する。このような画素を図２のようにマトリクス状に多数配列すると、アクティブマトリクス型表示装置を構成することができる。図２に示すように、従来の表示装置は、所定の走査サイクル（例えばＮＴＳＣ規格に従ったフレーム周期）で画素２５を選択するための走査線ｓｃａｎ１乃至ｓｃａｎＮと、画素２５を駆動するための輝度情報（データ電位Ｖｗ）を与えるデータ線ｄａｔａとがマトリクス状に配設されている。走査線ｓｃａｎ１乃至ｓｃａｎＮは走査線駆動回路２１に接続される一方、データ線ｄａｔａはデータ線駆動回路２２に接続される。走査線駆動回路２１によって走査線ｓｃａｎ１乃至ｓｃａｎＮを順次選択しながら、データ線駆動回路２２によってデータ線ｄａｔａからＶｗによる書き込みを繰り返すことにより、所望の画像を表示することができる。単純マトリクス型の表示装置では、各画素に含まれる発光素子は、選択された瞬間にのみ発光するのに対し、図２に示したアクティブマトリクス型の表示装置では、書き込み終了後も各画素２５の発光素子が発光を継続するため、単純マトリクス型に比べ発光素子の駆動電流のレベルを下げられるなどの点で、取り分け大型高精細のディスプレイでは有利となる。

図３は、図２に示した画素２５の断面構造を模式的に表している。但し、図示を容易にするため、ＯＬＥＤとＴＦＴ２のみを表している。ＯＬＥＤは、透明電極１０、有機ＥＬ層１１及び金属電極１２を順に重ねたものである。透明電極１０は画素毎に分離しておりＯＬＥＤのアノードとして機能し、例えばＩＴＯ等の透明導電膜からなる。金属電極１２は画素間で共通接続されており、ＯＬＥＤのカソードとして機能する。即ち、金属電極１２は所定の電源電位Ｖｄｄに共通接続されている。有機ＥＬ層１１は例えば正孔輸送層と電子輸送層とを重ねた複合膜となっている。例えば、アノード（正孔注入電極）として機能する透明電極１０の上に正孔輸送層としてＤｉａｍｙｎｅを蒸着し、その上に電子輸送層としてＡｌｑ３を蒸着し、更にその上にカソード（電子注入電極）として機能する金属電極１２を成膜する。尚、Ａｌｑ３は、８−ｈｙｄｒｏｘｙ ｑｕｉｎｏｌｉｎｅ ａｌｕｍｉｎｕｍを表している。このような積層構造を有するＯＬＥＤは一例に過ぎない。かかる構成を有するＯＬＥＤのアノード／カソード間に順方向の電圧（１０Ｖ程度）を印加すると、電子や正孔等キャリアの注入が起こり、発光が観測される。ＯＬＥＤの動作は、正孔輸送層から注入された正孔と電子輸送層から注入された電子より形成された励起子による発光と考えられる。

一方、ＴＦＴ２はガラス等からなる基板１の上に形成されたゲート電極２と、その上面に重ねられたゲート絶縁膜３と、このゲート絶縁膜３を介してゲート電極２の上方に重ねられた半導体薄膜４とからなる。この半導体薄膜４は例えば多結晶シリコン薄膜からなる。ＴＦＴ２はＯＬＥＤに供給される電流の通路となるソースＳ、チャネルＣｈ及びドレインＤを備えている。チャネルＣｈは丁度ゲート電極２の直上に位置する。このボトムゲート構造のＴＦＴ２は層間絶縁膜５により被覆されており、その上にはソース電極６及びドレイン電極７が形成されている。これらの上には別の層間絶縁膜９を介して前述したＯＬＥＤが成膜されている。なお、図３の例ではＴＦＴ２のドレインにＯＬＥＤのアノードを接続する為、ＴＦＴ２としてＰチャネル薄膜トランジスタを用いている。

アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般にガラス基板上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）が利用されるが、これは次の理由による。すなわち、有機ＥＬディスプレイは直視型であるという性質上、そのサイズは比較的大型となり、コストや製造設備の制約などから、能動素子の形成のために単結晶シリコン基板を用いることは現実的でない。更に、発光素子から光を取り出すために、有機ＥＬ層のアノード（陽極）として、通常は透明導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）が使用されるが、ＩＴＯは一般に有機ＥＬ層が耐えられない高温下で成膜されることが多く、この場合ＩＴＯは有機ＥＬ層が形成される以前に形成しておく必要がある。従って、製造工程は概ね以下のようになる。

再び図３を参照すると、先ずガラス基板１上にゲー卜電極２、ゲート絶縁膜３、アモルファスシリコン（Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ、非晶質シリコン）からなる半導体薄膜４を順次堆積・パタニングし、ＴＦＴ２を形成する。場合によってはアモルファスシリコンをレーザアニール等の熱処理によってポリシリコン（多結晶シリコン）化することもある。その場合一般的に、アモルファスシリコンに比べてキャリア移動度が大きく、電流駆動能力の大きなＴＦＴ２を作ることができる。次に、発光素子ＯＬＥＤのアノードとなるＩＴＯ透明電極１０を形成する。続いて、有機ＥＬ層１１を堆積し、発光素子ＯＬＥＤを形成する。最後に、金属材料（例えばアルミニウム）によって発光素子のカソードとなる金属電極１２を形成する。

この場合、光の取り出しは基板１の裏側（下面側）からとなるので、基板１には透明な材料（通常はガラス）を使用する必要がある。かかる事情から、アクティブマトリクス型有機ＥＬディスプレイでは、比較的大型のガラス基板１が使用され、能動素子としてはその上に形成することが比較的容易なＴＦＴが使用されるのが普通である。最近では光を基板１の表側（上面側）から取り出す試みもある。この場合の断面構造を図４に示す。図３と異なる点は、発光素子ＯＬＥＤを金属電極１２ａ、有機ＥＬ層１１及び透明電極１０ａを順に重ね、ＴＦＴ２としてＮチャネルトランジスタを用いたことである。

その場合においては、基板１はガラスのように透明である必要はないが、大型の基板上に形成するトランジスタとしては、やはりＴＦＴが利用されるのが一般的である。ところが、ＴＦＴの形成に使用されるアモルファスシリコンやポリシリコンは、単結晶シリコンに比べて結晶性が悪く、伝導機構の制御性が悪いために、形成されたＴＦＴは特性のばらつきが大きいことが知られている。特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、上述したようにレーザアニール法が用いられるが、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。

この結果、同一基板上に形成したＴＦＴでも、そのＶｔｈ（閾値）が画素によって数百ｍＶ、場合によっては１Ｖ以上ばらつくことも希ではない。この場合、例えば異なる画素に対して同じ信号電位Ｖｗを書き込んでも、画素によってＶｔｈがばらつく結果、前掲の（１）式に従って、ＯＬＥＤに流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。これはＶｔｈのみではなく、キャリア移動度μ等（１）式の各パラメータのばらつきについても同様のことが言える。また、上記の各パラメータのばらつきは、上述のような画素間のばらつきのみならず、製造ロット毎、あるいは製品毎によってもある程度は変動することが避けられない。このような場合は、ＯＬＥＤに流すべき所望の電流Ｉｄｓに対し、データ線電位Ｖｗをどう設定すべきかについて、製品毎に（１）式の各パラメータの出来上がりに応じて決定する必要があるが、これはディスプレイの量産工程においては非現実的であるばかりでなく、環境温度によるＴＦＴの特性変動、更に長期間の使用によって生ずるＴＦＴ特性の経時変化については対策を講ずることが極めて難しい。

本発明の目的は、画素内部の能動素子の特性ばらつきによらず、安定且つ正確に画素の発光素子等に所望の電流を供給できる電流駆動回路、およびそれを用い、結果として高品位な画像を表示することが可能な表示装置、画素回路を提供することにある。

上記目的を達成する為に以下の手段を講じた。即ち本発明にかかる表示装置は、走査線を順次選択する走査線駆動回路と、輝度情報に応じた電流レベルを有する信号電流を生成して逐次データ線に供給する電流源を含むデータ線駆動回路と、各走査線及び各データ線の交差部に配されていると共に、駆動電流の供給を受けて発光する電流駆動型の発光素子を含む複数の画素とを備えている。特徴事項として、当該画素は、当該走査線が選択された時当該データ線から信号電流を取り込む受入部と、取り込んだ信号電流の電流レベルを一旦電圧レベルに変換して保持する変換部と、保持された電圧レベルに応じた電流レベルを有する駆動電流を当該発光素子に流す駆動部とからなる。具体的には、前記変換部は、ゲート、ソース、ドレイン及びチャネルを備えた変換用絶縁ゲート型電界効果トランジスタと、前記ゲートに接続した容量とを含んでおり、前記変換用絶縁ゲート型電界効果トランジスタは、前記受入部によって取り込まれた信号電流を前記チャネルに流して変換された電圧レベルを前記ゲートに発生させ、前記容量は前記ゲートに生じた電圧レベルを保持する。更に前記変換部は、前記変換用絶縁ゲート型電界効果トランジスタのドレインとゲートとの間に挿入されたスイッチ用絶縁ゲート型電界効果トランジスタを含んでいる。前記スイッチ用絶縁ゲート型電界効果トランジスタは、信号電流の電流レベルを電圧レベルに変換する時に導通し、前記変換用絶縁ゲート型電界効果トランジスタのドレインとゲートを電気的に接続してソースを基準とする電圧レベルをゲートに生ぜしめる一方、前記スイッチ用絶縁ゲート型電界効果トランジスタは、電圧レベルを前記容量に保持する時に遮断され、前記変換用絶縁ゲート型電界効果トランジスタのゲート及びこれに接続した前記容量をドレインから切り離す。

一実施形態では、前記駆動部は、ゲート、ドレイン、ソース及びチャネルを備えた駆動用絶縁ゲート型電界効果トランジスタを含んでいる。この駆動用絶縁ゲート型電界効果トランジスタは、前記容量に保持された電圧レベルをゲートに受け入れそれに応じた電流レベルを有する駆動電流をチャネルを介して前記発光素子に流す。前記変換用絶縁ゲート型電界効果トランジスタのゲートと前記駆動用絶縁ゲート型電界効果トランジスタのゲートとが直接に接続されてカレントミラー回路を構成し、信号電流の電流レベルと駆動電流の電流レベルとが比例関係となる様にする。前記駆動用絶縁ゲート型電界効果トランジスタは、画素内で対応する変換用絶縁ゲート型電界効果トランジスタの近傍に形成されており、前記変換用絶縁ゲート型電界効果トランジスタと同等の閾電圧を有する。前記駆動用絶縁ゲート型電界効果トランジスタは飽和領域で動作し、そのゲートに印加された電圧レベルと閾電圧との差に応じた駆動電流を前記発光素子に流す。

他の実施形態では、前記駆動部は、前記変換部との間で前記変換用絶縁ゲート型電界効果トランジスタを時分割的に共用している。前記駆動部は、信号電流の変換を完了した後前記変換用絶縁ゲート型電界効果トランジスタを前記受入部から切り離して駆動用とし、保持された電圧レベルを前記変換用絶縁ゲート型電界効果トランジスタのゲートに印加した状態でチャネルを通じ駆動電流を前記発光素子に流す。前記駆動部は、駆動時以外に前記変換用絶縁ゲート型電界効果トランジスタを介して前記発光素子に流れる不要電流を遮断する制御手段を有する。前記制御手段は、整流作用を有する二端子型の発光素子の端子間電圧を制御して不要電流を遮断する。或いは、前記制御手段は、前記変換用絶縁ゲート型電界効果トランジスタと前記発光素子との間に挿入された制御用絶縁ゲート型電界効果トランジスタからなり、前記制御用絶縁ゲート型電界効果トランジスタは、発光素子の非駆動時に非導通状態となって前記変換用絶縁ゲート型電界効果トランジスタと前記発光素子とを切り離し、発光素子の駆動時には導通状態に切り替わる。加えて前記制御手段は、非駆動時に駆動電流を遮断して前記発光素子を非発光状態に置く時間と、駆動時に駆動電流を流して前記発光素子を発光状態に置く時間との割合を制御して、各画素の輝度を制御可能にする。場合によっては、前記駆動部は、前記変換用絶縁ゲート型電界効果トランジスタを通って前記発光素子に流れる駆動電流の電流レベルを安定化するために、前記変換用絶縁ゲート型電界効果トランジスタのソースを基準にしたドレインの電位を固定化する電位固定手段を有する。

本発明の発展形では、前記受入部、前記変換部及び前記駆動部は複数の絶縁ゲート型電界効果トランジスタを組み合わせた電流回路を構成し、１つまたは２つ以上の絶縁ゲート型電界効果トランジスタは電流回路中の電流リークを抑制するためにダブルゲート構造を有する。又、前記駆動部は、ゲート、ドレイン及びソースを備えた絶縁ゲート型電界効果トランジスタを含み、ゲートに印加された電圧レベルに応じてドレインとソースの間を通る駆動電流を前記発光素子に流し、前記発光素子は、アノード及びカソードを有する二端子型であり、カソードがドレインに接続している。或いは、前記駆動部は、ゲート、ドレイン及びソースを備えた絶縁ゲート型電界効果トランジスタを含み、ゲートに印加された電圧レベルに応じてドレインとソースの間を通る駆動電流を前記発光素子に流し、前記発光素子は、アノード及びカソードを有する二端子型であり、アノードがソースに接続している。又、前記変換部によって保持された電圧レベルを下方調整して前記駆動部に供給する調整手段を含んでおり、各画素の輝度の黒レベルを引き締める。この場合、前記駆動部は、ゲート、ドレイン及びソースを有する絶縁ゲート型電界効果トランジスタを含んでおり、前記調整手段は、前記絶縁ゲート型電界効果トランジスタのゲートとソース間の電圧を底上げしてゲートに印加される電圧レベルを下方調整する。或いは、前記駆動部は、ゲート、ドレイン及びソースを有する絶縁ゲート型電界効果トランジスタを含んでおり、前記変換部は前記薄膜トランジスタのゲートに接続され且つ前記電圧レベルを保持する容量を備えており、前記調整手段は、前記容量に接続した追加容量からなり、前記容量に保持された前記絶縁ゲート型電界効果トランジスタのゲートに印加されるべき電圧レベルを下方調整する。或いは、前記駆動部は、ゲート、ドレイン及びソースを有する絶縁ゲート型電界効果トランジスタを含んでおり、前記変換部は一端が前記絶縁ゲート型電界効果トランジスタのゲートに接続され且つ前記電圧レベルを保持する容量を備えており、前記調整手段は、前記変換部によって変換された前記電圧レベルを前記容量に保持する時前記容量の他端の電位を調整して、前記絶縁ゲート型電界効果トランジスタのゲートに印加されるべき電圧レベルを下方調整する。なお、前記発光素子は例えば有機エレクトロルミネッセンス素子を用いる。

本発明の画素回路は次の特徴を有する。第一に、画素への輝度情報の書き込みは、輝度に応じた大きさの信号電流をデータ線に流すことによって行われ、その電流は画素内部の変換用絶縁ゲート型電界効果トランジスタのソース・ドレイン間を流れ、結果その電流レベルに応じたゲート・ソース間電圧を生ずる。第二に、上記で生じたゲート・ソース間電圧、またはゲート電位は、画素内部に形成された、もしくは寄生的に存在する容量の作用によって保持され、書き込み終了後も所定の期間、概ねそのレベルを保つ。第三に、ＯＬＥＤに流れる電流は、それと直列に接続された前記変換用絶縁ゲート型電界効果トランジスタ自身、もしくはそれとは別に画素内部に設けられ前記変換用絶縁ゲート型電界効果トランジスタとゲートを共通接続された駆動用絶縁ゲート型電界効果トランジスタによって制御され、ＯＬＥＤ駆動の際のゲート・ソース間電圧が、第一の特徴によって生じた変換用絶縁ゲート型電界効果トランジスタのゲート・ソース間電圧に概ね等しい。第四に、書き込み時には、第１の走査線によって制御される取込用絶縁ゲート型電界効果トランジスタによってデータ線と画素内部が導通され、第２の走査線によって制御されるスイッチ用絶縁ゲート型電界効果トランジスタによって前記変換用絶縁ゲート型電界効果トランジスタのゲート・ドレイン間が短絡される。以上まとめると、従来例においては輝度情報が電圧値の形で与えられたのに対し、本発明の表示装置においては電流値の形で与えられること、即ち電流書き込み型であることが著しい特徴である。

本発明は、既に述べたようにＴＦＴの特性ばらつきによらず、正確に所望の電流をＯＬＥＤに流すことを目的とするが、上記第一ないし第四の特徴によって、本目的が達成できる理由を以下に説明する。なお、以下変換用絶縁ゲート型電界効果トランジスタをＴＦＴ１、駆動用絶縁ゲート型電界効果トランジスタをＴＦＴ２、取込用絶縁ゲート型電界効果トランジスタをＴＦＴ３、スイッチ用絶縁ゲート型電界効果トランジスタをＴＦＴ４と記す。但し本発明はＴＦＴ（薄膜トランジスタ）に限られるものではなく、単結晶シリコン基板やＳＯＩ基板に形成される単結晶シリコントランジスタなど広く絶縁ゲート型電界効果トランジスタを能動素子として採用可能である。さて、輝度情報の書き込み時、ＴＦＴ１に流す信号電流をＩｗ、その結果ＴＦＴ１に生ずるゲート・ソース間電圧をＶｇｓとする。書き込み時はＴＦＴ４によってＴＦＴ１のゲート・ドレイン間が短絡されているので、ＴＦＴ１は飽和領域で動作する。よって、Ｉｗは、以下の式で与えられる。

（数３）
Ｉｗ＝μ１・Ｃｏｘ１・Ｗ１／Ｌ１／２（Ｖｇｓ−Ｖｔｈ１）² … （３）

ここで各パラメータの意味は前記（１）式の場合に準ずる。次に、ＯＬＥＤに流れる電流をＩｄｒｖとすると、Ｉｄｒｖは、ＯＬＥＤと直列に接続されるＴＦＴ２によって電流レベルが制御される。本発明では、そのゲート・ソース間電圧が（３）式のＶｇｓに一致するので、ＴＦＴ２が飽和領域で動作すると仮定すれば、以下の式が成り立つ。

（数４）
Ｉｄｒｖ＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２／２（Ｖｇｓ−Ｖｔｈ２）²
… （４）

各パラメータの意味は前記（１）式の場合に準ずる。なお、絶縁ゲート電界効果型の薄膜トランジスタが飽和領域で動作するための条件は、Ｖｄｓをドレイン・ソース間電圧として、一般に以下の式で与えられる。

（数５）
｜Ｖｄｓ｜＞｜Ｖｇｓ−Ｖｔｈ｜ … （５）

ここで、ＴＦＴ１とＴＦＴ２とは、小さな画素内部に近接して形成されるため、事実上μ１＝μ２，Ｃｏｘ１＝Ｃｏｘ２，Ｖｔｈ１＝Ｖｔｈ２と考えられる。すると、このとき（３）式及び（４）式から容易に以下の式が導かれる。

（数６）
Ｉｄｒｖ／Ｉｗ＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１） … （６）

ここで注意すべき点は、（３）式及び（４）式において、μ、Ｃｏｘ，Ｖｔｈの値自体は、画素毎、製品毎、あるいは製造ロット毎にばらつくのが普通であるが、（６）式はこれらのパラメータを含まないので、Ｉｄｒｖ／Ｉｗの値はこれらのばらつきに依存しないということである。例えばＷ１＝Ｗ２，Ｌ１＝Ｌ２と設計すれば、Ｉｄｒｖ／Ｉｗ＝１、すなわちＩｗとＩｄｒｖが同一の値となる。すなわちＴＦＴの特性ばらつきによらず、ＯＬＥＤに流れる駆動電流Ｉｄｒｖは、正確に信号電流Ｉｗと同一となるので、結果としてＯＬＥＤの発光輝度を正確に制御できる。上記は一例であるが、以下に実施例を挙げて説明するように、Ｗ１，Ｗ２，Ｌ１，Ｌ２の設定如何によってＩｗとＩｄｒｖの比は自由に決められるし、あるいはＴＦＴ１とＴＦＴ２とを同一のＴＦＴで兼用することも可能である。

このように、本発明によれば、ＴＦＴの特性ばらつきによらず、正確な電流をＯＬＥＤに流すことができるが、更に（６）式によれば、ＩｗとＩｄｒｖとが単純な比例関係にあることも大きな利点である。すなわち、図１の従来例においては、（１）式に示したように、ＶｗとＩｄｒｖとがＴＦＴの特性に依存して非線型であり、駆動側の電圧制御が複雑にならざるを得ない。また、（１）式に示したＴＦＴの特性のうち、キャリア移動度μは、温度によって変動することが知られている。この場合、従来例では（１）式に従って、Ｉｄｒｖが、ひいてはＯＬＥＤの発光輝度が変化してしまうが、本発明によればそのような心配もなく、安定して（６）式で与えられるＩｄｒｖの値をＯＬＥＤに供給できる。

（４）式においては、ＴＦＴ２が飽和領域で動作すると仮定したが、本発明はＴＦＴ２がリニア領域で動作する場合についても有効である。すなわち、ＴＦＴ２がリニア領域で動作する場合は、Ｉｄｒｗは以下の式で与えられる。

（数７）
Ｉｄｒｖ＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２＊｛（Ｖｇｓ−Ｖｔｈ２）Ｖｄｓ２−Ｖｄｓ２² ／２｝ … （７）

Ｖｄｓ２はＴＦＴ２のドレイン・ソース間電圧である。ここでＴＦＴ１，ＴＦＴ２は近接して配置されており、その結果Ｖｔｈ１＝Ｖｔｈ２＝Ｖｔｈが成り立つものすると、（３）式、（７）式からＶｇｓ，Ｖｔｈを消去することができて、以下の式を得る。

（数８）
Ｉｄｒｖ＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２＊｛（２Ｉｗ・Ｌ１／μ１・Ｃｏｘ１・Ｗ１）^1/2 Ｖｄｓ２−Ｖｄｓ２² ／２｝ … （８）

この場合、ＩｗとＩｄｒｖの関係は、（６）式のような単純な比例関係にはならないが、（８）式にはＶｔｈが含まれていないことから、Ｖｔｈのばらつき（画面内のばらつきや製造ロット毎のばらつき）によってＩｗとＩｄｒｖの関係が左右されることは無いことがわかる。すなわち、Ｖｔｈのばらつきによらず、所定のＩｗを書き込むことによって、所望のＩｄｒｖを得ることができる。ただし、μやＣｏｘが画面内でばらつくような場合は、それらの値によって、特定のＩｗをデータ線に与えた場合でも、（８）式から決まるＩｄｒｖの値はばらつくことになるので、ＴＦＴ２は前述のように飽和領域で動作する方が望ましい。

またＴＦＴ３とＴＦＴ４を別々の走査線によって制御し、書き込み終了時にはＴＦＴ３に先だってＴＦＴ４をｏｆｆ状態とすることがより望ましい。本発明に係る画素回路においては、ＴＦＴ３とＴＦＴ４は、同一導電タイプである必要はなく、ＴＦＴ３とＴＦＴ４とは同一または異なる導電タイプであり、それぞれのゲートを別々の走査線によって制御し、書き込み終了時にはＴＦＴ３に先だってＴＦＴ４がｏｆｆ状態とするように構成することが望ましい。

また、ＴＦＴ３、ＴＦＴ４をそれぞれ別の走査線によって制御する場合は、書き込み終了後、走査線の操作によってＴＦＴ４をｏｎ状態とし、走査線単位で画素を消灯することができる。これは、ＴＦＴ１のゲート・ドレイン、及びＴＦＴ２のゲートが接続されるため、ＴＦＴ２のゲート電圧はＴＦＴ１のしきい値（これはＴＦＴ２のしきい値にほぼ等しい）となり、ＴＦＴ１、ＴＦＴ２共にｏｆｆ状態となるからである。

このように、消灯信号のタイミングを変えることによって、表示装置の輝度を簡便自在に変化させることが可能である。Ｒ．Ｇ．Ｂの色毎に第２の走査線を分け、別々に制御すれば色バランス調整も簡便に行うことができる。

更に、同じ時間平均輝度を得たい場合、発光期間の割合（ｄｕｔｙ）を減らすことによって発光素子ＯＬＥＤの駆動電流を大きくできる。

以上のように、本発明によれば、能動素子（ＴＦＴなど）の特性ばらつきによらず、データ線からの信号電流Ｉｗに正確に比例（または対応）する駆動電流Ｉｄｒｖを、電流駆動型の発光素子（有機ＥＬ素子など）に流すことが可能である。このような電流駆動回路を含む画素回路をマトリクス状に多数配置することにより、各画素を正確に所望の輝度で発光させることができるので、高品位なアクティブマトリクス型表示装置を提供することが可能である。

以下、本発明の実施の形態を添付図面を参照して説明する。

図５は本発明による画素回路の例である。この回路は、信号電流が流れる変換用トランジスタＴＦＴ１、有機ＥＬ素子等からなる発光素子に流れる駆動電流を制御する駆動用トランジスタＴＦＴ２の他、第１の走査線ｓｃａｎＡの制御によって画素回路とデータ線ｄａｔａとを接続もしくは遮断する取込用トランジスタＴＦＴ３、第２の走査線ｓｃａｎＢの制御によって書き込み期間中にＴＦＴ１のゲート・ドレインを短絡するスイッチ用トランジスタＴＦＴ４，ＴＦＴ１のゲート・ソース間電圧を、書き込み終了後も保持するための容量Ｃ、及び発光素子ＯＬＥＤから成る。図５でＴＦＴ３はＰＭＯＳ、その他のトランジスタはＮＭＯＳで構成しているが、これは一例であって、必ずしもこの通りである必要はない。容量Ｃは、その一方の端子をＴＦＴ１のゲートに接続され、他方の端子はＧＮＤ（接地電位）に接続されているが、ＧＮＤに限らず任意の一定電位でも良い。ＯＬＥＤのアノード（陽極）は正の電源電位Ｖｄｄに接続されている。

基本的に、本発明にかかる表示装置は、走査線ｓｃａｎＡ及びｓｃａｎＢを順次選択する走査線駆動回路と、輝度情報に応じた電流レベルを有する信号電流Ｉｗを生成して逐次データ線ｄａｔａに供給する電流源ＣＳを含むデータ線駆動回路と、各走査線ｓｃａｎＡ，ｓｃａｎＢ及び各データ線ｄａｔａの交差部に配されていると共に、駆動電流の供給を受けて発光する電流駆動型の発光素子ＯＬＥＤを含む複数の画素とを備えている。特徴事項として、図５に示した当該画素は、当該走査線ｓｃａｎＡが選択された時当該データ線ｄａｔａから信号電流Ｉｗを取り込む受入部と、取り込んだ信号電流Ｉｗの電流レベルを一旦電圧レベルに変換して保持する変換部と、保持された電圧レベルに応じた電流レベルを有する駆動電流を当該発光素子ＯＬＥＤに流す駆動部とからなる。具体的には、前記変換部は、ゲート、ソース、ドレイン及びチャネルを備えた変換用薄膜トランジスタＴＦＴ１と、そのゲートに接続した容量Ｃとを含んでいる。変換用薄膜トランジスタＴＦＴ１は、前記受入部によって取り込まれた信号電流Ｉｗを前記チャネルに流して変換された電圧レベルを前記ゲートに発生させ、容量Ｃは前記ゲートに生じた電圧レベルを保持する。更に前記変換部は、変換用薄膜トランジスタＴＦＴ１のドレインとゲートとの間に挿入されたスイッチ用薄膜トランジスタＴＦＴ４を含んでいる。スイッチ用薄膜トランジスタＴＦＴ４は、信号電流Ｉｗの電流レベルを電圧レベルに変換する時に導通し、変換用薄膜トランジスタＴＦＴ１のドレインとゲートを電気的に接続してソースを基準とする電圧レベルをＴＦＴ１のゲートに生ぜしめる。又、スイッチ用薄膜トランジスタＴＦＴ４は、電圧レベルを容量Ｃに保持する時に遮断され、変換用薄膜トランジスタＴＦＴ１のゲート及びこれに接続した容量ＣをＴＦＴ１のドレインから切り離す。

更に、前記駆動部は、ゲート、ドレイン、ソース及びチャネルを備えた駆動用薄膜トランジスタＴＦＴ２を含んでいる。駆動用薄膜トランジスタＴＦＴ２は、容量Ｃに保持された電圧レベルをゲートに受け入れそれに応じた電流レベルを有する駆動電流をチャネルを介して発光素子ＯＬＥＤに流す。変換用薄膜トランジスタＴＦＴ１のゲートと駆動用薄膜トランジスタＴＦＴ２のゲートとが直接に接続されてカレントミラー回路を構成し、信号電流Ｉｗの電流レベルと駆動電流の電流レベルとが比例関係となる様にした。駆動用薄膜トランジスタＴＦＴ２は、画素内で対応する変換用薄膜トランジスタＴＦＴ１の近傍に形成されており、変換用薄膜トランジスタＴＦＴ１と同等の閾電圧を有する。駆動用薄膜トランジスタＴＦＴ２は飽和領域で動作し、そのゲートに印加された電圧レベルと閾電圧との差に応じた駆動電流を発光素子ＯＬＥＤに流す。

本画素回路の駆動方法は次の通りであり、駆動波形を図６に示す。先ず、書き込み時には第１の走査線ｓｃａｎＡ、第２の走査線ｓｃａｎＢを選択状態とする。図５の例では、第１の走査線ｓｃａｎＡを低レベル、第２の走査線ｓｃａｎＢを高レベルとしている。両走査線が選択された状態でデータ線ｄａｔａに電流源ＣＳを接続することにより、ＴＦＴ１に輝度情報に応じた信号電流Ｉｗが流れる。電流源ＣＳは輝度情報に応じて制御される可変電流源である。このとき、ＴＦＴ１のゲート・ドレイン間はＴＦＴ４によって電気的に短絡されているので（５）式が成立し、ＴＦＴ１は飽和領域で動作する。従って、そのゲート・ソース間には（３）式で与えられる電圧Ｖｇｓが生ずる。次に、第１の走査線ｓｃａｎＡ，第２の走査線ｓｃａｎＢを非選択状態とする。詳しくは、まず第２の走査線ｓｃａｎＢを低レベルとしてＴＦＴ４をｏｆｆ状態とする。これによってＶｇｓが容量Ｃによって保持される。次に第１の走査線ｓｃａｎＡを高レベルとしてｏｆｆ状態とすることにより、画素回路とデータ線ｄａｔａとが電気的に遮断されるので、その後はデータ線ｄａｔａを介して別の画素への書き込みを行うことができる。ここで、電流源ＣＳが信号電流の電流レベルとして出力するデータは、第２の走査線ｓｃａｎＢが非選択となる時点では有効である必要があるが、その後は任意のレベル（例えば次の画素の書き込みデータ）とされて良い。ＴＦＴ２はＴＦＴ１とゲート及びソースが共通接続されており、かつ共に小さな画素内部に近接して形成されているので、ＴＦＴ２が飽和領域で動作していれば、ＴＦＴ２を流れる電流は（４）式で与えられ、これがすなわち発光素子ＯＬＥＤに流れる駆動電流Ｉｄｒｖとなる。ＴＦＴ２を飽和領域で動作させるには、発光素子ＯＬＥＤでの電圧降下を考慮してもなお（５）式が成立するよう、十分な正電位をＶｄｄに与えれば良い。

上記の駆動によれば、発光素子ＯＬＥＤに流れる電流Ｉｄｒｖは先の（６）式
Ｉｄｒｖ＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）・Ｉｗ
で与えられ、ＴＦＴの特性ばらつきによらず、正確にＩｗに比例した値となる。比例定数である（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）については、諸般の事情を考慮して適当な値に定めることができる。例えば、一画素の発光素子ＯＬＥＤに流すべき電流値が比較的小さな値、例えば１０ｎＡであるとした場合、現実問題として、信号電流Ｉｗとしてはこのような小さな電流値を正確に供給することは難しいことがある。このような場合は、例えば（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）＝１／１００となるように設計すれば、（６）式からＩｗとしては１μＡとなり、電流書き込み動作が容易になる。

上記例では、ＴＦＴ２が飽和領域で動作すると仮定したが、前述した様にリニア領域で動作する場合についても本発明は有効である。すなわち、ＴＦＴ２がリニア領域で動作する場合は、発光素子ＯＬＥＤに流れる電流Ｉｄｒｖは前記（８）式
Ｉｄｒｖ＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２＊｛（２Ｉｗ・Ｌ１／μ１・Ｃｏｘ１・Ｗ１）^1/2 Ｖｄｓ２−Ｖｄｓ２² ／２｝
で与えられる。上式において、Ｖｄｓ２は発光素子ＯＬＥＤの電流―電圧特性と発光素子ＯＬＥＤを流れる電流Ｉｄｒｖによって決まる。Ｖｄｄの電位と発光素子ＯＬＥＤの特性が与えられればＩｄｒｖのみの関数ということである。この場合、ＩｗとＩｄｒｖの関係は、（６）式のような単純な比例関係にはならないが、Ｉｗが与えられれば、（８）式を満たすＩｄｒｖが、ＯＬＥＤを流れる駆動電流になる。（８）式にはＶｔｈが含まれていないことから、Ｖｔｈのばらつき（画面内の画素毎のばらつきや製造ロット毎のばらつき）によってＩｗとＩｄｒｖの関係が左右されることはないことがわかる。すなわち、Ｖｔｈのばらつきによらず、所定のＩｗを書き込むことによって、所望のＩｄｒｖを得ることができる。このように、ＴＦＴ２をリニア領域で動作させる場合は、飽和領域の場合に比べてＴＦＴ２のドレイン・ソース間電圧が小さくて済むため、低消費電力化が可能である。

図７は、図５の画素回路をマトリクス状に並べて構成した表示装置の例である。その動作を以下に説明する。先ず、垂直スタートパルス（ＶＳＰ）がシフトレジスタを含む走査線駆動回路Ａ２１と同じくシフトレジスタを含む走査線駆動回路Ｂ２３に入力される。走査線駆動回路Ａ２１，走査線駆動回路Ｂ２３はＶＳＰを受けた後、垂直クロック（ＶＣＫＡ，ＶＣＫＢ）に同期してそれぞれ第１の走査線ｓｃａｎＡ１〜ｓｃａｎＡＮ、第２の走査線ｓｃａｎＢ１〜ｓｃａｎＢＮを順次選択する。各データ線ｄａｔａに対応して電流源ＣＳがデータ線駆動回路２２内に設けられており、輝度情報に応じた電流レベルでデータ線を駆動する。電流源ＣＳは、図示の電圧／電流変換回路からなり、輝度情報を表す電圧に応じて信号電流を出力する。信号電流は選択された走査線上の画素に流れ、走査線単位で電流書き込みが行われる。各画素はその電流レベルに応じた強度で発光を開始する。ただし、ＶＣＫＡは、ＶＣＫＢに対し、遅延回路２４によってわずかに遅延されている。これにより、図６に示したように、第２の走査線ｓｃａｎＢが第１の走査線ｓｃａｎＡに先立って非選択となる。

図８は図５の画素回路の変形例である。この回路は、図５におけるＴＦＴ２を、ＴＦＴ２ａとＴＦＴ２ｂの２つのトランジスタを直列に接続したダブルゲート構成とし、また図５におけるＴＦＴ４を、ＴＦＴ４ａとＴＦＴ４ｂの２つのトランジスタを直列に接続したダブルゲート構成にしたものである。ＴＦＴ２ａとＴＦＴ２ｂ及びＴＦＴ４ａとＴＦＴ４ｂはそれぞれゲートを共通接続されているので、基本的には単一のトランジスタと同様の動作をし、その結果図８の画素回路も図５の画素回路と同様の動作をする。ところで、単一のトランジスタ、特にＴＦＴでは、何らかの欠陥等によってオフ時のリーク電流が大きくなる場合がある。このため、リーク電流を抑えたい場合には複数のトランジスタを直列に接続する冗長構成を採用することが好ましい。こうすれば、いずれか一方のトランジスタにリークがあっても、他方のトランジスタのリークが小さければ、全体としてのリークは抑えられるからである。図８のＴＦＴ２ａとＴＦＴ２ｂのような構成をとれば、リーク電流が少ないことによって、輝度ゼロ（電流ゼロ）の場合に表示の黒レベルの品位が良くなるというメリットを生ずる。またＴＦＴ４ａとＴＦＴ４ｂのような構成をとれば、容量Ｃに書き込まれた輝度情報を安定に保持できるというメリットを生ずる。これらについては、同様に３つ以上のトランジスタを直列に構成することも可能である。以上のように本変形例では、前記受入部、前記変換部及び前記駆動部は複数の薄膜トランジスタＴＦＴを組み合わせた電流回路を構成し、１つまたは２つ以上の薄膜トランジスタ（ＴＦＴ）は電流回路中の電流リークを抑制するためにダブルゲート構造を有する。

図９は本発明にかかる画素回路の他の実施例である。この回路は、信号電流Ｉｗが流れるトランジスタＴＦＴ１自身が、発光素子ＯＬＥＤに流れる電流Ｉｄｒｖを制御することが特徴である。前述の図５に示した画素回路では、ＴＦＴ１とＴＦＴ２の特性（Ｖｔｈやμなど）が互いにわずかに異なっている場合、正確には（６）式が成立せず、ＩｗとＩｄｒｖが正確には比例しない可能性があるが、図９の画素回路ではこのような問題が原理的に生じない。図９の画素回路は、ＴＦＴ１の他、第１の走査線ｓｃａｎＡの制御によって画素回路とデータ線ｄａｔａとを接続もしくは遮断するトランジスタＴＦＴ３、第２の走査線ｓｃａｎＢの制御によって書き込み期間中にＴＦＴ１のゲート・ドレインを短絡するトランジスタＴＦＴ４、ＴＦＴ１のゲート・ソース間電圧を書き込み終了後も保持するための容量Ｃ、及び有機ＥＬ素子からなる発光素子ＯＬＥＤを備えている。保持容量Ｃは、その一方の端子がＴＦＴ１のゲートに接続され、他方の端子はＧＮＤ（接地電位）に接続されているが、ＧＮＤに限らず任意の一定電位でも良い。発光素子ＯＬＥＤのアノード（陽極）は、走査線単位で配設されたアノード線Ａに接続されている。ＴＦＴ３はＰＭＯＳ、その他のトランジスタはＮＭＯＳで構成しているが、これは一例であって、必ずしもこの通りである必要はない。

以上のように本実施形態では、画素回路の駆動部は、変換部との間で変換用薄膜トランジスタＴＦＴ１を時分割的に共用している。即ち、駆動部は、信号電流Ｉｗの変換を完了した後変換用薄膜トランジスタＴＦＴ１を受入部から切り離して駆動用とし、保持された電圧レベルを変換用薄膜トランジスタＴＦＴ１のゲートに印加した状態でチャネルを通じ駆動電流を発光素子ＯＬＥＤに流す。又、駆動部は、駆動時以外に変換用薄膜トランジスタＴＦＴ１を介して発光素子ＯＬＥＤに流れる不要電流を遮断する制御手段を有する。本例の場合、制御手段は、整流作用を有する二端子型の発光素子ＯＬＥＤの端子間電圧をアノード線Ａにより制御して不要電流を遮断する。

この回路の駆動方法は次の通りであり、駆動波形を図１０に示す。先ず、書き込み時には第１の走査線ｓｃａｎＡ、第２の走査線ｓｃａｎＢを選択状態とする。図１０の例では、第１の走査線ｓｃａｎＡを低レベル、第２の走査線ｓｃａｎＢを高レベルとしている。ここでデータ線ｄａｔａに電流値Ｉｗの電流源ＣＳを接続するが、Ｉｗが発光素子ＯＬＥＤを介して流れるのを防ぐために、発光素子ＯＬＥＤのアノード線Ａは発光素子ＯＬＥＤがｏｆｆ状態となるように低レベル（例えばＧＮＤないし負電位）としておく。これにより、ＴＦＴ１に信号電流Ｉｗが流れる。このとき、ＴＦＴ１のゲート・ドレイン間はＴＦＴ４によって電気的に短絡されているので（５）式が成立し、ＴＦＴ１は飽和領域で動作する。従って、そのゲート・ソース間には（３）式で与えられる電圧Ｖｇｓが生ずる。次に第１の走査線ｓｃａｎＡ，第２の走査線ｓｃａｎＢを非選択状態とする。詳しくは、まず第２の走査線ｓｃａｎＢを低レベルとしてＴＦＴ４をｏｆｆ状態とする。これによってＴＦＴ１に生じたＶｇｓが容量Ｃに保持される。次に第１の走査線ｓｃａｎＡを高レベルとしてＴＦＴ３をｏｆｆ状態とすることにより、画素回路とデータ線ｄａｔａとが電気的に遮断されるので、その後はデータ線ｄａｔａを介して別の画素への書き込みを行うことができる。ここで、電流源ＣＳが信号電流Ｉｗとして供給するデータは、第２の走査線ｓｃａｎＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば次の画素の書き込みデータ）とされて良い。続いて、アノード線Ａを高レベルとする。ＴＦＴ１のＶｇｓは容量Ｃによって保持されているので、ＴＦＴ１が飽和領域で動作していれば、ＴＦＴ１を流れる電流は（３）式のＩｗに一致し、これが即ち、発光素子ＯＬＥＤに流れる駆動電流Ｉｄｒｖとなる。つまり信号電流Ｉｗが発光素子ＯＬＥＤの駆動電流Ｉｄｒｖと一致する。ＴＦＴ１を飽和領域で動作させるには、発光素子ＯＬＥＤでの電圧降下を考慮してもなお（５）式が成立するよう、十分な正電位をアノード線Ａに与えれば良い。上記の駆動によれば、発光素子ＯＬＥＤに流れる電流Ｉｄｒｖは、ＴＦＴの特性ばらつきによらず、正確にＩｗに一致する。

図１１は、図９に示した画素回路の変形例である。図１１では、図９のようなアノード線はなく、発光素子ＯＬＥＤのアノードは一定の正電位Ｖｄｄに接続されている一方、ＴＦＴ１のドレインと発光素子ＯＬＥＤのカソード（陰極）との間にＰチャネルトランジスタＴＦＴ５が挿入されている。ＴＦＴ５のゲートは、走査線単位で配設された駆動線ｄｒｖで制御される。ＴＦＴ５を挿入する目的は、データ書き込み時に駆動線ｄｒｖを高レベルとしてＴＦＴ５をｏｆｆ状態とし、信号電流Ｉｗが発光素子ＯＬＥＤを介して流れるのを防止することである。書き込みが終了した後、ｄｒｖを低レベルとしてＴＦＴ５をｏｎ状態とし、発光素子ＯＬＥＤに駆動電流Ｉｄｒｖを流す。これ以外の動作は図９の回路と同様である。

本例は発光素子ＯＬＥＤと直列に接続されたＴＦＴ５を含み、ＴＦＴ５に与える制御信号に応じて発光素子ＯＬＥＤに流れる電流を遮断することが可能である。制御信号は、走査線ｓｃａｎと平行に設けた駆動線ｄｒｖを介して同一走査線上の各画素に含まれるＴＦＴ５のゲートに与えられる。本例では、発光素子ＯＬＥＤとＴＦＴ１との間にＴＦＴ５が挿入されており、ＴＦＴ５のゲート電位の制御によって、発光素子ＯＬＥＤに流れる電流をオン／オフすることができる。本例によれば、各画素が発光するのは発光制御信号によってＴＦＴ５がオンしている時間分である。そのオン時間をτとし、一フレームの時間をＴとすると、画素が発光している時間的割合即ちデューティは概ねτ／Ｔとなる。発光素子の時間平均輝度はこのデューティに比例して変化する。従って、ＴＦＴ５を制御してオン時間τを変更することにより、ＥＬディスプレイの画面輝度を簡便且つ幅広い範囲で可変調整することもできる。

以上のように本例では、制御手段が変換用薄膜トランジスタＴＦＴ１と発光素子ＯＬＥＤとの間に挿入された制御用薄膜トランジスタＴＦＴ５からなる。制御用薄膜トランジスタＴＦＴ５は、発光素子ＯＬＥＤの非駆動時に非導通状態となって変換用薄膜トランジスタＴＦＴ１と発光素子ＯＬＥＤとを切り離し、駆動時には導通状態に切り替わる。更に、この制御手段は、非駆動時に駆動電流を遮断して発光素子ＯＬＥＤを非発光状態に置くオフ時間と、駆動時に駆動電流を流して発光素子ＯＬＥＤを発光状態に置くオン時間の割合を制御して、各画素の輝度を制御可能である。本例によれば、表示装置は走査線単位で輝度情報を各画素に書き込んだ後、次の走査線サイクル（フレーム）の輝度情報が新たに書き込まれる以前に、走査線単位で各画素に含まれる発光素子を一括して消灯できる。これによれば、輝度情報の書き込み後発光素子の点灯から消灯するまでの時間を調節できることになる。即ち、一走査サイクルにおける発光時間の割合（デューティ）を調節できることになる。発光時間（デューティ）の調節は等価的に各発光素子に供給する駆動電流を調節することに相当する。よって、デューティを調節することにより簡便且つ自在に表示輝度を調整することが可能である。更に重要な点は、デューティを適切に設定することで、等価的に駆動電流を大きくすることができる。例えば、デューティを１／１０にすると、駆動電流を１０倍にしても同等の輝度が得られる。駆動電流を１０倍にすればこれに対応する信号電流も１０倍に出来る為、微弱な電流レベルを扱わなくて良い。

図１２は、図９に示した画素回路の別の変形例である。図１２では、ＴＦＴ１のドレインと発光素子ＯＬＥＤのカソードとの間にＴＦＴ６が挿入され、ＴＦＴ６のゲート・ドレイン間にはＴＦＴ７が接続され、そのゲートは第２の走査線ｓｃａｎＢによって制御されている。ＴＦＴ７のソースとＧＮＤ電位との間には補助容量Ｃ２が接続されている。この回路の駆動方法は図９の画素回路の場合と基本的に同様であるが、以下に説明する。尚、駆動波形は図１０の場合と同様である。先ず、書き込み時には、走査線単位で配設されたアノード線Ａを低レベル（例えばＧＮＤないし負電位）としてＯＬＥＤに電流が流れないようにした状態で第１の走査線ｓｃａｎＡ，第２の走査線ｓｃａｎＢを選択状態とすると、信号電流ＩｗがＴＦＴ１及びＴＦＴ６を流れる。両ＴＦＴ共、ゲート・ソース間がそれぞれＴＦＴ４及びＴＦＴ７によって短絡されているので、飽和領域で動作する。次に第１の走査線ｓｃａｎＡ，第２の走査線ｓｃａｎＢを非選択状態とする。これによって先にＴＦＴ１及びＴＦＴ６に生じたＶｇｓが容量Ｃ及び補助容量Ｃ２によってそれぞれ保持される。次に第１の走査線ｓｃａｎＡをｏｆｆ状態とすることにより、画素回路とデータ線ｄａｔａとが電気的に遮断されるので、その後はデータ線ｄａｔａを介して別の画素への書き込みを行うことができる。続いてアノード線Ａを高レベルとする。ＴＦＴ１のＶｇｓは容量Ｃによって保持されているので、ＴＦＴ１が飽和領域で動作していれば、ＴＦＴ１を流れる電流は（３）式のＩｗに一致し、これがすなわち発光素子ＯＬＥＤに流れる電流Ｉｄｒｖとなる。つまり、信号電流Ｉｗが発光素子ＯＬＥＤの駆動電流Ｉｄｒｖと一致する。

ここで、ＴＦＴ６の作用について説明する。図９の画素回路においては、前述したように、信号電流Ｉｗと発光素子ＯＬＥＤの駆動電流は共にＴＦＴ１によって決まるので、（３）式、（４）式よりＩｗ＝Ｉｄｒｖであった。ただし、これはＴＦＴ１を流れる電流Ｉｄｓが、飽和領域において（１）式で与えられる場合、すなわちＩｄｓがドレイン・ソース間電圧Ｖｄｓに依存しないとした場合である。しかるに現実のトランジスタでは、Ｖｇｓが一定であっても、Ｖｄｓが大きい程Ｉｄｓが大きくなる場合がある。これは、Ｖｄｓが大きくなることによってドレイン近傍のピンチオフ点がソース側へ移動し、実効的なチヤネル長が減少する、いわゆるショートチャネル効果や、ドレインの電位がチャネル電位に影響を与えてチャネルの導電率が変化する、いわゆるバックゲート効果などのためである。この場合、トランジスタを流れる電流Ｉｄｓは、例えば以下の式のようになる。

（数９）
Ｉｄｓ＝μ・Ｃｏｘ・Ｗ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）² ＊（１＋λ・Ｖｄｓ）
… （９）

従って、ＩｄｓはＶｄｓに依存することになる。ここで、λは正の定数である。この場合、図９の回路では、書き込み時と駆動時とでＶｄｓが同一でなければ、ＩｗとＩｄｒｖとは一致しない。

これに対し、図１２の回路の動作を考える。図１２のＴＦＴ６の動作に注目すると、そのドレイン電位は書き込み時と駆動時とで一般に同一ではない。例えば駆動時のドレイン電位の方が高い場合、ＴＦＴ６のＶｄｓも大きくなり、これを（９）式に当てはめれば、書き込み時と駆動時とでＶｇｓが一定であっても、Ｉｄｓは駆動時の方が増加する。言い換えればＩｗよりＩｄｒｖが大きくなって両者は一致しない。ところが、ＩｄｒｖはＴＦＴ１を流れるので、その場合ＴＦＴ１での電圧降下が大きくなり、そのドレイン電位（ＴＦＴ６のソース電位）が上昇する。この結果ＴＦＴ６のＶｇｓは小さくなり、これはＩｄｒｖを小さくする方向に作用する。結果として、ＴＦＴ１のドレイン電位（ＴＦＴ６のソース電位）は大きく変動することができず、ＴＦＴ１に注目すれば、書き込み時と駆動時とでＩｄｓが大きくは変わらないことがわかる。すなわち、ＩｗとＩｄｒｖとがかなり精度よく一致することになる。この動作をより良く行わせるためには、ＴＦＴ１，ＴＦＴ６共にＶｄｓに対するＩｄｓの依存性を小さくするのが良いので、両トランジスタを飽和領域で動作させることが望ましい。書き込み時にはＴＦＴ１，ＴＦＴ６共にゲート・ドレイン間が短絡されているので、書き込まれる輝度データによらず、必然的に両者共飽和領域で動作する。駆動時にも飽和領域で動作させるには、発光素子ＯＬＥＤでの電圧降下を考慮しても尚ＴＦＴ６が飽和領域で動作するよう、アノード線Ａに十分な正電位を与えれば良い。この駆動によれば、発光素子ＯＬＥＤに流れる電流Ｉｄｒｖは、ＴＦＴの特性ばらつきによらず、図９の実施例より正確にＩｗに一致する。以上のように本例の駆動部は、変換用薄膜トランジスタＴＦＴ１を通って発光素子ＯＬＥＤに流れる駆動電流の電流レベルを安定化するために、変換用薄膜トランジスタＴＦＴ１のソースを基準にしたドレインの電位を固定化する電位固定手段として、ＴＦＴ６，ＴＦＴ７及びＣ２を有する。

図１３は本発明にかかる画素回路の別の実施例である。この画素回路は、図９、図１１、図１２の回路と同様、信号電流Ｉｗが流れるトランジスタＴＦＴ１自身が、発光素子ＯＬＥＤに流れる電流Ｉｄｒｖを制御するが、図１３では発光素子ＯＬＥＤがＴＦＴ１のソース側に接続されていることが特徴である。即ち、本画素回路の駆動部は、ゲート、ドレイン及びソースを備えた薄膜トランジスタＴＦＴ１を含み、ゲートに印加された電圧レベルに応じてドレインとソースの間を通る駆動電流を発光素子ＯＬＥＤに流す。発光素子ＯＬＥＤは、アノード及びカソードを有する二端子型であり、アノードがソースに接続している。これに対し、図９に示した画素回路の駆動部は、ゲート、ドレイン及びソースを備えた薄膜トランジスタを含み、ゲートに印加された電圧レベルに応じてドレインとソースの間を通る駆動電流を発光素子に流す一方、発光素子は、アノード及びカソードを有する二端子型であり、カソードがドレインに接続している。

本例の画素回路は、ＴＦＴ１の他、第１の走査線ｓｃａｎＡの制御によって画素回路とデータ線ｄａｔａとを接続もしくは遮断するトランジスタＴＦＴ３、第２の走査線ｓｃａｎＢの制御によって書き込み期間中にＴＦＴ１のゲート・ドレインを短絡するトランジスタＴＦＴ４，ＴＦＴ１のゲート電位を、書き込み終了後も保持するための容量Ｃ，ＴＦＴ１のドレインと電源電位Ｖｄｄとの間に挿入されたＰチャネルトランジスタＴＦＴ５、及び発光素子ＯＬＥＤから成る。図１３では、容量Ｃの一方の端子がＧＮＤに接続されており書き込み時と駆動時とでＴＦＴ１のＶｇｓを概ね同じ値に保持する。尚、ＴＦＴ５のゲートは駆動線ｄｒｖで制御される。ＴＦＴ５を挿入する目的は、データ書き込み時に駆動線ｄｒｖを高レベルとしてＴＦＴ５をｏｆｆ状態とし、信号電流ＩｗをすべてＴＦＴ１に流すことである。書き込みが終了した後、ｄｒｖを低レベルとしてＴＦＴ５をｏｎ状態とし、発光素子ＯＬＥＤに駆動電流Ｉｄｒｖを流す。このように、駆動方法は図１１の回路と同様である。

図１４は、図１３に示した画素回路の変形例である。図１３と図１４とでは、容量Ｃの一方の端子が、図１３ではＧＮＤ、図１４ではＴＦＴ１のソースに接続されている点が異なるが、いずれの場合も、書き込み時と駆動時とでＴＦＴ１のＶｇｓを概ね同じ値に保持するという点で機能的な差異はない。

図１５は図５に示した画素回路の発展例である。本画素回路は、変換部によって保持された電圧レベルを下方調整して駆動部に供給する調整手段を含んでおり、各画素の輝度の黒レベルを引き締める。具体的には、駆動部は、ゲート、ドレイン及びソースを有する薄膜トランジスタＴＦＴ２を含んでおり、調整手段は、薄膜トランジスタＴＦＴ２のゲートとソース間の電圧を底上げしてゲートに印加される電圧レベルを下方調整する定電圧源Ｅを備えている。即ち、ＴＦＴ２のソースをＴＦＴ１のソース電位よりわずかに高い電位Ｅに接続することで、黒レベルを締める。

図１６は図１５に示した画素回路の変形例である。本例では、調整手段は、薄膜トランジスタＴＦＴ２のゲートと第２の走査線ｓｃａｎＢに接続した追加容量Ｃ２からなり、薄膜トランジスタＴＦＴ２のゲートに印加する為容量Ｃに保持されるべき電圧レベルを下方調整する。即ち、第２の走査線ｓｃａｎＢを低レベルに切り換えて非選択とする際に、容量Ｃ２の作用でＴＦＴ２のゲート電位を若干下げることが出来る。以上のように本表示装置は、画素を選択するための走査線ｓｃａｎＡと、画素を駆動するための輝度情報を与えるデータ線ｄａｔａとがマトリクス状に配設され、各画素は、供給される電流量によって輝度が変化する発光素子ＯＬＥＤと、走査線ｓｃａｎＡによって制御され且つデータ線ｄａｔａから与えられた輝度情報を画素に書き込む書込手段（ＴＦＴ１，ＴＦＴ３，Ｃ）と、書き込まれた輝度情報に応じて発光素子ＯＬＥＤに供給する電流量を制御する駆動手段（ＴＦＴ２）とを含み、各画素への輝度情報の書き込みは、走査線ｓｃａｎＡが選択された状態で、データ線ｄａｔａに輝度情報に応じた電気信号Ｉｗを印加することによって行われ、各画素に書き込まれた輝度情報は走査線ｓｃａｎＡが非選択となった後も各画素に保持され、各画素の発光素子ＯＬＥＤは保持された輝度情報に応じた輝度で点灯を維持可能であって、書込手段（ＴＦＴ１，ＴＦＴ３，Ｃ）によって書き込まれた輝度情報を下方調整して駆動手段（ＴＦＴ２）に供給する調整手段（Ｃ２）を含んでおり、各画素の輝度の黒レベルを引き締めることができる。

図１７は図１５に示した画素回路の変形例である。本例では、調整手段は、ＴＦＴ１によって変換された電圧レベルを容量Ｃに保持する時、容量Ｃの一端の電位を調整して、ＴＦＴ２のゲートに印加されるべき電圧レベルを下方調整する。即ち、容量Ｃの一端に接続したソース電位制御線Ｓを制御することで、黒レベルを締める。電位制御線Ｓを、書き込み時より低電位とすると、容量Ｃの作用でＴＦＴ２のゲート電位が若干下がるためである。電位制御線Ｓは走査線単位で設け制御する。電位制御線Ｓは書き込み中に“Ｈ”レベルとし、書き込み終了後“Ｌ”レベルとする。振幅を△Ｖｓ，ＴＦＴ２のゲートに存在する容量（ゲート容量、その他の寄生容量）をＣｐとすると、ＴＦＴ２のゲート電位は△Ｖｇ＝△Ｖｓ＊Ｃ／（Ｃ＋Ｃｐ）だけ低下し、Ｖｇｓが小さくなる。Ｈ，Ｌ電位の絶対値は任意に設定できる。

図１８は本発明にかかる画素回路の他の実施例である。本例の回路は、２つの取込用薄膜トランジスタＴＦＴ３及びスイッチ用薄膜トランジスタＴＦＴ４を同一導電タイプ（図１８ではＰＭＯＳ）としている。そして本例では、図１８に示すように、書きこみ動作においてそれらのゲートは共通の走査線ｓｃａｎに接続し、共通の信号で制御することも可能である。この場合の表示装置は、図７に示す表示装置における走査線駆動回路Ｂ２３が不要である。

図１９は図１８に示した画素回路の変形例である。本例では、図５、図８、図９、図１１〜図１７に示した回路と同様に、同一導電タイプＰチャネルＴＦＴから構成した２つの取込用薄膜トランジスタＴＦＴ３及びスイッチ用薄膜トランジスタＴＦＴ４のゲートをそれぞれ異なる走査線、即ち第１の走査線ｓｃａｎＡ及び第２の走査線ｓｃａｎＢに接続して、それぞれ別々に制御する。このように別々に制御する理由は、図１８の例のようにＴＦＴ３及びＴＦＴ４を共通の信号で制御すると次のような不都合が生じる場合があるからである。

ある走査線上の画素に対する書きこみが終了する時、図１８の例で走査線ｓｃａｎのレベルが上昇する際、ＴＦＴ３のインピーダンスは必然的に増大していき、最終的に事実上無限大、すなわちｏｆｆ状態となる。従ってこの過程においてデータ線ｄａｔａの電位は次第に上昇するが、ある程度まで上昇した時点でデータ線ｄａｔａを駆動する電流源が定電流性を失い、電流値は減少する。

具体例として、図１８のようにデータ線ｄａｔａがＰＮＰトランジスタＢＩＰ１によって駆動されている例を考える。ベースに流れる電流を一定値Ｉｂ、トランジスタＩＢＩＰ１の電流増幅率をβとすると、トランジスタＢＩＰ１のコレクタ・エミッタ間にある程度の電圧（例えば１Ｖ）がかかっていれば、トランジスタＢＩＰ１はほぼ定電流源として動作し、データ線ｄａｔａにはＩｗ＝βＩｂの大きさの電流が供給される。ところが、書き込み終了時に、ＴＦＴ３のインピーダンスが上昇するとデータ線の電位が上昇して行き、トランジスタＢＩＰ１が飽和領域に入ると定電流性を失い、駆動電流はβＩｂより減少する。このときＴＦＦ４がｏｎ状態であれば、この減少した電流値がＴＦＴ１に流れ、正確に所望の電流値が書き込まれないことになる。

従って、ＴＦＴ３とＴＦＴ４を別々の信号線、即ちそれぞれ第１の走査線ｓｃａｎＡ、第２の走査線ｓｃａｎＢによって制御し、書き込み終了時にはＴＦＴ３に先だってＴＦＴ４をｏｆｆ状態とすることがより望ましい。本発明に係る画素回路においては、ＴＦＴ３とＴＦＴ４は、前述した各例のように同一導電タイプである必要はなく、ＴＦＴ３とＴＦＴ４とは同一または異なる導電タイプであり、それぞれのゲートをｓｃａｎＡ及びｓｃａｎＢという別々の走査線によって制御し、書き込み終了時にはＴＦＴ３に先だってＴＦＴ４がｏｆｆ状態とするように構成することが望ましい。このことは、図面を参照して説明した前述の各例においても同様のことが言える。

また、ＴＦＴ３、ＴＦＴ４をそれぞれ別の走査線ｓｃａｎＡ、ｓｃａｎＢによって制御する場合は、書き込み終了後、第２の走査線ｓｃａｎＢの操作によってＴＦＴ４をｏｎ状態とし、走査線単位で画素を消灯することができる。これは、ＴＦＴ１のゲート・ドレイン、及びＴＦＴ２のゲートが接続されるため、ＴＦＴ２のゲート電圧はＴＦＴ１のしきい値（これはＴＦＴ２のしきい値にほぼ等しい）となり、ＴＦＴ１、ＴＦＴ２共にｏｆｆ状態となるからである。第２のｓｃａｎＢの波形は、図２０（Ｂ）に示すように、パルス状の消灯信号を与えても良いし、図２０（Ｃ）に示すｓｃａｎＢ’のように持続的な消灯信号を与えても良い。

このように、消灯信号のタイミングを変えることによって、表示装置の輝度を簡便自在に変化させることが可能である。Ｒ．Ｇ．Ｂの色毎に第２の走査線ｓｃａｎＢを分け、別々に制御すれば色バランス調整も簡便に行うことができる。

更に、同じ時間平均輝度を得たい場合、発光期間の割合（ｄｕｔｙ）を減らすことによって発光素子ＯＬＥＤの駆動電流を大きくできる。これは即ちそれだけ大きな書き込み電流を扱うことをも意味するので、データ線ｄａｔａへの書き込み駆動回路の実現が容易になり、書き込み必要時間も短縮できる。また、発光ｄｕｔｙを５０％程度以下にすることによって動画画質が向上する。

また、図５、図８、図９、図１１〜図１８で示した回路と同様に、図１９の回路では、取込用薄膜トランジスタＴＦＴ３と変換用薄膜トランジスタＴＦＴ１とを異なる導電タイプとしている。例えば変換用薄膜トランジスタＴＦＴ１がＮチャネルタイプの場合、取込用薄膜トランジスタＴＦＴ３をＰチャネルタイプとしている。これは以下の理由による。
即ち、データ線を駆動する定電流駆動回路を構成するに際して、データ線の電位変動はなるべく小さいことが望ましい。なぜなら、前述したように、データ線電位の変動幅が広いと、データ線駆動回路が定電流性が失われやすい上、ＴＦＴ３を確実にｏｎ／ｏｆｆするための走査線ｓｃａｎＡの振幅も大きくなり、消費電力などの点で不利になるからである。

従って、データ線からＴＦＴ３、ＴＦＴ１を介して接地電位に至る経路の電圧降下が小さいことが望ましい。そこで、図１９の例ではではＴＦＴ１がＮＭＯＳであるのに対し、ＴＦＴ３をＰＭＯＳで構成して、ＴＦＴ３での電圧降下を小さく抑えている。即ちＴＦＴ３での電圧降下は、書き込み電流Ｉｗの値が最大のときに最大となるため、データ線の振幅を小さく抑えるためには書き込み電流Ｉｗが最大のときのＴＦＴ３における電圧降下を小さくすべきである。図１９の例では、書き込み電流Ｉｗが大きいときはそれに応じてデータ線の電位も上昇するが、それに伴ってＴＦＴ３のゲート・ソース間電圧の絶対値も増大し、ＴＦＴ３のインピーダンスは下がる方向に作用する。これに対し、もしＴＦＴ３がＮＭＯＳであると、書き込み電流Ｉｗが大きくなる程ゲート・ソース間電圧が減少する方向であり、ＴＦＴ３のインピーダンスは上昇してしまい、データ線電位の上昇を招きやすい。同様に、ＴＦＴ１をＰＭＯＳで構成した場合はＴＦＴ３はＮＭＯＳで構成するのが良い。

なお、ＴＦＴ４の導電タイプは、ＴＦＴ３と同じでも異なっても実用的な構成が可能であるが、同じにすると第１の走査線ｓｃａｎＡと第２の走査線ｓｃａｎＢとを共通の電位で駆動しやすいため、より望ましい。
図２１は図１９に示した画素回路の変形例である。本例にかかる画素回路は等価回路的には図１９に示した画素回路と同様であるが、変換用薄膜トランジスタＴＦＴ１のチャネル幅（Ｗ）とチャネル長（Ｌ）の比Ｗ／Ｌを駆動用薄膜トランジスタＴＦＴ２のＷ／Ｌより大きく設定している点が図１９の回路と異なる。このようにＴＦＴ１のＷ／ＬをＴＦＴ２のＷ／Ｌより大きく設定する理由は、書き込みを確実に終了させるためである。このことについて、具体的な数値を挙げて以下に説明する。

現実的な数字として、最大輝度２００［ｃｄ／ｍ²］、一画素当たりの発光面のサイズ１００［μｍ］×１００［μｍ］＝１ｅ−８［ｍ²］、発光効率２［ｃｄ／Ａ］とすると、最大輝度時の発光素子ＯＬＥＤの駆動電流は２００×１ｅ−８／２＝１μＡとなる。６４階調を制御しようとすると、最小階調に相当する電流値は１μＡ／６４＝１６［ｎＡ］程度となり、このような小さな電流値を正確に供給することは極めて難しい。更にＴＦＴ１がインピーダンスの高い状態で動作するため、データ線ｄａｔａの寄生容量等の影響で回路の状態が安定するのに長い時間がかかり、所定の走査線周期内で書き込みを終了することができないことがある。

図２１に示すように、ＴＦＴ１のＷ／Ｌ＝１００／１０、ＴＦＴ２のＷ／Ｌ＝５／２０とすれば、Ｗ／Ｌの比が４０となり、１６ｎＡのＯＬＥＤ駆動電流を得るためにデータ線ｄａｔａに供給すべき書き込み電流は１６ｎＡ×４０＝６４０ｎＡとなり、現実的な数値となり、書き込みを確実に終了させることができる。ＴＦＴ１やＴＦＴ２が複数のトランジスタから成る場合は、実効的なＷ／Ｌを考慮して上記計算をすべきであることは当然である。

図２２は図１９に示した回路の発展例である。本画素回路は、各データ線ｄａｔａと所定の電位との間にリーク素子ＬＥＫ１を接続し、黒書き込みの高速化を図っている。

電流書き込み型の画素回路において、「黒」を書き込むケースは書き込み電流がゼロの場合に相当する。このとき、直前の走査線サイクルにおいてデータ線に「白」レベル、すなわち比較的大きな電流が書き込まれ、結果としてデータ線電位が比較的高いレベルになっていたとすると、その直後に「黒」を書き込むのには長い時間が必要である。「黒」を書き込むというのはＴＦＴ１によって、データ線の容量Ｃｄなどに蓄えられた初期電荷がディスチャージされるということであるが、データ線電位が下がってＴＦＴ１のしきい値近傍になるとＴＦＴ１のインピーダンスが高くなり、ＴＦＴ１の流れる電流特性を示す図２３中において特性曲線<１>で示すように、理論的には永久に「黒」書き込みが終了しない。現実には有限の時間で書き込みを行うわけであるから、これは「黒」レベルが完全に沈まない、いわゆる黒浮き現象として現われ、画像のコントラストを低下させる。

そこで、図２２の回路では、データ線ｄａｔａと接地電位ＧＮＤとの間にリーク素子ＬＥＫ１、具体的にはＮＭＯＳトランジスタを接続し、Ｖｇとしては一定バイアスを与えている。これにより図２２において特性曲線<２>で示すように、「黒」書き込みが確実に終了する。リーク素子ＬＥＫ１としては単純な抵抗などでも良いが、その場合「白」書き込み時においてデータ線電位が上昇すると、それに比例して抵抗に流れる電流が増加し、これはＴＦＴ１に流れる電流の低下や消費電力の悪化を招く。これに対し、ＮＭＯＳを飽和領域で動作させれば定電流動作となるため、そのような弊害が小さく抑えられる。なお、リーク素子はＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。

図２４は図１９に示した回路の発展例である。本画素回路は、各データ線ｄａｔａと所定の電位との間に初期値設定用素子ＰＲＣ１を接続し、その素子の動作によって書き込みに先立ってデータ線の初期値設定を行い、書き込みの高速化を図っている。

電流書き込み型の画素において、黒に近いグレーを書き込む際に長い時間を要する場合がある。図２５では書き込み開始時のデータ線の電位が０Ｖである場合を示している。これは、直前の走査線サイクルにおいて「黒」を書いた場合で、書き込まれた画素のＴＦＴ１のしきい値Ｖｔｈ１が０Ｖ程度と低い場合、あるいは同様に黒書き込みの場合であって、前述のような黒浮き対策用のリーク素子を備えた場合に起こり得る。

従来の回路では、初期値の０Ｖから「黒」に近いグレー、すなわち非常に小さな電流値を書き込んでいるため、平衡電位ＶＢＬＡに達するのに長い時間がかかる。例えば図２５中において特性曲線＜１＞で示すように所定の書き込み時間内にＴＦＴ１のしきい値に達しないことも考えられるが、この場合ＴＦＴ２もオフ状態となり、正しくグレーが書き込めず、表示画像は、いわゆる黒潰れの状態となる。

図２４の回路では、データ線と電源電位Ｖｄｄとの間に初期値設定（プリチャージ）用素子ＰＲＣ１としてＰＭＯＳトランジスタを接続し、ゲート電位Ｖｇとして、書き込みサイクルの最初にパルスを与えている。このパルス印加によって図２５中において特性曲線＜２＞で示すようにデータ線電位がＴＦＴ１のしきい値Ｖｔｈ１以上に上昇し、その後は書き込み電流Ｉｗと画素内部のＴＦＴの動作とのバランスで決まる平衡電位ＶＢＬＡに向かって比較的高速に収束するので、正しい輝度データ書き込みが高速で可能になる。なお、プリチャージ用素子はＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。

図２６は本発明にかかる画素回路の他の実施例である。この回路では、前述した各例の回路と異なり、ＴＦＴ１とＴＦＴ２の導電タイプをＰチャネルタイプ（ＰＭＯＳ）により構成している。これに伴い、前述した理由によりＴＦＴ３をＴＦＴ１と異なる導電タイプであるＮチャネルタイプ（ＮＭＯＳ）とし、また制御性を考慮してＴＦＴ４もＴＦＴ３と同一の導電タイプであるＮチャネルタイプ（ＮＭＯＳ）として構成している。

図２６に回路において、ＴＦＴ１，ＴＦＴ２の両トランジスタは発光素子ＯＬＥＤの駆動時、等しいゲート・ソース間電圧で動作するが、ドレイン・ソース間電圧は必ずしも等しくない。書き込み電流Ｉｗと発光素子ＯＬＥＤの駆動電流とが正確に比例するためには先に述べたようにＴＦＴ２を飽和領域で動作させるのが望ましい。一方、ＮＭＯＳの場合、動作耐圧を向上させるためにＬＤＤ（Lightly Doped Drain）構造をとることが一般的であるが、この場合ＬＤＤによる直列抵抗成分などによって、飽和領域においてドレイン電流がドレイン・ソース間電圧に影響されやすい、言い換えると定電流性がＰＭＯＳに比べて劣る傾向があるためである。

従って、変換用薄膜トランジスタＴＦＴ１と駆動用薄膜トランジスタＴＦＴ２とを、ＰＭＯＳにより構成することが好ましい。

この回路の動作は、素子の極性が逆になっている点を除き、基本的には図５の回路等と同様である。

図２７は本発明にかかる画素回路の他の実施例である。この回路では、前述した各例の回路と異なり、スイッチ用薄膜トランジスタＴＦＴ４を、変換用薄膜トランジスタＴＦＴ１のドレインとゲート間に接続する代わりに、ＴＦＴ１のドレインとゲートとを直接接続し、その接続点と、ＴＦＴ２のゲートと容量との接続点との間にＴＦＴ４を接続して構成している。

この図２７の回路においても、基本的には図５の回路等と同様の動作が可能である。そして、この回路においても、ＴＦＴ３とＴＦＴ４とは同一または異なる導電タイプでよく、それぞれのゲートは第１の走査線ｓｃａｎＡ及び第２の走査線ｓｃａｎＢという別々の走査線によって制御され、書き込み終了時にはＴＦＴ３に先だってＴＦＴ４がｏｆｆ状態とされる。また、図２１に関連付けて説明したように、所定の走査線周期内で書き込みを確実に終了させるために、ＴＦＴ１のサイズ（Ｗ／Ｌ）をＴＦＴ２のサイズより大きく設定することが望ましい。

図１は、従来の画素回路の例を示す回路図である。 図２は、従来の表示装置の構成例を示すブロック図である。 図３は、従来の表示装置の構成例を示す断面図である。 図４は、従来の表示装置の他の構成例を示す断面図である。 図５は、本発明にかかる画素回路の実施形態を示す回路図である。 図６は、図５の実施形態における各信号の波形の例を示す波形図である。 図７は、図５の実施形態にかかる画素回路を使用した表示装置の構成例を示すブロック図である。 図８は、図５の実施形態の変形例を示す回路図である。 図９は、本発明にかかる画素回路の他の実施形態を示す回路図である。 図１０は、図９の実施形態における各信号の波形の例を示す波形図である。 図１１は、図９の実施形態の変形例を示す回路図である。 図１２は、図９の実施形態の変形例を示す回路図である。 図１３は、図９の実施形態の変形例を示す回路図である。 図１４は、図９の実施形態の変形例を示す回路図である。 図１５は、本発明にかかる画素回路の別の実施形態を示す回路図である。 図１６は、図１５の実施形態の変形例を示す回路図である。 図１７は、図１５の実施形態の変形例を示す回路図である。 図１８は、本発明にかかる画素回路の他の実施形態を示す回路図である。 図１９は、図１８の実施形態の変形例を示す回路図である。 図２０は、図１９の回路における走査線単位で画素の消灯を行う場合を説明するための図である。 図２１は、図１９の実施形態の変形例を示す回路図である。 図２２は、図１９の実施形態の変形例を示す回路図である。 図２３は、図２２の回路及び従来回路の変換用トランジスタを流れる電流特性を示す図である。 図２４は、図１９の実施形態の変形例を示す回路図である。 図２５は、図２３の回路及び従来回路のデータ線電位を示す図である。 図２６は、本発明にかかる画素回路の他の実施形態を示す回路図である。 図２７は、本発明にかかる画素回路の他の実施形態を示す回路図である。

符号の説明

ＯＬＥＤ・・・発光素子、ＴＦＴ１・・・変換用薄膜トランジスタ、ＴＦＴ２・・・駆動用薄膜トランジスタ、ＴＦＴ３・・・取込用薄膜トランジスタ、ＴＦＴ４・・・スイッチ用薄膜トランジスタ、Ｃ・・・保持容量、ＣＳ・・・電流源、ｓｃａｎＡ・・・走査線、ｓｃａｎＢ・・・走査線、ｄａｔａ・・・データ線、２１・・・走査線駆動回路、２２・・・データ線駆動回路、２３・・・走査線駆動回路、２５・・・画素。

Claims (33)

1. 駆動対象に駆動電流を供給する電流駆動回路であって、
   制御線と、
   情報に応じた電流レベルを有する信号電流が供給される信号線と、
   前記制御線が選択されたとき、前記信号線から信号電流を取り込む受入部と、
   取り込んだ信号電流の電流レベルを一旦電圧レベルに変換して保持する変換部と、
   保持された電圧信号を電流信号に変換して上記駆動電流を出力する駆動部と、を有し、
   前記変換部は、制御端子と第１端子及び第２端子を備えた変換用トランジスタと、前記制御端子に接続した容量と、を含み、
   前記駆動部は、前記変換部との間で前記変換用トランジスタを時分割的に共用しており、
   前記駆動部は、信号電流の変換を完了した後前記変換用トランジスタを前記受入部から切り離して駆動用とし、保持された電圧レベルを前記変換用トランジスタの制御端子に印加した状態でチャネルを通じ駆動電流を流す
   電流駆動回路。
2. 前記受入部は、制御端子、第１端子及び第２端子を有し、第１端子が前記変換用トランジスタの第１端子に接続され、第２端子が前記信号線に接続され、制御端子が前記制御線に接続された取込用トランジスタを含み、
   前記変換部は、前記変換用トランジスタの第１端子と制御端子との間に挿入されたスイッチ用トランジスタを含み、
   前記取込用トランジスタの制御端子とスイッチ用トランジスタの制御端子はそれぞれ異なる第１および第２の制御線に接続されており、
   書き込み時には、前記第１および第２の制御線によって、前記取込用トランジスタと前記スイッチ用トランジスタの各々を導通させて選択状態とし、非選択状態とするときは、前記第２の制御線により前記スイッチ用トランジスタの非導通状態としてから前記第１の制御線により前記取込用トランジスタの第１端子と第２端子を非導通状態とする
   請求項１記載の電流駆動回路。
3. 前記変換用トランジスタの導電型と前記取込用トランジスタの導電型が異なる
   請求項２記載の電流駆動回路。
4. 前記駆動部は、駆動時以外に前記変換用トランジスタを介して不要電流を遮断する制御手段を有する
   請求項１記載の電流駆動回路。
5. 前記制御手段は、制御端子と第１端子及び第２端子を備えた、第１端子が前記変換用トランジスタに接続され、第２端子が前記駆動対象に接続された制御用トランジスタを含み、
   前記制御用トランジスタは、前記駆動対象の非駆動時に非導通状態となって前記変換用トランジスタと前記駆動対象とを切り離し、前記駆動対象の駆動時には導通状態に切り替わる
   請求項４記載の電流駆動回路。
6. 前記駆動部と時分割で共用される前記変換用トランジスタは絶縁ゲート型電界効果トランジスタにより形成され、
   前記駆動部は、前記変換用トランジスタを通って流れる駆動電流の電流レベルを安定化するために、前記変換用トランジスタのソースを基準にしたドレインの電位を固定化する電位固定手段を有する
   請求項１記載の電流駆動回路。
7. 前記駆動部と時分割で共用される前記変換用トランジスタは、ソースが基準電位に接続された変換用絶縁ゲート型電界効果トランジスタにより形成され、
   前記取込用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのドレインと前記信号線との間に接続され、ゲートが前記第１の制御線に接続された取込用絶縁ゲート型電界効果トランジスタにより形成され、
   前記駆動用トランジスタは、基準電位と前記駆動対象間に接続された駆動用絶縁ゲート型電界効果トランジスタにより形成され、
   前記スイッチ用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのゲートとドレイン間に接続され、ゲートが前記第２の制御線に接続されたスイッチ用絶縁ゲート型電界効果トランジスタにより形成され、
   前記変換部は、第１電極が前記変換用絶縁ゲート型電界効果トランジスタのゲートに接続され、第２電極が基準電位に接続されたキャパシタを含む
   請求項２記載の電流駆動回路。
8. 走査線と、
   情報に応じた電流レベルを有する信号電流が供給されるデータ線と、
   前記データ線並びに前記走査線に接続され、駆動対象である表示素子を電流駆動する画素回路と、を含み、
   前記画素回路は、
   前記走査線が選択されたとき、前記データ線から信号電流を取り込む受入部と、
   取り込んだ信号電流の電流レベルを一旦電圧レベルに変換して保持する変換部と、
   保持された電圧信号を電流信号に変換して上記駆動電流を出力する駆動部と、を有し、
   前記変換部は、制御端子と第１端子及び第２端子を備えた変換用トランジスタと、前記制御端子に接続した容量と、を含み、
   前記駆動部は、前記変換部との間で前記変換用トランジスタを時分割的に共用しており、
   前記駆動部は、信号電流の変換を完了した後前記変換用トランジスタを前記受入部から切り離して駆動用とし、保持された電圧レベルを前記変換用トランジスタの制御端子に印加した状態でチャネルを通じ前記表示素子に駆動電流を流す
   表示装置。
9. 前記受入部は、制御端子、第１端子及び第２端子を有し、第１端子が前記変換用トランジスタの第１端子に接続され、第２端子が前記データ線に接続され、制御端子が前記走査線に接続された取込用トランジスタを含み、
   前記変換部は、前記変換用トランジスタの第１端子と制御端子との間に挿入されたスイッチ用トランジスタを含み、
   前記取込用トランジスタの制御端子とスイッチ用トランジスタの制御端子はそれぞれ異なる第１および第２の走査線に接続されており、
   書き込み時には、前記第１および第２の走査線によって、前記取込用トランジスタと前記スイッチ用トランジスタの各々を導通させて選択状態とし、非選択状態とするときは、前記第２の走査線により前記スイッチ用トランジスタの非導通状態としてから前記第１の走査線により前記取込用トランジスタの第１端子と第２端子を非導通状態とする
   請求項８記載の表示装置。
10. 前記変換用トランジスタの導電型と前記取込用トランジスタの導電型が異なる
    請求項９記載の表示装置。
11. 前記駆動部は、駆動時以外に前記変換用トランジスタを介して不要電流を遮断する制御手段を有する
    請求項８記載の表示装置。
12. 前記制御手段は、制御端子と第１端子及び第２端子を備えた、第１端子が前記変換用トランジスタに接続され、第２端子が前記表示素子に接続された制御用トランジスタを含み、
    前記制御用トランジスタは、前記表示素子の非駆動時に非導通状態となって前記変換用トランジスタと前記表示素子とを切り離し、前記表示素子の駆動時には導通状態に切り替わる
    請求項１１記載の表示装置。
13. 前記駆動部と時分割で共用される前記変換用トランジスタは絶縁ゲート型電界効果トランジスタにより形成され、
    前記駆動部は、前記変換用トランジスタを通って流れる駆動電流の電流レベルを安定化するために、前記変換用トランジスタのソースを基準にしたドレインの電位を固定化する電位固定手段を有する
    請求項８記載の表示装置。
14. 前記駆動部と時分割で共用される前記変換用トランジスタは、ソースが基準電位に接続された変換用絶縁ゲート型電界効果トランジスタにより形成され、
    前記取込用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのドレインと前記データ線との間に接続され、ゲートが前記第１の走査線に接続された取込用絶縁ゲート型電界効果トランジスタにより形成され、
    前記駆動用トランジスタは、基準電位と前記駆動対象間に接続された駆動用絶縁ゲート型電界効果トランジスタにより形成され、
    前記スイッチ用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのゲートとドレイン間に接続され、ゲートが前記第２の走査線に接続されたスイッチ用絶縁ゲート型電界効果トランジスタにより形成され、
    前記変換部は、第１電極が前記変換用絶縁ゲート型電界効果トランジスタのゲートに接続され、第２電極が基準電位に接続されたキャパシタを含む
    請求項９記載の表示装置。
15. 走査線を順次選択する走査線駆動回路と、
    輝度情報に応じた電流レベルを有する信号電流を生成して逐次データ線に供給する電流源を含むデータ線駆動回路と、
    各走査線及び各データ線に接続され、駆動電流の供給を受けて発光する電流駆動型の発光素子を含む複数の画素回路と、を有し、
    前記画素回路は、
    前記走査線が選択されたとき、前記データ線から信号電流を取り込む受入部と、
    取り込んだ信号電流の電流レベルを一旦電圧レベルに変換して保持する変換部と、
    保持された電圧信号を電流信号に変換して上記駆動電流を出力する駆動部と、を有し、
    前記変換部は、制御端子と第１端子及び第２端子を備えた変換用トランジスタと、前記制御端子に接続した容量と、を含み、
    前記駆動部は、前記変換部との間で前記変換用トランジスタを時分割的に共用しており、
    前記駆動部は、信号電流の変換を完了した後前記変換用トランジスタを前記受入部から切り離して駆動用とし、保持された電圧レベルを前記変換用トランジスタの制御端子に印加した状態でチャネルを通じ前記発光素子に駆動電流を流す
    表示装置。
16. 前記受入部は、制御端子、第１端子及び第２端子を有し、第１端子が前記変換用トランジスタの第１端子に接続され、第２端子が前記データ線に接続され、制御端子が前記制御線に接続された取込用トランジスタを含み、
    前記変換部は、前記変換用トランジスタの第１端子と制御端子との間に挿入されたスイッチ用トランジスタを含み、
    前記取込用トランジスタの制御端子とスイッチ用トランジスタの制御端子はそれぞれ異なる第１および第２の走査線に接続されており、
    書き込み時には、前記第１および第２の走査線によって、前記取込用トランジスタと前記スイッチ用トランジスタの各々を導通させて選択状態とし、非選択状態とするときは、前記第２の走査線により前記スイッチ用トランジスタの非導通状態としてから前記第１の走査線により前記取込用トランジスタの第１端子と第２端子を非導通状態とする
    請求項１５記載の表示装置。
17. 前記変換用トランジスタの導電型と前記取込用トランジスタの導電型が異なる
    請求項１６記載の表示装置。
18. 前記駆動部は、駆動時以外に前記変換用トランジスタを介して前記発光素子に流れる不要電流を遮断する制御手段を有する
    請求項１５記載の表示装置。
19. 前記制御手段は、整流作用を有する二端子型の発光素子の端子間電圧を制御して不要電流を遮断する
    請求項１８記載の表示装置。
20. 前記制御手段は、前記変換用トランジスタと前記発光素子との間に挿入された制御用トランジスタを含み、
    前記制御用トランジスタは、前記発光素子の非駆動時に非導通状態となって前記変換用トランジスタと前記発光素子とを切り離し、前記発光素子の駆動時には導通状態に切り替わる
    請求項１８記載の表示装置。
21. 前記制御手段は、非駆動時に駆動電流を遮断して前記発光素子を非発光状態に置く時間と、駆動時に駆動電流を流して前記発光素子を発光状態に置く時間の割合を制御して、各画素の輝度を調整可能にする
    請求項１８記載の表示装置。
22. 前記駆動部と時分割で共用される前記変換用トランジスタは絶縁ゲート型電界効果トランジスタにより形成され、
    前記駆動部は、前記変換用トランジスタを通って流れる駆動電流の電流レベルを安定化するために、前記変換用トランジスタのソースを基準にしたドレインの電位を固定化する電位固定手段を有する
    請求項１５記載の表示装置。
23. 前記駆動部と時分割で共用される前記変換用トランジスタは、ソースが基準電位に接続された変換用絶縁ゲート型電界効果トランジスタにより形成され、
    前記取込用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのドレインと前記データ線との間に接続され、ゲートが前記第１の走査線に接続された取込用絶縁ゲート型電界効果トランジスタにより形成され、
    前記駆動用トランジスタは、基準電位と前記駆動対象間に接続された駆動用絶縁ゲート型電界効果トランジスタにより形成され、
    前記スイッチ用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのゲートとドレイン間に接続され、ゲートが前記第２の走査線に接続されたスイッチ用絶縁ゲート型電界効果トランジスタにより形成され、
    前記変換部は、第１電極が前記変換用絶縁ゲート型電界効果トランジスタのゲートに接続され、第２電極が基準電位に接続されたキャパシタを含む
    請求項１５記載の表示装置。
24. 輝度情報に応じた電流レベルの信号電流を供給するデータ線と選択パルスを供給する走査線とに接続され、駆動電流により発光する電流駆動型の発光素子を駆動する画素回路であって、
    前記走査線が選択されたとき、前記データ線から信号電流を取り込む受入部と、
    取り込んだ信号電流の電流レベルを一旦電圧レベルに変換して保持する変換部と、
    保持された電圧信号を電流信号に変換して上記駆動電流を出力する駆動部と、を有し、
    前記変換部は、制御端子と第１端子及び第２端子を備えた変換用トランジスタと、前記制御端子に接続した容量と、を含み、
    前記駆動部は、前記変換部との間で前記変換用トランジスタを時分割的に共用しており、
    前記駆動部は、信号電流の変換を完了した後前記変換用トランジスタを前記受入部から切り離して駆動用とし、保持された電圧レベルを前記変換用トランジスタの制御端子に印加した状態でチャネルを通じ前記発光素子に駆動電流を流す
    画素回路。
25. 前記受入部は、制御端子、第１端子及び第２端子を有し、第１端子が前記変換用トランジスタの第１端子に接続され、第２端子が前記データ線に接続され、制御端子が前記制御線に接続された取込用トランジスタを含み、
    前記変換部は、前記変換用トランジスタの第１端子と制御端子との間に挿入されたスイッチ用トランジスタを含み、
    前記取込用トランジスタの制御端子とスイッチ用トランジスタの制御端子はそれぞれ異なる第１および第２の走査線に接続されており、
    書き込み時には、前記第１および第２の走査線によって、前記取込用トランジスタと前記スイッチ用トランジスタの各々を導通させて選択状態とし、非選択状態とするときは、前記第２の走査線により前記スイッチ用トランジスタの非導通状態としてから前記第１の走査線により前記取込用トランジスタの第１端子と第２端子を非導通状態とする
    請求項２４記載の画素回路。
26. 前記変換用トランジスタの導電型と前記取込用トランジスタの導電型が異なる
    請求項２５記載の画素回路。
27. 前記スイッチ用トランジスタが接続される走査線は、色の３原色の各色毎に独立に設けられている
    請求項２５記載の画素回路。
28. 前記駆動部は、駆動時以外に前記変換用トランジスタを介して前記発光素子に流れる不要電流を遮断する制御手段を有する
    請求項２５記載の画素回路。
29. 前記制御手段は、整流作用を有する二端子型の発光素子の端子間電圧を制御して不要電流を遮断する
    請求項２８記載の画素回路。
30. 前記制御手段は、前記変換用トランジスタと前記発光素子との間に挿入された制御用トランジスタを含み、
    前記制御用トランジスタは、前記発光素子の非駆動時に非導通状態となって前記変換用トランジスタと前記発光素子とを切り離し、前記発光素子の駆動時には導通状態に切り替わる
    請求項２８記載の画素回路。
31. 前記制御手段は、非駆動時に駆動電流を遮断して前記発光素子を非発光状態に置く時間と、駆動時に駆動電流を流して前記発光素子を発光状態に置く時間の割合を制御して、各画素の輝度を調整可能にする
    請求項２８記載の画素回路。
32. 前記駆動部と時分割で共用される前記変換用トランジスタは絶縁ゲート型電界効果トランジスタにより形成され、
    前記駆動部は、前記変換用トランジスタを通って流れる駆動電流の電流レベルを安定化するために、前記変換用トランジスタのソースを基準にしたドレインの電位を固定化する電位固定手段を有する
    請求項２５記載の画素回路。
33. 前記駆動部と時分割で共用される前記変換用トランジスタは、ソースが基準電位に接続された変換用絶縁ゲート型電界効果トランジスタにより形成され、
    前記取込用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのドレインと前記データ線との間に接続され、ゲートが前記第１の走査線に接続された取込用絶縁ゲート型電界効果トランジスタにより形成され、
    前記駆動用トランジスタは、基準電位と前記駆動対象間に接続された駆動用絶縁ゲート型電界効果トランジスタにより形成され、
    前記スイッチ用トランジスタは、前記変換用絶縁ゲート型電界効果トランジスタのゲートとドレイン間に接続され、ゲートが前記第２の走査線に接続されたスイッチ用絶縁ゲート型電界効果トランジスタにより形成され、
    前記変換部は、第１電極が前記変換用絶縁ゲート型電界効果トランジスタのゲートに接続され、第２電極が基準電位に接続されたキャパシタを含む
    請求項２５記載の画素回路。

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