JP5070666B2 - 画素構成およびアクティブマトリクス型表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は信号駆動回路から電流書き込みで発光輝度を制御する画素構造を持つアクティブマトリクス型表示装置に関し、書き込み時から発光時への切り換え時において、正常に書き込み電流を発光電流に伝えることが可能とするものであり、有機ＥＬ、ＬＥＤ表示装置などに適用可能である。
【０００２】
【従来の技術】
電流書き込み型のアクティブマトリクス型表示装置の画素構成の一例を図９に示す。図９において、１は駆動トランジスタ１、２はスイッチングトランジスタ２、３はスイッチングトランジスタ３、４はスイッチングトランジスタ４を示し、他に６の発光素子、７の保持コンデンサで画素構成８を形成する。そして、各画素はマトリクス状に並べられ各行には走査線φとφバーの２本があり、信号線９は列毎に並べられ信号線駆動回路１０により、駆動される。通常、トランジスタはガラスの上にＣＶＤなどの薄膜形成法による薄膜ＦＥＴで形成され、図９の例では全てＰチャンネルトランジスタによる例である。
【０００３】
次に駆動波形を図１０に示す。図１０は走査側の波形図φとφバーを示しており、１垂直期間（通常１／６０ｓ、１６．７ｍｓ）に画面縦の走査線数分の１である水平期間（縦２４０本では約７０μｓ）にφをロー（ＧＮＤレベル近辺の電位）、排他的であるφバーはハイ（Ｖｄｄ近辺の電位）にして、信号線駆動回路１０が発生する電流を書き込み、他の期間は書き込まれた同じ値の電流を発光素子５に流して画像を点灯する。むろん、ある期間には１行のみ書き込んでいて、それを上から下に順番に走査する。
【０００４】
この時の書き込み、発光を図１１、１２と共に説明する。電流書き込み期間の等価回路が図１１であり、スイッチングトランジスタ２は開放、スイッチングトランジスタ３、４は閉じており、駆動トランジスタ１には信号線駆動回路１０が決める書き込み電流ｉが流れる。この時に駆動トランジスタ１のソース・ゲート間に接続された保持コンデンサ７には書き込み電流ｉに相当するソース・ゲート間電圧Ｖｇｓが書き込まれる。次にスイッチングトランジスタ３、４が開放、スイッチングトランジスタ２が閉じる発光期間の等価回路を図１２に示す。この期間の駆動トランジスタ１ではソース・ゲート間電圧Ｖｇｓがそのまま保たれるので、同じ電流値ｉがスイッチングトランジスタ２を通じて発光素子６に流れる。
【０００５】
なぜ、電流書き込みを行うかを簡単に説明すると、有機ＥＬやＬＥＤは本質的に電流と発光する輝度の比例する素子である点、有機ＥＬの端子電圧は製造条件、温度などにより変動しやすい点、駆動トランジスタのスレッショルド電圧（以下Ｖｔと略す）は薄膜製造条件で本質的にゆらぎが避けがたい点があり、電流で電圧のばらつきを吸収し均一な画像特性が得られるからである。
【０００６】
【発明が解決しようとする課題】
以上述べたように、電流書き込み型の画素構成では正確に書き込み電流と発光電流を一致させる必要があるが、発明者はスイッチングトランジスタ３とスイッチングトランジスタ４の過渡的な動作により、電流値が変わってしまう現象を見出した。
【０００７】
図１３にその過渡的な等価回路を示す。その現象は書き込みから発光へ移る時に、スイッチングトランジスタ４が先に開放してしまい、短期間ではあるがスイッチングトランジスタ３のみが閉じている時に発生する。すると図１３に示すように、保持コンデンサ７に保たれたソース・ゲート間電圧Ｖｇｓが駆動トランジスタ１を通じてリーク電流を流して放電してまう。このため、ソース・ゲート間電圧Ｖｇｓが変化し、発光時の電流が変化してしまうことになる。さらに１行あたり、２本の制御線を引くことは画素発光部の開口率を落とし、輝度低下につながる欠点もあった。
【０００８】
【課題を解決するための手段】
本発明は前述のスイッチングトランジスタ３がスイッチングトランジスタ４よりも先に開放する画素構成を見出し、第１の発明は駆動トランジスタ１とスイッチングトランジスタ２をＰチャンネルトランジスタ、スイッチングトランジスタ３、４をＮチャンネルトランジスタで構成するものである。
【０００９】
第２の発明は第１の発明にカスケードトランジスタ５を追加して発光素子の端子電圧変動を吸収するものである。
【００１０】
第３の発明は駆動トランジスタ１とスイッチングトランジスタ２をＮチャンネルトランジスタ、スイッチングトランジスタ３、４をＰチャンネルトランジスタで構成するものである。
【００１１】
第４の発明は第３の発明にカスケードトランジスタ５を追加して発光素子の端子電圧変動を吸収するものである。
【００１２】
第５の発明は電流書き込みでもカレントミラー型の構成に適用し、駆動トランジスタ１１とカレントミラートランジスタ１２をＰチャンネルトランジスタで、スイッチングトランジスタ３、４をＮチャンネルトランジスタで構成するものである。
【００１３】
第６の発明はカレントミラー型の構成で、駆動トランジスタ１１とカレントミラートランジスタ１２をＮチャンネルトランジスタに、スイッチングトランジスタ３、４をＰチャンネルトランジスタで構成するものである。
【００１４】
【発明の実施の形態】
（実施の形態１）
第１の本発明の実施形態の画素構成を図１に示し、図と共に説明する。図９と同一機能を有する要素は同一番号を付し、説明を省略する。本発明では駆動トランジスタ１とスイッチングトランジスタ２はＰチャンネルトランジスタで従来と同様に、スイッチングトランジスタ３と４はＮチャンネルトランジスタで構成されている。その波形を図２に示す。タイミングとしては図１０のφと同様で、水平期間に書き込み、垂直期間保持と発光も同様に行う。ここで書き込み期間終了時の過渡状態を説明する。走査信号φがハイからローに変化する際に、スイッチングトランジスタ３とスイッチングトランジスタ４のソース電位に着目すると、スイッチングトランジスタ３のソース電位はスイッチングトランジスタ４のソース・ドレイン間電位分（スイッチ動作なので０．１〜０．３Ｖ程度ではあるが）だけスイッチングトランジスタ４のソース電位よりも高い。そのため、走査信号φ＝ゲート電位の低下に従って導通からオープンになる際にＶｔが同等であれば必ずスイッチングトランジスタ３の方が早くオープンとなり、図１３に示す不都合は発生しない。通常、同一画素内に隣接されて設置されるので、前述のＶｔが同一という関係は成立する。さらに、イオン打ち込みの条件を変える等のプロセスを導入することで積極的にスイッチングトランジスタ３のＶｔを上げる、ないしはスイッチングトランジスタ４のＶｔを下げればより確実に問題を回避できる。別な方法として、スイッチングトランジスタのチャンネル長をスイッチングトランジスタ３、４間で変える。具体的には、スイッチングトランジスタ３のチャンネル長をスイッチングトランジスタ４のチャンネル長よりも長くすることで、スイッチングトランジスタ３がより早くオフとなり問題を回避することも可能である。
【００１５】
（実施の形態２）
第２の本発明の実施形態の画素構成を図３に示す。図１と同一機能を有する要素は同一番号を付し、説明を省略する。本発明では駆動トランジスタ１のドレイン側にカスケードトランジスタ５を追加し、発光期間時の出力インピーダンスを上げ、発光素子の端子電圧の変動を吸収するのである。これは有機ＥＬで発光時間に比例して端子電圧が上昇するという現象に対して電流を一定にし、輝度を保つ効果がある。その他のスイッチングトランジスタの機能は第１の発明と同等である。
【００１６】
（実施の形態３）
第３の本発明の実施形態の画素構成を図４に示す。図１と同一機能を有する要素は同一番号を付し、説明を省略する。本発明は駆動トランジスタ１とスイッチングトランジスタ２をＮチャンネルトランジスタに、スイッチングトランジスタ３、４をＰチャンネルトランジスタで構成した形態である。図５に走査信号波形φバーを示す。図１とはＰ、Ｎが反対となり、それに伴い電源と発光素子の極性も変わっているが、本発明の本質は変わらない。つまり、スイッチングトランジスタ３のソース電位はスイッチングトランジスタ４のソース・ゲート電位分だけ低いため、スイッチングトランジスタ３はスイッチングトランジスタ４よりも早めにオープンするのである。
【００１７】
（実施の形態４）
第４の本発明の実施形態の画素構成を図６に示す。図１と同一機能を有する要素は同一番号を付し、説明を省略する。本発明は第１と第２の発明の関係と同様、駆動トランジスタ１のドレイン側にカスケードトランジスタ５を追加し、発光期間時の出力インピーダンスを上げたものである。
【００１８】
ちなみに、本発明は書き込み時から発光時の過渡的な問題を解決することを目的とし、単純なＰとＮチャンネルトランジスタの組み合わせによる走査線の低減だけを目的とするものでない。例えば、図１の場合、スイッチングトランジスタ２をＮチャンネルトランジスタ、スイッチングトランジスタ３と４をＰチャンネルトランジスタとした組み合わせでも走査線を１本とすることが可能である。しかしこの場合、図１０のφバー相当の走査線波形となるが、スイッチングトランジスタ３のソース電位が高い分、オープンが遅れて逆に図１３の問題を引き起こしてしまう。本発明の組み合わせのみが過渡的な問題と走査線の削減を同時に解決可能となる。
【００１９】
（実施の形態５）
第５の本発明の実施形態の画素構成を図７に示す。本発明は画素書き込みでもカレントミラーと呼ばれる方式に適用した形態である。保持コンデンサ７、発光素子６、信号線９、信号線駆動回路１０は図１と同様な働きをする。駆動トランジスタ１１とカレントミラートランジスタ１２はＰチャンネルトランジスタで構成され、ペアとなり、カレントミラー動作を行う。書き込み時は走査線信号φをハイにし、スイッチングトランジスタ４とスイッチングトランジスタ３を導通させ、カレントミラートランジスタ１２に信号線駆動回路１０で決めた書き込み電流を流させ、同時にスイッチングトランジスタ３が導通しているので、保持コンデンサ７に書き込み電流に相当するソース・ゲート間電圧を充電する。書き込み期間後はスイッチングトランジスタ３、４が共にオープンされ、駆動トランジスタ１１には設定されたソース・ゲート間電圧の電流、すなわち書き込み電流と同じ値の電流を発光素子６に流すことが出来る。この場合も、第１の発明と同様にスイッチングトランジスタ３、４が導通から開放へ至る過渡的な期間において、スイッチングトランジスタ３のソース電位がスイッチングトランジスタ４のソース電位よりも高い分、早く開放状態となり、図１３に相当する書き込み電流エラーは発生しない。
【００２０】
（実施の形態６）
第６の本発明の実施形態の画素構成を図８に示す。本発明は第５の発明と駆動トランジスタ、スイッチングトランジスタの極性を反対にして構成している。それに伴い、発光素子６、信号線駆動回路１０および電源も合わせて逆にしている。本質動作そのものは第５の発明と同様であり、スイッチングトランジスタ３が先に開放される点も同様である。
【００２１】
【発明の効果】
本発明による共通的な効果は、電流書き込み時から発光時に至る過渡期間において、スイッチングトランジスタ３がスイッチングトランジスタ４よりも先に開放状態となり、書き込みエラーが発生することはない。そして、走査線駆動線が１本ですみ画素開口率が上がり、その上、走査線と信号線とのクロスオーバー面積が減るので浮遊容量も減少する。この浮遊容量は低輝度時は低電流で書き込まないといけない電流書き込み方式では特に重要な効果である。
【００２２】
そして、第２、第４の本発明では更に、駆動トランジスタ１の出力インピーダンスを上昇せしめ、発光素子６の端子電圧のばらつきを吸収することが可能となる。
【図面の簡単な説明】
【図１】第１の発明の実施形態の画素構成図
【図２】第１の発明の実施形態の走査線波形図
【図３】第２の発明の実施形態の画素構成図
【図４】第３の発明の実施形態の画素構成図
【図５】第３の発明の実施形態の走査線波形図
【図６】第４の発明の実施形態の画素構成図
【図７】第５の発明の実施形態の画素構成図
【図８】第６の発明の実施形態の画素構成図
【図９】従来の画素構成図
【図１０】従来の走査線波形図
【図１１】電流書き込み時の動作説明図
【図１２】発光時の動作説明図
【図１３】過渡時の等価回路図
【符号の説明】
１，１１ 駆動トランジスタ１
２ スイッチングトランジスタ２
３ スイッチングトランジスタ３
４ スイッチングトランジスタ４
５ カスケードトランジスタ５
６ 発光素子
７ 保持コンデンサ
８ 画素構成
９ 信号線
１０ 信号線駆動回路
１２ カレントミラートランジスタ１２

Claims (8)

1. 基板上に設けられた複数の信号線と、これを駆動する電流出力である信号線駆動回路と、前記信号線と直交する複数の走査線と、これを駆動する走査線駆動回路と、前記信号線と前記走査線の交点近傍に設けられたスイッチングと駆動機能を有する複数のトランジスタを含む画素構成を使用したアクティブマトリクス型表示装置であって、
   前記画素構成はＰチャンネル駆動トランジスタ１と、前記トランジスタ１のドレインにソースを接続したＰチャンネルスイッチングトランジスタ２と、
   前記トランジスタ２のドレインに接続された表示素子と、
   前記トランジスタ１のゲート・ソース間に接続された保持コンデンサと、
   前記トランジスタ１のゲート・ドレイン間にソースとドレインを接続したＮチャンネルスイッチングトランジスタ３と、
   前記トランジスタ１のドレインにドレインを接続したＮチャンネルスイッチングトランジスタ４とを備え、
   前記トランジスタ４のソースと前記信号線駆動回路が接続され、前記トランジスタ２と前記トランジスタ３と前記トランジスタ４の各ゲートが共通接続されて前記走査線駆動回路に接続されており、
   電流書き込み時から発光時に至る過渡期間において、前記トランジスタ３が前記トランジスタ４よりも先に開放状態となることを特徴とする画素構成を使用したアクティブマトリクス型表示装置。
2. 基板上に設けられた複数の信号線と、これを駆動する電流出力である信号線駆動回路と、前記信号線と直交する複数の走査線と、これを駆動する走査線駆動回路と、前記信号線と前記走査線の交点近傍に設けられたスイッチングと駆動機能を有する複数のトランジスタを含む画素構成を使用したアクティブマトリクス型表示装置であって、
   前記画素構成はＰチャンネル駆動トランジスタ１と、
   前記トランジスタ１のドレインにソースを接続したＰチャンネルのカスケードトランジスタ５と、
   前記トランジスタ５のドレインにソースを接続したＰチャンネルスイッチングトランジスタ２と、
   前記トランジスタ２のドレインに接続された表示素子と、
   前記トランジスタ１のゲート・ソース間に接続された保持コンデンサと、
   前記トランジスタ１のゲートと前記トランジスタ５のドレイン間にソースとドレインを接続したＮチャンネルスイッチングトランジスタ３と、
   前記トランジスタ１のドレインにドレインを接続したＮチャンネルスイッチングトランジスタ４とを備え、
   前記カスケードトランジスタ５のゲート端子には所定電圧が印加され、前記カスケードトランジスタ５は、前記Ｐチャンネル駆動トランジスタ１の出力インピーダンスを上げるように機能し、
   前記トランジスタ４のソースと前記信号線駆動回路が接続され前記トランジスタ２と前記トランジスタ３と前記トランジスタ４の各ゲートが共通接続されて前記走査線駆動回路に接続されており、
   電流書き込み時から発光時に至る過渡期間において、前記トランジスタ３が前記トランジスタ４よりも先に開放状態となることを特徴とする画素構成を使用したアクティブマトリクス型表示装置。
3. 基板上に設けられた複数の信号線と、これを駆動する電流出力である信号線駆動回路と、前記信号線と直交する複数の走査線と、これを駆動する走査線駆動回路と、前記信号線と前記走査線の交点近傍に設けられたスイッチングと駆動機能を有する複数のトランジスタを含む画素構成を使用したアクティブマトリクス型表示装置であって、
   前記画素構成はＮチャンネル駆動トランジスタ１と、
   前記トランジスタ１のドレインにソースを接続したＮチャンネルスイッチングトランジスタ２と、
   前記トランジスタ２のドレインに接続された表示素子と、前記トランジスタ１のゲート・ソース間に接続された保持コンデンサと、
   前記トランジスタ１のゲート・ドレイン間にソースとドレインを接続したＰチャンネルスイッチングトランジスタ３と、
   前記トランジスタ１のドレインにドレインを接続したＰチャンネルスイッチングトランジスタ４とを備え、
   前記トランジスタ４のソースと前記信号線駆動回路が接続され前記トランジスタ２と前記トランジスタ３と前記トランジスタ４の各ゲートが共通接続されて前記走査線駆動回路電流書き込み時から発光時に至る過渡期間において、前記トランジスタ３が前記トランジスタ４よりも先に開放状態となることを特徴とする画素構成を使用したアクティブマトリクス型表示装置。
4. 基板上に設けられた複数の信号線と、これを駆動する電流出力である信号線駆動回路と、前記信号線と直交する複数の走査線と、これを駆動する走査線駆動回路と、前記信号線と前記走査線の交点近傍に設けられたスイッチングと駆動機能を有する複数のトランジスタを含む画素構成を使用したアクティブマトリクス型表示装置であって、
   前記画素構成はＮチャンネル駆動トランジスタ１と、
   前記トランジスタ１のドレインにソースを接続したＮチャンネルのカスケードトランジスタ５と、前記トランジスタ５のドレインにソースを接続したＮチャンネルスイッチングトランジスタ２と、
   前記トランジスタ２のドレインに接続された表示素子と、
   前記トランジスタ１のゲート・ソース間に接続された保持コンデンサと、
   前記トランジスタ１のゲートと前記トランジスタ５のドレイン間にソースとドレインを接続したＰチャンネルスイッチングトランジスタ３と、
   前記トランジスタ１のドレインにドレインを接続したＰチャンネルスイッチングトランジスタ４とを備え、
   前記カスケードトランジスタ５のゲート端子には所定電圧が印加され、前記カスケードトランジスタ５は、前記Ｐチャンネル駆動トランジスタ１の出力インピーダンスを上げるように機能し、
   前記トランジスタ４のソースと前記信号線駆動回路が接続され前記トランジスタ２と前記トランジスタ３と前記トランジスタ４の各ゲートが共通接続されて前記走査線駆動回路に接続されており、
   電流書き込み時から発光時に至る過渡期間において、前記トランジスタ３が前記トランジスタ４よりも先に開放状態となることを特徴とする画素構成を使用したアクティブマトリクス型表示装置。
5. 基板上に設けられた複数の信号線と、これを駆動する電流出力である信号線駆動回路と、前記信号線と直交する複数の走査線と、これを駆動する走査線駆動回路と、前記信号線と前記走査線の交点近傍に設けられたスイッチングと駆動機能を有する複数のトランジスタを含む画素構成を使用したアクティブマトリクス型表示装置であって、
   前記画素構成はＰチャンネル駆動トランジスタ１１と、
   前記トランジスタ１１のドレインに接続された表示素子と、
   前記トランジスタ１１とゲートとソースが共通接続されたＰチャンネルのカレントミラートランジスタ１２と、
   前記トランジスタ１１および前記トランジスタ１２のソース・ゲート間に接続された保持コンデンサと、
   前記トランジスタ１２のゲート・ドレイン間にソースとドレインを接続したＮチャンネルスイッチングトランジスタ３と、
   前記トランジスタ１２のドレインにドレインを接続したＮチャンネルスイッチングトランジスタ４とを備え、
   前記トランジスタ４のソースと前記信号線駆動回路が接続され前記トランジスタ３と前記トランジスタ４の各ゲートが共通接続されて前記走査線駆動回路に接続されており、
   前記トランジスタ３のチャンネル長よりも、前記トランジスタ４のチャンネル長が小さく、
   電流書き込み時から発光時に至る過渡期間において、前記トランジスタ３が前記トランジスタ４よりも先に開放状態となることを特徴とする画素構成を使用したアクティブマトリクス型表示装置。
6. 基板上に設けられた複数の信号線と、これを駆動する電流出力である信号線駆動回路と、前記信号線と直交する複数の走査線と、これを駆動する走査線駆動回路と、前記信号線と前記走査線の交点近傍に設けられたスイッチングと駆動機能を有する複数のトランジスタを含む画素構成を使用したアクティブマトリクス型表示装置であって、
   前記画素構成はＮチャンネル駆動トランジスタ１１と、
   前記トランジスタ１１のドレインに接続された表示素子と、
   前記トランジスタ１１とゲートとソースが共通接続されたＮチャンネルのカレントミラートランジスタ１２と、
   前記トランジスタ１１および前記トランジスタ１２のソース・ゲート間に接続された保持コンデンサと、
   前記トランジスタ１２のゲート・ドレイン間にソースとドレインを接続したＰチャンネルスイッチングトランジスタ３と、
   前記トランジスタ１２のドレインにドレインを接続したＰチャンネルスイッチングトランジスタ４とを備え、
   前記トランジスタ４のソースと前記信号線駆動回路が接続され前記トランジスタ３と前記トランジスタ４の各ゲートが共通接続されて前記走査線駆動回路に接続されており、
   前記トランジスタ３のチャンネル長よりも、前記トランジスタ４のチャンネル長が小さく、
   電流書き込み時から発光時に至る過渡期間において、前記トランジスタ３が前記トランジスタ４よりも先に開放状態となることを特徴とする画素構成を使用したアクティブマトリクス型表示装置。
7. 前記トランジスタ３のＶｔよりも前記トランジスタ４のＶｔが等しいか小さいことを特徴とする請求項１から６のいずれか一項に記載のアクティブマトリクス型表示装置。
8. 前記トランジスタ３のチャンネル長よりも前記トランジスタ４のチャンネル長を小さくすることを特徴とする請求項１から４のいずれか一項に記載のアクティブマトリクス型表示装置。

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