WO2004047064A1 - 有機ｅｌディスプレイ及びアクティブマトリクス基板 - Google Patents

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WO2004047064A1
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Makoto Shibusawa
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Toshiba Matsushita Display Technology Co., Ltd.
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Definitions

  • the present invention relates to an active matrix display and an active matrix substrate, and more particularly, to an active matrix including an organic EL (Electro-Luminescent) element as a display element.
  • the present invention relates to a Bumatrix type organic EL display and an active matrix substrate that can be used therein.
  • Flat panel displays typified by liquid crystal displays have the characteristics of being thinner, lighter, and have lower power consumption than CRT displays. Due to these characteristics, demand for flat panel displays is growing rapidly.
  • each pixel is provided with a switch that can electrically separate an ON pixel from an OFF pixel. Normally, this pixel is further provided with a capacitor for holding a video signal. Therefore, this display can realize good display quality without crosstalk between adjacent pixels. For this reason, the active matrix type flat panel display is being used as a display for various types of electronic devices such as portable information terminals. It has become.
  • organic EL displays have been actively developed, and are self-luminous displays, which have higher response speed and wider viewing angle than liquid crystal displays. This is advantageous for realization.
  • FIG. 1 is an equivalent circuit diagram of a pixel circuit disclosed by Knapp. The operation of this circuit is performed in two stages. In the first and second stages, the power supply line 31 is set to the potential V 1 and the power supply line 34 is set to the potential V 2 higher than the potential V 1.
  • the switch 33 is opened (OFF), and the switches 32 and 37 are closed (ON).
  • the signal current is supplied from the video signal wiring 35 to the organic EL element 20 as an input signal. Since the transistor 30 is diode-connected by the switch 32, a voltage equal to the gate-source voltage of the transistor 30 carrying the signal current is stored in the capacitor 38. You. Thereafter, switches 32 and 37 are opened.
  • the switch 33 is closed, and the organic EL element 20 and the drain of the transistor 30 are connected. Since a voltage corresponding to the input signal is stored in the capacitor 38, a current substantially equal to the input signal is supplied to the organic EL element 20.
  • An object of the present invention is to provide an active matrix type organic EL display capable of realizing excellent display quality with a relatively small number of wires and an active matrix substrate usable for the same. It is in.
  • a first terminal connected to a first power supply terminal, a control terminal to which a video signal is supplied from a video signal input terminal, and a voltage between the control terminal and the first terminal
  • a drive control element including a second terminal that outputs a drive current having a size corresponding to the following; an organic EL element connected between the second terminal and the second power supply terminal;
  • a capacitor connected to the control terminal and capable of maintaining a voltage between the control terminal and the first terminal at a magnitude corresponding to the video signal; and a video signal input during a signal writing period according to a scanning signal.
  • Switch and scanning The control terminal and the second terminal are connected to each other during the signal writing period, and the control terminal and the second terminal are connected before the first switch is disconnected.
  • an active matrix type organic EL display including: a second switch that switches between two terminals and a non-connected state.
  • a first terminal connected to the first power supply terminal, a control terminal, and a drive current having a magnitude corresponding to a voltage between the control terminal and the first terminal are output.
  • a drive control element having a second terminal; an organic EL element connected between the second terminal and the second power supply terminal; a capacitor connected between a constant potential terminal and the control terminal;
  • a first switch connected between the video signal input terminal and the second terminal;
  • a second switch connected between the first switch and the second terminal, and a control terminal for controlling the switching of the first switch is a control terminal for controlling the switching of the second switch.
  • An active matrix organic EL display is provided, wherein the threshold of the first switch is shallower than the threshold of the second switch.
  • a first terminal connected to a first power supply terminal, a control terminal, and a drive current having a magnitude corresponding to a voltage between the control terminal and the first terminal are output.
  • a drive control element having a second terminal; an organic EL element connected between the second terminal and the second power supply terminal; a capacitor connected between a constant potential terminal and the control terminal;
  • a delay element having an input terminal connected to the control signal input terminal, and an output terminal for outputting a control signal supplied from the control signal input terminal; and a delay element between the video signal.
  • the terminal is connected to the output terminal and the switch of the second switch is
  • a control terminal for controlling the quenching is active Conclusions Li box-type organic E L di splay connected to the control signal input terminal is provided.
  • an active matrix substrate on which an organic EL element is to be formed wherein a video signal is supplied from a first terminal connected to a power supply terminal and a video signal input terminal.
  • the control terminal is connected to the organic EL element and the control terminal is connected to the control terminal.
  • a drive control element comprising: a second terminal that outputs a drive current having a magnitude corresponding to a voltage between the control terminal and the first terminal; and one electrode connected to the control terminal; and A capacitor capable of maintaining a voltage between the first terminal and the voltage corresponding to the video signal; and a video signal input terminal and the second terminal during a signal writing period according to a scanning signal.
  • a pixel electrode a first terminal connected to a power supply terminal, a control terminal to which a video signal is supplied from a video signal input terminal, and a connection to the pixel electrode
  • a drive control element including: a second terminal that outputs a drive current having a magnitude corresponding to a voltage between the control terminal and the first terminal; one electrode connected to the control terminal; A capacitor capable of maintaining a voltage between the terminal and the first terminal at a magnitude corresponding to the video signal; and a video signal input terminal and the second terminal during a signal writing period according to a scanning signal. And are connected, and the video signal input terminal and the second terminal are disconnected from each other in a light emitting period following the signal writing period.
  • a first switch for switching, and the control terminal and the second terminal are connected to each other during the signal writing period according to the scan signal, and the first switch is connected to the first switch.
  • An active matrix substrate including a second switch for switching the control terminal and the second terminal to a disconnected state before the switch is disconnected. Provided.
  • Figure 1 is an equivalent circuit diagram of a conventional pixel circuit
  • FIG. 2 is a plan view schematically showing an organic EL display according to the first embodiment of the present invention
  • FIG. 3 is a plan view schematically showing an example of a structure that can be adopted for the pixel of the organic EL display shown in FIG. 2;
  • FIG. 4 is a timing chart showing an example of a driving method of the organic EL display of FIG. 1;
  • FIG. 5 is a plan view schematically showing a modified example of the pixel structure of FIG. 3;
  • FIG. 7 is a cross-sectional view schematically showing an example of a structure that can be adopted for the first switch
  • FIG. 8 is a plan view schematically showing an organic EL display according to the second embodiment of the present invention.
  • Figure 9 is a diagram showing an example of the waveform of the signal input to the delay element and the signal output by the delay element;
  • Figure 10 shows the pixels that can be used for the OLED display in Figure 8.
  • FIG. 11 is an equivalent circuit diagram showing another example of a pixel circuit that can be employed in the organic EL display of FIG. 8;
  • FIG. 12 is an equivalent circuit diagram showing still another example of a pixel circuit that can be used in the organic EL display of FIG.
  • FIG. 2 is a plan view schematically showing the organic EL display according to the first embodiment of the present invention.
  • FIG. 3 is a plan view schematically showing an example of a structure that can be employed in the pixel of the organic EL display shown in FIG.
  • the organic EL display 1 includes an insulating substrate 10 made of, for example, glass. A plurality of pixels arranged in a matrix and a drive circuit for driving these pixels are arranged on the substrate 10.
  • the driving circuit was connected to a video signal line driver 11, a scanning signal line driver 12, a video signal line 35 connected to the video signal line driver 11, and a scan signal line driver 12. It includes a control line 36 as a scanning signal line, a first power supply line 31, and a second power supply line 34.
  • This drive circuit drives each pixel circuit based on externally supplied control signals YST, YCLK, XST and XCLK, power supply potentials V dd and V ss, and a data signal I in.
  • Each pixel includes a display element 20 and a pixel circuit for driving the display element 20.
  • the pixel circuit and the display element 20 are connected in series between a first power supply terminal set to the potential V dd and a second power supply terminal set to the potential V ss.
  • the first and second power supply terminals are connected to a first power supply line 31 and a second power supply line 34, respectively.
  • the potential V dd is the potential
  • the display element 20 includes a pair of electrodes facing each other and an active layer (activlayer) interposed therebetween.
  • the “active layer” here is a layer whose optical characteristics such as luminance and transmittance change according to the voltage applied between the electrodes.
  • the display element 20 is an organic EL element, and has an organic layer including an organic light emitting layer as an active layer.
  • the pixel circuit includes a drive control element 30, a capacitor 38, a first switch 37, a second switch 32, and a third switch 33.
  • As the drive control element 30 and the switches 37, 32, and 33 for example, field effect transistors of the first conductivity type can be used. In this example, a p-channel thin-film transistor is used as the drive control element 30 and the switches 37, 32, and 33.
  • the first terminal of the drive control element 30, that is, the source, is a potential
  • the capacitor 38 has one electrode connected to the control terminal of the drive control element 30, that is, the gate, and the potential difference between the first terminal and the control terminal of the drive control element 30 corresponding to the video signal. Keep. here.
  • the capacitor 38 is connected between the first power supply terminal and the control terminal of the drive control element 30.
  • the first switch 37 is connected between the video signal input terminal and the second terminal of the drive control element 30, that is, the drain. Note that the video signal input terminal is connected to the video signal line 35.
  • the second switch 32 is connected between the gate of the drive control element 30 and the drain.
  • the control terminals of the first switch 37 and the second switch 32, that is, the gates, are connected to a control line 36 which is a scanning signal line.
  • the third switch 33 is connected between the drain of the drive control element 30 and the first electrode 21 of the display element 20.
  • the first electrode 21 is an anode
  • the second electrode of the display element 20 is a cathode connected to a second power supply terminal set to the potential Vss.
  • the first power supply terminal is used as a constant potential terminal to which the capacitor 38 is to be connected.
  • the capacitor 38 is connected to another constant potential terminal and the control terminal of the drive control element 30. It may be connected between.
  • the input terminal of the switch 37 included in each pixel column, that is, the source, is connected to one common video signal line 35 for each column.
  • the video signal line 35 is supplied with a signal current from the video signal line driver 11 as an input signal or a video signal I in.
  • the control terminals of the switches 37 and 32 included in each pixel row, that is, the gates, are commonly connected to one scanning signal line 36 for each row.
  • a voltage signal is sequentially supplied to the scanning signal line 36 as a scanning signal S can from the scanning signal line driver 12. Is done.
  • the organic EL display 1 excluding at least one electrode and the active layer of the display element 20 corresponds to an active matrix substrate.
  • the active matrix substrate includes an insulating substrate 10, wiring such as a video signal line 35, a scanning signal line 36, and a power supply line, and a pixel circuit.
  • the active matrix substrate may optionally include the video signal line driver 11, the scanning signal line driver 12, and the first electrode 21 of the display element 20.
  • the first switch 37 and the second switch 32 can have the same laminated structure and can be formed simultaneously.
  • the first switch 37 and the second switch 32 are thin film transistors having a top gate structure using polysilicon for a semiconductor layer and formed at the same time.
  • the first switch 37 and the second switch 32 are different from each other in that the channel length L1 of the first switch 37 is greater than the channel length L2 of the second switch 32.
  • the design is made to have the same structure as each other, except that the length is set shorter. As a result, a first switch 37 having a shallower threshold Vthl and a second switch 32 having a deeper threshold Vth2 are obtained.
  • the first switch 37 and the second switch 32 a thin film transistor having a top gate structure (cobraner type) using polysilicon for a semiconductor layer is used.
  • the first switch 37 and the second switch 32 have the same laminated structure, and They form simultaneously.
  • the channel width of each of the first switch 37 and the second switch 32 is 3 wrn
  • the channel width of the first switch 37 and the second switch 32 is The length is, for example, 3 / m and 4.5 m, respectively.
  • each pixel circuit the gates of the first switch 37 and the second switch 32 are connected to the same scanning signal line 36. Therefore, the same control signal is simultaneously supplied to the gates of the first switch 37 and the second switch 32.
  • the second switch 32 having a deeper threshold V th2 has a lower depth.
  • the OFF operation is started. That is, in the organic EL display 1, the second switch 32 can be turned off before the first switch 37 is turned off.
  • the OFF operation of the second switch 32 precedes the OFF operation of the first switch 37, and, as a result, the gate-source voltage of the drive control element 30. Can be prevented from fluctuating. Therefore, it is possible to suppress the occurrence of gradation collapse and in-plane non-uniformity of luminance, and it is possible to realize excellent display quality with a relatively small number of wirings.
  • the channel lengths of the first switch 32 and the second switch 37 are the same as those of other transistors, capacitors, and wiring included in the pixel circuit. It can be set appropriately as long as it does not hinder any arrangement.
  • the third switch 33 and the drive control element 30 can be designed to have substantially the same structure as the first switch 32 and the second switch 37.
  • a thin film transistor of the first conductivity type may be used as the first to third switches 32, 37 and 33 in parallel with the drive control element 30, and these may be formed simultaneously.
  • a pixel circuit can be formed in relatively few steps.
  • FIG. 4 is a timing chart showing an example of a driving method of the organic EL display of FIG.
  • the scanning signal line driver 12 sequentially outputs, to the scanning signal line 36, a scanning signal Scan that makes the first switch 37 and the second switch 32 conductive.
  • the rise and fall of the scan signal S can become gentle due to wiring resistance and capacitance. For example, as shown in FIG. 4, the potential waveform of the scanning signal S chan is dull by the time constant.
  • the running signal line driver 12 sequentially outputs a control signal G for making the third switch 33 conductive, to the row of the third switch 33.
  • the light emission period is a period in which the third switch 33 is in a conductive state.
  • the video signal is written in units of rows, and the period during which writing is performed in a certain row is defined as the light emission period of another row.
  • the third switch 3 Reference numeral 3 denotes a non-conductive state, and the display element 30 and the pixel circuit are electrically insulated.
  • the scan signal S c an that makes the first switch 37 and the second switch 32 conductive is supplied to the scan signal line 36.
  • the first switch 37 having the shallower threshold V thl becomes conductive
  • the second switch 32 having the deeper threshold V th2 becomes conductive.
  • the input signal I in is supplied from the video signal line driver 11 to the pixel circuit via the video signal line 35. That is, a drive current corresponding to the input signal I in flows through the drive control element.
  • the gate potential of drive control element 30 is set to a value corresponding to input signal I in.
  • the scan signal Scan supplied from the scan signal line driver 12 to the scan signal line 36 is an ON signal that makes the first switch 37 and the second switch 32 conductive. Changes to an OFF signal that turns them off. Accordingly, first, the second switch 32 having the deeper threshold V th2 is turned off, and then the first switch 37 having the shallower threshold V th1 is turned off. It becomes conductive. Therefore, leakage of charges from the capacitor 38 is prevented, and the gate potential of the drive control element 30 is maintained at a value corresponding to the input signal I in.
  • the third switch 33 is turned on by the control signal G supplied thereto. Since the gate potential of the drive control element 30 is maintained at a value corresponding to the input signal Iin, a current substantially equal to the input signal Iin flows through the organic EL element 20. It is. That is, the organic EL element 20 emits light at a luminance corresponding to the input signal I in.
  • the channel length L2 of the second switch 32 is set to be longer than the channel length L1 of the first switch 37.
  • the threshold value Vth2 of the second switch 32 becomes deeper than the threshold value Vthl of the first switch 37.
  • the first switch 37 is turned off before the first switch 37 is turned off.
  • the second switch 32 can be turned off. Therefore, according to this embodiment, it is possible to realize the organic EL display 1 in which the gradation collapse and the in-plane unevenness of the brightness are suppressed.
  • each of the first switch 37 and the second switch 32 has one channel between the source and the drain, but these switches are different from each other. It may have the following structure.
  • the first switch 37 and the second switch 32 may employ a multi-gate structure having a plurality of channels between the source and the drain.
  • FIG. 5 is a plan view schematically showing a modification of the pixel structure of FIG.
  • the multi-gate structure can be adopted for one or both of the first switch 37 and the second switch 32. However. From the viewpoint of suppressing the influence of the OFF current on the display operation, it is desirable to adopt a multi-gate structure for the second switch 32 as shown in FIG.
  • the difference between the threshold values of the first switch 37 and the second switch 32 is about 0.2 V to IV.
  • the second switch 32 can be more reliably turned off before the first switch 37 is turned off.
  • the thresholds of the first switch 37 and the second switch 32 are made different by using the channel length.However, those thresholds may be made different by other methods. it can. For example, the threshold may be different between the first switch 37 and the second switch 32 using the number of channels. That is, even if the total value of the channel lengths is the same, if the number of channels of the second switch 32 is larger than the number of channels of the first switch 37, the second switch 32 The threshold value is deeper than the threshold value of the first switch 37.
  • the dose of the impurity may be different between the first switch 37 and the second switch 32.
  • the dose of the p-type dopant to the channel of the first switch 37 will be increased. If the amount is greater than the dose of the p-type dopant to the channel of the second switch 32, the threshold of the second switch 32 is deeper than the threshold of the first switch 37. Become.
  • the first switch 37 and the second switch 32 having different impurity doses can be manufactured by, for example, the following method. That is, in the normal process of forming a thin film transistor, In addition, the number of times of doping the channel region of the first switch 37 with the impurity is made larger than the number of times of doping the impurity of the channel region of the second switch 32. For example, first, the channel regions of the first switch 37 and the second switch 32 are doped with impurities. Next, the channel region of the second switch 32 is masked using a photo resist. Subsequently, the channel region of the first switch 37 is further doped with impurities. In this way, the dose of the donot to the channel of the first switch 37 is larger than the dose of the p-type dopant to the channel of the second switch 32.
  • the dose amount between the switches is 1 XI o U cm—2 to 5 ⁇ 10 1 1 cm—preferably 2 different.
  • the second switch 32 can be more reliably turned off before the first switch 37 is turned off.
  • the threshold value of the first switch 37 and the threshold value of the second switch 32 can be made different by other methods.
  • FIG. 6 is a cross-sectional view schematically showing an example of a structure that can be employed for the first switch.
  • FIG. 7 is a cross-sectional view schematically showing an example of a structure that can be employed for the second switch.
  • the first switch 37 shown in FIG. 6 is a top-gate type p-channel thin film transistor.
  • This thin film transistor includes a semiconductor layer in which a source S and a drain D and a channel Ch interposed therebetween are formed. Above channel C h A gate TG is arranged on the gate insulating film GI.
  • the gate TG is covered with an interlayer insulating film II, and a source electrode SE and a drain electrode DE are formed on the interlayer insulating film II.
  • the source electrode SE and the drain electrode DE are connected to the source S and the drain D via through holes formed in the good insulating film GI and the interlayer insulating film II, respectively.
  • the second switch 32 shown in FIG. 7 is similar to the first switch 3 shown in FIG. 6 except that the back gate BG is arranged below the channel Ch via the insulating film BI. It has the same structure as 7. A bias for increasing the threshold of the second switch 32 is applied to this pack gate BG.
  • the voltage between the back gate BG of the second switch 32 and the source S is set to about +0.2 V to +1.0 V.
  • the threshold value of the second switch 32 becomes the threshold value of the first switch 37. It gets deeper. Therefore, also in this case, the second switch 32 can be turned off before the first switch 37.
  • FIGS. 6 and 7 show a top-gate type thin-film transistor as an example.
  • the bottom gate type thin-film transistor is used as the first switch 37 and the second switch 32. You can use a transistor.
  • the threshold value of the second switch 32 becomes deeper than the threshold value of the first switch 37.
  • the pack gate here is the control terminal. This is a gate that is arranged to face the element via a gate insulating film and a semiconductor layer.
  • the techniques described in the first aspect can be combined with each other.
  • a method using a channel length in order to make the threshold value different between the first switch 37 and the second switch 32, a method using a channel length, a method using the number of channels, and a method using a dose amount of impurities. And two or more methods using the backgate structure may be combined.
  • the threshold values of the first switch 37 and the second switch 32 are set so that the second switch 32 is turned off before the first switch 37. Was different. Such switching lags can be created in other ways.
  • FIG. 8 is a plan view schematically showing an organic EL display according to the second embodiment of the present invention.
  • This organic EL display 1 has the same structure as the organic EL display 1 in FIG. 1 except for the following structure. That is, in the organic EL display 1 of FIG. 8, the first switch 37 and the second switch 32 have the same structure. In addition, in this display 1, the control terminal of the first switch 37 is connected to the scan signal line 36 via the delay element 39, and the control terminal of the second switch 32 is connected to the scan signal. Directly connected to lines 36. Note that the organic EL display 1 in FIG. 8 can be driven by the same method as that described with reference to FIG. 4 in the first embodiment.
  • FIG. 4 is a diagram showing an example of a signal waveform.
  • the delay element 39 plays a role of delaying the switching of the first switch 37.
  • the delay element 39 sets the rising and falling of the scanning signal Scan input thereto to be gentle to the control terminal of the first switch 37. Is output.
  • the control signal of the second switch 37 is supplied with the same scan signal Scan input to the delay element 39. Therefore, if the threshold value of the first switch 37 is substantially equal to the threshold value of the second switch 32, when the scanning signal line driver 12 supplies an OFF signal to the scanning signal line 36, The second switch 32 is turned off before the first switch # 37.
  • the second switch 32 can be turned off before the first switch 37. Therefore, according to this embodiment, it is possible to realize the organic EL display 1 in which the gradation collapse and the in-plane unevenness of the luminance are suppressed.
  • delay element 39 Various elements can be used as the delay element 39.
  • FIG. 10 is an equivalent circuit diagram showing an example of a pixel circuit that can be employed in the organic EL display of FIG.
  • a resistance element 39 R is used as the delay element 39.
  • the signal supplied to the control terminal of the first switch 37 is delayed with respect to the signal supplied to the control terminal of the second switch 32.
  • a polysilicon layer is used as the resistor element 39R. May be.
  • the polysilicon layer used as the resistance element 39 R can be formed at the same time as the drive control element 30 and the polysilicon layers of various switches.
  • the resistive element 39 R for example, an n + -type polysilicon layer, a p + -type polysilicon layer, an i-type polysilicon layer, or the like is used as a polysilicon layer. can do.
  • the i-type polysilicon layer has the highest specific resistance. Therefore, when the i-type polysilicon layer is used, the switching of the first switch 37 can be changed to the switching of the second switch 32 even if the size of the resistor 39R is reduced. It is possible to sufficiently delay switching.
  • the area of the resistive element 39R can be set to about 400 m 2 to 100 ⁇ m ⁇ 2.
  • FIG. 11 is an equivalent circuit diagram showing another example of a pixel circuit that can be employed in the organic EL display of FIG.
  • a diode 39D connected so as to allow a forward current to flow from the control terminal of the first switch 37 to the scan signal line 36 is used. Use it.
  • the ON signal is supplied to the control terminal of the first switch 37 without delay or slightly after the falling of the scanning signal Scan.
  • the scanning signal Scan rises, a reverse bias is applied to the diode 39D, and a leak current flows through the diode 39D. Therefore, the OFF signal is supplied to the control terminal of the first switch 37 with a delay from the rising of the scanning signal Scan. Ie In the pixel circuit of FIG. 11 as well, the OFF signal supplied to the control terminal of the first switch 37 is delayed with respect to the OFF signal supplied to the control terminal of the second switch 32.
  • the diode 39D for example, a diode-connected thin-film transistor can be used.
  • a diode 39D is connected between the control terminal of the first switch 37 and the scanning signal line 36, and The gate uses a p-channel thin film transistor connected to the drain.
  • the transistor 39D connected in this way functions as a diode.
  • the diode 39D can be formed simultaneously with the drive control element 30 and various switches.
  • FIG. 12 is an equivalent circuit diagram showing still another example of the pixel circuit that can be employed in the organic EL display of FIG.
  • the first diode 39D1 and the second diode 39D2 are used as the delay element 39, and the delay is performed.
  • These diodes 39 D 1 and 39 D 2 are connected in parallel between the control terminal of the first switch 37 and the control terminal of the second switch 32.
  • the forward direction of the first diode 39D1 and the forward direction of the second diode 39D2 are opposite to each other.
  • the delay time of the ON signal to be supplied to the control terminal of the first switch 37 is equal to the delay time of the first diode 39D. It can be adjusted according to the forward resistance of 1.
  • the delay time of the OFF signal to be supplied to the control terminal of the first switch 37 can be adjusted according to the forward resistance of the second diode 39D2. You. That is, the delay time of the OFF signal can be set independently of the delay time of the ON signal. Therefore, when the structure shown in Fig. 12 is adopted for the pixel circuit, design with higher freedom is possible.
  • diodes 39 D 1 and 39 D 2 for example, a thin film transistor connected to a diode can be used.
  • a diode 39D1 is connected between the control terminal of the first switch 37 and the scan signal line 36, and the gate is connected to the drain.
  • a channel thin-film transistor is used.
  • the second diode 39D2 is connected between the control terminal of the first switch 37 and the scanning signal line 36, and the gate is connected to the source.
  • the P-channel thin-film transistor is used.
  • the transistors 39 D 1 and 39 D 2 connected as described above function as diodes having forward and reverse directions.
  • the diodes 39D1 and 39D2 It can be formed simultaneously with the switch.
  • the techniques described in the second aspect can be combined with each other.
  • a resistor in which a resistance element 39R and a diode 39D are connected in series may be used.
  • a resistance element 39 R and diodes 39 D 1 and D 2 connected in parallel with the resistance element 39 R may be used.
  • the techniques of the embodiments can be combined with each other. That is, as described in the first embodiment, the threshold values of the first switch 37 and the second switch 32 are made different, and the delay element 39 described in the second embodiment is added to the pixel circuit. May be installed.

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Abstract

電源端子（３１）に接続された第１端子と制御端子と第２端子とを含んだ駆動制御素子（３０）と、第２端子と電源端子（３４）との間に接続された有機ＥＬ素子（２０）と、制御端子に接続されたキャパシタ（３８）と、映像信号入力端子３５と第２端子とを信号書き込み期間において接続状態とするとともに発光期間において非接続状態とする切り替えを走査信号に応じて行う第１スイッチ（３７）と、制御端子と第２端子とを信号書き込み期間において接続状態とするとともに第１スイッチ（３７）が非接続状態となるより前に非接続状態とする切り替えを走査信号に応じて行う第２スイッチ（３２）とを含んだアクティブマトリクス型有機ＥＬディスプレイ（１）が提供される。

Description

明 細 書
有機 E Lディ スプレイ及ぴアクティ ブマ ト リ タス基板 技術分野
本発明は、 アクティ ブマ ト リ ク ス型ディ スプレイ及ぴァク ティ ブマ ト リ ク ス基板に係 り 、 特には、 表示素子と して有機 E L ( Electro- Luminescent) 素子を含んだアクティ ブマ ト リ ク ス型有機 E Lディ スプレイ及ぴそれに使用可能なァクテ イ ブマ ト リ タ ス基板に関する。
背景技術
液晶ディ スプレイ に代表される フラ ッ トパネルディ スプレ ィ には、 C R Tディ スプレイ と比較して、 薄型、 軽量、 低消 費電力である と い う 特徴がある。 これらの特徴によ り 、 フ ラ ッ トパネルディ スプレイ の需要は急速に伸ぴている。
アクティ ブマ ト リ タス型のフラ ッ トパネルディ スプレイ で は、 各画素に、 オン画素とオフ画素と を電気的に分離可能と するスィ ッチが設け られている。 通常、 この画素には、 映像 信号を保持するキャパシタが さ らに設け られている。 そのた め、 このディ スプレイ は、 隣接画素間でのク ロ ス トーク のな い良好な表示品位を実現する こ と ができ る。 この よ う な理由' 力、ら、 アクティ ブマ ト リ タ ス型のフ ラ ッ トパネルディ スプレ ィ は、 携帯情報端末を始め とする各種電子機器のディ スプレ ィ と して利用 される よ う になってきた。
近年、 有機 E Lディ スプレイ の開発が盛んに行われている 有機 E Lディ スプレイ は、 自 己発光型のディ スプレイ.であつ て、 液晶ディ スプレイ と比較して、 高速応答及び広視野角 を 実現する う えで有利である。
K n a p p らは、 米国特許第 6， 3 7 3， 4 5 4 B 1 号に おいて、 有機 E Lディ スプレイで使用可能な画素回路を開示 している。
図 1 は、 K n a p p らが開示する画素回路の等価回路図で ある。 この回路の動作は 2段階で行われる。 なお、 第 1及び 第 2段階において、 電源線 3 1 は電位 V 1 に、 電源線 3 4 は 電位 V 1 よ り も高い電位 V 2 に設定される。
第 1 段階では、 まず、 スィ ッチ 3 3 を開き （ O F F ) 、 ス イ ッチ 3 2及び 3 7 を閉じる （ O N ) 。 この状態で、 信号電 流を、 入力信号と して、 映像信号配線 3 5 から有機 E L素子 2 0 に供給する。 ト ラ ンジスタ 3 0 はスィ ッチ 3 2 によって ダイオー ド接続されているため、 キャパシタ 3 8 には、 信号 電流を流している ト ラ ンジスタ 3 0 のゲー ト 一ソース間電圧 と等しい電圧が蓄積される。 その後、 スィ ッチ 3 2及び 3 7 を開く 。
第 2段階では、 スィ ッチ 3 3 を閉じて、 有機 E L素子 2 0 と トランジスタ 3 0 の ドレイ ンと を接続する。 キャパシタ 3 8 には入力信号に対応した電圧が蓄積されているので、 有機 E L素子 2 0 には入力信号と ほぼ等しい電流が供給される。
この画素回路では、 スィ ッチ 3 2及ぴ 3 7 のスイ ッチング， すなわち O Nノ O F F動作， は同時に行われる。 そのため、 スィ ッチ 3 2及ぴ 3 7 のスイ ッチングは同一制御線を用いて 制御する こ とができ る。
しかしなが ら、 これらの制御を同一制御線を用いて行う に も拘らず、 画素回路パターンの設計やプロセスに由来した特 性の変動に起因 して、 スィ ッチ 3 2及び 3 7 のスイ ッチング が同時に行われなレヽ こ とがある。
スィ ッチ 3 2 の O F F動作がスィ ッ チ 3 7 のそれよ り も後 に行われる場合、 スィ ッチ 3 7 の O F F動作力 らスィ ッチ 3 2 の O F F動作までの期間に、 トランジスタ 3 0 のゲー トカ らスィ ッチ 3 2及び ト ラ ンジス タ 3 0 を介して電源線 3 1 へ と電流が流れる。 その結果、 ト ランジスタ 3 0 のゲー トー ソ ース間電圧が低下する。 そのため、 この場合、 階調つぶれが 生じる可能性がある。 特に、 それら O F F動作の時間差が画 素間でばらついている と、 さ らに、 輝度の面内不均一が生じ る可能性がある。
こ の問題は、 スィ ツチ 3 2用の制御線とス ィ ツチ 3 7用の 制御線と をそれぞれ設け、 後者に O F F信号を供給する よ り も前に、 前者に O F F信号を供給する こ と によって回避可能 である。 しかしなが ら、 この場合、 画素の各列毎に制御線が 1本増える こ と になる。 そのため、 画素レイア ウ トへの制約 が厳しく な り 、 個々の有機 E L素子の配置可能な面積が減少 する。 小さな有機 E L素子で明るい表示を行う と、 輝度寿命 が短く なる。
発明の開示
本発明の目的は、 比較的少ない配線数で優れた表示品位を 実現可能なアクティ ブマ ト リ クス型有機 E Lディ スプレイ及 びそれに使用可能なアクティ ブマ ト リ ク ス基板を提供するこ とにある。 本発明の第 1 側面による と、 第 1 電源端子に接続された第 1端子と、 映像信号入力端子から映像信号が供給される制御 端子と、 前記制御端子と前記第 1 端子との間の電圧に対応し た大き さの駆動電流を出力する第 2端子と を備えた駆動制御 素子と、 前記第 2端子と第 2電源端子との間に接続された有 機 E L素子と、 一方の電極が前記制御端子に接続され、 前記 制御端子と前記第 1 端子との間の電圧を前記映像信号に対応 した大き さに維持可能なキャパシタ と、 走査信号に応じて、 信号書き込み期間において前記映像信号入力端子と前記第 2 端子と を接続状態とする と と もに、 前記信号書き込み期間に 続く発光期間において前記映像信号入力端子と前記第 2端子 と を非接続状態とする切 り替えを行う第 1 スィ ッチと、 前記 走査信号に応じて、 前記信号書き込み期間において前記制御 端子と前記第 2端子と を接続状態とする と と もに、 前記第 1 スィ ツチが非接続状態となる よ り 前に前記制御端子と前記第 2端子と を非接続状態とする切 り 替えを行う第 2 スィ ッチ と を具備したアクティ ブマ ト リ ク ス型有機 E Lディ スプレイが 提供される。
本発明の第 2側面による と 、 第 1電源端子に接続された第 1 端子と、 制御端子と、 前記制御端子と前記第 1 端子との間 の電圧に対応した大き さの駆動電流を出力する第 2端子と を 備えた駆動制御素子と、 前記第 2端子と第 2電源端子との間 に接続された有機 E L素子と、 定電位端子と前記制御端子と の間に接続されたキャパシタ と、 前記映像信号入力端子と前 記第 2端子と の間に接続された第 1 スィ ッチと 、 前記制御端 子と前記第 2端子との間に接続された第 2 スィ ツチと を具備 し、 前記第 1 スィ ツチのスィ ツチングを制御する制御端子は 前記第 2スィ ツチのスィ ツチングを制御する制御端子に接続 されており 、 前記第 1 スィ ッ チの閾値は前記第 2 スィ ッチの 閾値よ り も浅いアクティ ブマ ト リ タ ス型有機 E Lディ ス プ レ ィが提供される。
本発明の第 3側面による と、 第 1 電源端子に接続された第 1 端子と、 制御端子と、 前記制御端子と前記第 1 端子との間 の電圧に対応した大き さの駆動電流を出力する第 2端子と を 備えた駆動制御素子と、 前記第 2端子と第 2電源端子との間 に接続された有機 E L素子と、 定電位端子と前記制御端子と の間に接続されたキャパシタ と、 制御信号入力端子に接続さ れた入力端子と制御信号入力端子から供給される制御信号を 出力する出力端子と を備えた遅延素子と、 前記映像信号.入力 端子と前記第 2端子.との間に接続された第 1 スィ ッチと、 前 記制御端子と前記第 2端子と の間に接続された第 2 スィ ツチ と を具備し、 前記第 1 スィ ッ チのスイ ッチングを制御する制 御端子は前記出力端子に接続され、 前記第 2 スィ ッ チのスィ ツチングを制御する制御端子は前記制御信号入力端子に接続 されたアクティ ブマ ト リ クス型有機 E Lディ スプレイが提供 される。
本発明の第 4側面による と、 有機 E L素子が形成されるべ きアクティ ブマ ト リ タ ス基板であって、 電源端子に接続され た第 1端子と、 映像信号入力端子から映像信号が供給される 制御端子と、 前記有機 E L素子に接続される と と もに前記制 御端子と前記第 1 端子との間の電圧に対応した大き さの駆動 電流を出力する第 2端子と を備えた駆動制御素子と、 一方の 電極が前記制御端子に接続され、 前記制御端子と前記第 1端 子との間の電圧を前記映像信号に対応した大き さに維持可能 なキャパシタ と、 走査信号に応じて、 信号書き込み期間にお いて前記映像信号入力端子と前記第 2端子と を接続状態とす る と と もに、 前記信号書き込み期間に続く発光期間において 前記映像信号入力端子と前記第 2端子と を非接続状態とする 切 り 替えを行う第 1 スィ ッチと、 前記走査信号に応じて、 前 記信号書き込み期間において前記制御端子と前記第 2端子と を接続状態とする と と もに、 前記第 1 スィ ッチが非接続状態 と なる よ り 前に前記制御端子と前記第 2端子と を非接続状態 とする切 り 替えを行う第 2 スィ ツチと を具備したアクティ ブ マ ト リ タ ス基板が提供される。
本発明の第 5側面による と、 画素電極と、 電源端子に接続 された第 1端子と、 映像信号入力端子から映像信号が供給さ れる制御端子と、 前記画素電極に接続される と と もに前記制 御端子と前記第 1端子との間の電圧に対応した大き さの駆動 電流を出力する第 2端子と を備えた駆動制御素子と、 一方の 電極が前記制御端子に接続され、 前記制御端子と前記第 1 端 子との間の電圧を前記映像信号に対応した大き さに維持可能 なキャパシタ と、 走査信号に応じて、 信号書き込み期間にお いて前記映像信号入力端子と前記第 2端子と を接続状態とす る と と もに、 前記信号書き込み期間に続く発光期間において 前記映像信号入力端子と前記第 2端子と を非接続状態とする 3 014705
7 切 り 替えを行う第 1 スィ ッチと、 前記走查信号に応じて、 前 記信号書き込み期間において前記制御端子と前記第 2端子と を接続状態とする と と もに、 前記第 1 スィ ッチが非接続状態 と なる よ り前に前記制御端子と前記第 2端子と を非接続状態 とする切 り 替えを行う第 2 スィ ッチと を具備したアクティ ブ マ ト リ ク ス基板が提供される。
図面の簡単な説明
図 1 は、 従来の画素回路の等価回路図 ；
図 2 は、 本発明の第 1 態様に係る有機 E Lディ スプレイ を 概略的に示す平面図 ；
図 3 は、 図 2 に示す有機 E Lディ スプレイ の画素に採用可 能な構造の一例を概略的に示す平面図 ；
図 4 は、 図 1 の有機 E Lディ スプレイ の駆動方法の一例を 示すタイ ミ ングチャー ト ；
図 5 は、 図 3 の画素構造の一変形例を概略的に示す平面図 図 6 は、 第 2 スィ ツチに採用可能な構造の一例を概略的に 示す断面図 ；
図 7 は、 第 1 スィ ッチに採用可能な構造の一例を概略的に 示す断面図 ；
図 8 は、 本発明の第 2態様に係る有機 E Lディ スプレイ を 概略的に示す平面図 ；
図 9 は、 遅延素子に入力される信号及び遅延素子が出力す る信号の波形の一例を示す図 ；
図 1 0 は、 図 8 の有機 E Lディ スプレイ に探用可能な画素 回路の一例を示す等価回路図 ；
図 1 1 は、 図 8 の有機 E Lディ スプレイ に採用可能な画素 回路の他の例を示す等価回路図 ； 及ぴ
図 1 2 は、 図 8 の有機 E Lディスプレイ に採用可能な画素 回路のさ らに他の例を示す等価回路図。
発明を実施するための最良の形態
本発明の幾つかの態様について、 図面を参照しながら説明 する。 以下の各態様では、 一例と して、 本発明を有機 E Lデ イ スプレイ に適用する。
図 2 は、 本発明の第 1 態様に係る有機 E Lディスプレイ を 概略的に示す平面図である。 図 3 は、 図 2 に示す有機 E Lデ イ スプレイ の画素に採用可能な構造の一例を概略的に示す平 面図である。
この有機 E Lディスプレイ 1 は、 例えばガラス等の絶縁基 板 1 0 を含んでいる。 基板 1 0上には、 マ ト リ ク ス状に配列 した複数の画素と、 これら画素を駆動する駆動回路とが配置 されている。
駆動回路は、 映像信号線 ドライバ 1 1 と、 走査信号線 ドラ ィバ 1 2 と、 映像信号線 ドライバ 1 1 に接続された映像信号 線 3 5 と、 走查信号線 ドライバ 1 2 に接続された走査信号線 である制御線 3 6 と、 第 1 電源線 3 1 と、 第 2電源線 3 4 と を含んでいる。 この駆動回路は、 外部から供給される制御信 号 Y S T， Y C L K , X S T及び X C L K、 電源電位 V d d 及ぴ V s s 、 並びにデータ信号 I i n に基づいて、 各画素回 路を駆動する。 各画素は、 表示素子 2 0 と、 この表示素子 2 0 を駆動する 画素回路と を含んでいる。 画素回路と表示素子 2 0 とは、 電 位 V d d に設定される第 1 電源端子と電位 V s s に設定され る第 2電源端子との間で直列に接続されている。 第 1及び第 2電源端子は、 それぞれ、 第 1電源線 3 1 及び第 2電源線 3 4 に接続されている。 なお、 こ こでは、 電位 V d d は、 電位
V s s よ り 高電位となる よ う設定されている。
表示素子 2 0 は、 対向 した一対の電極と、 それらの間に介 在した活性層 （a c t i v e l ay er ) と を含んでいる。 なお、 こ こでい う 「活性層」 は、 電極間に印加する電圧に応じて輝度 や透過率などの光学特性が変化する層である。 この例では、 表示素子 2 0 は、 有機 E L素子であ り 、 活性層 と して、 有機 発光層を含んだ有機物層を有している。
画素回路は、 駆動制御素子 3 0 と 、 キャパシタ 3 8 と、 第 1 スィ ッチ 3 7 と、 第 2 スィ ッチ 3 2 と、 第 3 スィ ッチ 3 3 と を含んでいる。 駆動制御素子 3 0及ぴスィ ッチ 3 7， 3 2 及び 3 3 と しては、 例えば、 第 1 導電型の電界効果 トランジ スタを使用する こ とができる。 この例では、 駆動制御素子 3 0及ぴスィ ッチ 3 7 , 3 2及ぴ 3 3 と して、 p チャネル薄膜 ト ランジスタ を使用 している。
駆動制御素子 3 0 の第 1端子， すなわちソース， は、 電位
V d d に設定される第 1 電源端子に接続されている。 キャパ シタ 3 8 は、 一方の電極が駆動制御素子 3 0 の制御端子， す なわちゲー ト， と接続され、 映像信号に対応した駆動制御素 子 3 0 の第 1 端子及び制御端子間の電位差を保つ。 こ こでは. キャパシタ 3 8 は、 第 1 電源端子と駆動制御素子 3 0 の制御 端子の間に接続されている。 第 1 スィ ッチ 3 7 は、 映像信号 入力端子と駆動制御素子 3 0 の第 2端子， すなわち ド レイ ン， と の間に接続されている。 なお、 映像信号入力端子は、 映像 信号線 3 5 に接続されている。 第 2 スィ ッチ 3 2 は、 駆動制 御素子 3 0 のゲー ト と ドレイ ンと の間に接続されている。 第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 の制御端子， すなわち ゲー ト， は、 走查信号線である制御線 3 6 に接続されている。 第 3 スィ ッチ 3 3 は、 駆動制御素子 3 0 の ド レイ ンと表示素 子 2 0 の第 1 電極 2 1 との間に接続されている。
この例では、 第 1 電極 2 1 は陽極であ り 、 表示素子 2 0 の 第 2電極は、 電位 V s s に設定される第 2電源端子に接続さ れた陰極である。 また、 この例では、 キャパシタ 3 8 を接続 すべき定電位端子と して第 1 電源端子を使用 しているが、 キ ャパシタ 3 8 は他の定電位端子と駆動制御素子 3 0 の制御端 子との間に接続しても よい。
この有機 E Lディ スプレイ 1 では、 各画素列に含まれるス イ ッチ 3 7 の入力端子， すなわちソース， は、 列毎に共通の 1 本の映像信号線 3 5 に接続されている。 映像信号線 3 5 に は、 映像信号線 ドライバ 1 1 から、 入力信号或いは映像信号 I i nと して信号電流が供給される。
また、 各画素行に含まれるスィ ッチ 3 7及ぴ 3 2 の制御端 子， すなわちゲー ト， は、 行毎に共通に 1 本の走査信号線 3 6 に接続されている。 走査信号線 3 6 には、 走査信号線 ドラ ィバ 1 2 から、 走查信号 S c a n と して電圧信号が順次供給 される。
なお、 この有機 E Lディ スプレイ 1 から少なく と も表示素 子 2 0 の一方の電極及び活性層を除いたものがアクティ ブマ ト リ ク ス基板に相当する。 こ のアクティ ブマ ト リ ク ス基板は、 絶縁基板 1 0 と、 映像信号線 3 5 、 走查信号線 3 6及び電源 線などの配線と、 画素回路と を含む。 また、 このアクティ ブ マ ト リ クス基板は、 任意に、 映像信号線 ドライバ 1 1 、 走査 信号線 ドライバ 1 2、 及び表示素子 2 0 の第 1 電極 2 1 を含 むこ と ができる。 - この有機 E Lディ スプレイ 1 では、. 第 1 スィ ッチ 3 7及ぴ 第 2 スィ ッチ 3 2 は、 同一の積層構造を有する こ とができ、 同時に形成するこ とができる。 例えば、 これら第 1 スィ ッチ 3 7及ぴ第 2 スィ ッチ 3 2 は、 半導体層にポリ シリ コ ンを用 いた ト ップゲ一ト構造を有し且つ同時に形成した薄膜 トラン ジスタである。
本態様では、 第 1 スィ ッチ 3 7 と第 2 スィ ッチ 3 2 とは、 第 1 スィ ッチ 3 7 のチャネル長 L 1 を第 2 スィ ッチ 3 2 のチ ャネル長 L 2 よ り も短く 設定するこ と以外は、 互いに等しい 構造を有するよ う に設計する。 これによ り 、 よ り 浅い閾値 V t h l を有する第 1 スィ ッチ 3 7 と、 よ り 深い閾値 V t h 2 を有する第 2 スィ ツチ 3 2 と を得る。
例えば、 第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 と して、 半導体層にポリ シリ コンを用いた ト ップゲー ト構造 （コブラ ナ型） の薄膜 ト ラ ンジス タを使用する。 これら第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 には同一の積層構造を採用 し、 そ れらは同時に形成する。 また、 例えば、 第 1 スィ ッチ 3 7及 ぴ第 2 スィ ッチ 3 2 のチャネル幅を何れも 3 w rnと し、 第 1 スィ ッチ 3 7及ぴ第 2 スィ ッチ 3 2 のチャネル長は、 例えば、 それぞれ 3 / m及び 4 . 5 mとする。 こ うする と、 よ り 浅 い閾値 V t h 1 を有する第 1 スィ ッチ 3 7 と、 よ り深い閾値 V t h 2 を有する第 2 スィ ッチ 3 2 とが得られる。
それぞれの画素回路において、 第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 のゲー トは、 同一の走査信号線 3 6 に接続され ている。 そのため、 第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 のゲー トには、 同一の制御信号が同時に供給される。
同一の O F F信号を第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 のゲー トに同時に供給した場合、 よ り深い閾値 V t h 2 を 有する第 2スィ ッチ 3 2 は、 よ り 浅い閾値 V t h i を有する 第 1 スィ ッチ 3 7 の O F F動作に先立って、 O F F動作を開 始する。 すなわち、 この有機 E Lディ スプレイ 1 では、 第 1 スィ ッチ 3 7が非接続状態となる前に、 第 2スィ ッチ 3 2 を 非接続状態とする こ とができ る。
それゆえ、 第 2 スィ ッチ 3 2 の O F F動作が第 1 スィ ッチ 3 7 の O F F動作に先行する こ と、 及ぴ、 それに起因 して駆 動制御素子 3 0 のゲー ト一 ソース間電圧が変動する こ と を防 止するこ とができ る。 したがって、 階調つぶれや輝度の面内 不均一が生じるのを抑制する こ とが可能と な り 、 比較的少な い配線数で優れた表示品位を実現する こ とができ る。
第 1 スィ ッチ 3 2及ぴ第 2 スィ ッチ 3 7 のチャネル長は、 画素回路に含まれる他の ト ランジスタ、 キャパシタ、 配線な どの配置に支障をきたさない範囲で適宜設定する こ とができ る。
第 3 スィ ッ チ 3 3及ぴ駆動制御素子 3 0 には、 第 1 スイ ツ チ 3 2及ぴ第 2 スィ ツチ 3 7 と ほぼ等しい構造を有する よ う に設計するこ とができ る。 例えば、 駆動制御素子 3 0並ぴに 第 1 乃至第 3 スィ ッ チ 3 2 , 3 7及び 3 3 と して、 第 1 導電 型の薄膜 トラ ンジスタを使用 し、 これらを同時に形成しても よい。 この場合、 比較的少ない工程で画素回路を形成する こ とができ る。
次に、 こ の有機 E L ディ スプ レイ 1 の動作について、 よ り 詳細に説明する。
図 4 は、 図 1 の有機 E Lディ スプレイの駆動方法の一例を 示すタイ ミ ングチヤ一トである。
走査信号線 ドライ ノ 1 2 は、 第 1 スィ ッチ 3 7及び第 2 ス ィ ツチ 3 2 を導通状態とする走査信号 S c a n を、 走査信号 線 3 6 に順次出力する。 走查信号 S c a nの立上り 及ぴ立下 り は、 配線抵抗や容量に起因 して緩やかになっている。 例え ば、 図 4 に示すよ う に、 走査信号 S c a n の電位波形は、 時 定数分だけ鈍っている。
また、 走查信号線 ドライバ 1 2 は、 第 3 スィ ッ チ 3 3 を導 通状態とする制御信号 Gを、 第 3 スィ ッ チ 3 3 の行に順次出 力する。 発光期間は、 第 3 スィ ッチ 3 3 が導通状態にある期 間である。 こ こでは、 行単位で映像信号の書き込みを行い、 或る行の書き込みを している期間を他の行の発光期間と して いる。 通常、 信号書き込み期間においては、 第 3 スィ ッチ 3 3 は非導通状態と し、 表示素子 3 0 と画素回路と を電気的に 絶縁しておく 。
書き込み期間では、 走查信号線 3 6 には、 第 1 スィ ッ チ 3 7及ぴ第 2 スィ ッ チ 3 2 を導通状態とする走査信号 S c a n が供給される。 これによ り 、 まず、 よ り 浅い閾値 V t h l を 有する第 1 スィ ッチ 3 7 が導通状態と な り 、 次いで、 よ り深 い閾値 V t h 2 を有する第 2 スィ ツチ 3 2 が導通状態と なる。 こ の際、 映像信号線 ドライバ 1 1 から映像信号線 3 5 を介し て画素回路に入力信号 I i n を供給する。 すなわち、 入力信 号 I i n に対応した駆動電流を駆動制御素子に流す。 これに よ り 、 駆動制御素子 3 0 のゲー ト電位は、 入力信号 I i n に 対応した値に設定される。
その後、 走査信号線 ドライバ 1 2 から走查信号線 3 6 に供 給される走查信号 S c a n は、 第 1 スィ ッ チ 3 7及び第 2 ス イ ッチ 3 2 を導通状態とする O N信号から、 それらを非導通 状態とする O F F信号へと変化する。 これに伴い、 まず、 よ り深い閾値 V t h 2 を有する第 2 スィ ッ チ 3 2が非導通状態 と な り 、 次いで、 よ り浅い閾値 V t h 1 を有する第 1 スイ ツ チ 3 7 が非導通状態となる。 そのため、 キャパシタ 3 8 から の電荷の リ ークが防止され、 駆動制御素子 3 0 のゲー ト電位 は入力信号 I i n に対応した値に維持される。
発光期間では、 第 3 スィ ッ チ 3 3 は、 これに供給される制 御信号 Gによって導通状態と なる。 駆動制御素子 3 0 のゲー ト電位は入力信号 I i n に対応した値に維持されているので、 有機 E L素子 2 0 には入力信号 I i n と ほぼ等しい電流が流 れる。 すなわち、 有機 E L素子 2 0 は、 入力信号 I i n に応 じた輝度で発光する。
このよ う に、 本態様では、 第 2 スィ ッチ 3 2 のチャネル長 L 2 を第 1 スィ ッ チ 3 7 のチャネル長 L 1 よ り も長く 設定す る。 こ うする と、 第 2 スィ ッ チ 3 2 の閾値 V t h 2 は、 第 1 スィ ッ チ 3 7 の閾値 V t h l よ り も深く なる。 その結果、 第 1 スィ ッチ 3 7及ぴ第 2 スィ ッチ 3 2 のゲー ト に同一の O F F信号を供給した場合に、 第 1 スィ ッ チ 3 7 が非導通状態と なるのに先立って、 第 2 スィ ッ チ 3 2 を非導通状態とする こ とができ る。 したがって、 本態様による と、 階調つぶれや輝 度の面内不均一が抑制された有機 E Lディ スプ レイ 1 を実現 する こ とができる。
なお、 上述の態様において、 第 1 スィ ッチ 3 7及び第 2 ス イ ッチ 3 2 のそれぞれは、 ソース及び ド レイ ン間に 1 つのチ ャネルを有しているが、 これらスィ ツチは他の構造を有して いて も よ い。 例えば、 第 1 スィ ッ チ 3 7及ぴ第 2 スィ ッ チ 3 2 には、 ソース及ぴ ド レイ ン間に複数のチャネルを有するマ ルチゲー ト構造を採用 しても よい。 この場合、 第 2スィ ッチ 3 2 の合計チャネル長 L 2 ( = L 2 ' + L 2 " + · · · ) 、 第 1 スィ ッ チ 3 7 の合計チャネル長 L I ( = L 1 ' + L 1 " + · · · ) よ り も長ければ、 先に説明 したのと同様の効果を 得る こ とができる。
図 5 は、 図 3 の画素構造の一変形例を概略的に示す平面図 である。 マルチゲー ト構造は、 第 1 スィ ツチ 3 7及ぴ第 2 ス イ ッチ 3 2 の一方または双方に採用する こ とができ る。 但し . O F F電流が表示動作に与える影響を抑制する観点では、 図 5 に示すよ う に第 2 スィ ツチ 3 2 にマルチゲー ト構造を採用 するこ とが望ま しい。
第 1 スィ ッチ 3 7 と第 2スィ ッチ 3 2 と の閾値の差は、 0 . 2 V乃至 I V程度である こ とが望ま しい。 この場合、 よ り確 実に、 第 1 スィ ッチ 3 7 が非導通状態となるのに先立って、 第 2スィ ッチ 3 2 を非導通状態とする こ とができる。
上述の態様においては、 チャネル長を利用 して第 1 スィ ッ チ 3 7 と第 2 スィ ッチ 3 2 とで閾値を異なら しめたが、 それ らの閾値は他の方法で異なら しめる こ と もできる。 例えば、 チャネル数を利用 して第 1 スィ ッチ 3 7 と第 2 スィ ツチ 3 2 とで閾値を異な ら しめてもよい。 すなわち、 チャネル長の合 計値が同一であっても、 第 2スィ ッチ 3 2 のチャネル数が第 1 スィ ッチ 3 7 のチャネル数よ り も多い場合、 第 2 スィ ッチ 3 2の閾値は第 1 スィ ッチ 3 7 の閾値よ り も深く なる。
或いは、 第 1 スィ ッチ 3 7 と第 2 スィ ッチ 3 2 とで不純物 の ドーズ量を異なら しめてもよい。 例えば、 第 1 スィ ッチ 3 7及ぴ第 2 スィ ッチ 3 2 と して p チャネル薄膜 ト ラ ンジス タ を使用 した場合、 第 1 スィ ッチ 3 7 のチャネルへの p タイプ ドーパン ト の ドーズ量が、 第 2 スィ ッチ 3 2 のチャネルへの p タイプ ドーパン トの ドーズ量よ り も多ければ、 第 2 スイ ツ チ 3 2 の閾値は第 1 スィ ッチ 3 7 の閾値よ り も深く なる。
不純物の ドーズ量が異なる第 1 スィ ツチ 3 7及ぴ第 2 スィ ツチ 3 2 は、 例えば、 以下の方法で作製する こ とができ る。 すなわち、 薄膜 ト ランジスタを形成する通常のプロセスにお いて、 第 1 スィ ツチ 3 7 のチャネル領域に不純物を ドープす る回数を、 第 2 スィ ッチ 3 2 のチャネル領域に不純物を ドー プする回数よ り も多く する。 例えば、 まず、 第 1 スィ ッチ 3 7及び第 2 スィ ツチ 3 2 のチャネル領域に不純物を ドープす る。 次いで、 フォ ト レジス ト を用いて、 第 2 スィ ッチ 3 2 の チャネル領域をマスクする。 続いて、 第 1 スィ ッチ 3 7 のチ ャネル領域に不純物をさ らに ドープする。 こ うする と、 第 1 スィ ッチ 3 7 のチヤネノレへの ドーノ ン ト の ドーズ量は、 第 2 スィ ッチ 3 2 のチヤネノレへの p タイ プ ドーパン ト の ドーズ量 よ り も多く なる。
不純物の ドーズ量を利用 して第 1 スィ ッチ 3 7 と第 2 スィ ツチ 3 2 とで閾値を異なら しめる場合、 それらスィ ツチ間で ドーズ量は 1 X I o U c m— 2乃至 5 X 1 0 1 1 c m— 2程度異な つている こ とが望ま しい。 この場合、 よ り確実に、 第 1 スィ ツチ 3 7 が非導通状態となるのに先立って、 第 2 スィ ッチ 3 2 を非導通状態とする こ とができ る。
第 1 スィ ッチ 3 7 の閾値と第 2 スィ ッチ 3 2 の閾値と は、 さ らに他の方法で異なら しめる こ とができ る。
図 6 は、 第 1 スィ ッチに採用可能な構造の一例を概略的に 示す断面図である。 図 7 は、 第 2 スィ ッチに採用可能な構造 の一例を概略的に示す断面図である。
図 6 に示す第 1 スィ ッチ 3 7 は、 ト ップゲー ト型の p チヤ ネル薄膜 ト ラ ンジス タである。 この薄膜 ト ラ ンジスタ は、 ソ ース S及び ドレイ ン D とそれらの間に介在したチャネル C h と が形成された半導体層を含んでいる。 チャネル C hの上方 には、 グー ト絶縁膜 G I を介してゲ一 ト T Gが配置されてい る。 ゲー ト T Gは層間絶縁膜 I I で被覆されており 、 層間絶 縁膜 I I 上にはソース電極 S E及ぴ ド レイ ン電極 D Eが形成 されている。 これら ソース電極 S E及び ド レイ ン電極 D Eは、 グー ト絶縁膜 G I 及ぴ層間絶縁膜 I I に形成されたスルーホ ールを介してソース S及ぴ ド レイ ン Dにそれぞれ接続されて いる。
図 7 に示す第 2 スィ ッ チ 3 2 は、 チャネル C h の下方に絶 縁膜 B I を介してバックゲー ト B Gが配置されている こ と以 外は、 図 6 に示す第 1 スィ ッチ 3 7 と同様の構造を有してい る。 こ のパ ッ クゲー ト B G には、 第 2 スィ ッ チ 3 2 の閾値を 深く するバイ アスを印加する。 例えば、 第 2 スィ ッ チ 3 2 の バックゲー ト B G と ソース S との間の電圧を、 + 0 . 2 V乃 至 + 1 . 0 V程度に設定する。
第 1 スィ ッ チ 3 7及ぴ第 2 スィ ッ チ 3 2 に図 6及ぴ図 7 の 構造をそれぞれ採用する と、 第 2 スィ ッ チ 3 2 の閾値は第 1 スィ ッチ 3 7 の閾値よ り も深く なる。 したがって、 この場合 も、 第 2 スィ ッ チ 3 2 を第 1 スィ ッ チ 3 7 よ り も先に非導通 状態とするこ とができ る。
なお、 図 6及ぴ図 7 には ト プゲー ト型の薄膜 トランジス タ を例示したが、 第 1 スィ ッチ 3 7及ぴ第 2 スィ ッチ 3 2 と しては、 ボ トムゲー ト型の薄膜 ト ランジスタ を用いても よレ、。 この場合も、 第 2 スィ ッ チ 3 2 にバックゲー ト構造を採用す れば、 第 2 スィ ッ チ 3 2 の閾値は第 1 スィ ッ チ 3 7 の閾値よ り も深く なる。 なお、 こ こ でいうパックゲー ト とは、 制御端 子に対してゲー ト絶縁膜及び半導体層を介して対向配置され るゲー トである。
第 1 態様で説明 した技術は、 互いに組み合わせる こ とがで き る。 すなわち、 第 1 スィ ッチ 3 7 と第 2 スィ ッチ 3 2 と で 閾値を異なら しめるために、 チャネル長を利用する方法、 チ ャネル数を利用する方法、 不純物の ドーズ量を利用する方法. 及びバックゲー ト構造を利用する方法の 2つ以上を組み合わ せても よい。
第 1 態様では、 第 2 スィ ッチ 3 2 を第 1 スィ ッチ 3 7 よ り も先に非導通状態とするために、 第 1 スィ ッチ 3 7及び第 2 スィ ッチ 3 2 の閾値を異なら しめた。 このよ う なスィ ッチン グの時間差は、 他の方法でも生じさせる こ とができ る。
図 8 は、 本発明の第 2態様に係る有機 E Lディ スプレイ を ' 概略的に示す平面図である。
この有機 E Lディ スプレイ 1 は、 以下の構造を除き、 図 1 の有機 E Lディ スプレイ 1 と 同様の構造を有している。 すな わち、 図 8 の有機 E Lディ スプレイ 1 では、 第 1 スィ ッチ 3 7 と第 2スィ ッチ 3 2 とが同一の構造を有している。 加えて . このディスプレイ 1 では、 第 1 スィ ッチ 3 7 の制御端子が遅 延素子 3 9 を介して走查信号線 3 6 に接続され、 第 2 スイ ツ チ 3 2 の制御端子は走査信号線 3 6 に直接接続されている。 なお、 図 8 の有機 E Lディ スプレイ 1 は、 第 1 態様で図 4 を 参照しなが ら説明 したのと同様の方法によ り 駆動するこ とが でき る。
図 9 は、 遅延素子に入力される信号及び遅延素子が出力す る信号の波形の一例を示す図である。
遅延素子 3 9 は、 第 1 スィ ッチ 3 7 のスイ ッチングを遅ら せる役割を果たす。 例えば、 図 9 に示すよ う に、 遅延素子 3 9 は、 これに入力 された走查信号 S c a nの立上が り 及ぴ立 下り を緩やかにして第 1 スィ ッチ 3 7 の制御端子へと 出力す る。 他方、 第 2 スィ ッチ 3 7 の制御端子には、 遅延素子 3 9 に入力されたのと 同一の走查信号 S c a nが供給される。 そ のため、 第 1 スィ ッチ 3 7 の閾値と第 2 スィ ッチ 3 2 の閾値 とがほぼ等しければ、 走查信号線 ドライバ 1 2 から走査信号 線 3 6 に O F F信号を供給した場合に、 第 2 スィ ッチ 3 2 は 第 1 スィ ッチ■ 3 7 よ り も先に非導通状態と なる。
このよ う に、 図 8 の有機 E Lディ スプレイ 1 でも、 第 2 ス イ ッチ 3 2 を第 1 スィ ッチ 3 7 よ り も先に非導通状態とする こ とができる。 したがって、 本態様による と、 階調つぶれや 輝度の面内不均一が抑制された有機 E Lディスプレイ 1 を実 現する こ とができる。
遅延素子 3 9 と しては、 様々 な素子を利用する こ とができ る。
図 1 0 は、 図 8 の有機 E Lディ スプレイ に採用可能な画素 回路の一例を示す等価回路図である。
この画素回路では、 遅延素子 3 9 と して抵抗素子 3 9 Rを 使用 している。 この場合、 図 9 に示すよ う に、 第 1 スィ ッチ 3 7 の制御端子に供給される信号は、 第 2 スィ ッチ 3 2 の制 御端子に供給される信号に対して遅延する。
抵抗素子 3 9 R と しては、 例えば、 ポリ シ リ コ ン層を使用 してもよい。 抵抗素子 3 9 R と して使用するポリ シ リ コ ン層 は、 駆動制御素子 3 0や各種スィ ツチのポリ シリ コン層 と同 時に形成する こ とができ る。
抵抗素子 3 9 Rには、 ポリ シ リ コ ン層 と して、 例えば、 n +型ポリ シ リ コ ン層や p +型ポリ シ リ コ ン層や i 型ポリ シリ コ ン層などを使用する こ とができ る。 これらポリ シリ コン層の 中でも、 i 型ポリ シ リ コ ン層は最も比抵抗が大きい。 そのた め、 i 型ポリ シ リ コ ン層を使用する と 、 抵抗素子 3 9 Rの寸 法を小さ く した場合でも、 第 1 スィ ッチ 3 7 のスィ ツチング を第 2 スィ ツチ 3 2 のスィ ツチングに対して十分に遅延させ る こ とができる。 例えば、 抵抗素子 3 9 Rの面積を 4 0 0 m 2乃至 1 0 0 Ο μ πι 2程度とする こ とができ る。
図 1 1 は、 図 8 の有機 E Lディ スプレイ に採用可能な画素 回路の他の例を示す等価回路図である。
こ の画素回路では、 遅延素子 3 9 と して、 第 1 スィ ッチ 3 7 の制御端子から走查信号線 3 6へと順方向電流を流すよ う に接続されたダイォー ド 3 9 Dを使用 してレ、る。 こ の よ う な 画素回路では、 走査信号 S c a nが立下がる と、 ダイオー ド 3 9 Dに順方向電流が流れる。 そのため、 走査信号 S c a n の立下が り から遅延する こ と なく 或いは僅かに遅延して、 第 1 スィ ッ チ 3 7 の制御端子に O N信号が供給される。 また、 走査信号 S c a nが立上がる と、 逆バイ アス がダイオー ド 3 9 Dに加わ り 、 ダイオー ド 3 9 Dに リ ーク電流が流れる。 そ のため、 走査信号 S c a n の立上が り から遅延して、 第 1 ス イ ッチ 3 7 の制御端子に O F F信号が供給される。 すなわち 図 1 1 の画素回路でも、 第 1 スィ ッチ 3 7 の制御端子に供給 される O F F信号は、 第 2 スィ ッチ 3 2 の制御端子に供給さ れる O F F信号に対して遅延する。
ダイオー ド 3 9 D と しては、 例えば、 ダイオー ド接続され た薄膜 ト ランジスタを使用する こ とができる。 こ こでは、 図 1 1 に示すよ う に、 ダイオー ド 3 9 D と して、 第 1 スィ ッチ 3 7 の制御端子と走査信号線 3 6 との間に接続される と と も に、 ゲー トが ドレイ ンに接続された p チャネル薄膜 トラ ンジ スタ を使用 している。 このよ う に接続された ト ランジスタ 3 9 Dは、 ダイオー ドと して機能する。 ダイオー ド 3 9 D と し てダイオー ド接続された薄膜 トラ ンジスタを使用 した場合、 ダイオー ド 3 9 Dは駆動制御素子 3 0や各種スィ ッチと 同時 に形成する こ とができ る。
図 1 2 は、 図 8 の有機 E Lディ スプレイ に採用可能な画素 回路のさ らに他の例を示す等価回路図である。 この画素回路 では、 遅延素子 3 9 と して、 第 1 ダイオー ド 3 9 D 1及び第 2 ダイオー ド 3 9 D 2 を使用 してレヽる。 これらダイオー ド 3 9 D 1 及ぴ 3 9 D 2 は、 第 1 スィ ッチ 3 7 の制御端子と第 2 スィ ッチ 3 2 の制御端子と の間で並列に接続されている。 ま た、 第 1 ダイオー ド 3 9 D 1 の順方向と第 2 ダイオー ド 3 9 D 2 の順方向 と は逆向きである。
この よ う な画素回路では、 走査信号 S c a n が立下がる と . 第 1 ダイォー ド 3 9 D 1 に順方向電流が流れる。 すなわち、 走査信号 S c a nが立下が り に伴い、 第 1 スィ ッチ 3 7 の制 御端子に O N信号が供給される。 また、 走查信号 S c a が 立上がる と、 第 2 ダイオー ド 3 9 D 2 に順方向電流が流れる 第 2 ダイー ド 3 9 D 2 の順方向抵抗は、 走查信号 S c a n の 立上が り から遅延して、 第 1 スィ ッチ 3 7 の制御端子に O F F信号が供給されるよ う に設定する。 このよ う にダイオー ド 3 9 D 1 及ぴ 3 9 D 2 の順方向抵抗を設定する と、 第 1 スィ ツチ 3 7 の制御端子に供給される O F F信号は、 第 2 スイ ツ チ 3 2 の制御端子に供給される O F F信号に対して遅延する 図 1 2 の画素回路では、 第 1 スィ ッチ 3 7の制御端子に供 給すべき O N信号の遅延時間は、 第 1 ダイオー ド 3 9 D 1 の 順方向抵抗に応じて調節する こ とができ る。 また、 こ の画素 回路では、 第 1 スィ ッ チ 3 7 の制御端子に供給すべき O F F 信号の遅延時間は、 第 2 ダイオー ド 3 9 D 2 の順方向抵抗に 応じて調節する こ とができ る。 すなわち、 O F F信号の遅延 時間を、 O N信号の遅延時間とは独立して設定する こ と がで き る。 そのため、 画素回路に図 1 2 の構造を採用 した場合、 よ り 高い自 由度での設計が可能である。
ダイオー ド 3 9 D 1 及び 3 9 D 2 と しては、 例えば、 ダイ オー ド接続された薄膜 トラ ンジスタを使用する こ とができ る こ こでは、 図 1 2 に示すよ う に、 第 1 ダイオー ド 3 9 D 1 と して、 第 1 スィ ッチ 3 7 の制御端子と走查信号線 3 6 と の間 に接続される と と もに、 ゲー トが ドレイ ンに接続された p チ ャネル薄膜 ト ラ ンジスタを使用 している。 また、 第 2 ダイォ ー ド 3 9 D 2 と しては、 第 1 スィ ッチ 3 7 の制御端子と走査 信号線 3 6 との間に接続される と と もに、 ゲー トがソースに 接続された P チャネル薄膜 ト ラ ンジスタ を使用 している。 こ のよ う に接続された ト ランジスタ 3 9 D 1 及ぴ 3 9 D 2 は、 順方向が逆向きのダイオー ドと して機能する。 ダイオー ド 3 9 D 1 及ぴ 3 9 D 2 と してダイオー ド接続された薄膜 ト ラ ン ジスタを使用 した場合、 ダイオー ド 3 9 D 1及ぴ 3 9 D 2 は 駆動制御素子 3 0や各種スィ ツチと 同時に形成するこ とがで さ る。
第 2態様で説明 した技術は、 互いに組み合わせる こ とがで き る。 例えば、 遅延素子 3 9 と して、 抵抗素子 3 9 R とダイ オー ド 3 9 D とを直列に接続したものを使用 しても よい。 或 いは、 遅延素子 3 9 と して、 抵抗素子 3 9 R と これに並列に 接続されたダイオー ド 3 9 D 1 及び D 2 と を使用 しても よい, 上述した第 1 態様及び第 2態様の技術は、 互いに組み合わ せる こ とができる。 すなわち、 第 1 態様で説明 したよ う に第 1 スィ ッ チ 3 7及び第 2 スィ ッ チ 3 2 の閾値を異なら しめる と と もに、 画素回路に第 2態様で説明した遅延素子 3 9 を設 けても よい。
さ らなる利益及び変形は、 当業者には容易である。 それゆ え、 本発明は、 そのよ り 広い側面において、 こ こに記載され た特定の記載や代表的な態様に限定されるべきではない。 し たがって、 添付の請求の範囲及ぴその等価物によって規定さ れる本発明の包括的概念の真意または範囲から逸脱しない範 囲内で、 様々な変形が可能である。

Claims

請 求 の 範 囲
1 . 第 1 電源端子に接続された第 1端子と、 映像信号入力 端子から映像信号が供給される制御端子と、 前記制御端子と 前記第 1 端子との間の電圧に対応した大き さの駆動電流を出 力する第 2端子と を備えた駆動制御素子と 、
前記第 2端子と第 2電源端子と の間に接続された有機 E L 素子と、
一方の電極が前記制御端子に接続され、 前記制御端子と前 記第 1 端子との間の電圧を前記映像信号に対応した大き さに 維持可能なキャパシタ と、
走査信号に応じて、 信号書き込み期間において前記映像信 号入力端子と前記第 2端子と を接続状態とする と と もに、 前 記信号書き込み期間に続く 発光期間において前記映像信号入 力端子と前記第 2端子と を非接続状態とする切 り 替えを行う 第 1 スィ ッチと 、
前記走査信号に応じて、 前記信号書き込み期間において前 記制御端子と前記第 2端子と を接続状態とする と と もに、 前 記第 1 スィ ツチが非接続状態と なる よ り前に前記制御端子と 前記第 2端子と を非接続状態とする切 り 替えを行う 第 2 スィ ツチと を具備したアクティ ブマ ト リ タス型有機 E Lディ スプ レイ。
2 . 第 1 電源端子に接続された第 1端子と、 制御端子と、 前記制御端子と前記第 1 端子との間の電圧に対応した大き さ の駆動電流を出力する第 2端子と を備えた駆動制御素子と、 前記第 2端子と第 2電源端子との間に接続された有機 E L 素子と、
定電位端子と前記制御端子との間に接続されたキャパシタ と、
前記映像信号入力端子と前記第 2端子と の間に接続された 第 1 スィ ッチと 、
前記制御端子と前記第 2端子との間に接続された第 2 スィ ツチと を具備し、
前記第 1 ス ィ ツチのス ィ ツチングを制御する制御端子は前 記第 2 ス ィ ツチのス ィ ツチングを制御する制御端子に接続さ れてお り 、 前記第 1 スィ ツチの閾値は前記第 2 スィ ツチの闘 値よ り も浅いアクティ ブマ ト リ クス型有機 E Lディ スプレイ
3 . 前記第 1及び第 2 スィ ッチは第 1 導電型の薄膜 ト ラン ジスタである請求項 1 または請求項 2 に記載のディ スプレイ
4 . 前記第 2 スィ ッチのチャネル長は前記第 1 スィ ッチの チャネル長よ り も長い請求項 3 に記載のディ スプレイ。
5 . 前記第 2 スィ ッチはマルチゲー ト構造を有している請 求項 3 に記載のディ スプレイ。
6 . 前記第 1 スィ ッチは、 前記第 2スィ ッチと比較して、 チャネル領域における第 1 導電型不純物の濃度がよ り 高い請 求項 3 に記載にディ スプレイ。
7 . 前記駆動制御素子は第 1 導電型の薄膜 ト ラ ンジスタで ある請求項 3 に記載のディ スプレイ。
8 . 前記第 1 スィ ッチの閾値と前記第 2 スィ ッチの閾値と の差の絶対値は 0 . 2 V乃至 1 Vである請求項 1 または請求 項 2 に記載のディ スプレイ。 9 - 第 1 電源端子に接続された第 1 端子と、 制御端子と、 前記制御端子と前記第 1端子と の間の電圧に対応した大き さ の駆動電流を出力する第 2端子と を備えた駆動制御素子と、 前記第 2端子と第 2電源端子との間に接続された有機 E L 素子と、
定電位端子と前記制御端子と の間に接続されたキ ャパシタ と、
制御信号入力端子に接続された入力端子と制御信号入力端 子から供給される制御信号を出力する出力端子と を備えた遅 延素子と、
前記映像信号入力端子と前記第 2端子と の間に接続された 第 1 スィ ッ チ と 、
前記制御端子と前記第 2端子との間に接続された第 2 スィ ツチと を具備し、
' 前記第 1 スィ ツ チのスィ ツチングを制御ずる制御端子は前 記出力端子に接続され、 前記第 2 スィ ッ チのスイ ッ チングを 制御する制御端子は前記制御信号入力端子に接続されたァク ティ ブマ ト リ タ ス型有機 E L ディ ス プ レイ 。
1 0 . 前記遅延素子は抵抗素子である請求項 9 に記載のデ イ ス プ レイ 。
1 1 . 前記抵抗素子は、 不純物を含有したポリ シ リ コ ン層 である請求項 1 0 に記載のディ スプレイ。
1 2 . 前記遅延素子は、 前記制御信号入力端子と前記第 1 スィ ツチの制御端子との間に接続されたダイォー ドである請 求項 9 に記載のディ スプ レイ 。
1 3 . 前記遅延素子は、 前記制御信号入力端子と前記第 1 スィ ツ チの制御端子との間に並列に接続された第 1 及び第 2 ダイオー ドを備え、 前記第 1 ダイオー ドの順方向と前記第 2 ダイォー ドの順方向とは逆向きである請求項 9 に記載のディ スプ レイ 。
1 4 . 有機 E L素子が形成されるべきアクティ ブマ ト リ ク ス基板であって、
電源端子に接続された第 1 端子と、 映像信号入力端子から 映像信号が供給される制御端子と、 前記有機 E L素子に接続 される と と もに前記制御端子と前記第 1端子との間の電圧に 対応した大き さの駆動電流を出力する第 2端子と を備えた駆 動制御素子と、
一方の電極が前記制御端子に接続され、 前記制御端子と前 記第 1 端子との間の電圧を前記映像信号に対応した大き さ に 維持可能なキャパシタ と、
走査信号に応じて、 信号書き込み期間において前記映像信 号入力端子と前記第 2端子と を接続状態とする と と もに、 前 記信号書き込み期間に続く発光期間において前記映像信号入 力端子と前記第 2端子と を非接続状態とする切 り 替えを行う 第 1 スィ ッチと、
前記走查信号に応じて、 前記信号書き込み期間において前 記制御端子と前記第 2端子と を接続状態とする と と もに、 前 記第 1 スィ ツチが非接続状態と なる よ り前に前記制御端子と 前記第 2端子と を非接続状態とする切 り 替えを行う第 2 スィ ツチと を具備したアクティ ブマ ト リ タス基板。
1 5 . 画素電極と、
電源端子に接続された第 1 端子と、 映像信号入力端子から 映像信号が供給される制御端子と、 前記画素電極に接続され る と と もに前記制御端子と前記第 1端子との間の電圧に対応 した大き さの駆動電流を出力する第 2端子と を備えた駆動制 御素子と、
一方の電極が前記制御端子に接続され、 前記制御端子と前 記第 1 端子との間の電圧を前記映像信号に対応した大き さに 維持可能なキャパシタ と、
走査信号に応じて、 信号書き込み期間において前記映像信 号入力端子と前記第 2端子と を接続状態とする と と もに、 前 記信号書き込み期間に続く 発光期間において前記映像信号入 力端子と前記第 2端子と を非接続状態とする切 り替えを行う 第 1 スィ ッ チ と 、
前記走査信号に応じて、 前記信号書き込み期間において前 記制御端子と前記第 2端子と を接続状態とする と と もに、 前 記第 1 スィ ツチが非接続状態と なる よ り 前に前記制御端子と 前記第 2端子と を非接続状態とする切り 替えを行う第 2 スィ ツチと を具備したアクティ ブマ ト リ タス基板。
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