JP4193452B2 - 電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイス - Google Patents
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Description
【発明の属する技術分野】
本発明は、電流負荷素子を含んだセルを複数備える電流負荷デバイスを駆動するための電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスに関し、特に電流負荷素子が供給される電流値により階調表示を行う電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスに関する。
【0002】
【従来の技術】
供給される電流により動作が決定される電流負荷素子含んだセルをマトリックス状に複数備える電流負荷デバイスが開発されている。その応用は、例えば、電流負荷素子が発光素子である発光表示装置であり、また、発光素子として有機EL素子が用いられている有機EL表示装置である。
【0003】
以下、電流負荷デバイスとして、発光表示装置を例にとって説明する。図35はマトリックス型発光表示装置の構成を示す。
【0004】
表示装置は、水平駆動回路200、垂直走査(駆動)回路300及び表示部400から構成される。階調表示は、表示部400の1画素表示部100内にある発光素子に流れる電流を調節することで実現される。多種の電流により輝度が決定される発光素子では、電流と輝度とは比例関係にある。また、1画素表示部100の構成と水平駆動回路200及び垂直走査回路300から印加される電流又は電圧との組み合わせによって、発光表示装置の駆動方法は単純マトリックス駆動とアクティブマトリックス駆動とに分類される。
【0005】
図36は単純マトリックス駆動の場合の1画素表示部の構成を示す回路図である。単純マトリックス駆動の場合の1画素表示部101では、制御線110と信号線120との各交点において、発光素子130が制御線110と信号線120との間に接続されている。図35に示すように、制御線110は垂直走査回路300により駆動され、信号線120は水平駆動回路200により駆動される。
【0006】
そして、垂直走査回路300により制御線110が1本毎に順次選択され、第K番目の制御線110を走査している期間に、水平駆動回路200から第L番目の信号線120に電流又は電圧が出力されると、第K行第L列目の発光素子に流れる電流が決定され、その発光素子がその電流に対応する強度で発光する。その後、第(K+1)番目の走査が開始されると、第K行目の発光素子の発光は終了する。
【0007】
図37はアクティブマトリックス駆動の場合の1画素表示部の構成を示す回路図である。アクティブマトリックス駆動の場合の1画素表示部102では、制御線110と信号線120との各交点において、制御線110の電位により制御されるスイッチSW100が信号線110に接続され、スイッチSW100の他端にTFT(Thin Film Transistor:薄膜トランジスタ)T100のゲート及び容量素子C100の一端が接続されている。TFTT100のソース及び容量素子C100の他端は接地され、TFTT100のドレインと電位がVELの信号線との間に発光素子130が接続されている。
【0008】
そして、垂直走査回路300により制御線110が1本毎に順次選択され、第K番目の制御線110が選択されると、1画素表示部102内のスイッチSW100がオンとなる。このときに水平駆動回路200の第L番目の出力電圧がTFTT100のゲート電圧となり、TFTT100が飽和領域で動作するようなゲート電圧が印加されると、TFTT100のインピーダンスが決定される。この結果、発光素子130に流れる電流が決定され、発光素子130がその電流に対応する強度で発光する。
【0009】
アクティブマトリックス駆動の場合には、1画素表示部は他の構成をとることもある。図38(a)及び図38(b)はアクティブマトリックス駆動の場合の1画素表示部の他の構成を示す回路図である。図38(a)に示すように、他の構成の1画素表示部103では、制御線110の電位により制御されるスイッチSW102が信号線110に接続され、スイッチSW102の他端にPチャネルTFTT102のゲート及びドレインが接続されている。このゲート及びドレインには、制御線110の電位により制御されるスイッチSW101が接続され、その他端にPチャネルTFTT101のゲート及び容量素子C100の一端が接続されている。TFTT101及びT102のソース及び容量素子C100の他端には、定電位VELが供給される。TFTT101のドレインと接地電位GNDとの間に発光素子130が接続されている。
【0010】
そして、垂直走査回路300により第K番目の制御線110が選択され、スイッチSW101及びSW102がオンとなると、水平駆動回路200の第L番目の出力電流を信号線120から流すように、TFTT102のゲート電圧が決まる。TFTT102及びTFTT101はカレントミラー構成を採っているため、TFTT102及びTFTT101の電流能力が互いに等しい場合には、TFTT101を通して、発光素子130に水平駆動回路200の出力電流値と同じ電流が流れ、発光素子130がその電流値に応じた強度で発光する。
【0011】
図38(b)に示すように、PチャネルTFTT101及びT102の代わりにNチャネルTFTT103及びT104を使用した場合にも、同様の動作が行われる。
【0012】
単純マトリックス駆動とアクティブマトリックス駆動とを比べると、アクティブマトリックス駆動の場合には、次の行が選択された後でも電圧が容量素子に蓄積されているため、電流を流し続けることができる。従って、瞬間的に発光するのみの単純マトリックス駆動の場合に比べ、発光素子に流す電流は小さくなる。
【0013】
このように、電流又は電圧の絶対値が異なったとしても、単純マトリックス駆動及びアクティブマトリックス駆動の駆動方法の種類に関わらず、階調表示を行う場合には、水平駆動回路200はデジタル階調データを電流又は電圧に変換する機能を有する。しかし、電圧出力であると、画素回路(1画素表示部)内にトランジスタのしきい値のばらつき並びに発光素子の電圧−電流特性及び電流−輝度特性のばらつきが存在するため、同じ電圧を印加しても輝度がばらつく可能性が高い。一方、電流出力の場合には、発光素子の電流−輝度特性のばらつきのみの影響を受けるので、輝度のばらつきは小さく、精度の高い表示が可能となる。
【0014】
図39は表示部400に電流を出力するための水平駆動回路200の構成の一例を示すブロック図である。この構成では、デジタル階調データをデータロジック部201にて出力数分に展開した後、それらのデジタル階調データを、デジタル/電流変換部210に入力することで、出力数分の電流出力を得る。
【0015】
図40は1出力分のデジタル/電流変換部の第1の従来例を示す回路図である。階調データが3ビット(D0乃至D2)の場合、夫々これらにより制御されるスイッチSW110、SW111、SW112が電流Idataを出力する出力端に共通接続されている。スイッチSW110、SW111、SW112と接地電位VGにある接地線との間に、夫々ゲートに入力電圧VAが供給されるNチャネルTFTT110、T111、T112が接続されている。なお、発光素子の電流−輝度特性は比例関係にあるものとする。また、水平駆動回路200、垂直走査回路300を共にガラス基板上に形成する場合を想定しており、トランジスタはすべてTFTとなっている。なお、階調データが3ビット以上の場合でも同様に構成される。
【0016】
また、第1の従来例では、TFTT110、T111及びT112について、各チャネル長(L)が一定となり、チャネル幅(W)の比が1:2:4となるように設計されている。TFTT110乃至T112においては、ゲート電圧が電圧VA、ソース電圧が電圧VGといずれも共通になっているので、TFTT110乃至TT112が飽和領域で動作している場合には、電流比が1:2:4となる。よって、適当な入力電圧VAを選択すれば、階調データD0乃至D2に基づいてスイッチSW110乃至SW112をオン/オフすることで、出力電流Idataについて、電流比が0〜7となる8階調の電流出力が可能となる。また、電流の絶対値は、入力電圧VAを変更することで調整することができる。
【0017】
図41は1出力分のデジタル/電流変換部の第2の従来例を示す回路図である。第2の従来例では、NチャネルTFTT110乃至T112のゲートにデジタル階調データD0乃至D2が入力される。TFTT110乃至T112のドレインは出力端に共通接続され、ソースには電源電圧VDが供給される。なお、TFTT110乃至T112のチャネル幅の比は、第1の従来例と同様に、1:2:4に設定されている。
【0018】
このような第2の従来例では、スイッチを設ける代わりに、デジタル階調データ入力のハイレベルを予め適当な電圧に設定しておき、ロウレベルを薄膜トランジスタがオフするレベルとすることで、第1の従来例と同様に、電流比が0〜7となる8階調の電流出力が可能となる。また、電流の絶対値は、デジタル階調データ入力のハイレベルを変更することで調整することができる。
【0019】
【発明が解決しようとする課題】
しかしながら、トランジスタ、特にTFTでは、異なるTFT間で同じゲート電圧が印加された場合の電流能力のばらつきが大きいため、精度の高い電流出力を出すことが難しいという問題点がある。従来のデジタル/電流変換部では、ほぼ電流負荷デバイス幅全域にてTFTの特性ばらつきがあると、TFTのサイズが均一で、かつゲート−ソース間電圧が均一であっても、ばらついた部分では電流値が他の領域と異なるために、表示むらが発生してしまう。また、近接領域にあるようなTFT間でも電流能力がばらつき、そのばらつきが大きくなると、隣接画素との間で表示むらが発生したり、同じ出力に使用されるTFTの特性がばらつくと階調の単調性も満足しなくなったりする。
【0020】
また、従来のデジタル/電流変換部では、特にアクティブマトリックス駆動において、出力電流値が低い場合に、駆動に時間がかかるという問題点もある。これは、電流駆動によるアクティブマトリックス駆動を採用すると、画素内のTFTに、駆動回路であるデジタル/電流変換部の出力電流と同じ電流が流れた時点で駆動が完了するのであるが、表示部400内の信号線110には、必ず配線負荷、特に寄生容量が存在し、発光素子も容量値を持つため、一定電流である出力電流でそれらの容量負荷を充放電する必要があるためである。つまり、それらの容量をある電圧に充放電してはじめて、画素内のTFTに駆動回路であるデジタル/電流変換回路の出力電流と同じ電流が流れるため、それまでに長い時間がかかる。
【0021】
本発明はかかる問題点に鑑みてなされたものであって、入力されるデジタル画像データに対し、精度の高い出力電流を供給することができ、好ましくは出力電流値が低い場合でも高速で発光表示装置を駆動することができる発光表示装置駆動用半導体装置及びそれを備えた発光表示装置を提供し、更に一般的な電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイスを提供することを目的とする。
【0022】
【課題を解決するための手段】
本発明に係る電流負荷デバイス駆動用半導体装置は、電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2nレベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、1種の基準電流より1種の電流値を記憶し、入力される1ビットデジタルデータにより前記記憶電流を出力するか否かを決める1ビットデジタル/電流変換回路をn個備え、
前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチと、前記第1のトランジスタのゲートと前記第1のトランジスタのドレイン又は前記信号線との間に接続され前記第2の制御線を伝達する信号により制御される第2のスイッチと、前記第1のトランジスタのドレインと前記信号線との間に接続され前記第1の制御線を伝達する信号により制御される第3のスイッチと、前記第1のトランジスタのソースと前記第1の電圧供給線の間に接続されゲートが第3の電圧供給線によりバイアスされている第2のトランジスタと、を有する、
ことを特徴とする。
【0023】
また、本発明に係る電流負荷デバイス駆動用半導体装置は、電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチと、前記第1のトランジスタのゲートと前記1のトランジスタのドレイン又は前記信号線との間に接続され前記制御線を伝達する信号により制御される第2のスイッチと、前記トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第3のスイッチと、前記第1のトランジスタのソースと前記第1の電圧供給線の間に接続されゲートが第3の電圧供給線によりバイアスされている第2のトランジスタと、を有する、
ことを特徴とする。
【0024】
好ましくは、本発明に係る電流負荷デバイス駆動用半導体装置は、プリチャージ回路を、1又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記プリチャージ回路は、前記セルへの供給端子に接続された前記電流負荷デバイス内のデータ線を経由して、前記データ線上のセルに、前記nビットデジタル/電流変換回路の出力電流により決まる電圧を供給すること、及び前記nビットデジタル/電流変換回路の出力電流をそのまま供給することが可能であることを特徴とする。
【0025】
そして、本発明を、発光表示装置駆動用半導体装置又は発光表示装置に適用したときの構成は、以下のとおりである。
【0026】
即ち、本発明に係る第1の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、1ビット分の基準電流値を記憶するn個の1ビットデジタル/電流変換回路を備え夫々が1個の前記1ビットデジタル/電流変換回路に記憶される前記発光素子の電流−輝度特性に対応したn種の基準電流を入力しnビットのデジタル画像データに基づいて選択した1又は2以上の1ビットデジタル/電流変換回路に前記基準電流を出力させることにより2n種の電流を出力するnビットデジタル/電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有し、前記n種の基準電流の電流値は、夫々最も低い電流値に対して順次2倍したものに設定されていることを特徴とする。
【0027】
なお、前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチと、前記第1のトランジスタのゲートと前記信号線又は前記第1のトランジスタのドレインとの間に接続され前記制御線を伝達する信号により制御される第2のスイッチと、前記第1のトランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第3のスイッチと、を有してもよく、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチと、前記第1のトランジスタのゲートと前記信号線又は前記第1のトランジスタのドレインとの間に接続され前記第2の制御線を伝達する信号により制御される第2のスイッチと、前記第1のトランジスタのドレインと前記信号線との間に接続され前記第1の制御線を伝達する信号により制御される第3のスイッチと、を有してもよい。
【0028】
又は、前記第1のトランジスタと前記第1の電圧供給線との間に、ゲートがバイアスされた第2のトランジスタを有しても良い。
【0029】
また、前記第1のスイッチがオフ状態で前記第2及び第3のスイッチがオン状態のときに、前記トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記トランジスタの電流能力に従い決定され、その後前記第2及び第3のスイッチがオフ状態となると、前記容量素子に前記トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流を出力するか否かが前記第1のスイッチの動作により決定されれば、各出力にn個の前記1ビットデジタル/電流変換回路があるため、前記nビットデジタル画像データに従い、前記発光素子の電流−輝度特性に従う2nレベルの電流が出力できる。従って、前記1ビットデジタル/電流変換回路は、前記電流を記憶・出力するトランジスタの電流能力ばらつきに関わらず、高い精度の電流を出力することができる。
【0030】
更に、前記第3のスイッチは、前記第2のスイッチがオフ状態になった後にオフ状態になれば、前記第3のスイッチとしてのトランジスタのオフ動作によるノイズの影響が小さくなるため、前記1ビットデジタル/電流変換回路は、より高精度に電流を記憶・出力することができる。
【0031】
前記第1乃至第3のスイッチがトランジスタから構成されていてもよい。
【0032】
また、前記1ビットデジタル/電流変換回路に、前記第2の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第2のスイッチを構成するトランジスタのゲートの長さと幅との積の1/2でありドレインが前記トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを設けることにより、前記第2のスイッチとしてのトランジスタがオフする際の電荷の移動を補償できるため、前記1ビットデジタル/電流変換回路は、より高精度に電流を記憶・出力することができる。
【0033】
本発明においては、電流記憶期間において、各nビットデジタル/電流変換回路にあるn個の電流を記憶する第1のトランジスタは、ゲート−ドレイン間を短絡して飽和領域で動作しており、ゲートーソース間電圧は、基準電流が安定して流れる電圧となっている。電流記憶期間の終了時に、ゲート−ドレイン間を短絡しているスイッチをオフし、前記ゲート−ソース間電圧を容量に保存する。この時、前記n個の第1のトランジスタは、それぞれの電流能力に従い、基準電流を流すゲート−ソース間電圧を記憶するため、前記n個の第1のトランジスタの電流能力ばらつきに関わらず、基準電流を流すようなゲート−ソース間電圧を保持することで、電流を記憶する。駆動期間において、前記n個の電流を記憶した第1のトランジスタは、画像デジタルデータに従い、前記n個の電流を記憶した第1のトランジスタの夫々のドレインと前記デジタル/電流変換回路の出力との間にあるn個のスイッチをオン/オフすることで、記憶した電流を出力するか否かを決める。このように出力された電流は、前記n個の電流を記憶したトランジスタ自身より出力されるため、電流能力ばらつきの影響のない、精度の高いものとなる。以上のような動作により、本発明のnビットデジタル/電流変換回路は、電流比が0、1、2、・・・、2n−1となる精度の高い電流を出力することが可能となる。この場合、nビットデジタル/電流変換回路を構成するためには、n個の基準電流源が必要となる。
【0034】
また、前記ゲートがバイアスされた第2のトランジスタを有する際には、前記第1のトランジスタと第2のトランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【0035】
本発明に係る第2の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、1種の基準電流値を記憶しnビットのデジタル画像データに基づいて前記記憶された基準電流から前記発光素子の電流−輝度特性に対応した2n種の電流を生成して出力するnビットデジタル/電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有することを特徴とする。
【0036】
なお、前記nビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの1ビットが伝達されるn本のデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第1の電圧供給線に共通接続されたn個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、夫々前記n個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるn個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第1の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記制御線を伝達する信号により制御される第2の記憶制御用スイッチと、を有し、前記n個の電流出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次2倍したものに設定されていてもよく、nビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの1ビットが伝達されるn本のデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第1の電圧供給線に共通接続されたn個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、夫々前記n個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるn個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記第2の制御線を伝達する信号により制御される第1の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記第1の制御線を伝達する信号により制御される第2の記憶制御用スイッチと、を有し、前記n個の電流出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次2倍したものに設定されていてもよい。
【0037】
又は、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記第1の電圧供給線との間に、夫々、ゲートがバイアスされたバイアストランジスタを有しても良い。
【0038】
また、前記出力制御用スイッチがオフの状態で前記第1及び第2の記憶制御用スイッチがオン状態のときに、前記電流記憶用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流記憶用トランジスタの電流能力に従い決定され、その後前記第1及び第2の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記n個の電流出力用トランジスタが夫々の電流能力に基づいた総計でn種の電流を流すことができる状態となり、前記電流出力用トランジスタが流すことができる電流を出力するか否かが前記nビットのデジタル画像データによって決定されてもよい。
【0039】
更に、前記第2の記憶制御用スイッチは、前記第1の記憶制御用スイッチがオフ状態になった後にオフ状態になることが好ましい。
【0040】
前記出力制御用スイッチ並びに第1及び第2の記憶制御用スイッチがトランジスタから構成されていてもよい。
【0041】
また、前記nビットデジタル/電流変換回路は、前記第2の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第1の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の1/2でありドレインが前記電流記憶用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することが好ましい。
【0042】
本発明は、近接領域にあるトランジスタの電流能力ばらつきが小さい場合に用いることができる。前記nビットデジタル/電流変換回路にある電流を記憶するトランジスタは、上述の本発明に係わる第1の半導体装置と同様な手段で電流を記憶する。ここで、前記電流を記憶するトランジスタと、前記電流を出力するトランジスタとカレントミラー構成であり、電流能力比が1:2:4:・・・:2n−1であるn個の出力用トランジスタのうち、最も電流能力が大きいトランジスタとの電流能力比を、1:1又は2:1のように、電流を記憶するトランジスタを等しく、又は大きくすると、基準電流値が大きくなり、基準電流が流れる配線負荷を充放電する期間が短縮されるため、電流記憶期間を短くできる。この時、前記電流を記憶するトランジスタは、基準電流が流れた状態のゲート−ソース電圧を記憶するため、電流能力のばらつきによらず、高い精度で電流を記憶できる。よって、近接領域にあるトランジスタの電流能力ばらつきが小さい場合、前記出力用トランジスタのドレインと前記nビットデジタル/電流変換回路の出力との間にデジタル入力画像データに従ってオン/オフするn個のスイッチを手段として備えることで、電流比が0、1、2、・・・、2n−1となる精度の高い電流を出力することが可能となる。また、この場合、1つの基準電流源でnビットデジタル/電流変換回路を構成でき、必要な入力を少なくすることができる。
【0043】
ここで、前記ゲートがバイアスされたバイアストランジスタを有する際には、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記バイアストランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【0044】
本発明に係る第3の発光表示装置駆動用半導体装置は、供給される電流によって輝度が決まる発光素子が各画素に設けられた発光表示装置を駆動する発光表示装置駆動用半導体装置において、前記発光素子の電流−輝度特性に対応したk種の基準電流を記憶し前記記憶されたk種の基準電流から(n−k)種の電流を生成しこれらの電流の組み合わせからnビットのデジタル画像データに基づいて2n種の電流を出力するnビットデジタル/電流変換回路を前記発光表示装置に電流を出力する出力端子毎に有することを特徴とする。
【0045】
なお、前記nビットデジタル/電流変換回路は、前記基準電流が流れるk本の信号線と、夫々に前記デジタル画像データの1ビットが伝達されるn本のデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続されたk個の電流記憶出力用トランジスタと、ゲートが前記k個の電流記憶出力用トランジスタのうちのいずれか1つのゲートに短絡された(n−k)個の電流出力用トランジスタと、前記電流記憶出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された1又は複数の容量素子と、夫々前記電流記憶出力用トランジスタ及び前記電流出力用トランジスタのドレインと出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるn個の出力制御用スイッチと、前記電流記憶出力用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御されるk個の第1の記憶制御用スイッチと、前記電流記憶出力用トランジスタのゲートとドレインとの間に接続され前記制御線を伝達する信号により制御されるk個の第2の記憶制御用スイッチと、を有し、前記各電流出力用トランジスタの電流能力は、全ての前記電流記憶出力用トランジスタのそれよりも低く、前記電流出力用トランジスタ及び前記電流記憶出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次2倍したものに設定されていてもよく、前記nビットデジタル/電流変換回路は、前記基準電流が流れるk本の信号線と、夫々に前記デジタル画像データの1ビットが伝達されるn本のデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続されたk個の電流記憶出力用トランジスタと、ゲートが前記k個の電流記憶出力用トランジスタのうちのいずれか1つのゲートに短絡された(n−k)個の電流出力用トランジスタと、前記電流記憶出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された1又は複数の容量素子と、夫々前記電流記憶出力用トランジスタ及び前記電流出力用トランジスタのドレインと出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるn個の出力制御用スイッチと、前記電流記憶出力用トランジスタのドレインと前記信号線との間に接続され前記第2の制御線を伝達する信号により制御されるk個の第1の記憶制御用スイッチと、前記電流記憶出力用トランジスタのゲートとドレインとの間に接続され前記第1の制御線を伝達する信号により制御されるk個の第2の記憶制御用スイッチと、を有し、前記各電流出力用トランジスタの電流能力は、全ての前記電流記憶出力用トランジスタのそれよりも低く、前記電流出力用トランジスタ及び前記電流記憶出力用トランジスタの電流能力は、夫々最も低い電流能力に対して順次2倍したものに設定されていてもよい。
【0046】
あるいは、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記第1の電圧供給線との間に、それぞれ、ゲートがバイアスされたバイアストランジスタを有しても良い。
【0047】
また、前記出力制御用スイッチがオフ状態で前記第1及び第2の記憶制御用スイッチがオン状態のときに、前記電流記憶出力用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶出力用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流かつ記憶出力用トランジスタの電流能力に従い決定され、その後前記第1及び第2の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶出力用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記電流出力用トランジスタ及び電流記憶かつ出力用トランジスタが夫々の電流能力に基づいた総計でn種の電流を流すことができる状態となり、前記電流出力用トランジスタ及び電流記憶出力用トランジスタが流すことができる電流を出力するか否かが前記nビットのデジタル画像データによって決定されてもよい。
【0048】
更に、前記第2の記憶制御用スイッチは、前記第1の記憶制御用スイッチがオフ状態になった後にオフ状態になることが好ましい。
【0049】
前記出力制御用スイッチ並びに第1及び第2の記憶制御用スイッチがトランジスタから構成されていてもよい。
【0050】
また、前記nビットデジタル/電流変換回路は、前記第2の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第1の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の1/2でありドレインが前記電流記憶かつ出力用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することが好ましい。
【0051】
本発明は、近接領域にあるトランジスタの電流能力ばらつきがやや小さい場合に用いることができる。電流記憶期間において、nビットデジタル/電流変換回路手段にある1乃至数個の前記電流記憶かつ出力用トランジスタは、トランジスタと同数の基準電流を、上述と同様な手段で記憶する。従って、前記電流を記憶する1〜数個のトランジスタは、高い精度の電流を出力できる。一方、前記電流を記憶かつ出力するトランジスタとカレントミラー構成である1〜数個の出力用トランジスタは、前記基準電流よりも低い電流を出力するようにすることで、電流能力がばらついた場合でも、全体の中での影響を小さくできる。以上のような構成により、電流比が1:2:4:・・・:2n−1である電流を高い精度で供給でき、前記電流を記憶かつ出力するトランジスタや前記出力用トランジスタのドレインと前記デジタル/電流変換回路の出力との間にデジタル入力画像データに従ってオン/オフするn個のスイッチを手段として備えることで、電流比が0、1、2、・・・、2n−1となる精度の高い電流を出力することが可能となる。また、この場合、1乃至数個の基準電流源でデジタル/電流変換回路を構成でき、外部からの入力を少なくすることができる。
【0052】
ここで、前記ゲートがバイアスされたバイアストランジスタを有する際には、前記電流記憶用トランジスタや前記電流出力用トランジスタと前記バイアストランジスタは、カスコード接続されており、共に飽和領域で動作する場合、ドレイン電流のドレイン電圧依存性を抑えることができるため、発光素子の特性がばらついても、供給される電流のばらつきを抑えることができる。
【0053】
本発明は、上述の第1から3のいずれかのデジタル/電流変換回路手段を組み合わせて、nビットデジタル/電流変換回路手段を構成することができる。例えば、最も電流値の高いビットには第1の発明の前記1ビットデジタル/電流変換回路を用い、それ以下のビットには第2の発明の(n−1)ビットデジタル/電流変換回路を用いることで、ばらつきの影響の大きい最も電流値が高いビットの精度が高い一方、基準電流が2種類であるnビットデジタル/電流変換回路を構成できる。
【0054】
更に、本発明において、前記第1及び第2の電圧供給線が共通の電源線とされていてもよい。
【0055】
更にまた、前記出力端子の数がa、前記発光表示装置の画素の発光色がb色である場合、基準電流値はn×b種必要となるが、この時、電流記憶動作がa/b回に分けて行われてもよく、1出力に相当するデジタル/電流変換回路が2個の前記nビットデジタル/電流変換回路を有することで、任意のフレームにおいて、一方を電流出力用回路とし、他方を電流記憶用回路とし、電流の記憶は各フレーム内で同じ基準電流を用いてa/b回に分けて行われ、フレーム毎に電流出力と電流記憶との役割が入れ替えられることがより好ましい。1フレームごとに枠割りを入れ替えることにより、発光表示装置を駆動する期間の他に電流を記憶するための期間を必要としない。よって、駆動する期間は、フレーム期間全体と考えることができ、1ラインを駆動する1水平期間を長く取ることができ、画素回路に高精度な電流を駆動することが可能となる。上述の動作は、例えば、前記1出力に相当するデジタル/電流変換回路が前記nビットデジタル/電流変換回路を3個以上備えた場合でも、同様である。また、電流出力と電流記憶の役割の入れ替えを行うのは、複数フレーム毎でも良い。
【0056】
本発明は、前記nビットデジタル/電流変換回路のような電流出力回路から出力される電流が入力されることで適当な電圧を出力するプリチャージ回路を有し、前記プリチャージ回路は、前記発光表示装置が単純マトリックス形式ならば前記発光素子と同等な負荷となり、前記発光表示装置がアクティブマトリックス方式ならば画素回路と同等な負荷となる擬似負荷回路と、前記擬似負荷回路に前記電流出力回路からの出力電流が流れた場合の電圧を入力とするボルテージフォロワと、前記電流出力回路の出力と前記擬似負荷回路との間に接続された第1のプリチャージ用スイッチと、前記第1のプリチャージ用スイッチを制御する信号を伝達する第1のプリチャージ用制御線と、前記電流出力回路の出力と前記発光表示装置とを接続する第2のプリチャージ用スイッチと、前記第2のプリチャージ用スイッチを制御し前記第1のプリチャージ用スイッチを制御する信号の反転信号を伝達する第2のプリチャージ用制御線と、前記ボルテージフォロワの出力と前記発光表示装置の間に接続され前記第1のプリチャージ用制御線を伝達する信号により制御される第3のスイッチと、を有することが好ましい。
【0057】
更に、1水平期間の初期にプリチャージ動作として前記擬似負荷回路に前記電流出力回路の出力電流を供給し、その電圧をボルテージフォロワを介して前記発光表示装置内の前記画素内の発光素子又は前記画素回路に印加し、その後電流駆動動作として前記電流出力回路の出力電流を直接前記発光表示装置内の前記画素内の発光素子又は前記画素回路に供給することにより、前記電流出力回路の出力電流が小さな場合でも、前記発光表示装置内の配線負荷等を充放電のための時間が短縮することができるため、前記発光表示装置内の前記画素内の発光素子又は前記画素回路をより安定かつ高速、高精度に駆動することができる。
【0058】
更にまた、前記プリチャージ回路に、前記ボルテージフォロワのオフセット電圧をキャンセルする構成を設けることにより、前記ボルテージフォロワのオフセット電圧をキャンセルする動作を、前記電流駆動動作時に行うことで、余分な時間が必要ない上に、前記電流を記憶・出力する回路の出力電流を前記擬似負荷回路に供給した場合と実際の前記発光表示装置内の画素(回路)に供給した場合の差が小さくなるため、前記発光表示装置内の前記画素内の発光素子又は前記画素回路を、より安定かつ高速、高精度に駆動することができる。
【0059】
プリチャージ回路を設けることにより、前記擬似の画素(回路)は、前記デジタル/電流変換回路の近くにあるため、その間の配線負荷は小さく、出力される電流が小さい場合でも、前記擬似の画素(回路)は、出力された電流を短い時間で安定に流すようになる。前記擬似の画素(回路)に電流が安定に流れている状態でのゲート電圧をボルテージフォロワに入力し、前記ボルテージフォロワの出力を発光表示装置のデータ線に接続することで、前記電流出力回路の出力電流が、前記表示部内の画素(回路)に安定に流れている状態の電圧に近い電圧が、前記信号線や前記表示部内の画素(回路)に印加される。以上のようなプリチャージ動作は、定電流で前記データ線の負荷を充放電するのに比べ、高速に行うことが可能である。プリチャージ動作により前記データ線と前記表示部内の画素(回路)の電圧が安定した後、前記電流出力回路と前記擬似の画素(回路)を切り離し、前記電流出力回路から直接前記データ線に電流を出力する。この場合、前記電流出力回路の出力である定電流による前記データ線の負荷や前記表示部内の画素(回路)の充放電は、既にプリチャージが行われているため、わずかに行うだけでよく、また、プリチャージ前の前記信号線の負荷や前記表示部内の画素(回路)の電圧などから影響を受けない。更に、駆動時間を短くすることができる。従って、以上のような2段階の駆動動作を行うことで、駆動前の発光表示部内の配線負荷や画素(回路)の負荷の電圧の影響を受けずに、安定、高速かつ高精度に画素(回路)を電流駆動することが可能となる。
【0060】
本発明に係る発光表示装置駆動用半導体装置は、出力ごとに、基準電流を記憶し、nビットデジタルデータに従って2n種の電流を出力する前記nビットデジタル/電流変換回路を1つ又は複数備え、かつ、前記nビットデジタル/電流変換回路が電流の出力又は記憶動作を行うかにより、nビットデータラッチと、前記nビットデータラッチからのデータを前記nビットデジタル/電流変換回路に伝えるか否かを行うデータセレクタを備え、更に、装置全体として、前記基準電流を記憶する動作と同期した走査信号を出力する電流記憶用シフトレジスタを備える。更にまた、前記発光表示装置駆動用半導体装置は、出力ごとに前記プリチャージ回路を有する。更に、前記発光表示装置駆動用半導体装置は、外部から入力される入力されるnビットデジタルデータをデータ保持用シフトレジスタの走査信号に同期して保持するnビットデータレジスタを出力ごとに備え、装置全体として、前記データ保持用シフトレジスタを備える。また、1水平期間において前記nビットデジタル/電流回路又は前記プリチャージ回路の出力を、発光表示装置の複数のデータ線にセレクタ信号に従って順々に接続できる出力セレクタ回路をさらに備えることで、前記発光表示装置駆動用半導体装置は、より少ない回路規模で、発光表示装置を駆動することができる。
【0061】
なお、前記基準電流を生成する回路と共に1つのチップに集積されていてもよい。さらに、トランジスタが薄膜トランジスタで構成されても良い。
【0062】
本発明に係る発光表示装置は、前記発光素子と同じ基板に形成され前記基準電流を生成する回路と共に1つのチップに集積された上述のいずれかの発光表示装置駆動用半導体装置を有することを特徴とする。
【0063】
特に、前記発光素子と発光表示装置駆動用半導体装置が同じ基板に形成された場合には、前記プリチャージ回路内の擬似負荷(回路)は、表示装置の画素内の負荷(回路)と同一のサイズ、形状で構成できるため、得られるプリチャージ電圧の精度を高くすることができる。この時、上述のプリチャージ動作と電流出力動作を組み合わせた駆動法は、より安定、高速かつ高精度に駆動することができる。
【0064】
本発明の発光表示装置駆動用半導体装置及び発光表示装置は、前述の通り、発光素子の代わりに電流負荷素子で構成される、より一般的な、電流負荷素子や電流負荷デバイスを駆動するための半導体装置や電流負荷デバイスにも適用できる。
【0065】
【発明の実施の形態】
本発明の実施例に係る電流負荷デバイス用半導体装置について、上述と同様に発光表示装置用半導体装置を例にとり、添付の図面を参照して具体的に説明する。なお、以下の説明において、同じ構成要素で順序が設定されている場合は、アンダーバー及び数字を付して示し、個々に注目する場合には、アンダーバー及び数字を付さずに示している。
【0066】
図1は本発明の第1の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。第1の実施例には、デジタル/電流(D/I)変換部210が設けられており、このD/I変換部210に、発光表示装置への出力数(3×n)分の1出力D/I変換部230、及び3出力毎に設けられたn個のフリップフロップ(F/F)290_1乃至290_nから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号IST、クロック信号ICL、及びこのクロック信号ICLの反転信号ICLBが入力される。また、1出力D/I変換部230には、各出力のデジタル画像データD0乃至D2が入力され、参照するための基準電流IR0乃至IR2、IG0乃至IG2、IB0乃至IB2のいずれかがそれに割り当てられた発光色に応じて入力される。また、基準電流は、発光色が赤、青、緑である夫々の発光素子の電流−輝度特性にあった電流値であり、基準電流IR0の電流値ir0は発光色が赤の発光素子の1階調目に対応し、基準電流IR1の電流値ir1は発光色が赤の発光素子の2階調目に対応し、基準電流IR2の電流値ir2は発光色が赤の4階調目に対応する。同様に、基準電流IG0乃至IG2の電流値は、夫々発光色が緑の1階調目、2階調目、4階調目に対応し、基準電流IB0乃至IB2は、夫々発光色が青の1階調目、2階調目、4階調目に対応する。1個のF/F290と、このF/F290から出力された信号MSWが入力される3個の1出力D/I変換部230とから1個のRGB D/I変換部220が構成されている。
【0067】
図2は1出力D/I変換部230の構成を示すブロック図である。1出力D/I変換部230は3個の1ビットD/I変換部231から構成されている。これらの1ビットD/I変換部231には、夫々画像データD0及び基準電流I0の組み合わせ、画像データD1及び基準電流I1の組み合わせ、画像データD2及び基準電流I2の組み合わせのいずれかが入力されると共に、F/Fの出力信号である信号MSWが入力される。なお、基準電流I0乃至I2は、基準電流IR0乃至IR2の組み合わせ、基準電流IG0乃至IG2の組み合わせ、基準電流IB0乃至IB2の組み合わせのいずれかに対応する。つまり、赤(R)表示用の1出力D/I変換部230において、デジタル階調データD0が入力される1ビットD/I変換部231に供給される基準電流は、赤表示用の発光素子の1階調目の輝度に対応する基準電流IR0である。また、デジタル階調データD1が入力される1ビットD/I変換部231に供給される基準電流は、赤表示用の発光素子の2階調目の輝度に対応する基準電流IR1であり、デジタル階調データD2が入力される1ビットD/I変換部231に供給される基準電流は、赤表示用の発光素子の4階調目の輝度に対応する基準電流IR2である。但し、発光素子の電流−輝度特性が比例関係を有するので、ir1=2×ir0及びir2=4×ir0の関係が成り立つ。同様に、緑(G)表示用又は青(B)表示用の1出力D/I変換部230に設けられている1ビットD/I変換部231であって、階調データD0、D1、D2が入力されるものには、夫々基準電流IG0又はIB0、基準電流IG1又はIB1、基準電流IG2又はIB2が入力される。
【0068】
図3は1ビットD/I変換部231の構成を示すブロック図である。1ビットD/I変換部231には、電流記憶・出力用のトランジスタNチャネル薄膜トランジスタ(TFT)T1、スイッチSW1乃至SW3及び容量素子C1が設けられている。スイッチSW1はTFTT1のドレインに接続されており、階調データD*により制御される。スイッチSW1の他端から、出力電流Ioutが出力される。スイッチSW2は、スイッチSW1とTFTT1との接点と、容量素子C1の一端及びTFTT1のゲートとの間に接続されており、信号MSWにより制御される。スイッチSW3の一端は基準電流I*が供給される信号線に接続され、その他端はスイッチSW1とTFTT1との接点と容量素子C1の一端との間に接続されており、信号MSWにより制御される。また、TFTT1のソース及び容量素子C1の他端は、例えば接地されているが、動作上問題がない場合には、接地電圧GNDよりも高い電圧が供給されてもよい。なお、階調データD*及び基準電流I*は、階調データD0及び基準電流I0、階調データD1及び基準電流I1、階調データD2及び基準電流I2のいずれかに相当する。
【0069】
次に、上述のように構成された第1の実施例に係る発光表示装置用半導体装置の動作について説明する。図4は本発明の第1の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。図4中のY_1及びY_2は、夫々垂直走査回路300(図35参照)の第1行目、第2行目の出力信号を示し、D0、D1、D2は3ビットデジタル画像データ(階調データ)を示し、Ioutは1出力D/I変換部230の出力信号を示し、ISTはn個のフリップフロップ290から構成されるシフトレジスタのスタート信号を示し、ICLはシフトレジスタのクロック信号を示し、MSW_1、MSW_2は、夫々シフトレジスタの第1段目、第2段目の出力信号を示す。
【0070】
表示部400(図35参照)を垂直走査し始めてから、次の垂直走査が始まるまでを1フレームとする。1フレームは、電流駆動期間(第1の動作期間)及び電流記憶期間(第2の動作期間)から構成される。
【0071】
先ず、電流記憶期間(第2の動作期間)について説明する。電流記憶期間において、各1ビットD/I変換部231は夫々に基準電流源から供給された基準電流を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、1ビットD/I変換部231のスイッチSW1は、オフである。
【0072】
電流記憶期間の開始と共に、スタート信号ISTとしてパルス信号が第1段目のF/F290_1に入力され、このパルス信号の入力と同時に、クロック信号ICL及びクロック反転信号ICLBがF/F290_1に入力されることで、n個のF/F290から構成されるシフトレジスタが動作し始める。第1段目のF/F290_1の出力信号MSW_1がハイレベルになると、この出力信号MSW_1が入力される1出力D/I変換部230に設けられた各1ビットD/I変換部231のスイッチSW2及びSW3がオンとなる。スイッチSW2及びSW3がオンになると、その1ビットD/I変換部231内の電流記憶・出力用TFTT1は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。そして、本動作が安定した状態では、TFTT1のドレイン−ソース間に基準電流源からの基準電流が流れるように、TFTT1の電流能力に合わせてそのゲート電圧が設定される。
【0073】
安定状態になった後に、信号MSW_1がロウレベルになると共に、第2段目のF/Fの出力信号MSW_2がハイレベルになると、F/F290_1が設けられたRGB D/I変換部220内の各1ビットD/I変換部231のスイッチSW2及びSW3がオフになる。この時、F/F290_1が設けられたRGB D/I変換部220内のTFTT1のゲート電圧は、容量素子C1によって基準電流が流れるような電圧に保持される。この結果、TFTT1には、夫々の電流能力に関わらず、基準電流が記憶される。このような、信号MSWがハイレベルとなっている期間を、そのRGB D/I変換部220における3出力電流記憶期間とする。一方、第2段目のF/Fが設けられたRGB D/I変換部220内の各スイッチSW2及びSW3はオンとなり、安定した状態では、TFTT1のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、TFTT1の電流能力に合わせてゲート電圧が設定される。
【0074】
電流記憶期間では、上述のような3出力電流記憶期間が、全てのRGB D/I変換部220について繰り返され、全ての1出力D/I変換部230に基準電流が記憶される。
【0075】
次に、電流駆動期間(第1の動作期間)について説明する。電流駆動期間において、垂直走査回路300が1行ずつ制御線(走査線)を選択していく。図4には、第1行目、第2行目の出力である走査パルスY_1及びY_2を示している。
【0076】
走査パルスY_1がハイレベルになると、第1行目の制御線が選択され、これに同期して出力数分の第1行目の3ビットデジタル階調データD0乃至D2が出力毎に1出力D/I変換部230に入力される。デジタル階調データD0乃至D2が入力されると、これらのレベル(ハイレベル(H)/ロウレベル(L))に応じて1ビットD/I変換部231内のスイッチSW1のオン/オフが制御され、直前のフレームの電流駆動期間でTFTT1に記憶されていた電流が出力される。下記表1に入力デジタル階調データD0乃至D2と階調(出力電流値)との関係を示す。
【0077】
【表1】
【0078】
表1に示すように、出力電流値は、0から7×i0まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間(第2の動作期間)でTFTT1の電流能力に合わせて、基準電流源と同等な電流が流れるようにゲート電圧が設定され、同じTFTT1を使用して電流が出力されているため、電流能力のばらつきに関係なく、出力電流のばらつきは小さく、高い精度が得られる。
【0079】
一方、電流駆動期間(第1の動作期間)では、シフトレジスタは動作せず、全てのスイッチSW2及びSW3は常にオフのままである。
【0080】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部400において階調データD0乃至D2に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【0081】
このような第1の実施例によれば、図38(a)に示すようなPチャネルTFTを有する発光表示装置に対し、高速かつ高い精度で電流を供給することができる。
【0082】
次に、本発明の第2の実施例について説明する。第2の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(b)に示す画素回路に対して適用されるものである。図5は本発明の第2の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0083】
第2の実施例における1ビットD/I変換部231aには、第1の実施例におけるNチャネルTFTT1に代わってPチャネルTFTT2が設けられており、そのソース及び容量素子C1の一端に電源電位VDが供給される。電圧VDは、電圧VELと同程度か、又は低い電圧で、動作に問題がないレベルとする。
【0084】
第1の実施例は、図38(a)に示すような画素回路の電流を流すトランジスタがPチャネルTFTである場合に適用可能なものであるが、第2の実施例は、図38(b)に示すようなNチャネルTFTに適用可能である。つまり、画素回路内のTFTがPチャネルTFTである場合には、そのソース電圧は電圧VELであるが、NチャネルTFTとした場合には、そのソース電圧を接地レベルGNDにする必要があり、本実施例はこれに対応することができる。
【0085】
なお、第2の実施例の動作は、出力電流の極性が変わることを除き、第1の実施例と同様であり、同様の効果が得られる。
【0086】
次に、本発明の第3の実施例について説明する。第3の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(a)に示す画素回路に対して適用されるものである。図6は本発明の第3の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0087】
第3の実施例における1ビットD/I変換部231bにおいては、容量素子C1の一端に接地電位GNDではなく、適当な安定電圧VBが供給される。
【0088】
第3の実施例の動作は、第1の実施例と同様であり、同様の効果が得られる。このことは、容量素子C1に供給される電圧は、安定したものであれば、どのような電圧でも良いことを示している。
【0089】
次に、本発明の第4の実施例について説明する。第4の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(b)に示す画素回路に対して適用されるものである。図7は本発明の第4の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0090】
第4の実施例における1ビットD/I変換部231cにおいては、第3の実施例と同様に、容量素子C1の一端に接地電位GNDではなく、適当な安定電圧VBが供給される。また、第2の実施例と同様に、第1の実施例におけるNチャネルTFTT1に代わってPチャネルTFTT2が設けられており、そのソース及び容量素子C1の一端に電源電位VDが供給される。
【0091】
このように、第4の実施例は第2の実施例に第3の実施例を適用したようなものであり、第3の実施例と同様に、容量素子C1に供給される電圧は、安定したものであれば、どのような電圧でも良いことを示している。
【0092】
次に、本発明の第5の実施例について説明する。第5の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(a)に示す画素回路に対して適用されるものである。図8は本発明の第5の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0093】
第5の実施例における1ビットD/I変換部231dには、第1の実施例におけるスイッチSW1乃至SW3に代わって、夫々NチャネルトランジスタT11乃至T13が設けられている。
【0094】
このような第5の実施例によっても、図4に示すタイミングチャートに基づいて第1の実施例と同様の動作が行われ、同様の効果が得られる。なお、NチャネルトランジスタT11乃至T13の代わりにPチャネルトランジスタを使用することもできる。この場合には、タイミングチャートは、F/Fの出力信号を図4に示すものを反転したものとすればよい。
【0095】
次に、本発明の第6の実施例について説明する。第6の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(b)に示す画素回路に対して適用されるものである。図9は本発明の第6の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0096】
第6の実施例における1ビットD/I変換部231eには、第2の実施例におけるスイッチSW1乃至SW3に代わって、夫々NチャネルトランジスタT11乃至T13が設けられている。
【0097】
このような第6の実施例によっても、図4に示すタイミングチャートに基づいて第2の実施例と同様の動作が行われ、同様の効果が得られる。なお、NチャネルトランジスタT11乃至T13の代わりにPチャネルトランジスタを使用することもできる。この場合には、タイミングチャートは、F/Fの出力信号を図4に示すものを反転したものとすればよい。
【0098】
次に、本発明の第7の実施例について説明する。第7の実施例は、例えば図38(a)に示す画素回路に対して適用されるものである。図10は本発明の第7の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【0099】
第7の実施例には、D/I変換部210aが設けられており、このD/I変換部210aに、発光表示装置への出力数(3×n)分の1出力D/I変換部230a、及び3出力毎に設けられたn個のフリップフロップ(F/F)290a_1乃至290a_nから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号IST、クロック信号ICL、このクロック信号ICLの反転信号ICLB、及び電流記憶タイミング信号ITが入力される。また、1出力D/I変換部230aには、各出力のデジタル画像データD0乃至D2が入力され、参照するための基準電流IR0乃至IR2、IG0乃至IG2、IB0乃至IB2のいずれかがそれに割り当てられた発光色に応じて入力される。1個のF/F290aと、このF/F290aから出力された信号MSW1及びMSW2が入力される3個の1出力D/I変換部230aとから1個のRGB D/I変換部220aが構成されている。
【0100】
図11は1出力D/I変換部230aの構成を示すブロック図である。1出力D/I変換部230aは3個の1ビットD/I変換部231fから構成されている。これらの1ビットD/I変換部231fには、夫々画像データD0及び基準電流I0の組み合わせ、画像データD1及び基準電流I1の組み合わせ、画像データD2及び基準電流I2の組み合わせのいずれかが入力されると共に、F/Fの出力信号である信号MSW1及びMSW2が入力される。
【0101】
図12は1ビットD/I変換部231fの構成を示すブロック図である。1ビットD/I変換部231fには、第5の実施例と同様に、電流記憶・出力用のトランジスタNチャネルTFTT1、NチャネルトランジスタT11乃至T13及び容量素子C1が設けられている。トランジスタT11、T12、T13のゲートには、夫々階調データD0、信号MSW2、信号MSW1が入力され、各トランジスタはこれらの信号により制御される。
【0102】
次に、上述のように構成された第7の実施例に係る発光表示装置用半導体装置の動作について説明する。図13は本発明の第7の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。
【0103】
本実施例においては、図13に示すように、電流記憶期間において、信号MSW1は、第1の実施例における信号MSWと同様に変化する。また、電流記憶タイミング信号ITは、いずれかの信号MSW1の立ち上がりに同期して立ち上がり、その信号MSW1よりも早いタイミングで立ち下がる。そして、信号MSW2は、信号MSW1と同じタイミングで立ち上がり、電流記憶タイミング信号ITの立ち下がりに同期して立ち下がる。信号MSW2が立ち上がっている期間を、そのRGB D/I変換部220aにおける3出力電流記憶期間とする。
【0104】
このような第7の実施例では、1ビットD/I変換部231fは、3出力電流記憶期間終了時にトランジスタT12のみがオフし、その後トランジスタT13がオフする。従って、ドレイン−ソース間に基準電流を安定に流している状態のTFTT1のゲート電圧は、トランジスタT13がオフする際のノイズの影響を受けず、より正確に保持される。このため、本実施例は、第5の実施例と比してより一層精度の高い電流を供給することができる。
【0105】
次に、本発明の第8の実施例について説明する。第8の実施例は、第7の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(b)に示す画素回路に対して適用されるものである。図14は本発明の第8の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0106】
第8の実施例における1ビットD/I変換部231gには、第7の実施例におけるNチャネルTFTT1の代わってPチャネルTFTT2が設けられており、そのソース及び容量素子C1の一端に電源電位VDが供給される。
【0107】
なお、第8の実施例の動作は、出力電流の極性が変わることを除き、第7の実施例と同様であり、同様の効果が得られる。例えば第6の実施例と比してより一層精度の高い電流を供給することができる。
【0108】
次に、本発明の第9の実施例について説明する。第9の実施例は、例えば図38(a)に示す画素回路に対して適用されるものである。図15は本発明の第9の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【0109】
第9の実施例には、D/I変換部210bが設けられており、このD/I変換部210bに、発光表示装置への出力数(3×n)分の1出力D/I変換部230b、及び3出力毎に設けられたn個のフリップフロップ(F/F)290b_1乃至290b_nから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号IST、クロック信号ICL、このクロック信号ICLの反転信号ICLB、及び電流記憶タイミング信号ITが入力される。また、1出力D/I変換部230bには、各出力のデジタル画像データD0乃至D2が入力され、参照するための基準電流IR0乃至IR2、IG0乃至IG2、IB0乃至IB2のいずれかがそれに割り当てられた発光色に応じて入力される。1個のF/F290bと、このF/F290bから出力された信号MSW1、MSW2及びMSW2Bが入力される3個の1出力D/I変換部230bとから1個のRGB D/I変換部220bが構成されている。なお、信号MSW2Bは信号MSW2の反転信号である。
【0110】
図16は1出力D/I変換部230bの構成を示すブロック図である。1出力D/I変換部230bは3個の1ビットD/I変換部231hから構成されている。これらの1ビットD/I変換部231hには、夫々画像データD0及び基準電流I0の組み合わせ、画像データD1及び基準電流I1の組み合わせ、画像データD2及び基準電流I2の組み合わせのいずれかが入力されると共に、F/Fの出力信号である信号MSW1、MSW2及びMSW2Bが入力される。
【0111】
図17は1ビットD/I変換部231hの構成を示すブロック図である。1ビットD/I変換部231hには、第7の実施例と同様に、電流記憶・出力用のトランジスタNチャネルTFTT1、NチャネルトランジスタT11乃至T13及び容量素子C1が設けられている。トランジスタT11、T12、T13のゲートには、夫々階調データD0、信号MSW2、信号MSW1が入力され、各トランジスタはこれらの信号により制御される。また、本実施例においては、NチャネルトランジスタT12と容量素子C1の一端との間にNチャネルトランジスタT14が接続されている。Nチャネルトランジスタ14のソース及びドレインは、互いに短絡されており、そのゲートには信号MSW2Bが入力される。そして、TFTT1のゲートは、Nチャネルトランジスタ14のドレインと容量素子C1の一端との接点に接続されている。また、トランジスタT14のトランジスタ長Lとトランジスタ幅Wとの積は、トランジスタT12のトランジスタ長Lとトランジスタ幅Wとの積の半分である。
【0112】
このように構成された第9の実施例に係る発光表示装置用半導体装置は、第7の実施例と同様に、図13に示すタイミングチャートに基づいて動作する。但し、信号MSW2Bの波形は、信号MSW2の波形を反転させたものである。
【0113】
従って、1ビットD/I変換部231hは、3出力電流記憶期間終了時にトランジスタT12がオフすると同時にトランジスタT14がオンし、これに遅れてトランジスタT13がオフする。このため、ドレイン−ソース間に基準電流を安定に流している状態のTFTT1のゲート電圧は、トランジスタT13がオフする際のノイズの影響を受けず、また、トランジスタT12がオフする際に生じる電荷の移動もトランジスタT14のオンにより吸収され、より一層正確に保持される。このように、本実施例は、第7の実施例と比してより一層精度の高い電流を供給することができる。
【0114】
次に、本発明の第10の実施例について説明する。第10の実施例は、第9の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(b)に示す画素回路に対して適用されるものである。図18は本発明の第10の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0115】
第10の実施例における1ビットD/I変換部231iには、第9の実施例におけるNチャネルTFTT1の代わってPチャネルTFTT2が設けられており、そのソース及び容量素子C1の一端に電源電位VDが供給される。
【0116】
なお、第10の実施例の動作は、出力電流の極性が変わることを除き、第9の実施例と同様であり、同様の効果が得られる。例えば第8の実施例と比してより一層精度の高い電流を供給することができる。
【0117】
次に、本発明の第11の実施例について説明する。第11の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(a)に示す画素回路に対して適用されるものである。図30は本発明の第11の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0118】
第11の実施例における1ビットD/I変換部231jにおいては、SW2の両端が、それぞれ、スイッチSW1とTFT1の接点とTFTT1のゲートに接続されるのではなく、基準電流I*が供給される信号線とTFTT1のゲートに接続されている。
【0119】
第11の実施例の動作は、第1の実施例と同様であり、同様の効果が得られる。また第1の実施例に対する第2乃至第10の実施例のような変更を行うことができる。
【0120】
次に、本発明の第12の実施例について説明する。第12の実施例は、第1の実施例における1ビットD/I変換部の構成を変更したものであり、例えば図38(a)に示す画素回路に対して適用されるものである。図31は本発明の第12の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0121】
第12の実施例における1ビットD/I変換部231kにおいては、TFTT1とGND線の間にTFTT15が追加され、TFT15のゲートには適当な電圧VS1が印加されている。
【0122】
第12の実施例の動作は、第1の実施例と同様であり、同様の効果が得られる。また実施例は、追加されたTFTT15とTFTT1がカスコード接続されているため、TFT1の飽和領域におけるドレイン電流のドレイン電圧依存性が平坦化され、出力電流Ioutの精度を高めることが可能となる。されに本実施例は、第1の実施例に対する第2乃至第10の実施例のような変更を行うことができる。
【0123】
次に、本発明の第13の実施例について説明する。第11の実施例は、例えば図38(a)に示す画素回路に対して適用されるものであり、近接領域の電流能力ばらつきが小さい場合に使用することができる。図19は本発明の第13の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【0124】
第13の実施例には、D/I変換部210cが設けられており、このD/I変換部210cに、発光表示装置への出力数(3×n)分の1出力D/I変換部230c、及び3出力毎に設けられたn個のフリップフロップ(F/F)290_1乃至290_nから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号IST、クロック信号ICL、及びこのクロック信号ICLの反転信号ICLBが入力される。また、1出力D/I変換部230cには、各出力のデジタル画像データD0乃至D2が入力され、参照するための基準電流IR2、IG2、IB2のいずれかがそれに割り当てられた発光色に応じて入力される。1個のF/F290と、このF/F290から出力された信号MSWが入力される3個の1出力D/I変換部230cとから1個のRGB D/I変換部220cが構成されている。
【0125】
なお、基準電流の電流値は、発光色が赤、青、緑である夫々の電流輝度特性に合わせており、基準電流IR2の電流値ir2は発光色が赤の4階調目に対応し、基準電流IG2の電流値ig2は発光色が緑の4階調目に対応し、基準電流IB2の電流値ib2は、発光色が青の4階調目に対応している。つまり、赤(R)表示用の1出力D/I変換部230cに供給される基準電流は赤表示用の発光素子の4階調目の輝度に対応する基準電流IR2である。但し、発光素子の電流−輝度特性が比例関係を有するので、1階調目に対応する電流値をir0とすると、ir2=4×ir0となる。同様に、緑(G)表示用又は青(B)表示用の1出力D/I変換部230cには、夫々基準電流IG2又はIB2が入力される。従って、本実施例では、入力される基準電流の最小値は、第1の実施例の4倍となる。なお、基準電流を4階調目に対応させた理由は、後述のように、1出力D/I変換部230cに設けられる電流を記憶するNチャネルTFTT23の電流能力と、4階調目に相当する電流を出力するNチャネルTFTT22の電流能力とを等しくなるように設計したためである。
【0126】
図20は1出力D/I変換部230cの構成を示すブロック図である。1出力D/I変換部230cには、信号MSWにより制御されその一端に基準電流I*が供給されるスイッチSW23aが設けられている。スイッチ23aの他端には、NチャネルTFTT23のドレイン及びゲートが共通接続されている。TFTT23のソースは接地されている。NチャネルTFTT23のドレイン及びゲートに、信号MSWにより制御されるスイッチSW23bの一端が接続され、他端にNチャネルTFTT20乃至T22のゲート及び容量素子C2の一端が共通接続されている。TFTT20乃至T22のソース及び容量素子C2の他端は接地されている。TFTT20、T21、T22のドレインには、夫々階調データD0、D1、D2により制御されるスイッチSW20、SW21、SW22が接続されており、これらのスイッチSW20乃至SW22の他端が共通接続されている。この共通接続点から、出力電流Ioutが出力される。なお、TFTT20、T21、T22の電流能力比は1:2:4となっている。また、TFTT22の電流能力とTFTT23の電流能力とは、互いに同じになるように設計する。なお、動作上問題がない場合には、TFTT20乃至T23のソース及び容量素子C2の一端には接地電位GNDではなく、接地電位GNDよりも高い電圧が供給されても良い。例えば容量素子C2のみが異なる信号線に接続されていてもよい。
【0127】
このように構成された第13の実施例に係る発光表示装置用半導体装置は、第1の実施例と同様に、図4に示すタイミングチャートに基づいて動作する。
【0128】
第13の実施例における電流記憶期間(第2の動作期間)において、各1出力D/I変換部230cは夫々に基準電流源から供給された基準電流(IR2、IG2又はIB2のいずれか)を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、1出力D/I変換部230cのスイッチSW20乃至SW22は、オフである。
【0129】
電流記憶期間の開始と共に、スタート信号ISTとしてパルス信号が第1段目のF/F290_1に入力され、このパルス信号の入力と同時に、クロック信号ICL及びクロック反転信号ICLBがF/F290_1に入力されることで、n個のF/F290から構成されるシフトレジスタが動作し始める。第1段目のF/F290_1の出力信号MSW_1がハイレベルになると、このF/F290_1が設けられているRGB D/I変換部220c内の1出力D/I変換部230cに設けられているスイッチSW23a及びSW23bがオンとなる。スイッチSW23a及びSW23bがオンとなると、1出力D/I変換部230cの電流記憶用TFTT23は、そのゲート−ドレイン間がショートされているため、飽和領域で動作する。その後、安定状態になると、TFTT23のドレイン−ソース間に基準電流源からの基準電流が流れるように、TFTT23の電流能力に合わせてそのゲート電圧が設定される。
【0130】
安定状態になった後に、信号MSW_1がロウレベルになると共に、第2段目のF/Fの出力信号MSW_2がハイレベルになると、F/F290_1が設けられたRGB D/I変換部220c内の1出力D/I変換部230cのスイッチSW23a及びSW23bがオフになる。この時、F/F290_1が設けられたRGB D/I変換部220c内の1出力D/I変換部230cの容量素子C2によって、TFTT23が基準電流を流すような電圧が保持される。容量素子C2の一端は、出力用TFTT20乃至T22のゲートに接続されているので、出力用TFTT20乃至T22は、TFTT23に対する夫々の電流能力比に対応して、夫々1階調目に対応する電流、2階調目に対応する電流、4階調目に対応する電流を流すことができる。このような、信号MSWがハイレベルとなっている期間を、そのRGB D/I変換部220cにおける3出力電流記憶期間とする。一方、第2段目のF/Fが設けられたRGB D/I変換部220c内のスイッチSW23a及びSW23bはオンとなり、安定した状態では、TFTT23のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、TFTT23の電流能力に合わせてゲート電圧が設定される。
【0131】
電流記憶期間では、上述のような3出力電流記憶期間が、全てのRGB D/I変換部220cについて繰り返され、全ての1出力D/I変換部230cに基準電流が記憶される。
【0132】
電流駆動期間(第1の動作期間)においては、垂直走査回路300が1行ずつ制御線を選択していく。
【0133】
走査パルスY_1がハイレベルになると、第1行目の制御線が選択され、これに同期して出力数分の第1行目の3ビットデジタル階調データD0乃至D2が出力毎に1出力D/I変換部230cに入力される。デジタル階調データD0乃至D2が入力されると、これらのレベル(ハイレベル(H)/ロウレベル(L))に応じてスイッチSW20乃至SW22のオン/オフが制御され、直前のフレームの電流駆動期間で記憶されていた電流が各TFTT20乃至T22の電流能力に応じて出力される。この結果、表1に示すような階調表現が可能となる。従って、出力電流値は、0から7×i0まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間(第2の動作期間)で電流能力のばらつきに合わせて基準電流を記憶し、近接領域では電流能力のばらつきが小さいとしているので、大きな領域での電流能力ばらつきに関係なく、電流ばらつきは小さく、高い精度が得られる。
【0134】
一方、電流駆動期間(第1の動作期間)では、シフトレジスタは動作せず、全てのスイッチSW23a及びSW23bは常にオフのままである。
【0135】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部400において階調データD0乃至D2に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【0136】
このような第13の実施例によれば、基準電流が第1の実施例における基準電流の最低値の4倍であるため、基準電流を流す配線の負荷の充放電を高速に行うことができ、素早く安定状態にすることができる。従って、電流記憶期間を短縮して電流駆動期間を長くすることができるため、より一層精度の高い電流を表示部内の画素に供給することができる。
【0137】
なお、第13の実施例に対して、第2乃至第12の実施例のように、画素回路が図38(b)に示すような構成の場合にトランジスタの極性を変えてもよく、スイッチとしてトランジスタを使用してもよく、スイッチSW23a及びSW23bのオフのタイミングを互いにずらすことやトランジスタを追加することで出力電流精度を上げてもよい。更に、例えばTFTT23の電流能力をTFTT22の電流能力よりも大きくすることで、基準電流の最低値をより大きくすることができる。この場合、電流記憶期間を短縮し、電流駆動期間を長くすることができるため、表示部内の画素への配線が持つ負荷等の充放電時間をより長く確保することができるようになり、より一層高い精度の電流を画素に供給することができる。
【0138】
次に、本発明の第14の実施例について説明する。第14の実施例は、第13の実施例における1出力D/I変換部の構成を変更したものであり、例えば図38(a)に示す画素回路に対して適用されるものであり、近接領域の電流能力ばらつきがやや小さい場合に使用することができる。図21は本発明の第14の実施例における1ビットD/I変換部の構成を示すブロック図である。
【0139】
第14の実施例における1出力D/I変換部230dにおいては、TFTT23が設けられておらず、スイッチSW23aの一端がTFTT22のドレインに接続されている。また、スイッチSW23bはTFTT22のドレインとソースとの間に接続されている。
【0140】
なお、第13の実施例と同様に、基準電流の電流値は、発光色が赤、青、緑である夫々の電流輝度特性に合わせており、基準電流IR2の電流値ir2は発光色が赤の4階調目に対応し、基準電流IG2の電流値ig2は発光色が緑の4階調目に対応し、基準電流IB2の電流値ib2は、発光色が青の4階調目に対応している。つまり、赤(R)表示用の1出力D/I変換部230dに供給される基準電流は赤表示用の発光素子の4階調目の輝度に対応する基準電流IR2である。但し、発光素子の電流−輝度特性が比例関係を有するので、1階調目に対応する電流値をir0とすると、ir2=4×ir0となる。同様に、緑(G)表示用又は青(B)表示用の1出力D/I変換部230cには、夫々基準電流IG2又はIB2が入力される。従って、本実施例では、入力される基準電流の最小値は、第1の実施例の4倍となる。なお、基準電流を4階調目に対応させた理由は、後述のように、1出力D/I変換部230dの出力用TFTT20、T21の電流能力と電流を記憶・出力するTFTT22の電流能力とを1:2:4になるように設計したためである。
【0141】
このように構成された第14の実施例に係る発光表示装置用半導体装置も、第1の実施例と同様に、図4に示すタイミングチャートに基づいて動作する。
【0142】
第14の実施例における電流記憶期間(第2の動作期間)において、各1出力D/I変換部230dは夫々に基準電流源から供給された基準電流(IR2、IG2又はIB2のいずれか)を記憶する。ここで、本期間においては、全デジタル階調データをロウレベルとし、1出力D/I変換部230dのスイッチSW20乃至SW22は、オフである。
【0143】
電流記憶期間の開始と共に、スタート信号ISTとしてパルス信号が第1段目のF/F290_1に入力され、このパルス信号の入力と同時に、クロック信号ICL及びクロック反転信号ICLBがF/F290_1に入力されることで、n個のF/F290から構成されるシフトレジスタが動作し始める。第1段目のF/F290_1の出力信号MSW_1がハイレベルになると、このF/F290_1が設けられているRGB D/I変換部220c内の1出力D/I変換部230dに設けられているスイッチSW23a及びSW23bがオンとなる。スイッチSW23a及びSW23bがオンとなると、1出力D/I変換部230dの電流記憶・出力用TFTT22は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。その後、安定状態になると、TFTT22のドレイン−ソース間に基準電流源からの基準電流が流れるように、TFTT22の電流能力に合わせてそのゲート電圧が設定される。
【0144】
安定状態になった後に、信号MSW_1がロウレベルになると共に、第2段目のF/Fの出力信号MSW_2がハイレベルになると、F/F290_1が設けられたRGB D/I変換部220c内の1出力D/I変換部230dのスイッチSW23a及びSW23bがオフになる。この時、F/F290_1が設けられたRGB D/I変換部220c内の1出力D/I変換部230dの容量素子C2によって、TFTT22が基準電流を流すような電圧が保持される。容量素子C2の一端は、出力用TFTT20及びT21のゲートに接続されているので、出力用TFTT20乃至T22は、夫々の電流能力比に対応して、1階調目に対応する電流、2階調目に対応する電流、4階調目に対応する電流を流すことができる。このような、信号MSWがハイレベルとなっている期間を、そのRGBD/I変換部220cにおける3出力電流記憶期間とする。一方、第2段目のF/Fが設けられたRGB D/I変換部220c内のスイッチSW23a及びSW23bはオンとなり、安定した状態では、TFTT22のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、TFTT22の電流能力に合わせてゲート電圧が設定される。
【0145】
電流記憶期間では、上述のような3出力電流記憶期間が、全てのRGB D/I変換部220cについて繰り返され、全ての1出力D/I変換部230dに基準電流が記憶される。
【0146】
電流駆動期間(第1の動作期間)においては、垂直走査回路300が1行ずつ制御線を選択していく。
【0147】
走査パルスY_1がハイレベルになると、第1行目の制御線が選択され、これに同期して出力数分の第1行目の3ビットデジタル階調データD0乃至D2が出力毎に1出力D/I変換部230dに入力される。デジタル階調データD0乃至D2が入力されると、これらのレベル(ハイレベル(H)/ロウレベル(L))に応じてスイッチSW20乃至SW22のオン/オフが制御され、直前のフレームの電流駆動期間で記憶されていた電流が各TFTT20乃至T22の電流能力に応じて出力される。この結果、表1に示すような階調表現が可能となる。従って、出力電流値は、0から7×i0まで、入力されるデジタル階調データによって、調整することができる。また、電流記憶期間(第2の動作期間)で4階調目に対応する基準電流をTFTT2電流能力ばらつきに合わせて記憶し、TFTT22にて4階調目に対応する電流を出力しているため、4階調目に対応する電流として高い精度の電流を出力できる。更に、TFTT20及びT21にて出力する電流は、夫々1階調目、2階調目に対応するものであるが、これらの電流値は、4階調目の電流の半分以下であり、電流能力ばらつきによって電流値が変動しても、その影響は、4階調目がばらついた場合と比較すれば小さい。従って、近接領域に電流ばらつきがいくらかある場合でも、精度の高い電流を供給することができる。
【0148】
一方、電流駆動期間(第1の動作期間)では、シフトレジスタは動作せず、全てのスイッチSW23a及びSW23bは常にオフのままである。
【0149】
そして、以上のような動作を各フレームについて繰り返すことにより、表示部400において階調データD0乃至D2に応じた表示が行われ、その際、高精度な電流が画素回路に供給される。
【0150】
このような第14の実施例によれば、基準電流が第1の実施例における基準電流の最低値の4倍であるため、基準電流を流す配線の負荷の充放電を高速に行うことができ、素早く安定状態にすることができる。従って、電流記憶期間を短縮して電流駆動期間を長くすることができるため、表示部内の画素への配線が持つ負荷等の充放電時間を長く確保することが可能である。このため、より一層高い精度の電流を画素に供給することができる。
【0151】
なお、第14の実施例に対して、第2乃至第10の実施例のように、画素回路が図38(b)に示すような構成の場合にトランジスタの極性を変えてもよく、スイッチとしてトランジスタを使用してもよく、スイッチSW23a及びSW23bのオフのタイミングを互いにずらすことやトランジスタを追加することで出力電流精度を上げてもよい。更に、TFTT22のみ電流を記憶・出力するトランジスタとするのではなく、TFTT21をも電流を記憶・出力するようにし、基準電流を増やすことで、更に近接領域がばらついた場合でも、より高い精度の電流を供給することができるようになる。
また、例えば、第13又は第14の実施例の発光表示装置用半導体装置において、第13又は14の実施例の1出力D/I変換回路に第1乃至12の実施例の1ビットD/I変換回路を1又は複数追加することで、1又は複数ビット分の精度を高めることが可能となる。
【0152】
次に、本発明の第15の実施例について説明する。第15の実施例は、例えば図38(a)に示す画素回路に対して適用されるものである。図22は本発明の第15の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【0153】
第15の実施例には、D/I変換部210dが設けられており、このD/I変換部210dに、発光表示装置への出力数(3×n)分の1出力D/I変換部230e、及び3出力毎に設けられたn個のフリップフロップ(F/F)290c_1乃至290c_nから構成されたシフトレジスタが設けられている。シフトレジスタには、電流を記憶するタイミング制御のためのスタート信号IST、クロック信号ICL、このクロック信号ICLの反転信号ICLB及び電流セレクタ信号ISEL1が入力される。また、1出力D/I変換部230eには、各出力のデジタル画像データD0乃至D2が入力され、参照するための基準電流IR0乃至IR2、IG0乃至IG2、IB0乃至IB2のいずれかがそれに割り当てられた発光色に応じて入力される。基準電流は、発光色が赤、青、緑である夫々の発光素子の電流−輝度特性にあった電流値であり、基準電流IR0の電流値ir0は発光色が赤の発光素子の1階調目に対応し、基準電流IR1の電流値ir1は発光色が赤の発光素子の2階調目に対応し、基準電流IR2の電流値ir2は発光色が赤の4階調目に対応する。同様に、基準電流IG0乃至IG2の電流値は、夫々発光色が緑の1階調目、2階調目、4階調目に対応し、基準電流IB0乃至IB2は、夫々発光色が青の1階調目、2階調目、4階調目に対応する。また、1出力D/I変換部230eには、電流セレクタ信号ISEL1及びISEL2が入力される。1個のF/F290cと、このF/F290cから出力された信号MSWA及びMSWBが入力される3個の1出力D/I変換部230eとから1個のRGB D/I変換部220dが構成されている。
【0154】
図23は1出力D/I変換部230eの構成を示すブロック図である。1出力D/I変換部230eは、夫々3個の1ビットD/I変換部231により構成される出力ブロック240a及び240b並びにデータ作成回路232が設けられている。また、夫々電流セレクタ信号ISEL1及びISEL2により制御され、出力ブロック240a及び240bのうち、どちらのブロックから電流を出力するかを選択するスイッチSW31、SW32が設けられている。データ作成回路232は、1出力分のデジタル階調データD0乃至D2並びに電流セレクタ信号ISEL1及びISEL2に基づいて、データ信号D0A乃至D2A及びD0B乃至D2Bを生成する。データ信号D0A乃至D2Aは出力ブロック240aに入力され、データ信号D0B乃至D2Bは出力ブロック240−2に入力される。また、出力ブロック240aには、F/F290cの出力信号MSWAが入力され、出力ブロック240bには、F/F290cの出力信号MSWBが入力される。また、出力ブロック240a及び240bには、参照するための基準電流I0乃至I2が入力される。なお、1ビットD/I変換部231は、第1の実施例のものと同様の構成を有しており、発光素子の電流−輝度特性が比例関係を有するので、ir1=2×ir0及びir2=4×ir0の関係が成り立つ。同様に、緑(G)表示用又は青(B)表示用の1出力D/I変換部230に設けられている1ビットD/I変換部231であって、階調データD0、D1、D2が入力されるものには、夫々基準電流IG0又はIB0、基準電流IG1又はIB1、基準電流IG2又はIB2が入力される。
【0155】
図24はデータ作成回路232の一例の構成を示す回路図である。データ作成回路232には、例えば電流セレクタ信号ISEL1を1入力とするナンドゲートNAND0A乃至NAND2A、夫々これらの出力を反転するインバータIV0A乃至IV2A、電流セレクタ信号ISEL2を1入力とするナンドゲートNAND0B乃至NAND2B、夫々これらの出力を反転するインバータIV0B乃至IV2Bが設けられている。ナンドゲートNAND0A及びNAND0Bには、階調データD0が更に入力され、ナンドゲートNAND1A及びNAND1Bには、階調データD1が更に入力され、ナンドゲートNAND2A及びNAND2Bには、階調データD2が更に入力される。そして、インバータIV0A乃至IV2A及びIV0B乃至IV2Bから、夫々データ信号D0A乃至D2A及びD0B乃至D2Bが出力される。但し、この構成は一例であり、同様の信号を出力できれば、他の構成をとってもよい。
【0156】
次に、上述のように構成された第15の実施例に係る発光表示装置用半導体装置の動作について説明する。図25は本発明の第15の実施例に係る発光表示装置用半導体装置の動作を示すタイミングチャートである。
【0157】
表示部400(図35参照)を垂直走査し始めてから、次の垂直走査が始まるまでを1フレームとする。本実施例の場合、互いに排他的な電流セレクタ信号ISEL1及びISEL2の一方がハイレベルになる2種類のフレームが交互に現れる。
【0158】
先ず、第1のフレームについて説明する。第1のフレームでは、電流セレクタ信号ISEL1がハイレベル、電流セレクタ信号ISEL2がロウレベルになる。この場合、出力ブロック240a及び240bにおいて、デジタル画像データDA0乃至DA2が入力される第1の出力ブロック240aでは、スイッチSW1がオンし、電流を出力する。一方、デジタル画像データDB0乃至DB2が入力される第2の出力ブロック240bでは、スイッチSW2がオフし、電流を記憶する。より詳細には、出力ブロック240b内の1ビットD/I変換部231が、基準電流IR0乃至IR2、IG0乃至IG2、IB0乃至IB2のいずれか1つを記憶する。但し、本フレームにおいて、デジタル階調データDB0乃至DB2はロウレベルにあり、出力ブロック240b内の1ビットD/I変換部231のスイッチSW1はオフとなっている。
【0159】
次に、出力ブロック240bの電流を記憶する動作について説明する。
【0160】
第1のフレームの開始と共に、スタート信号ISTとしてパルス信号が第1段目のF/F290c_1に入力され、このパルス信号の入力と同時に、クロック信号ICL及びクロック反転信号ICLBがF/F290c_1に入力されることで、n個のF/F290から構成されるシフトレジスタが動作し始める。第1段目のF/F290c_1の出力信号MSWB_1がハイレベルになると、この出力信号MSWB_1が入力される1出力D/I変換部230eに設けられた出力ブロック240bの各1ビットD/I変換部231のスイッチSW2及びSW3がオンとなる。スイッチSW2及びSW3がオンになると、その1ビットD/I変換部231内の電流記憶・出力用TFTT1は、そのゲート−ドレイン間がショートされるため、飽和領域で動作する。そして、本動作が安定した状態では、TFTT1のドレイン−ソース間に基準電流が流れるように、TFTT1の電流能力に合わせてそのゲート電圧が設定される。
【0161】
安定状態になった後に、信号MSWB_1がロウレベルになると共に、第2段目のF/Fの出力信号MSWB_2がハイレベルになると、F/F290_1が設けられたRGB D/I変換部220d内の1出力D/I変換部230eに設けられた出力ブロック240b内のスイッチSW2及びSW3がオフとなる。この時、F/F290_1が設けられたRGB D/I変換部220d内の出力ブロック240bのTFTT1のゲート電圧は、容量素子C1によって基準電流が流れるような電圧に保持される。この結果、TFTT1には、夫々の電流能力に関わらず、基準電流が記憶される。このような、信号MSWがハイレベルとなっている期間を、そのRGB D/I変換部220dにおける3出力電流記憶期間とする。一方、第2段目のF/Fが設けられたRGB D/I変換部220d内の出力ブロック240bのスイッチSW2及びSW3はオンとなり、安定した状態では、その1ビットD/I変換部231のTFTT1のドレイン−ソース間に基準電流が流れるように飽和領域で動作し、その基準電流が流れるように、TFTT1の電流能力に合わせてゲート電圧が設定される。
【0162】
第1のフレーム期間では、上述のような3出力電流記憶期間が、全てのRGBD/I変換部220d内の第2の出力ブロック240bについて繰り返され、全ての1出力D/I変換部230eの第2の出力ブロック240bに基準電流が記憶される。
【0163】
次に、第1のフレームにおける第1の出力ブロック240aの動作について説明する。第1のフレームで、垂直走査回路300が1行ずつ制御線を選択していく。図25には、第1行目、第2行目の出力である走査パルスY_1、Y_2を示している。
【0164】
走査パルスY_1がハイレベルになると、第1行目の制御線が選択され、これに同期して出力数分の第1行目の3ビットデジタル階調データD0乃至D2が出力毎に1出力D/I変換部230e内の第1の出力ブロック240aに入力される。デジタル階調データD0乃至D2が入力されると、これらのレベル(ハイレベル(H)/ロウレベル(L))に応じて1ビットD/I変換部231内のスイッチSW1のオン/オフが制御され、直前のフレームの電流駆動期間でTFTT1に記憶されていた電流が出力され、階調表現が行われる。
【0165】
表1に示すように、出力電流値は、0から7×i0まで、入力されるデジタル階調データによって、調整することができる。また、直前のフレームでTFTT1の電流能力に合わせて、基準電流源と同等な電流が流れるようにゲート電圧が設定され、同じTFTT1を使用して出力しているため、電流能力ばらつきに関係なく、出力電流のばらつきは小さく、高い精度が得られる。
【0166】
一方、第1のフレームでは、シフトレジスタの出力MSWAは、常にロウレベルであり、全ての出力ブロック240a内のスイッチSW2及びSW3は常にオフのままである。
【0167】
次の第2のフレームでは、電流セレクタ信号ISEL1をロウレベル、電流セレクタ信号ISEL2をハイレベルとすることで、第1の出力ブロック240aの動作と、第2の出力ブロック240bの動作とを入れ替える。この結果、第1の出力ブロック240aは電流を記憶し、第2の出力ブロック240bは電流を出力する。
【0168】
2フレーム毎に以上の動作を繰り返すことにより、本実施例は、高精度な電流を画素回路に供給することができる。更に、本実施例では、1出力に2個の出力ブロックが設けられているので、各フレームにおいて、一方の出力ブロックを電流を出力するために使用し、他方の出力ブロックは電流を記憶するために使用することができ、電流記憶期間を別に設ける必要がない。これにより、1フレーム期間がすべて電流駆動期間となり、表示部内の画素への配線が持つ負荷等の充放電時間を長く確保することが可能となる。従って、より一層高い精度の電流を画素に供給することができる。
【0169】
なお、第15の実施例に対して、第2乃至第14の実施例を適用してもよく、同様な効果を得ることができる。
【0170】
また、電流記憶の周期は、1フレーム毎に限定されるものではなく、数フレーム毎となっていてもよい。電流記憶の周期を数フレーム毎にすることにより、電流記憶の期間が長くなるため、より一層高い精度で電流を記憶することができるようになる。但し、記憶時の電流に対応するゲート電圧に、トランジスタのリーク等により求められる精度以下の変動が生じないことが必要とされる。
【0171】
次に、本発明の第16の実施例について説明する。第16の実施例は、1出力D/I変換部の後段にプリチャージ回路を設けたものである。図26は本発明の第16の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【0172】
第16の実施例には、D/I変換部210eが設けられている。D/I変換部210eは、各1出力D/I変換部230eの後段に、夫々プリチャージ回路250が設けられている点を除いて、第16の実施例におけるD/I変換部210dと同様の構成を有している。プリチャージ回路250には、プリチャージ信号PC入力される。
【0173】
プリチャージ回路250は、プリチャージ信号により設定される期間に、D/I変換部210dの各出力おいて、1出力D/I変換部230eの出力電流の代わりに、その1出力D/I変換部の出力電流により決まる電圧を出力する。図27はプリチャージ回路250の構成例を示す回路図である。プリチャージ回路250には、プリチャージ信号PCにより制御されるNチャネルトランジスタT31乃至T33及びPチャネルトランジスタT34が設けられている。トランジスタT31及びT32の一端には、1出力D/I変換部230eからの出力電流IOUTが入力され、トランジスタT31の他端には、擬似負荷回路252及びオペアンプ251の非反転入力端子が接続されている。擬似附加回路252において、トランジスタT33の一端がトランジスタT31に接続され、トランジスタT33の他端にPチャネルトランジスタT35のゲートが接続されている。トランジスタT35のソースには電圧VELが供給され、他端はトランジスタT31に接続されている。オペアンプ251の反転入力端子には、オペアンプ251自体の出力信号が入力され、トランジスタT32の一端は、オペアンプ251の出力端子に接続され、他端はトランジスタT34の他端に接続されている。トランジスタT32及びT34の共通接続点から発光素子の駆動電流が出力される。
【0174】
このようなプリチャージ回路250においては、トランジスタT34により、1出力D/I変換部230eの出力電流IOUTを出力電流Ioutとして直接出力するか、擬似負荷回路252に出力するかが決定される。また、トランジスタT32により、オペアンプ251の出力をD/I変換部210eの出力とするかどうかが決定される。更に、オペアンプ251は、その出力を反転入力に負帰還しているため、非反転入力に入力される電圧をボルテージフォロワ出力する。また、トランジスタT35は、表示部400内の画素回路(図38(a))のTFTT102と同じトランジスタ、又は同等の電流能力を有するトランジスタである。但し、擬似負荷回路252としては、トランジスタT35のゲート−ドレイン間を短絡し、トランジスタT33を設けない構成としてもよい。また、トランジスタT31、T32及びT34は、スイッチとして作用するため、例えばプリチャージ信号PCの極性によっては、逆の極性のトランジスタとすることもでき、また、プリチャージ信号PC自体及びその反転信号を入力する構成とすれば、どのような極性のトランジスタを使用することも可能である。
【0175】
次に、プリチャージ回路250の動作について説明する。図28はプリチャージ回路250の動作を示すタイミングチャートである。
【0176】
本実施例においては、1ライン選択期間がプリチャージ信号PCのレベルにより、第1の期間と第2の期間とに分けられる。
【0177】
第1の期間では、プリチャージ信号PCがハイレベルとなっており、プリチャージ期間である。走査パルスY_1がハイレベルになると、第1行目の制御線が選択され、これに同期して出力数分の第1行目の3ビットデジタル階調データD0乃至D2が出力毎に1出力D/I変換部230eに入力される。1出力D/I変換部230eは、入力されたデジタル階調データDA0乃至DA2から表1に示す関係に従って電流を出力する。この時、プリチャージ信号PCがハイベルとなっていれば、プリチャージ回路250内のトランジスタT34がオフ、トランジスタT31及びT32がオンとなる。よって、プリチャージ回路250において、1出力D/I変換部230eの出力電流が擬似負荷回路252に流れる。擬似負荷回路252には、トランジスタT35が設けられているため、出力電流Ioutが安定して流れた場合、トランジスタT35のゲート電圧は出力電流Ioutが表示部内の画素回路に安定して流れた場合のゲート電圧とほぼ同じ電圧となる。そして、この電圧は、オペアンプ252により構成されたボルテージフォロワの入力となり、このプリチャージ期間ではトランジスタT32がオンとなっているため、ボルテージフォロワの出力がD/I変換部210eの出力となる。よって、本期間において、表示部内の画素回路にトランジスタT35のゲート電圧を印加することができる。
【0178】
擬似負荷回路252は、画素回路よりも1出力D/I変換部230eの近くにあり、充放電する必要がある配線負荷等が極めて小さいため、1出力D/I変換部230eの一定出力電流をトランジスタT35に安定して流すという動作は、1出力D/I変換回路の一定出力電流で表示部内の画素回路を駆動する場合と比較すると、出力電流値が低い場合でも、非常に高速に行うことができる。また、トランジスタT35のゲート電圧を表示部内の画素回路に印加するという動作も、ボルテージフォロワという低インピーダンスの出力にて行われるため、高速に実現できる。
【0179】
第2の期間は、プリチャージ信号PCがロウレベルとなっており、電流出力期間である。プリチャージ信号PCがロウレベルとなっている場合、プリチャージ回路250内のトランジスタT34がオン、トランジスタT31及びT32がオフとなる。よって、プリチャージ回路250において、1出力D/I変換部230eの出力電流がそのまま出力され、表示部内の画素回路が駆動される。この時、第1の期間で、プリチャージ動作を行われているため、表示部内の画素回路には、1出力D/I変換部230eの出力電流が安定して流れた場合に近い電圧が印加されている。従って、第2の期間では、トランジスタT35と表示部内の画素回路にあるトランジスタTFTT102(図38(a))の間の電流能力ばらつきを補正するという動作、及び表示部内の画素回路に出力電流Ioutを安定して流して駆動するという動作が行われる。この結果、第2の期間において配線負荷等を充放電する量は小さくて済む。従って、第2の期間は、プリチャージ動作を行わない場合に比べ、期間を短縮することができる。また、プリチャージ動作によって安定な電圧を出力した後、電流駆動を行うために1ライン選択期間の前の状態に影響されることなく動作が可能である。
【0180】
その後、走査パルスY_1がロウレベル、走査パルスY_2がハイレベルになり、第2行目の制御線が選択され、同じ動作が繰り返される。以上の動作によって、表示部内の画素回路をより一層高い精度の電流により高速に駆動できる。
【0181】
なお、第16の実施例の1出力D/I変換部として第1乃至第15の実施例を適用してもよく、また、電流を供給する回路・半導体装置が、本発明に含まれていないような場合に適用しても、同様の効果を得ることができる。
【0182】
次に、第17の実施例について説明する。第17の実施例は、第16の実施例におけるプリチャージ回路の構成を変更したものである。図29は本発明の第17の実施例におけるプリチャージ回路の構成を示すブロック図である。
【0183】
第17の実施例におけるプリチャージ回路250aには、プリチャージ信号PCが入力されるNチャネルトランジスタT36並びにPチャネルトランジスタT37及びT38が、プリチャージ回路250の構成要素に加えて設けられている。トランジスタT38は、オペアンプ251の出力端子と反転入力端子との間に接続されている。また、オペアンプ251の出力端子には容量素子C3が入力され、その他端と反転入力端子との間にトランジスタT36が接続され、非反転入力端子との間にトランジスタT37が接続されている。
【0184】
このように構成されたプリチャージ回路250aは、よく知られたオペアンプ251のオフセット電圧をキャンセルする回路を備え、電流駆動期間にオフセットキャンセル動作を行うことにより、オペアンプ251のオフセット電圧の影響を受けず、プリチャージ動作を行うことができる。他の動作は、第16の実施例におけるプリチャージ回路250の動作と同様である。
【0185】
次に、本発明の第18の実施例を図32に示す。第18の実施例は、入力されるデジタルデータ信号を保持するデータレジスタ203と、その保持するタイミングと同期した走査信号を出力するデータシフトレジスタ202と、ラッチ信号に同期して全データレジスタの信号を保持し、D/I変換部210に出力するデータラッチ204と、デジタルデータ信号に従って電流を出力するD/I変換部210とを備える水平駆動回路200である。D/I変換部210は、プリチャージ回路を含んでも良い。さらに、D/I変換部210は、本発明の第1乃至第17のいずれかの実施例のD/I変換部で構成されて良い。
【0186】
次に、本発明の第19の実施例を図33に示す。第19の実施例は、第18の実施例のD/I変換部210の出力が、セレクタ回路211によって、順次複数の表示部400のデータ線に接続できるようにしたことで、回路規模を増やすことなく駆動できるデータ線、画素回路を増やすことができる。
【0187】
次に、本発明の第20の実施例を図34に示す。第20の実施例は、第18の実施例に基準電流を作成する基準電流源212を水平駆動回路200に内蔵したものである。
【0188】
本発明の第1乃至20の実施例では、トランジスタをTFTで説明しているが、より一般的なトランジスタで構成されて良く、1つの表示部に対し、複数の水平駆動回路200を使用しても良い。また、全てのトランジスタをTFTで作成することで、表示部400、水平駆動回路200及び垂直走査回路300を同じ基板上に形成してもよい。この場合、本発明の実施例におけるプリチャージ回路の負荷(回路)を表示部400の負荷と同じ構成の負荷(回路)を作成することで、より高精度なプリチャージが実現できる。
【0189】
また、本発明の第1乃至20の実施例では、カラー(R、G、B)で電流−輝度特性が比例関係である発光素子を備えた発光表示装置を、夫々0階調〜7階調表示の3ビットデジタル階調データが入力する4096色表示で駆動する実施例について説明しているが、単色の場合、又はより多ビットの場合にも、同様な構成をそのまま拡張することができる。また、トランジスタを全てTFTとしているが、より一般のトランジスタでも、本発明は同様な構成により実現できる。さらに、アクティブマトリックス方式の画素回路として、図38(a)を仮定しているが、他の電流駆動方式の画素回路にも、また、単純マトリックス方式の画素に対しても、本発明は、同様な構成によって実現できる。
【0190】
以上のような実施例は、発光表示素子を備える発光表示装置において説明しているが、より一般的な電流負荷素子を備える電流負荷デバイスに対しても適用される。
【0191】
【発明の効果】
以上詳述したように、本発明によれば、高精度の電流を電流負荷デバイスのセル(回路)に供給することができる。これは、デジタル/電流変換装置内のトランジスタのドレイン−ソース間に基準電流が安定に流れる状態のゲート−ソース間電圧を記憶することにより、トランジスタの電流能力ばらつきに影響を受けることなく、精度の高い電流を記憶することができ、更に電流を記憶したトランジスタにて電流を出力するためである。また、近接領域における電流能力ばらつきに従って、電流を記憶して出力するトランジスタの数を増減することもできる。記憶する電流が少なく、その電流値が大きい場合には、記憶する時間を短縮でき、出力する(駆動する)時間を延ばすことで、電流負荷デバイス内のデータ線や画素の負荷を充放電のための時間が長く確保することができる。従って、より一層高精度の電流負荷デバイスのセル(回路)に供給することができる。また、出力端子毎に電流記憶用のトランジスタ及び電流出力用のトランジスタを設け、それをフレームごとに入れ替えることで、別途に記憶期間を必要としなくなり、出力する(駆動する)時間を延ばすことができる。この結果、更に高精度の電流を電流負荷デバイスのセル(回路)に供給することができる。
【0192】
また、デジタル/電流変換装置の出力と電流負荷デバイスとの間に、擬似負荷回路を備えたプリチャージ回路を備えることで、出力電流値が低い場合でも、電流かデバイスの画素(回路)を高速に駆動することができる。これは、出力の初期段階には、デジタル/電流変換装置の電流出力により、擬似負荷回路を高速に駆動し、擬似負荷回路から得られる電圧をボルテージフォロワにて電流負荷デバイス内のセル(回路)に供給して、ほぼデジタル/電流変換装置の電流出力が電流負荷デバイス内のセル(回路)に印加された場合の電圧を高速に印加することができ、その後、直接、デジタル/電流変換装置の電流出力にて電流負荷デバイス内のセル(回路)を駆動し、補正するという動作を行うことで、定電流による電流負荷デバイス内の画素や信号線の負荷の充放電量を減らすことができるからである。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図2】1出力D/I変換部230の構成を示すブロック図である。
【図3】1ビットD/I変換部231の構成を示すブロック図である。
【図4】本発明の第1の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図5】本発明の第2の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図6】本発明の第3の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図7】本発明の第4の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図8】本発明の第5の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図9】本発明の第6の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図10】本発明の第7の実施例に係る発光表示装置用半導体装置の構成を示すブロック図である。
【図11】1出力D/I変換部230aの構成を示すブロック図である。
【図12】1ビットD/I変換部231fの構成を示すブロック図である。
【図13】本発明の第7の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図14】本発明の第8の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図15】本発明の第9の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図16】1出力D/I変換部230bの構成を示すブロック図である。
【図17】1ビットD/I変換部231hの構成を示すブロック図である。
【図18】本発明の第10の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図19】本発明の第13の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図20】1出力D/I変換部230cの構成を示すブロック図である。
【図21】本発明の第14の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図22】本発明の第15の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図23】1出力D/I変換部230eの構成を示すブロック図である。
【図24】データ作成回路232の一例の構成を示す回路図である。
【図25】本発明の第15の実施例に係る電流負荷デバイス駆動用半導体装置の動作を示すタイミングチャートである。
【図26】本発明の第16の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図27】プリチャージ回路250の構成を示す回路図である。
【図28】プリチャージ回路250の動作を示すタイミングチャートである。
【図29】本発明の第17の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図30】本発明の第11の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図31】本発明の第12の実施例における1ビットD/I変換部の構成を示すブロック図である。
【図32】本発明の第18の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図33】本発明の第19の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図34】本発明の第20の実施例に係る電流負荷デバイス駆動用半導体装置の構成を示すブロック図である。
【図35】供給される電流により輝度が決定される発光素子が各画素にある発光表示装置の構成を示す図である。
【図36】単純マトリックス駆動の場合の1画素表示部の構成を示す回路図である。
【図37】アクティブマトリックス駆動の場合の1画素表示部の構成を示す回路図である。
【図38】(a)及び(b)はアクティブマトリックス駆動の場合の1画素表示部の他の構成を示す回路図である。
【図39】表示部400に電流を出力するための水平駆動回路200の構成の一例を示すブロック図である。
【図40】1出力分のデジタル/電流変換部の第1の従来例を示す回路図である。
【図41】1出力分のデジタル/電流変換部の第2の従来例を示す回路図である。
【符号の説明】
210、210a〜210d:D/I変換部
220、220a〜220c:RGB D/I変換部
230、230a〜230c:1出力D/I変換部(1出力D/I変換回路)
231、231a〜231i:1ビットD/I変換部(1ビットD/I変換回路)
250、250a:プリチャージ回路
Claims (27)
- 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2nレベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、1種の基準電流より1種の電流値を記憶し、入力される1ビットデジタルデータにより前記記憶電流を出力するか否かを決める1ビットデジタル/電流変換回路をn個備え、
前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチと、前記第1のトランジスタのゲートと前記第1のトランジスタのドレイン又は前記信号線との間に接続され前記第2の制御線を伝達する信号により制御される第2のスイッチと、前記第1のトランジスタのドレインと前記信号線との間に接続され前記第1の制御線を伝達する信号により制御される第3のスイッチと、前記第1のトランジスタのソースと前記第1の電圧供給線の間に接続されゲートが第3の電圧供給線によりバイアスされている第2のトランジスタと、を有する、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチと、前記第1のトランジスタのゲートと前記1のトランジスタのドレイン又は前記信号線との間に接続され前記制御線を伝達する信号により制御される第2のスイッチと、前記トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第3のスイッチと、前記第1のトランジスタのソースと前記第1の電圧供給線の間に接続されゲートが第3の電圧供給線によりバイアスされている第2のトランジスタと、を有する、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、1種の基準電流より1種の電流値を記憶し、 入力される1ビットデジタルデータにより前記記憶電流を出力するか否かを決める1ビットデジタル/電流変換回路をn個備え、
前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチを構成するトランジスタと、前記第1のトランジスタのゲートと前記第1のトランジスタのドレイン又は前記信号線との間に接続され前記第2の制御線を伝達する信号により制御される第2のスイッチを構成するトランジスタと、前記第1のトランジスタのドレインと前記信号線との間に接続され前記第1の制御線を伝達する信号により制御される第3のスイッチを構成するトランジスタと、前記第2のスイッチを構成するトランジスタのゲートに入力する信号の反転信号がゲートに入力され、ゲートの長さと幅との積が前記第2のスイッチを構成するトランジスタのゲートの長さと幅との積の1/2であり、ドレインが前記第1のトランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタと、を有する、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記1ビットデジタル/電流変換回路は、前記基準電流が流れる信号線と、前記デジタル画像データの1ビットが伝達されるデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された第1のトランジスタと、前記第1のトランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、前記第1のトランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号により制御される第1のスイッチを構成するトランジスタと、前記第1のトランジスタのゲートと前記1のトランジスタのドレイン又は前記信号線との間に接続され前記制御線を伝達する信号により制御される第2のスイッチを構成するトランジスタと、前記トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第3のスイッチを構成するトランジスタと、前記第2のスイッチを構成するトランジスタのゲートに入力する信号の反転信号がゲートに入力され、ゲートの長さと幅との積が前記第2のスイッチを構成するトランジスタのゲートの長さと幅との積の1/2であり、ドレインが前記第1のトランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタと、を有する、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、入力される1種の前記基準電流よりn以下の複数の電流値を記憶し、記憶した電流値数と同数ビットのデジタルデータにより前記複数の記憶電流を出力するか否かを決めるデジタル/電流変換回路の記憶した電流値数がnになるように、前記デジタル/電流変換回路を1又は複数個備え、
前記デジタル/電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの1ビットが伝達されるk(kはn以下の自然数)本のデータ線と、制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第1の電圧供給線に共通接続されたk個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、夫々前記k個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるk個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第1の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記制御線を伝達する信号により制御される第2の記憶制御用スイッチと、を備えている
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、入力される1種の前記基準電流よりn以下の複数の電流値を記憶し、記憶した電流値数と同数ビットのデジタルデータにより前記複数の記憶電流を出力するか否かを決めるデジタル/電流変換回路の記憶した電流値数がnになるように、前記デジタル/電流変換回路を1又は複数個備え、
前記デジタル/電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの1ビットが伝達されるk本のデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された電流記憶用トランジスタと、互いにゲートが短絡されソースが第1の電圧供給線に共通接続されたk個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、夫々前記k個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるk個の出力制御用スイッチと、前記電流記憶用トランジスタのドレインと前記信号線との間に接続され前記第2の制御線を伝達する信号により制御される第1の記憶制御用スイッチと、前記電流記憶用トランジスタのゲートと前記電流出力用トランジスタのゲートとの間に接続され前記第1の制御線を伝達する信号により制御される第2の記憶制御用スイッチと、を備えている、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、入力される1種の前記基準電流よりn以下の複数の電流値を記憶し、記憶した電流値数と同数ビットのデジタルデータにより前記複数の記憶電流を出力するか否かを決めるデジタル/電流変換回路の記憶した電流値数がnになるように、前記デジタル/電流変換回路を1又は複数個備え、
前記デジタル/電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの1ビットが伝達されるk本のデータ線と、制御線と、第1及び第2の電圧供 給線と、電流記憶かつ出力用トランジスタと、ゲートが前記電流記憶かつ出力用トランジスタのゲートと短絡されソースがk−1個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、夫々前記電流記憶かつ出力用トランジスタとk−1個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるk個の出力制御用スイッチと、前記電流記憶かつ出力用トランジスタのドレインと前記信号線との間に接続され前記制御線を伝達する信号により制御される第1の記憶制御用スイッチと、前記電流記憶かつ出力用トランジスタのゲートと前記電流記憶かつ出力用トランジスタのドレイン又は信号線との間に接続され前記制御線を伝達する信号により制御される第2の記憶制御用スイッチと、を備えている、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 電流負荷素子を含んだセルを複数備える電流負荷デバイスの駆動用半導体装置において、
入力される1種又は複数種の基準電流により決定されるn(nは自然数)種の電流値を記憶する機能と、前記記憶電流値から得られる2 n レベルの電流値の内、入力されるnビットデジタルデータに従って1つの電流を出力する機能を備えるnビットデジタル/電流変換回路を、1つ又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記nビットデジタル/電流変換回路は、入力される1種の前記基準電流よりn以下の複数の電流値を記憶し、記憶した電流値数と同数ビットのデジタルデータにより前記複数の記憶電流を出力するか否かを決めるデジタル/電流変換回路の記憶した電流値数がnになるように、前記デジタル/電流変換回路を1又は複数個備え、
前記デジタル/電流変換回路は、前記基準電流が流れる信号線と、夫々に前記デジタル画像データの1ビットが伝達されるk本のデータ線と、第1及び第2の制御線と、第1及び第2の電圧供給線と、ソースが前記第1の電圧供給線に接続された電流記憶かつ出力用トランジスタと、ゲートが前記電流記憶かつ出力用トランジスタのゲートと短絡されソースが第1の電圧供給線に共通接続されたk−1個の電流出力用トランジスタと、前記電流出力用トランジスタのゲートと前記第2の電圧供給線との間に接続された容量素子と、夫々前記電流記憶かつ出力用トランジスタとk−1個の電流出力用トランジスタのドレインと前記出力端子との間に接続され前記データ線を伝達する信号のいずれかにより制御されるk個の出力制御用スイッチと、前記電流記憶かつ出力用トランジスタのドレインと前記信号線との間に接続され前記第2の制御線を伝達する信号により制御される第1の記憶制御用スイッチと、前記電流記憶かつ出力用トランジスタのゲートと前記電流記憶かつ出力用トランジスタのドレイン又は信号線との間に接続され前記第1の制御線を伝達する信号により制御される第2の記憶制御用スイッチと、を備えている、
ことを特徴とする電流負荷デバイス駆動用半導体装置。 - 前記電流記憶用又は電流記憶かつ出力用トランジスタと、前記出力用トランジスタのそれぞれのソースと前記第1の電圧供給線の間に、ゲートが第3の電圧供給線によりバイアスされている複数の第2のトランジスタを追加された前記1ビットデジタル/電流変換回路を備えることを特徴とする請求項5乃至8のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 前記電流記憶かつ出力用トランジスタの電流能力は、前記電流出力用トランジスタにおける最も電流能力が高いトランジスタと同じかそれ以上であることを特徴とする請求項5乃至9のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 前記出力制御用スイッチがオフの状態で前記第1及び第2の記憶制御用スイッチがオン状態のときに、前記電流記憶用トランジスタは、そのゲート−ドレイン間が短絡されて飽和領域で動作し、その動作が安定した段階における前記電流記憶用トランジスタのゲート−ソース間電圧は、前記基準電流をドレイン−ソース間に流すために必要な電圧となり、その値は前記電流記憶用トランジスタの電流能力に従い決定され、その後前記第1及び第2の記憶制御用スイッチがオフ状態になると、前記容量素子に前記電流記憶用トランジスタのゲート−ソース間電圧が保持され、この保持されたゲート−ソース間電圧に基づく基準電流から前記n個の電流出力用トランジスタが夫々の電流能力に基づいた総計でn種の電流を流すことができる状態となり、前記電流出力用トランジスタが流すことができる電流を出力するか否かが前記nビットのデジタル画像データによって決定されることを特徴とする請求項5乃至10のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 前記第2の記憶制御用スイッチは、前記第1の記憶制御用スイッチがオフ状態になった後にオフ状態になることを特徴とする請求項11に記載の電流負荷デバイス駆動用半導体装置。
- 前記出力制御用スイッチ並びに第1及び第2の記憶制御用スイッチがトランジスタから構成されており、
前記デジタル/電流変換回路は、前記第2の制御線を伝達する信号の反転信号がゲートに入力されゲートの長さと幅との積が前記第1の記憶制御用スイッチを構成するトランジスタのゲートの長さと幅との積の1/2でありドレインが前記電流記憶用トランジスタのゲートに接続されソースがドレインに短絡されたダミートランジスタを有することを特徴とする請求項5乃至12のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。 - 前記nビットデジタル/電流変換回路の数がaである群が2つ以上あり、前記電流負荷デバイス内の電流負荷素子の電流と動作の関係が異なる種類がbであり、任意のフレームにおいて、ある群を電流出力用回路とし、他の群のいずれかを電流記憶用回路とし、電流の記憶は各フレーム内で同じ基準電流を用いてa/b回に分けて行われ、フレーム毎又は数フレーム毎に電流出力と電流記憶との役割を変更することを特徴とする請求項5乃至13のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- プリチャージ回路を、1又は複数の前記セルへの供給端子毎に少なくとも一つ備え、
前記プリチャージ回路は、前記セルへの供給端子に接続された前記電流負荷デバイス内のデータ線を経由して、前記データ線上のセルに、前記nビットデジタル/電流変換回路の出力電流により決まる電圧を供給すること、及び前記nビットデジタル/電流変換回路の出力電流をそのまま供給することが可能であることを特徴とする請求項1乃至14のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。 - 前記プリチャージ回路は、前記nビットデジタル/電流変換回路からの出力電流により駆動される電流負荷デバイス内の負荷と同等な負荷である擬似負荷回路と、前記疑似負荷に前記nビットデジタル/電流変換回路の出力電流が供給された際に生じる電圧をインピーダンス変換して出力するボルテージフォロワと、を有することを特徴とする請求項15に記載の電流負荷デバイス駆動用半導体装置。
- 前記プリチャージ回路の擬似負荷回路は、電流負荷素子と同等な負荷、あるいは、電流を保持・供給するセル回路負荷と同等な回路負荷とすることを特徴とする請求項16に記載の電流負荷デバイス駆動用半導体装置。
- 1水平期間の初期にプリチャージ動作として前記擬似負荷回路に前記nビットデジタル/電流変換回路の出力電流を供給して得られた電圧を、前記プリチャージ回路内のボルテージフォロワによってインピーダンス変換し、前記電流負荷デバイスのデータ線を経由して、前記電流負荷デバイス内のセル内の電流負荷素子又はセル回路負荷に印加し、その後電流駆動動作として、前記nビットデジタル/電流変換回路の出力電流を、前記電流負荷デバイスのデータ線を経由して、直接前記電流負荷デバイス内のセル内の電流負荷素子又はセル回路負荷に供給することを特徴とする請求項16又は17に記載の電流負荷デバイス駆動用半導体装置。
- 前記プリチャージ回路は、前記ボルテージフォロワのオフセット電圧をキャンセルする構成を有することを特徴とする請求項16乃至18のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 前記プリチャージ回路内のボルテージフォロワのオフセット電圧をキャンセルする動作は、1又は数フレームに一度行うことを特徴とする請求項19に記載の電流負荷デバイス駆動用半導体装置。
- 全てのトランジスタが薄膜トランジスタとして1つのチップに集積された請求項1乃至20のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 前記電流負荷素子が発光素子である請求項1乃至21のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 前記電流負荷素子が有機EL素子である請求項1乃至22のいずれか1項に記載の電流負荷デバイス駆動用半導体装置。
- 電流負荷素子と同一基板上に請求項1乃至23のいずれか1項に記載の電流負荷デバイス駆動用半導体装置が作成された電流負荷デバイス。
- 各前記電流負荷セル内の前記電流負荷素子又は前記電流を保持・供給するセル回路と同一な構成・サイズを持つ負荷を前記プリチャージ回路内の疑似負荷として備える請求項15乃至20のいずれか1項に記載の電流負荷デバイス駆動用半導体装置が、電流負荷素子と同一基板上に作成された電流負荷デバイス。
- 前記電流負荷素子が発光素子であることを特徴とする電流負荷デバイス駆動用半導体装置を備えた請求項24又は25に記載の電流負荷デバイス。
- 前記電流負荷素子が有機EL素子であることを特徴とする電流負荷デバイス駆動用半導体装置を備えた請求項24又は25に記載の電流負荷デバイス。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012163971A (ja) * | 2001-08-29 | 2012-08-30 | Nec Corp | 電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイス |
Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1434193A4 (en) * | 2001-09-07 | 2009-03-25 | Panasonic Corp | EL DISPLAY, EL DISPLAY CONTROL UNIT AND PICTURE DISPLAY |
JPWO2003027998A1 (ja) * | 2001-09-25 | 2005-01-13 | 松下電器産業株式会社 | El表示装置 |
JP2003122303A (ja) * | 2001-10-16 | 2003-04-25 | Matsushita Electric Ind Co Ltd | El表示パネルおよびそれを用いた表示装置とその駆動方法 |
US7180479B2 (en) | 2001-10-30 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line drive circuit and light emitting device and driving method therefor |
US7742064B2 (en) | 2001-10-30 | 2010-06-22 | Semiconductor Energy Laboratory Co., Ltd | Signal line driver circuit, light emitting device and driving method thereof |
US7576734B2 (en) | 2001-10-30 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit, light emitting device, and method for driving the same |
US6963336B2 (en) * | 2001-10-31 | 2005-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
TWI256607B (en) * | 2001-10-31 | 2006-06-11 | Semiconductor Energy Lab | Signal line drive circuit and light emitting device |
JP2003177709A (ja) | 2001-12-13 | 2003-06-27 | Seiko Epson Corp | 発光素子用の画素回路 |
JP3923341B2 (ja) | 2002-03-06 | 2007-05-30 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその駆動方法 |
GB0205859D0 (en) * | 2002-03-13 | 2002-04-24 | Koninkl Philips Electronics Nv | Electroluminescent display device |
US7184034B2 (en) | 2002-05-17 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP4489373B2 (ja) * | 2002-05-17 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP4566523B2 (ja) * | 2002-05-17 | 2010-10-20 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP4015152B2 (ja) * | 2002-06-19 | 2007-11-28 | 三菱電機株式会社 | 表示装置 |
JP4120326B2 (ja) | 2002-09-13 | 2008-07-16 | ソニー株式会社 | 電流出力型駆動回路およびディスプレイデバイス |
EP1556851A2 (en) | 2002-10-31 | 2005-07-27 | Casio Computer Co., Ltd. | Display device and method for driving display device |
JP4241144B2 (ja) * | 2002-10-31 | 2009-03-18 | カシオ計算機株式会社 | 駆動制御装置及びその制御方法並びに駆動制御装置を備えた表示装置 |
JP4247660B2 (ja) * | 2002-11-28 | 2009-04-02 | カシオ計算機株式会社 | 電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置 |
JP5057637B2 (ja) * | 2002-11-29 | 2012-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI470607B (zh) | 2002-11-29 | 2015-01-21 | Semiconductor Energy Lab | A current driving circuit and a display device using the same |
CN100437701C (zh) | 2003-01-17 | 2008-11-26 | 株式会社半导体能源研究所 | 电流源电路、信号线驱动电路及其驱动方法以及发光装置 |
US7453427B2 (en) | 2003-05-09 | 2008-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
JP4526279B2 (ja) * | 2003-05-27 | 2010-08-18 | 三菱電機株式会社 | 画像表示装置および画像表示方法 |
JP4304585B2 (ja) | 2003-06-30 | 2009-07-29 | カシオ計算機株式会社 | 電流生成供給回路及びその制御方法並びに該電流生成供給回路を備えた表示装置 |
JP5116206B2 (ja) * | 2003-07-11 | 2013-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US8378939B2 (en) * | 2003-07-11 | 2013-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP4103079B2 (ja) * | 2003-07-16 | 2008-06-18 | カシオ計算機株式会社 | 電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置 |
JP4624032B2 (ja) * | 2003-08-15 | 2011-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法 |
US8085226B2 (en) | 2003-08-15 | 2011-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2005099712A (ja) | 2003-08-28 | 2005-04-14 | Sharp Corp | 表示装置の駆動回路および表示装置 |
EP1671303B1 (en) | 2003-09-12 | 2014-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of the same |
JP4758085B2 (ja) * | 2003-09-12 | 2011-08-24 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
JP4632655B2 (ja) * | 2003-11-07 | 2011-02-16 | 日本電気株式会社 | 発光表示装置 |
KR100578911B1 (ko) | 2003-11-26 | 2006-05-11 | 삼성에스디아이 주식회사 | 전류 역다중화 장치 및 이를 이용한 전류 기입형 표시 장치 |
KR100589381B1 (ko) | 2003-11-27 | 2006-06-14 | 삼성에스디아이 주식회사 | 역다중화기를 이용한 표시 장치 및 그 구동 방법 |
KR100578914B1 (ko) | 2003-11-27 | 2006-05-11 | 삼성에스디아이 주식회사 | 역다중화기를 이용한 표시 장치 |
KR100578913B1 (ko) | 2003-11-27 | 2006-05-11 | 삼성에스디아이 주식회사 | 역다중화기를 이용한 표시 장치 및 그 구동 방법 |
JP4890737B2 (ja) | 2003-12-01 | 2012-03-07 | 日本電気株式会社 | 電流駆動型デバイスの駆動回路、電流駆動型装置及びその駆動方法 |
JP4263153B2 (ja) | 2004-01-30 | 2009-05-13 | Necエレクトロニクス株式会社 | 表示装置、表示装置の駆動回路およびその駆動回路用半導体デバイス |
JP2005221659A (ja) * | 2004-02-04 | 2005-08-18 | Nec Corp | 電流源回路及びこれを用いた表示装置 |
KR100600350B1 (ko) | 2004-05-15 | 2006-07-14 | 삼성에스디아이 주식회사 | 역다중화 및 이를 구비한 유기 전계발광 표시 장치 |
JP4958407B2 (ja) * | 2004-05-24 | 2012-06-20 | ローム株式会社 | 有機el駆動回路および有機el表示装置 |
KR100622217B1 (ko) | 2004-05-25 | 2006-09-08 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 및 역다중화부 |
KR100581800B1 (ko) | 2004-06-07 | 2006-05-23 | 삼성에스디아이 주식회사 | 유기 전계발광 표시 장치 및 역다중화부 |
JP2006006056A (ja) * | 2004-06-18 | 2006-01-05 | Mitsubishi Electric Corp | 電流源回路およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置 |
US8199079B2 (en) | 2004-08-25 | 2012-06-12 | Samsung Mobile Display Co., Ltd. | Demultiplexing circuit, light emitting display using the same, and driving method thereof |
JP2006106664A (ja) * | 2004-09-08 | 2006-04-20 | Fuji Electric Holdings Co Ltd | 有機el発光装置 |
JP4497313B2 (ja) * | 2004-10-08 | 2010-07-07 | 三星モバイルディスプレイ株式會社 | データ駆動装置,及び発光表示装置 |
JP5103020B2 (ja) * | 2004-11-24 | 2012-12-19 | ローム株式会社 | 基準電流発生回路、有機el駆動回路およびこれを用いる有機el表示装置 |
KR101239162B1 (ko) * | 2004-11-30 | 2013-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치와 그 구동방법, 반도체장치, 및 전자기기 |
KR101177907B1 (ko) * | 2004-12-31 | 2012-08-28 | 엘지디스플레이 주식회사 | 전류 데이터 드라이버 및 그 구동 방법 |
JP4501839B2 (ja) * | 2005-01-17 | 2010-07-14 | セイコーエプソン株式会社 | 電気光学装置、駆動回路及び電子機器 |
JP2006227151A (ja) * | 2005-02-16 | 2006-08-31 | Fuji Electric Holdings Co Ltd | 有機el表示装置および有機el表示装置のデータ線駆動回路 |
JP2007263989A (ja) * | 2005-03-01 | 2007-10-11 | Toshiba Matsushita Display Technology Co Ltd | 自発光素子を用いた表示装置、及びその駆動方法 |
KR100707634B1 (ko) | 2005-04-28 | 2007-04-12 | 한양대학교 산학협력단 | 데이터 구동회로와 이를 이용한 발광 표시장치 및 그의구동방법 |
JP2007047633A (ja) * | 2005-08-12 | 2007-02-22 | Seiko Epson Corp | プリチャージ電圧生成方法、電気光学装置及び電子機器 |
KR100658683B1 (ko) | 2005-08-31 | 2006-12-15 | 삼성에스디아이 주식회사 | 디지털/아날로그 변환기 및 이를 이용한 표시 장치 |
KR100655779B1 (ko) | 2005-10-14 | 2006-12-13 | 한국과학기술원 | Amoled 구동을 위한 프리차지 회로 |
KR100662985B1 (ko) | 2005-10-25 | 2006-12-28 | 삼성에스디아이 주식회사 | 데이터 구동회로와 이를 이용한 발광 표시장치 및 그의구동방법 |
JP4591470B2 (ja) * | 2007-04-06 | 2010-12-01 | セイコーエプソン株式会社 | Da変換器、データ線駆動回路、電気光学装置及び電子機器 |
CN102646388B (zh) * | 2011-06-02 | 2015-01-14 | 京东方科技集团股份有限公司 | 一种驱动装置、oled面板及oled面板驱动方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0542488Y2 (ja) * | 1986-01-28 | 1993-10-26 | ||
US4967140A (en) * | 1988-09-12 | 1990-10-30 | U.S. Philips Corporation | Current-source arrangement |
US5783952A (en) * | 1996-09-16 | 1998-07-21 | Atmel Corporation | Clock feedthrough reduction system for switched current memory cells |
JPH1093436A (ja) * | 1996-09-19 | 1998-04-10 | Oki Electric Ind Co Ltd | デジタル・アナログ変換回路 |
JP2000039926A (ja) * | 1998-07-24 | 2000-02-08 | Canon Inc | 電流出力回路 |
JP3315652B2 (ja) * | 1998-09-07 | 2002-08-19 | キヤノン株式会社 | 電流出力回路 |
JP2000105574A (ja) * | 1998-09-29 | 2000-04-11 | Matsushita Electric Ind Co Ltd | 電流制御型発光装置 |
JP4138102B2 (ja) * | 1998-10-13 | 2008-08-20 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
US6266000B1 (en) * | 1999-04-30 | 2001-07-24 | Agilent Technologies, Inc. | Programmable LED driver pad |
EP1130565A4 (en) * | 1999-07-14 | 2006-10-04 | Sony Corp | ATTACK CIRCUIT AND DISPLAY INCLUDING THE SAME, PIXEL CIRCUIT, AND ATTACK METHOD |
JP3793016B2 (ja) * | 2000-11-06 | 2006-07-05 | キヤノン株式会社 | 固体撮像装置及び撮像システム |
-
2002
- 2002-08-29 JP JP2002252191A patent/JP4193452B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012163971A (ja) * | 2001-08-29 | 2012-08-30 | Nec Corp | 電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイス |
Also Published As
Publication number | Publication date |
---|---|
JP2003195812A (ja) | 2003-07-09 |
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