JP5244879B2 - 表示装置 - Google Patents

Description

本発明は、自発光型の発光素子を有する表示装置、及びその駆動方法に関する。特に、表示装置の画素構成に関する。

近年、発光素子（自発光素子）を用いた表示装置の研究開発が進められている。このような表示装置は、高画質、薄型、軽量などの利点を生かして、携帯電話の表示画面やパソコンのモニターとして幅広く利用されている。特に、このような表示装置は動画表示に適した速い応答速度、低電圧、低消費電力駆動などの特徴を有しているため、新世代の携帯電話や携帯情報端末（ＰＤＡ）をはじめ、幅広い用途が見込まれている。

発光素子は有機発光ダイオード（Organic Light Emitting Diode : OLED）ともよばれ、陽極と、陰極と、前記陽極と前記陰極との間に有機化合物を有する層（以下、有機化合物層と表記する）が挟まれた構造を有している。この発光素子に流れる電流量と、発光素子の輝度は一定の関係があり、発光素子は有機化合物層に流れる電流量に応じた輝度で発光を行っている。

ところで、発光素子を用いた表示装置に多階調の画像を表示するときの駆動方法としては、アナログ駆動方式（アナログ階調方式）とデジタル駆動方式（デジタル階調方式）が挙げられる。両方式の相違点は、発光素子の発光、非発光のそれぞれの状態において該発光素子を制御する方法にある。

アナログ駆動方式は、発光素子に流れる電流の大きさを連続的に制御して階調を得るという方式である。またデジタル駆動方式は、発光素子がオン状態（輝度がほぼ１００％である状態）と、オフ状態（輝度がほぼ０％である状態）の２つの状態のみによって駆動するという方式である。

しかしデジタル駆動方式は、このままでは２階調しか表示出来ないため、時間階調方式や面積階調方式と組み合わせて多階調の画像を表示する駆動方法が提案されている。例えば時間階調表示とは、１フレームをいくつかのサブフレームに分け、それぞれの発光時間に重みを漬け、その選択によって階調表示を行うものである。また面積階調方式とは、画素内にサブ画素を設け、その発光面積に重みを付けて、その選択により階調表示を行う方法である。

また画素に信号を入力する場合、電圧入力方式がよく用いられている。電圧入力方式は、画素に入力するビデオ信号として電圧を駆動用素子のゲート電極に入力して、該駆動用素子を用いて発光素子の輝度を制御する方式である。

以上のような表示装置の駆動方法、多階調表示方式等は、非特許文献１を参照するとよい。

「有機ＥＬディスプレイにおける材料技術と素子の作製」 技術情報協会、２００２年１月、ｐ．１７９−１９６

上述のような電圧入力方式を用いる場合、発光素子を駆動する（電流を供給する）ためのトランジスタ（以下、駆動用トランジスタと表記する）の電流特性がばらつくと、発光素子の輝度もばらついてしまった。特に、アナログ階調方式の場合において低階調表示を行うとき、駆動用トランジスタの電気特性ばらつきの影響が大きくなってしまった。これはトランジスタの電流特性は（Ｖｇｓ−Ｖｔｈ）に依存して決まるため、低階調表示を行う場合、Ｖｇｓが小さく、相対的にＶｔｈの影響を大きく受けてしまう。トランジスタのＶｔｈとは、しきい値電圧であり成膜条件や膜厚等の作製工程によりばらつきが大きく現れてしまう。特に、結晶化工程を経る多結晶シリコン膜を有する半導体素子では、結晶粒界や配向性が一要因としてＶｔｈがばらついてしまった。

図１１（Ａ）に示すトランジスタ及び発光素子を用いて具体的に説明する。図１１（Ｂ）には、低階調表示を行う場合の発光素子及びトランジスタのＩｄｓ−Ｖｄｓ特性を示し、その交点が動作点となっている。図１１（Ｂ）に示すように、低階調表示を行う場合、トランジスタが発光素子へ供給する電流値（Ｉｄｓ）
が小さく、Ｖｇｓも小さくなり、相対的にＶｔｈのばらつきの影響を受けやすくなってしまることがわかる。その結果、トランジスタと発光素子を有する表示装置において、輝度ムラが生じ、品質低下の原因となってしまった。上述のようなしきい値電圧の影響を小さくするために、トランジスタのチャネルサイズＷ／Ｌをより小さく設計し、Ｖｇｓを大きくして動作させることが考えられる。

一方、発光素子の電圧電流特性が変動しても、発光素子に一定の電流が流れるようにするため、トランジスタを飽和領域で動作させている。図１１（Ｃ）に示すが、飽和領域とはＶｄｓ＞（Ｖｇｓ−Ｖｔｈ）の範囲であって、トランジスタのソース・ドレイン間電圧が変化してもソース・ドレイン電流が変動しない。そのため常に、発光素子に一定の電流を供給することができる。

しかし高階調表示を行う場合、トランジスタの飽和領域が狭くなってしまった。図１１（Ｃ）には高階調表示における、トランジスタ特性と、発光素子特性のＩｄｓ−Ｖｄｓ特性を示す。図１１（Ｃ）をみると、発光素子の劣化に伴い、発光素子特性は低電圧側へシフトし、Ｖｄｓは低下していくことがわかる。その結果、トランジスタの動作範囲となる飽和領域が狭くなり、さらにはトランジスタが線形領域で動作してしまうことも考えられた。

このような高階調表示における問題を解決するためには、飽和領域の動作範囲を広くするとよい。例えば図１１（Ａ）に示すα−β間の電圧を大きくすることが考えられる。その結果、発光素子が劣化しても飽和領域で動作することができる。しかしこの場合電圧が大きくなるため、消費電力が大きくなってしまう。別の方法としては、トランジスタのチャネルサイズＷ／Ｌをより大きく設計し、Ｖｇｓを小さくすることが考えられる。

これらを踏まえると、トランジスタの電気特性からみると、しきい値電圧のばらつきの影響を小さくするため、チャネルサイズＷ／Ｌを小さく設計してＶｇｓを大きくすると好ましく、発光素子の特性からみると、飽和領域の動作範囲を広げるため、Ｖｇｓが小さくなるようにチャネルサイズＷ／Ｌを大きく設計する方が好ましかった。このように、しきい値電圧のばらつきの影響を低減することと、発光素子の劣化による輝度低下を防止するため飽和領域で動作する範囲を広くすることとは、トレードオフの関係にある。

そこで本発明は、多結晶シリコン膜や非晶質シリコン膜を有する半導体素子を備える表示装置であって、高階調表示及び低階調表示において、駆動用トランジスタを飽和領域で動作させ、且つ当該トランジスタのしきい値電圧のばらつきが低減される表示装置、及びその駆動方法を提供することを課題とする。

上記課題を鑑み本発明は、広い飽和領域で動作するように駆動用トランジスタの電流能力を高めることを特徴とする。その結果、高階調表示を行う場合であっても、Ｖｇｓが大きくなることを防ぎ、動作範囲となる飽和領域を広く保つことができる。さらに本発明は、各画素の点灯期間を個別に変えるように点灯期間を制御する回路（点灯期間制御回路）を各画素に備えている。そして、低階調表示を行う場合、発光素子の点灯期間を短くなるように制御する。なお点灯期間制御回路は、所定期間で発光素子を非発光となるように制御できる箇所に配置すればよい。その結果、低階調表示を行う場合、Ｖｇｓを大きくして動作させることができる。このようにＶｇｓが大きいため、しきい値電圧のばらつきの影響を低減することができる。

すなわち本発明は、高階調表示を行う場合でも飽和領域を広くでき、低階調表示の場合でもＶｔｈバラツキの影響を小さくできる。これを実現するため、トランジスタのＷ／Ｌを設計し、且つ階調の大きさに合わせて各画素の点灯期間を変えることを特徴とする。

具体的な設計方針としては、Ｗ／Ｌが大きくなるようにすればよく、例えば飽和領域で動作するためにはＬの長さを数百から数十μｍとすると好ましい。すなわち駆動用トランジスタの電流能力を高めるようにすればよい。別の方法としては、駆動用トランジスタの結晶性を高めるとよく、例えば連続発振レーザを用いて結晶性を高めてもよい。

また本発明において、駆動用トランジスタを複数並列に配置してもよい。なおトランジスタは、多結晶シリコン薄膜トランジスタや非晶質シリコン薄膜トランジスタ、又はその他のトランジスタで形成してもよく、つまり本発明はトランジスタの構成に限定されない。

また非晶質シリコン薄膜トランジスタを用いる場合、すべてｎチャネル型薄膜トランジスタで形成すると好ましい。このように一方の極性のみから構成する場合、ブートストラップ回路等を利用すればよく、特願２００２−３２７４９８号の記載を参照すればよい。

以上、本発明により広い飽和領域を確保するように、駆動用トランジスタのＷ／Ｌを設計することができる。その結果、トランジスタの動作領域となる飽和領域を広く確保でき、且つ点灯期間制御回路により低階調表示であってもバラツキの影響を受けにくく、正確な表示を行うことが可能となる。

本発明により、広い飽和領域を確保するように、少なくとも駆動用トランジスタのＷ／Ｌを設計することができる。その結果、トランジスタの動作領域となる飽和領域を広く確保でき、低階調表示であっても正確な表示を行うことが可能となる。

本発明の表示装置の画素構成を示す図。 本発明の表示装置の画素構成を示す図。 本発明の表示装置の画素構成を示す図。 本発明の表示装置の画素構成を示す図。 本発明の表示装置の画素構成を示す図。 本発明の表示装置の画素構成を示す図。 本発明の表示装置の画素構成を示す図。 本発明の表示装置を示す図。 本発明の表示装置のタイミングチャートを示す図。 本発明の表示装置を示す図。 発光素子及びトランジスタの特性を示す図。 本発明の電子機器を示す図。 本発明の表示装置のタイミングチャートを示す図。 本発明の表示装置のタイミングチャートを示す図。 本発明の表示装置の画素構成を示す上面図。

以下に、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、ビデオ信号としてアナログ信号、特にアナログ電圧が入力される駆動方法を行う画素構成について説明する。

図１には、信号線１０と、走査線１１と、発光素子１２と、を有するアクティブマトリクス型の画素構成を示す。信号線１０及び走査線１１に接続されたｎチャネル型のスイッチング用トランジスタＴｒ１４を有し、走査線１１により選択されＴｒ１４がオンとなると、信号線１０から所望の輝度となるようなアナログ電圧が入力される。入力されるアナログ電圧に基づき、Ｔｒ１４と電源線１５との間に配置された容量素子Ｃｓ１６に電荷が蓄積される。Ｃｓ１６は、ｐチャネル型の駆動用トランジスタＴｒ１５のゲート・ソース間電圧を保持する役目を担う。その後、Ｔｒ１７がオンとなると、発光素子１２はＣｓ１６に蓄えられた電荷に基づく電流が供給され、所定の輝度で発光する。

このとき本発明では、広い飽和領域を確保するように、Ｔｒ１７のＷ／Ｌを設定する。そのため、発光素子が経時劣化の影響を受けても、駆動用トランジスタが線形領域で動作することを防止することができる。

このような画素構成において低階調表示を行う場合、点灯期間制御回路１８により発光素子の点灯期間を短く制御する。すなわち点灯期間制御回路１８とは、発光素子の点灯期間（発光期間ともいう）を制御する回路構成を有する。すなわちこの点灯期間制御回路により、所定のタイミングでＣｓ１６に保持される電荷を放電し、Ｔｒ１７に電流が流れないようにし、発光素子の点灯期間を制御する。なお点灯期間制御回路は、発光素子の点灯期間を制御できる箇所のいずれに配置してもよく、図１（Ａ）ではＣｓ１６の両端に接続している。また本発明では、点灯期間制御回路を画素毎に設けるため、画素毎にＣｓ１６に保持される電荷を放電することができる。なお、点灯期間制御回路により発光素子が非発光となる期間を消去動作期間という。

そのため飽和領域をより広く確保するようにトランジスタのＷ／Ｌを設計する場合において、消去動作期間を設け発光素子への電流の供給を制御することによりＴｒ１７の｜Ｖｇｓ｜が小さくなることを防ぎながら、低階調表示を行うことができる。

よって飽和領域を広く確保できるように駆動用トランジスタのＷ／Ｌを設計しても、低階調表示を正確に行うことができ、且つ高階調表示を行う場合は動作範囲となる飽和領域を広く確保することができる。

また本発明において、点灯期間制御回路は発光素子へ所定の電流を供給する時間を制御できるように配置すればよく、例えば図１（Ｂ）のように発光素子と駆動用トランジスタＴｒ１７との間のような配置も考えられる。

図１（Ｂ）のように点灯期間制御回路を配置する場合、駆動用トランジスタＴｒ１７の特性、特にしきい値電圧Ｖｔｈに依らず、消去動作期間を設けることができる。すなわち、Ｔｒ１７の特性が電圧をゼロとするときに電流が流れてしまうノーマリーオンのような場合であっても、点灯期間制御回路が発光素子とＴｒ１７との接続を短絡するため、確実に消去動作期間を設けることができ、低階調表示を行うことができる。

なお本発明において、ｐチャネル型の駆動用トランジスタの場合で説明したが、ｎチャネル型のトランジスタであっても構わない。さらに作製工程を簡略化するため、トランジスタの極性をすべてｎチャネル型、又はｐチャネル型とすることも可能である。

以上、本発明は、飽和領域を広く確保できるようにトランジスタのＷ／Ｌを設計した場合であっても、点灯期間制御回路を画素毎に設けることにより、低階調表示を正確に行うことを可能とする。そして、点灯期間制御回路や画素が有するトランジスタの構成や極性、さらに画素構成や点灯期間制御回路の配置は図１に限定されるものではない。

（実施の形態２）
本実施の形態では、図１（Ａ）に示すように容量素子の両端に点灯期間制御回路を配置した画素構成の具体例を、図２を用いて説明する。

図２（Ａ）に示す画素は、信号線１０と走査線１１とに接続されるスイッチング用トランジスタＴｒ１４と、スイッチング用トランジスタＴｒ１４に接続される容量素子Ｃｓ１６と、スイッチング用トランジスタと、Ｃｓ１６とにゲート電極が接続される駆動用トランジスタＴｒ１７と、駆動用トランジスタＴｒ１７に接続される発光素子１２とを有す。そして、容量素子Ｃｓ１６の両端には直列に接続されたトランジスタＴｒ２２、２３を有する点灯期間制御回路１８が設けられ、Ｔｒ２２のゲート電極は消去用信号線２０に接続され、Ｔｒ２３のゲート電極は消去用走査線２１に接続されている。なお本実施の形態では、Ｔｒ１４、２２、２３は、ｎチャネル型トランジスタ、Ｔｒ１７はｐチャネル型トランジスタとする。

このような画素構成の動作を説明すると、走査線１１により選択されＴｒ１４がオンとなると、信号線１０から各階調に応じたアナログ電圧が入力される。このアナログ電圧に基づきＣｓ１６に電荷が蓄積され、駆動用トランジスタＴｒ１７がオンとなると発光素子へ所定の電流が供給され、発光する。

そして低階調表示の場合、所定期間後にＣｓ１６に蓄積される電荷を放電させ、発光素子を非発光とする。具体的には、Ｔｒ２２、２３が共にオンとなるように制御し、低階調表示を行う。なおこのとき、信号線から入力されるアナログ電圧は、点灯期間に応じた大きさになっている。

次いでＴｒ２２、２３の動作を説明する。発光素子を非発光にするとき、消去用走査線２１が選択され、同列の消去用走査線に接続される各画素のＴｒ２３がオンとなる。このとき消去用信号線２０からは消去用の信号が入力される。具体的には、低階調表示を表示する画素が有するＴｒ２２へ、Ｈｉｇｈの信号が入力され、Ｔｒ２２がオンとなる。すなわち、Ｔｒ２２、２３共にオンとなり、Ｃｓ１６の電荷が放電される。その結果、発光素子は非発光となり、低階調表示を行うことができる。つまり、Ｔｒ２２とＴｒ２３との両方がオンとなった画素のみ非発光にすることができる。よって、画素毎に点灯期間を制御することができる。

実際の画素はマトリクス状に配列され、順次走査線が選択されてアナログ電圧が入力されていく。従って消去用走査線２１が選択されるタイミングは、走査線１１が選択されるタイミングより遅くなり、順次選択されていく。なお、消去用走査線が選択されるタイミングは実施者が、点灯期間の長さに合わせて設定することができる。

消去用走査線を選択するタイミングをｎ×Ｔ（０＜ｎ＜１）後としたタイミングチャートを図２（Ｂ）に示す。時間が経過するに従って、各行の走査線が順次選択され、Ｔｒ１４が列毎にオンとなり、信号線１０からアナログ電圧が供給される。その後、アナログ電圧に基づく電荷がＣｓ１６へ蓄積され、Ｔｒ１７がオンとなる。その後、発光素子１２がそれぞれのアナログ電圧に応じた輝度で発光を開始する。

そして、ｎ×Ｔ後に各行の消去用走査線が順次選択され、Ｔｒ２３が列毎にオンとなる。しかし実際に消去したい、すなわち低階調表示を行いたい画素は列毎に様々である。そこで、低階調表示を行いたい画素のみ、消去用信号線２０を介して、Ｔｒ２２へ消去信号が入力される。具体的な消去信号として、消去用信号線２０からＨｉｇｈの信号が入力され、これによりｎチャネル型のＴｒ２２はオンとなる。すなわち、消去用走査線２１が選択されるタイミングと同期して、消去用信号線２０より消去信号が入力される画素の発光素子１２が非発光となり、低階調表示が行われる。

次に具体的な階調数を挙げて、低階調表示や走査線及び消去用走査線の選択するタイミング等について説明する。

例えば６４階調表示を行う場合、１フレーム期間Ｔにおいて、走査線が選択され、信号線から画素へ、各階調のアナログ電圧が入力される。そして、１〜８階調目までの低階調領域では、点灯期間を短くするものとする。

（１／８）Ｔ後に消去動作を開始すると、走査線が選択された（１／８）Ｔ後に消去用走査線が選択される。例えば、２階調を表示する場合、２÷（１／８）
＝１６階調に相当するビデオ信号を入力する。このとき点灯期間が（１／８）Ｔなので、実際には２階調の表示が行われる。同様に、８階調を表示する場合、８÷（１／８）＝６４階調に相当するビデオ信号を入力する。そして、点灯期間が（１／８）Ｔなので、実際には８階調の表示が行われる。そして、９階調以上を表示する場合は、そのままの階調のビデオ信号を入力する。このとき、点灯期間はＴであるため、そのままの階調で表示が行われる。

低階調表示は実施者が適宜決定すればよいが、本例のように６４階調表示を行ない、（１／Ｎ）Ｔ後に消去動作を開始する場合、６４／Ｎ階調以下を低階調表示とすると好ましい。もちろん６４／Ｎ階調以上を表示する場合であっても点灯期間制御回路により点灯期間を短くして表示を行うことができる。しかし、例えば９階調を表示する場合、アナログ電圧は、７２階調（９階調×８）を入力する必要があり、６４階調以上のアナログ電圧を入力することとなり好ましくない。

すなわち、表示装置の仕様で決まる最大階調を越えないように、消去動作のタイミング（点灯期間の長さ）を考慮して、低階調表示の階調範囲を設定すると好ましい。

また図１５には、図２の回路図に対応する画素の上面図の一例を示す。Ｔｒ１７はＷ／Ｌが大きくなるように設計するとよい。飽和領域で動作させるためにはＬの長さを数百から数十μｍとし、Ｗの長さは数μｍとなると好ましい。そのため、半導体膜を矩形上に形成し、さらにゲートメタルの面積を大きくとっている。

このような駆動用トランジスタＴｒ１７を用いて低階調表示を行う場合であっても、点灯期間制御回路により点灯期間を短くすることができ、Ｖｔｈのバラツキの影響が低減された正確な階調表示を行うことができる。

このように、広い飽和領域を確保するようにトランジスタのＷ／Ｌを設計出来る結果、Ｖｇｓが大きくなる場合であっても、点灯期間制御回路を設けることにより、低階調表示を行うことができる。すなわち本発明により、しきい値電圧のばらつきの影響を低減することと、発光素子の劣化による輝度低下を防止するため飽和領域で動作する範囲を広くすることとを両立することができる。

（実施の形態３）
本実施の形態では、図１（Ａ）に示すように容量素子の両端に点灯期間制御回路を配置し、実施の形態２とは異なり、点灯期間の長さをより増やした場合の例を、図３を用いて説明する。

図３（Ａ）に示す点灯期間制御回路１８が有するトランジスタはＴｒ２２、２３、２４、２５と４つである。Ｔｒ２２、２４のゲート電極はそれぞれ第１及び第２の消去用信号線２０ａ、２０ｂに接続されている。またＴｒ２３、２５のゲート電極はそれぞれ第１及び第２の消去用走査線２１ａ、２１ｂに接続されている。なお本実施の形態では、Ｔｒ２２、２３、２４、２５は、ｎチャネル型トランジスタとする。

このように消去用走査線、消去用信号線が２つある場合、図３（Ｂ）に示すように、点灯期間がｎ×Ｔの場合と、ｍ×Ｔ後の場合とを設けることができる。すなわち、ｎ×Ｔ後に第１の消去動作が開始し、ｍ×Ｔ後に第２の消去動作が開始する。つまり、点灯期間は、Ｔ、ｎ×Ｔ、及びｍ×Ｔの３種類となる。

例えば具体的な階調数を挙げて説明する。例えば、２階調を表示する場合、２÷（１／８）＝１６階調に相当するビデオ信号を入力する。このとき点灯期間が（１／８）Ｔなので、実際には２階調の表示が行われる。同様に、８階調を表示する場合、８÷（１／８）＝６４階調に相当するビデオ信号を入力する。そして、点灯期間が（１／８）Ｔなので、実際には８階調の表示が行われる。また９階調を表示する場合、９÷（１／４）Ｔ＝３６階調に相当するビデオ信号を入力する。このとき、点灯期間が（１／４）Ｔなので、実際には９階調の表示が行われる。同様に、１６階調を表示する場合、１６÷（１／４）＝６４階調に相当するビデオ信号を入力する。そして、点灯期間が（１／４）Ｔなので、実際には１６階調の表示が行われる。そして、１７階調以上を表示する場合は、そのままの階調のビデオ信号を入力する。このとき、点灯期間はＴであるため、そのままの階調で表示が行われる。

本発明は、消去用走査線、消去用信号線、それぞれに接続されるトランジスタに応じて、複数の消去動作を設けることができる。また消去動作を開始するタイミングや数等は、実施者が適宜することができる。

なお、配線やトランジスタの増加に伴い開口率の低下が懸念される。しかし、配線やトランジスタの配置の設計や、発光素子がトランジスタの配置と逆方向に発光する上面出射方式を採用することで、開口率の低下を防止することができる。なお上面出射方式は、本発明のいずれの画素構成にも適応することができる。

（実施の形態４）
本実施の形態では、図１（Ａ）に示すように容量素子の両端に点灯期間制御回路を配置する画素構成であって、実施の形態２、３とは異なるＴｒの具体例を、図４を用いて説明する。

図４に示すように、消去用信号線２０に接続されるトランジスタＴｒ２６と、Ｔｒ２６のドレイン電極にゲート電極が接続されるトランジスタＴｒ２２と、Ｔｒ２２と直列に接続され、ゲート電極が消去用走査線２１に接続されるＴｒ２３と、Ｔｒ２２のゲート電極と、電源線１５との間に設けられる消去用Ｃｓ２７とを有する。なお本実施の形態では、Ｔｒ２２、２３、２６は、ｎチャネル型トランジスタとする。

この画素構成の動作を説明する。まず、走査線１１によりＴｒ１４とＴｒ２６は同時に選択され、信号線１０、消去用信号線２０のそれぞれからアナログ電圧と消去信号が入力される。このとき消去信号に基づき、消去用Ｃｓ２７に電荷が蓄積され、Ｔｒ２２がオンとなる。この状態で所定の期間が経過した後、消去用走査線２１によりＴｒ２３がオンとなると、容量素子Ｃｓ１６は放電し、発光素子は非発光となり、低階調表示を行うことができる。

具体的には消去用信号線２１から、低階調表示を行う画素のＴｒ２６にＨｉｇｈの信号が入力され、Ｔｒ２２がオンとなる状態を消去用Ｃｓ２７が保持する。
一方、高階調表示を行う画素のＴｒ２６にはＬｏｗの信号が入力され、Ｔｒ２２がオフとなる状態を消去用Ｃｓ２７が保持する。この状態で所定の期間が経過した後、順に消去用走査線が選択され、Ｔｒ２２、２３共にオンとなるとき、発光素子が非発光となる。つまり本実施の形態では、消去するタイミングにおける消去用走査線の選択により制御している。

なお実施の形態１乃至３と同様に、Ｔｒ１４には信号線１０から各階調に対応するアナログ電圧が入力され、容量素子Ｃｓ１６にはアナログ電圧に応じた電荷が蓄積され、Ｔｒ１７がオンとなると発光素子１２が所望の輝度で発光している。

このような本実施の形態の点灯期間制御回路により、消去用信号線からの消去信号と、消去用走査線が選択されるタイミングを同期させる必要がないため、駆動回路を簡易的に制御することができる。

（実施の形態５）
本実施の形態では、図１（Ｂ）に示すように点灯期間制御回路を配置する画素構成を、図５を用いて説明する。

図５には、信号線１０と、走査線１１との交差部に設けられた発光素子１２と、点灯期間制御回路１８を介して発光素子１２に接続される駆動用トランジスタ１７と、信号線１０と走査線１１とに接続されるスイッチング用トランジスタＴｒ１４と、Ｔｒ１４を介して入力されるアナログ電圧を保持し、Ｔｒ１７のゲート電極と電源線１５との間に設けられた容量素子１６とを有する画素構成を示す。また点灯期間制御回路１８は、走査線１１と、消去用信号線２０とに接続されるトランジスタＴｒ３２と、Ｔｒ３２とＴｒ１７とに接続され、互いに並列接続されるＴｒ３０、３１と、Ｔｒ３０のゲート電極に接続される消去用走査線２１と、Ｔｒ３２と電源線１５とに接続される消去用容量素子Ｃｓ１７とを有する。
なお本実施の形態では、Ｔｒ３０、３１はｐチャネル型トランジスタ、Ｔｒ３２はｎチャネル型トランジスタとする。

このような画素構成の動作について説明する。なお信号線からアナログ電圧が入力され、Ｃｓ１６に保持された電荷に基づき発光素子１２が所定の輝度で発光する動作は、実施の形態１乃至４と同様である。

まず低階調表示の場合を説明すると、走査線１１が選択されるとＴｒ１４と同時にＴｒ３２がオンとなる。そして消去用信号線２０から消去信号が入力され、消去用容量素子Ｃｓ２７に電荷が保持される。すなわち、消去信号としてＨｉｇｈの信号が入力され、Ｔｒ３１がオフとなる電荷がＣｓ２７に蓄積される。このときＴｒ１７はオンとなり、Ｃｓ１６に蓄積された電荷に基づき発光素子１２が所定の輝度で発光している。次いで消去動作では、順に消去用走査線２１が選択され、Ｈｉｇｈの信号が入力されると、ｐチャネル型のＴｒ３１はオフとなり、発光素子が非発光となる。

一方、高階調表示を行う場合、Ｃｓ２７にＴｒ３１がオンとなる電荷が保持されている。そのため、消去用走査線２１が選択され、Ｈｉｇｈの信号が入力され、Ｔｒ３０がオフとなっても、発光素子は発光する。

このように発光素子１２と駆動用トランジスタＴｒ１７との間に、点灯期間制御回路を配置することにより、Ｔｒ１７の特性がノーマリーオンであっても、正確に発光素子が非発光となる。

また図５では、Ｔｒ１４とＴｒ２７を共通の走査線に接続しているが、それぞれ別の走査線に接続してもよい。この場合、実施の形態２のように、消去用信号線と、消去用走査線とが選択されるタイミングが同期するときに発光素子が非発光となる。

（実施の形態６）
これまでは電圧入力方式の場合について説明してきたが、本発明は電流入力方式の場合にも適用することができる。また電流入力方式とは、ビデオ信号として電流（信号電流ともいう）を発光素子に流すことにより、該発光素子の輝度を制御する方式である。電流入力方式の場合、発光素子へ流れる信号電流の値により多階調を表示する。そこで本実施の形態では、点灯期間制御回路をビデオ信号として、アナログ電流が供給される電流入力方式の画素に適応した場合を説明する。

図６には電流入力方式の画素の一例を示し、信号線１０に接続されるスイッチＳｗ４１と、Ｓｗ４１に接続される駆動用トランジスタＴｒ１７と、Ｔｒ１７のゲート電極と電源線１５の間に設けられた容量素子Ｃｓ１６と、Ｃｓ１６の両端に設けられる点灯期間制御回路１８と、発光素子１２に接続されるＳｗ４２と、Ｔｒ１７のゲート電極、Ｃｓ１６、点灯期間制御回路１８と、Ｓｗ４２間に設けられるＳｗ４３とを有する。

このような電流入力方式の画素の場合、低階調表示を行うとき、非常に小さな電流を信号線から入力することとなる。すると、信号線等の配線抵抗により、正確な電流値を供給することができない恐れがある。しかし、本発明のように点灯期間制御回路を設けることにより、所定の電流値より大きな電流を供給して点灯期間を制御することができ、書き込み速度が向上し、正確な低階調表示を行うことが可能となる。

図７には、図６と異なる電流入力方式の画素構成を示す。信号線１０に接続されるスイッチＳｗ４１と、Ｓｗ４１に接続されるトランジスタＴｒ３５と、Ｔｒ３５とカレントミラーを構成するＴｒ３６と、Ｔｒ３５とＴｒ３６の共通ゲート電極と、Ｓｗ４１とに接続されるＳｗ４４と、Ｔｒ３５とＴｒ３６の共通ゲート電極と、電源線１５とに接続される容量素子Ｃｓ１６と、Ｃｓ１６の両端に接続される点灯期間制御回路１８と、Ｔｒ３６に接続される発光素子１２とを有する。

このようなカレントミラー回路を有する画素構成において、低階調表示を行う場合、図６と同様に信号線１０を介して入力される電流は非常に小さくなってしまうことが懸念されていた。しかし本発明のように、点灯期間制御回路を設けることにより、低階調表示を行う場合においても電流値を大きく流すことができる。

このように本発明の点灯期間制御回路は、いずれの電流入力方式の画素にも適応することができ、点灯期間制御回路は、実施の形態１乃至５のいずれの構成を採用してもよい。

（実施の形態７）
本実施の形態では、図２の点灯期間制御回路を適応した画素を備えた全体構造を説明する。

図８には、消去信号と、ビデオ信号が入力される配線にそれぞれに接続されるＳｗ８０４、８０５と、Ｓｗ８０４、８０５のオン・オフを制御するシフトレジスタ８００を有する。そしてビデオ信号はＳｗ８０５を介して信号線１０へ入力される。

また初期化電源線８０８と、初期化信号線８０９を有し、初期化電源線８０８とＳｗ８０４と間にＳｗ８０６が設けられる。選択用シフトレジスタ８０２は、フリップフロップ回路等を有し、走査線１１を順に選択するよう制御する機能を有する。また消去用シフトレジスタ８０１も同様にフィリップフロップ回路等を有し、消去用走査線２１を順に選択するよう制御する機能を有する。但し、消去用シフトレジスタ８０１と消去用走査線２１との間には、パルス幅信号が入力されるＡＮＤ回路８０７が設けられている。

次に、ＡＮＤ回路を設ける理由を説明する。図２に示すような画素構成は、消去用走査線２１を選択したとき、消去用信号線２０へＴｒ２２がオンとなる信号が入力されていると、容量素子Ｃｓ１６の電荷は放電されてしまう。つまり、消去用信号線２０に前行の消去する信号がそのまま保持されていると、Ｃｓ１６の電荷が放電されてしまい、消去用走査線２１が選択された後に消去用信号線２０へオフとなる信号を入力しても電荷は戻らない。そのため、ある行の消去用走査線を選択する場合、一端全列の消去用信号線の電位を初期化して、容量素子Ｃｓ１６の電荷が放電しないようにする必要がある。このためパルス幅信号が入力されるＡＮＤ回路８０７が設けられている。そしてさらに、初期化電源線８０８、及び初期化信号線８０９が設けられ、消去用走査線２１が選択される前に、初期化信号を入力するように設定する。

このような動作のタイミングチャートについて説明する。図９には、（ｉ＋１）行１列目、ｉ行ｊ列目、ｉ行（ｊ＋１）列目、（ｉ＋１）行（ｊ＋１）列目の画素を、低階調表示を行う、すなわち点灯期間を短くする場合の例を示す。まず、ｉ行目、（ｉ＋１）行目の消去用走査線が選択されるタイミング、及び初期化信号線が選択されるタイミングについて説明する。消去用シフトレジスタ８０１からパルス幅信号がＡＮＤ回路８０７の一方の端子へ入力される。そして別のパルス幅信号がＡＮＤ回路８０７の他方の端子へ入力される。ＡＮＤ回路は両端子からＨｉｇｈの信号が入力されるときのみ、Ｈｉｇｈの信号を出力する。そのため別のパルス幅信号として、Ｌｏｗの信号を入力するタイミングにより、初期化信号線を選択するタイミングと、消去用走査線の非選択のタイミングを同期させるように消去用走査線の選択を制御する。その結果、各行の消去用走査線が選択される前に、初期化信号線からＨｉｇｈの信号を入力し、消去用信号線の電位を初期化する消去用走査線が非選択となる期間を設けることができる。

また低階調表示を行う各画素、１列目、ｊ列目、及び（ｊ＋１）列目の各画素へ入力される消去信号について説明する。消去信号は、点灯期間を消去するときに消去用信号線から順に書き込まれる。そして消去が行われる所定の画素の消去用走査線が選択されるタイミング前に、Ｈｉｇｈの消去信号が入力される。すなわち消去動作期間において、１列目の消去用信号線は（ｉ＋１）行目の消去用走査線が選択されるとき、ｊ列目の消去用信号線はｉ行目の消去用走査線が選択されるとき、（ｊ＋１）列目の消去用信号線は、ｉ行目、及び（ｉ＋１）行目の消去用走査線が選択されるときに消去信号としてＨｉｇｈが入力される。この消去用走査線の選択と、消去用信号線からの消去信号に同期して、発光素子が非発光となる。

このように各画素において発光素子を非発光とし、低階調表示を行うことができる。

（実施の形態８）
本実施の形態では、図４の点灯期間制御回路を適応した画素を備えた全体構造を説明する。

図１０には、消去信号と、ビデオ信号が入力される配線にそれぞれに接続されるＳｗ８０４、８０５と、Ｓｗ８０４、８０５のオン・オフを制御するシフトレジスタ８００を有する。また消去用走査線２１の選択を制御する消去用シフトレジスタ８０１、走査線１１の選択を制御する選択用シフトレジスタ８０２を有する。そしてビデオ信号はＳｗ８０５を介して信号線１０へ入力される。

このような画素構成では、ビデオ信号と消去信号を入力すればよい。そのため、スイッチやその他の論理回路を設ける必要がなく、表示装置の構成を簡便なものとすることができる。

（実施の形態９）
本実施の形態では、各画素に点灯期間制御回路を設ける別の効果について説明する。

上述したようなデジタル階調方式を用い、１フレームを分割したサブフレームを用いる時間階調方式を適応して多階調表示を行うと、擬似輪郭の問題が発生する。そこで本発明の点灯期間制御回路を用いて、画素毎にサブフレームの順序を変え、擬似輪郭を防止する。例えば発光、非発光が各画素でランダムに起こるように、サブフレームの順序、又はサブフレーム期間が開始若しくは終了する時間等を各行、更には各画素で変えるように制御する。その結果、発光、又は非発光が連続する部分の面積を狭くして人間の目が認識する擬似輪郭を低減する。

具体的には図１３に示すように、点灯期間制御回路によりｋ行目と、ｋ＋１行目でサブフレームにおける点灯期間の終了を変える場合について説明する。

図１３（Ａ）には、１フレーム：Ｔを４つのサブフレーム期間：ｔ１〜ｔ４に分割し、４ｂｉｔ、１６階調表示を行うタイミングチャートを示す。図１３（Ａ）をみると、ｔ１〜ｔ４期間はそれぞれ信号線から書き込みが行われる書き込み動作期間Ｔｗ１〜Ｔｗ４を有し、ｔ１及びｔ４期間には消去動作Ｔｅが設けられている。

そして図１３（Ｂ）には、１６階調、すなわち全てのサブフレーム期間において発光する白表示の場合のｋ行目とｋ＋１行目の状態を示す。ｔ１期間では、ｋ行目に書き込みＴｗ１が行われ、点灯期間Ｔａ１となる。このときｋ＋１行目では、同様に書き込みＴｗ１が行われ、次いで消去動作Ｔｅで消去が行われ、点灯期間Ｔａ４となる。ｔ２期間では、ｋ行目に書き込みＴｗ２が行われ、点灯期間Ｔａ２となる。このときｋ＋１行目では、同様に書き込みＴｗ２が行われ点灯期間Ｔａ２となる。ｔ３期間では、ｋ行目に書き込みＴｗ３が行われ、点灯期間Ｔａ３となる。このときｋ＋１行目では、同様に書き込みＴｗ３が行われ点灯期間Ｔａ３となる。ｔ４期間では、ｋ行目に書き込みＴｗ４が行われ、次いで消去動作Ｔｅで消去が行われ、点灯期間Ｔａ４となる。このときｋ＋１行目では、同様に書き込みＴｗ４が行われ点灯期間Ｔａ１となる。

また白表示以外でても、同様に点灯期間の順序を入れ替えればよい。またさらに１６階調以外でも、同様に点灯期間の順序を入れ替えればよい。

具体的に消去動作期間では、順に消去用走査線が選択されていく。このとき消去用信号線から消去信号が入力されると、非発光となる。そのため、点灯期間の長さを制御することができ、結果として点灯期間の順を入れ替えることが可能となる。図１３では、点灯期間Ｔａ４の点灯時刻を行によって、大きく変えることが可能となる。

図１３は、消去動作が２箇所に設けられており、例えば図３に示すような点灯期間制御回路を利用すればよい。もちろん図３以外のいずれの点灯期間制御回路を利用することができる。

また図１４（Ａ）には、１フレーム：Ｔを５つのサブフレーム期間：ｔ１〜ｔ５に分割し、３２階調表示を行うタイミングチャートを示す。なお、このとき第２の消去動作ＳＥが設けられている。これは時間階調方式を用いると、多階調を表示する、つまりサブフレームが短くなるにつれて、デューティー比が低くなってしまう。そこで消去期間ＳＥを設け、発光素子を非発光とし、書き込み動作期間を設けることができ、デューティー比の低下を防止できる。

図１４（Ａ）をみると、ｔ１〜ｔ５期間はそれぞれ信号線から書き込みが行われる書き込み動作期間Ｔｗ１〜Ｔｗ５を有し、ｔ１、ｔ３及びｔ５期間には第１の消去動作Ｔｅ、ｔ４期間には第２の消去動作ＳＥが設けられている。

そして図１４（Ｂ）には、３２階調、すなわち全てのサブフレーム期間において発光する白表示の場合の、ｋ行目とｋ＋１行目の状態を示す。ｔ１期間では、ｋ行目に書き込みＴｗ１が行われ、点灯期間Ｔａ１となる。このときｋ＋１行目では、同様に書き込みＴｗ１が行われ、次いで第１の消去動作Ｔｅで消去が行われ、点灯期間Ｔａ３となる。ｔ２期間では、ｋ行目に書き込みＴｗ２が行われ、点灯期間Ｔａ２となる。このときｋ＋１行目では、同様に書き込みＴｗ２が行われ点灯期間Ｔａ２となる。ｔ３期間では、ｋ行目に書き込みＴｗ３が行われ、点灯期間Ｔａ３となる。このときｋ＋１行目では、同様に書き込みＴｗ３が行われ、次いで第１の消去動作Ｔｅで消去が行われ、点灯期間Ｔａ５となる。ｔ４期間では、ｋ行目に書き込みＴｗ４が行われ、次いで消去期間ＳＥにより消去が行われ、点灯期間Ｔａ４となる。このときｋ＋１行目では、同様に書き込みＴｗ４が行われ、次いで消去期間ＳＥにより消去が行われ、点灯期間Ｔａ４となる。ｔ５期間では、ｋ行目に書き込みＴｗ５が行われ、次いで第１の消去動作Ｔｅで消去が行われ、点灯期間Ｔａ５となる。このときｋ＋１行目では、同様に書き込みＴｗ５が行われ、点灯期間Ｔａ１となる。

また白表示以外でも、同様に点灯期間の順序を入れ替えればよい。またさらに３２階調以外の表示においても、同様に点灯期間の順序を入れ替えればよい。

具体的に消去動作期間では、消去用走査線が順に選択されていく。このとき消去用信号線から消去信号が入力されると、非発光となる。そのため、点灯期間の長さを制御することができ、結果として点灯期間の順を入れ替えることが可能となる。

図１４は、第１の消去動作が３つ設けられており、例えば図３に示すような点灯期間制御回路を応用し、消去用走査線、消去用信号線、及びトランジスタを増やして利用すればよい。さらにその他の点灯期間制御回路を応用しても構わない。

なおサブフレームを入れ替える順や消去動作の数は、図１３、図１４に限定されるものではない。また点灯期間制御回路は実施の形態１乃至５に示したいずれを用いても構わない。

このように、各行で点灯期間の順序を入れ替える、すなわち点灯期間の終了を変えることにより擬似輪郭を防止することができる。さらに、各行及び各列、さらには各画素で点灯期間の順序を入れ替えるとよい。特に、隣接する各画素で点灯期間の順序を入れ替え、擬似輪郭を防止するとよい。

（実施の形態１０）
本発明により作製されたアクティブマトリクス基板は、様々な電子機器に適用することができる。電子機器としては、携帯情報端末（携帯電話機、モバイルコンピュータ、携帯型ゲーム機又は電子書籍等）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図１２に示す。

図１２（Ａ）はディスプレイであり、筐体４００１、音声出力部４００２、表示部４００３等を含む。本発明により発光素子を有する表示部４００３を完成することができる。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用など全ての情報表示装置が含まれる。

図１２（Ｂ）はモバイルコンピュータであり、本体４１０１、スタイラス４１０２、表示部４１０３、操作ボタン４１０４、外部インターフェイス４１０５等を含む。本発明により発光素子を有する表示部４１０３を完成することができる。

図１２（Ｃ）はゲーム機であり、本体４２０１、表示部４２０２、操作ボタン４２０３等を含む。本発明により発光素子有する表示部４２０２を完成することができる。図１２（Ｄ）は携帯電話機であり、本体４３０１、音声出力部４３０２、音声入力部４３０３、表示部４３０４、操作スイッチ４３０５、アンテナ４３０６等を含む。本発明により発光素子を有する表示部４３０４を完成することができる。

図１２（Ｅ）は電子ブックリーダーであり、表示部４４０１等を含む。本発明により発光素子を有する表示部４２０２を完成することができる。

以上のように、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。特に、アクティブマトリクス基板の絶縁基板をフレキシブル基板とすることで薄型や軽量が実現することができる。

Claims (9)

1. 第１乃至第３の信号線と、第１乃至第３の走査線と、電源線と、第１乃至第６のトランジスタと、容量素子と、発光素子と、を有する表示装置であって、
   前記第１のトランジスタのゲートは、前記第１の走査線に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の信号線に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の電極の一方に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記電源線に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記発光素子に接続され、
   前記第３のトランジスタのゲートは、前記第２の信号線に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記容量素子の電極の一方に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方に接続され、
   前記第４のトランジスタのゲートは、前記第２の走査線に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の電極の他方に接続され、
   前記第５のトランジスタのゲートは、前記第３の信号線に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記容量素子の電極の一方に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方に接続され、
   前記第６のトランジスタのゲートは、前記第３の走査線に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、前記容量素子の電極の他方に接続されることを特徴とする表示装置。
2. 請求項１において、前記第１のトランジスタ及び前記第３乃至第６のトランジスタはｎチャネル型トランジスタであり、前記第２のトランジスタはｐチャネル型トランジスタであることを特徴とする表示装置。
3. 請求項１又は２において、前記第３乃至第６のトランジスタは、前記発光素子の点灯期間を制御するための回路を構成することを特徴とする表示装置。
4. 第１及び第２の信号線と、第１及び第２の走査線と、電源線と、第１乃至第５のトランジスタと、第１及び第２の容量素子と、発光素子と、を有する表示装置であって、
   前記第１のトランジスタのゲートは、前記第１の走査線に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の信号線に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の電極の一方に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記電源線に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記発光素子に接続され、
   前記第３のトランジスタのゲートは、前記第１の走査線に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２の信号線に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の電極の一方に接続され、
   前記第４のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方に接続され、
   前記第５のトランジスタのゲートは、前記第２の走査線に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第１の容量素子の電極の他方に接続されることを特徴とする表示装置。
5. 請求項４において、前記第１のトランジスタ及び前記第３乃至第５のトランジスタはｎチャネル型トランジスタであり、前記第２のトランジスタはｐチャネル型トランジスタであることを特徴とする表示装置。
6. 請求項４又は５において、前記第３乃至第５のトランジスタ及び前記第２の容量素子は、前記発光素子の点灯期間を制御するための回路を構成することを特徴とする表示装置。
7. 第１及び第２の信号線と、第１及び第２の走査線と、電源線と、第１乃至第５のトランジスタと、第１及び第２の容量素子と、発光素子と、を有する表示装置であって、
   前記第１のトランジスタのゲートは、前記第１の走査線に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の信号線に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の電極の一方に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記電源線に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方及び前記第５のトランジスタのソース又はドレインの一方に接続され、
   前記第３のトランジスタのゲートは、前記第１の走査線に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２の信号線に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の電極の一方に接続され、
   前記第４のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記発光素子に接続され、
   前記第５のトランジスタのゲートは、前記第２の走査線に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記発光素子に接続されることを特徴とする表示装置。
8. 請求項７において、前記第１のトランジスタ及び前記第３のトランジスタはｎチャネル型トランジスタであり、前記第２のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタはｐチャネル型トランジスタであることを特徴とする表示装置。
9. 請求項７又は８において、前記第３乃至第５のトランジスタ及び前記第２の容量素子は、前記発光素子の点灯期間を制御するための回路を構成することを特徴とする表示装置。

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