KR20030089510A - 디스플레이 장치 및 그 구동 방법 - Google Patents

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KR20030089510A
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하지메 키무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 시간에 따른 열화의 영향을 받지 않고 일정한 루미넌스를 갖는 광을 방출하는 발광 소자를 갖는 것이 가능하고, 정확한 그레이 스케일 표현이 가능하며, 또한 각 픽셀로의 신호 전류의 기록이 빨라지는 것이 가능하고, 약한 전류 등의 잡음의 영향이 억제되는 디스플레이 장치, 및 그 구동 방법을 제공한다. 스위치부들의 복수의 쌍들 및 전류원 회로들이 각 픽셀에 배치된다. 복수의 스위치부들의 각각의 스위칭은 디지털 비디오 신호에 의해 제어된다. 스위치부가 스위치부와 쌍을 이루는 전류원 회로로부터 공급된 전류에 의해 턴 온되면, 발광 소자는 광을 방출한다. 한 전류원 회로로부터 발광 소자로 공급되는 전류는 일정하다. 발광 소자를 통해 흐르는 전류의 값은 도통 상태들에 있는 스위치부들과 쌍들을 이루는 각각의 모든 전류원 회로들로부터 발광 소자로 공급되는 부가된 전류들의 값에 필적한다.

Description

디스플레이 장치 및 그 구동 방법{Display apparatus and driving method thereof}
발명의 배경
1. 발명의 분야
본 발명은 발광 소자를 이용하는 디스플레이 장치 및 그 구동 방법에 관한 것이다. 특히, 발광 소자가 각각의 픽셀에 배치되고 발광 소자의 발광을 제어하는 트랜지스터가 제공되는 액티브 매트릭스형 디스플레이 장치 및 그 구동 방법에 관한 것이다.
2. 관련 기술의 설명
발광 소자를 구비한 디스플레이 장치의 개발이 최근에 촉진되었다. 특히, 발광 소자 및 그 발광 소자의 발광을 제어하는 트랜지스터가 각 픽셀에 배치되는 액티브 매트릭스형 디스플레이 장치의 개발이 촉진되었다.
액티브 매트릭스형 디스플레이 장치에서, 각 픽셀로의 루미넌스 정보의 입력이 전압 신호에 의해 실행되는 기술 또는 그것이 전류 신호에 의해 실행되는 기술이 주로 이용된다. 전자는 전압 기록형(voltage writing type)으로 불리고, 후자는 전류 기록형(current writing type)으로 불린다. 이후, 이들 구조들 및 구동 방법들이 자세히 기술될 것이다.
먼저, 전압 기록형의 픽셀의 한 예가 도 26에 도시되어 있으며, 그 구조 및 구동 방법이 기술될 것이다. 각 픽셀에서, 두 개의 TFT(스위칭 TFT(3001) 및 구동 TFT(3004))와 홀딩 커패시터(holding capacitor)(3007) 및 EL 소자(3006)가 배치되어 있다. 본 명세서에서, EL 소자(3006)의 제 1 전극(3006a)은 픽셀 전극이라 불리고, 제 2 전극(3006b)은 카운터 전극이라 불린다.
상기 기술된 픽셀의 구동 방법이 기술될 것이다. 게이트 신호 라인(3002)에 입력되는 신호에 의해 스위칭 TFT(3001)가 턴 온될 때, 소스 신호 라인(3003)에 입력되는 비디오 신호의 전압에 의해 전하가 홀딩 커패시터(3007)에 저장 및 유지된다. 양(amount)이 홀딩 커패시터(3007)에 유지된 전하에 대응하는 전류는 EL 소자(3006)가 광을 방출하도록 전원 라인(3005)에서 EL 소자(3006)로 구동 TFT(3004)를 통해 흐른다.
전압 기록형의 픽셀들에서, 소스 신호 라인(3003)에 입력되는 비디오 신호는아날로그 시스템에 대한 것일 수도 있거나 디지털 시스템에 대한 것일 수도 있다. 아날로그 시스템 비디오 신호가 이용된 경우의 구동은 아날로그 시스템이라 불리고, 디지털 시스템 비디오 신호가 이용된 경우의 구동은 디지털 시스템이라 불린다.
전압 기록형 아날로그 시스템에서, 구동 TFT(3004)의 각 픽셀의 게이트 전압(게이트와 소스 사이의 전압)은 아날로그 비디오 신호에 의해 제어된다. 그리고, EL 소자(3006)를 통해 흐르는 게이트 전압에 필적하는 값을 가진 드레인 전류에 의해, 루미넌스가 제어되고 그레이 스케일이 디스플레이된다. 그 때문에, 일반적으로 전압 기록형 아날로그 시스템에서, 중간조의 그레이 스케일 레벨을 디스플레이하기 위해, 구동 TFT(3004)는 드레인 전류의 변화가 게이트 전압의 것보다 상대적으로 더 큰 영역에서 동작하게 된다.
한편, 전압 기록형 디지털 시스템에서, 발광의 기간들이 제어되고, EL 소자(3006)가 광을 방출하게 되든 아니든 디지털 신호들을 이용하여 선택함으로써 그레이 스케일들이 디스플레이된다. 한마디로 말하면, 구동 TFT(3004)는 스위치로서 기능을 취한다. 그 때문에, 일반적으로 전압 기록형 디지털 시스템에서, EL 소자(3006)가 광을 방출하게 되는 경우에, 구동 TFT(3004)는 선형 지역, 엄밀하게는, 특히, 게이트 전압의 절대값이 선형 지역에서 큰 영역에서 동작하게 된다.
전압 기록형 디지털 시스템 및 전압 기록형 아날로그 시스템에서 구동 TFT의 동작 영역은 도 27a 및 27b의 이용에 의해 기술될 것이다. 도 27a는 단순화할 목적으로, 도 26에서 도시된 픽셀의 구동 TFT(3004), 전원 라인(3005) 및 EL소자(3006)만을 도시한 도면이다. 도 27b의 곡선들(3101a 및 3101b)은 각각, 구동 TFT(3004)의 게이트 전압 Vgs에 대응하는 드레인 전류 Id의 값을 보여준다. 곡선(3101b)은 구동 TFT(3004)의 문턱값 전압이 곡선(3101a)의 경우의 것으로부터 변화된 경우의 특성을 보여준다.
전압 기록 아날로그 시스템에서, 구동 TFT(3004)는 도 27b에서 (1)에 의해 도시된 동작 영역에서 동작한다. 동작 영역(1)에서, 게이트 전압 Vgs1이 인가될 때, 구동 TFT(3004)의 전류 특성이 3101a에서 3101b로 변한다면, 드레인 전류는 Id1에서 Id2로 변화한다. 한마디로 말하면, 전압 기록형 아날로그 시스템에서, 구동 TFT(3004)의 전류 특성이 변할 때, 드레인 전류가 변하고, 따라서, EL 소자(3006)의 루미넌스가 픽셀들 사이에서 변하는 문제가 있다.
한편, 전압 기록형 디지털 시스템의 구동 TFT는 도면에서 (2)에 의해 도시된 동작 영역에서 동작한다. 동작 영역(20)은 선형 지역에 대응한다. 선형 지역에서 동작하는 구동 TFT(3004)는, 동일한 게이트 전압 Vgs2가 인가되는 경우, 이동성 및 문턱값 전압과 같은 특성의 변화를 결과로서 가져오는 드레인 전류의 변화가 작기 때문에, 실질적으로 일정한 전류 Id3을 흐르게 한다. 따라서, 동작 영역(2)에서 구동 TFT(3004)가 동작하는 전압 기록형 디지털 시스템에서, 구동 TFT(3004)의 전류 특성이 3101a에서 3101b로 변하는 경우에도, EL 소자(3006)를 통해 흐르는 전류를 변경시키기는 어려우며, 발광 루미넌스의 변화를 억제하는 것은 가능하다.
따라서, 구동 TFT(3004)의 전류 특성의 변화를 결과로서 가져오는 EL 소자의 루미넌스의 변화에 대해, 전압 기록형 디지털 시스템의 것이 전압 기록형 아날로그 시스템의 것보다 더 작다고 할 수 있다.
그 다음, 전류 기록형의 픽셀의 구조 및 구동 방법이 기술될 것이다.
전류 기록형의 디스플레이 장치에서, 비디오 신호의 전류(신호 전류)는 소스 신호 라인에서 각 픽셀로 입력된다. 신호 전류는 루미넌스 정보에 선형적으로 대응하는 전류값을 가진다. 입력된 신호 전류는 픽셀에 포함된 TFT의 드레인 전류가 된다. TFT의 게이트 전압은 픽셀에 포함된 용량 부분에서 유지된다. 신호 전류의 입력이 종료된 후에도, TFT의 드레인 전류는 유지된 게이트 전압에 의해 일정하게 유지되고, 드레인 전류를 EL 소자에 입력함으로써, EL 소자가 광을 방출한다. 이러한 방식으로, 전류 기록형 디스플레이 장치에서, EL 소자를 통해 흐르는 전류는 EL 소자의 발광 루미넌스가 제어되고 그레이 스케일이 디스플레이되도록 신호 전류의 크기를 변경함으로써 변하게 될 수 있다.
이후, 전류 기록형의 픽셀들의 두 구조들이 예로써 기술되고, 그들 구조들 및 그 구동 방법들이 자세히 기술될 것이다.
도 28은 특허 문서 1(JP-T-2002-517806) 및 비 특허 문서 1(IDW'00 p235 - p238 : Active Matrix PolyLED Displays)에 개시된 픽셀들의 구조를 도시한 것이다. 도 28에 도시된 픽셀은 EL 소자(3306), 스위칭 TFT(3301), 구동 TFT(3303), 홀딩 커패시터(3305), 홀딩 TFT(3302), 및 발광 TFT(3304)를 구비한다. 또한, 3307은 소스 신호 라인을 표시하며, 3308은 제 1 게이트 신호 라인을 표시하고, 3309는 제2 게이트 신호 라인을 표시하고, 3310은 제 3 게이트 신호 라인을 표시하며, 3311은 전원 라인을 표시한다. 소스 신호 라인(3307)에 입력된 신호 전류의 전류값은 비디오 신호 입력 전류원(3312)에 의해 제어된다.
도 28의 픽셀의 구동 방법은 도 29a 내지 도 29d의 이용에 의해 기술될 것이다. 그 외에도, 도 29a 내지 도 29d에서, 스위칭 TFT(3301), 홀딩 TFT(3302) 및 발광 TFT(3304)는 스위치로서 도시되어 있다.
TA1의 기간에서, 스위칭 TFT(3301) 및 홀딩 TFT(3302)가 턴 온된다. 이 순간, 전원 라인(3311)은 구동 TFT(3303) 및 홀딩 커패시터(3305)를 통해 소스 신호 라인(3307)에 접속된다. 소스 신호 라인(3307)을 통해, 비디오 신호 입력 전류원(3312)에 의해 규정된 전류량 Ivideo이 흐른다. 따라서, 시간이 지나고, 그것이 정상 상태가 되면, 구동 TFT(3303)의 드레인 전류는 Ivideo가 된다. 또한, 드레인 전류 Ivideo에 대응하는 게이트 전압은 홀딩 커패시터(3305)에서 유지된다(도 29a). 구동 TFT(3303)의 드레인 전류가 Ivideo로 확정된 후, TA2의 기간이 개시되고, 홀딩 TFT(3302)가 턴 오프된다.
다음, TA3의 기간이 개시되고, 스위칭 TFT(3301)이 턴 오프된다(도 29c). 또한, TA4의 기간에서, 발광 TFT(3304)가 턴 온될 때, 신호 전류 Ivideo는 전원 라인(3311)에서 EL 소자(3306)로 구동 TFT(3303)을 통해 입력된다. 이러한 방법으로, EL 소자(3306)는 신호 전류 Ivideo에 대응하는 루미넌스를 가진 광을 방출한다.도 28에 도시된 픽셀에서, 신호 전류 Ivideo를 비슷하게 변경함으로써, 그레이 스케일을 표현하는 것이 가능하다.
상기 기술된 전류 기록형 디스플레이 장치에서, 구동 TFT(3303)의 드레인 전류는 소스 신호 라인(3307)으로부터 입력되는 신호 전류에 의해 결정되고, 또한 구동 TFT(3303)은 포화 지역에서 동작한다. 따라서, 구동 TFT(3303)의 특성의 변화가 존재하는 경우에도, 구동 TFT(3303)의 게이트 전압은 일정한 드레인 전류가 발광 소자를 통해 흐르는 그러한 방식으로 자동적으로 변한다. 이러한 방식으로, 전류 기록형 디스플레이 장치에서, TFT들의 특성이 변하는 경우에도, EL 소자를 통해 흐르는 전류의 변화를 억제하는 것이 가능하다. 결과적으로, 발광 루미넌스의 변화를 억제하는 것이 가능하다.
다음, 도 28과 서로 다른 전류 기록형 픽셀의 다른 예가 기술될 것이다. 도 30a는 특허 문서 2(JP-A-2001-147659)에 개시된 픽셀을 도시한 것이다.
도 30a에 도시된 픽셀은 EL 소자(2906), 스위칭 TFT(2901), 구동 TFT(2903), 전류 TFT(2904), 홀딩 커패시터(2905), 홀딩 TFT(2902), 소스 신호 라인(2907), 제 1 게이트 신호 라인(2908), 제 2 게이트 신호 라인(2909), 및 전원 라인(2911)에 의해 구성된다. 구동 TFT(2903) 및 전류 TFT(2904)가 동일한 극성을 갖는 것이 필수적이다. 본 명세서에서, 단순화할 목적으로, 구동 TFT(2903)의 Id-Vgs특성(게이트와 드레인 사이의 드레인 전류와 전압의 관계)이 전류 TFT(2904)의 것과 동일하다고 가정한다. 또한, 소스 신호 라인(2907)에 입력되는 신호 전류의 전류값은 비디오 신호 입력 전류원(2912)에 의해 제어된다.
도 30a에 도시된 픽셀의 구동 방법은 도 30b 내지 30d의 이용에 의해 기술될 것이다. 그 외에도, 도 30b 내지 30d에서, 스위칭 TFT(2901) 및 홀딩 TFT(2902)는 스위치들로서 도시되어 있다.
TA1의 기간에서, 스위칭 TFT(2901) 및 홀딩 TFT(2902)가 턴 온될 때, 전원 라인(2911)은 전류 TFT(2904), 스위칭 TFT(2901), 홀딩 TFT(2902) 및 홀딩 커패시터(2905)를 통해 소스 신호 라인(2907)에 접속된다. 소스 신호 라인(2907)을 통해, 비디오 신호 입력 전류원(2912)에 의해 규정된 전류량 Ivideo이 흐른다. 따라서, 충분한 시간이 지나고, 그것이 정상 상태가 되면, 전류 TFT(2904)의 드레인 전류는 Ivideo가 되고, 드레인 전류 Ivideo에 대응하는 게이트 전압은 홀딩 커패시터(2905)에서 유지된다.
전류 TFT(2904)의 드레인 전류가 Ivideo가 되도록 확정된 후, TA2의 기간이 개시되고, 홀딩 TFT(2902)는 턴 오프된다. 이 순간, 구동 TFT(2903)을 통해, Ivideo의 드레인 전류가 흐른다. 이 순간, 신호 전류 Ivideo는 전원 라인(2911)에서 EL 소자(2906)로 구동 TFT(2903)을 통해 입력된다. EL 소자(2906)는 신호 전류 Ivideo에 응답하는 루미넌스를 가진 광을 방출한다.
다음, TA3의 기간이 개시되면, 스위칭 TFT(2901)이 턴 오프된다. 스위칭 TFT(2901)이 턴 오프된 후에도, 신호 전류 Ivideo는 전원 라인(2911)에서 EL소자(2906)로 구동 TFT(2903)를 통해 계속 입력되고, EL 소자(2906)는 광을 계속 방출한다. 도 30a에 도시된 픽셀은 신호 전류 Ivideo를 비슷하게 변경함으로써 그레이 스케일을 표현할 수 있다.
도 30a에 도시된 픽셀에서, 구동 TFT(2903)은 포화 지역에서 동작한다. 구동 TFT(2903)의 드레인 전류는 소스 신호 라인(2907)으로부터 입력되는 신호 전류에 의해 결정되다. 따라서, 동일 픽셀에서의 구동 TFT(2903) 및 전류 TFT(2904)의 전류 특성들이 동일하다면, 구동 TFTs(2903)의 특성들의 변화가 존재할지라도, 구동 TFT(2903)의 게이트 전압은 일정한 드레인 전류가 발광 소자를 통해 흐르게 되는 방식으로 자동적으로 변할 수 있다.
EL 소자에서, 그 전극들 사이의 전압과 흐르는 전류량(I - V 특성)의 관계는 주위 온도의 영향, 시간에 대한 열화 등으로 인해 변한다. 따라서, 구동 TFT가 상기 기술된 전압 기록형 디지털 시스템과 같은 선형 지역에서 동작하는 디스플레이 장치에서, EL 소자의 두 전극들 사이의 전압 값이 동일할지라도, EL 소자의 두 전극들 사이를 흐르는 전류량은 변화된다.
전압 기록형 디지털 시스템에서, 도 31a 및 31b는 EL 소자의 I - V 특성이 열화 등으로 인해 변화되는 경우의 동작점의 변경을 도시한 도면들이다. 그 외에도, 도 31a 및 31b에서, 동일한 참조 번호들은 도 27a 및 27b의 대응하는 부분들과 동일한 그들 부분들에 주어진다.
도 31a는, 단순화할 목적으로, 도 26의 구동 TFT(2004) 및 EL 소자(3006)만을 도시한 도면이다. 구동 TFT(3004)의 소스와 드레인 사이의 전압은 Vds에 의해 표시된다. EL 소자(3006)의 두 전극 사이의 전압은 VEL에 의해 도시된다. EL 소자(3006)를 통하여 흐르는 전류는 IEL에 의해 도시된다. 전류 IEL은 구동 TFT(3004)의 드레인 전류 Id와 동일하다. 전원 라인(3005)의 전위는 Vdd에 의해 도시된다. 또한, EL 소자(3006)의 카운터 전극의 전위는 0(V)인 것으로 가정된다.
도 31b에서, 3202a는 열화 전의 EL 소자의 전압 VEL과 전류량 IEL의 관계(I - V 특성)를 도시하는 곡선을 나타낸다. 한편, 3202b는 열화 후의 EL 소자(3006)의 I -V 특성을 도시한 곡선을 나타낸다. 3201은 소스와 드레인 Vds사이의 전압과, 도 27b에서의 게이트 전극이 Vgs2인 경우의 구동 TFT(3004)의 드레인 전류 Id(IEL)의 관계를 도시한 곡선을 나타낸다. 구동 TFT(3004)와 EL 소자(3006)의 동작 조건들(동작점들)은 이들 두 곡선들의 교차점에 의해 결정된다. 한마디로 말하면, 도면에 도시된 선형 지역에서의 곡선(3202a) 및 곡선(3201)의 교차점(3203a)에 의해, 구동 TFT(3004)와, EL 소자(3006)의 열화 전의 EL 소자(3006)의 동작 조건들이 결정된다. 또한, 도면에 도시된 선형 지역에서의 곡선(3202b) 및 곡선(3201)의 교차점(3203b)에 의해, 구동 TFT(3004)와, EL 소자(3006)의 열화 후의 EL 소자(3006)의 동작 조건들이 결정된다. 동작점들(3203a 및 3203b)은 서로 비교될 것이다.
발광 상태에 있도록 선택된 픽셀에서, 구동 TFT(3004)는 ON의 상태에 있다.이 순간, EL 소자(3006)의 두 전극들 사이의 전압은 VA1이다. EL 소자(3006)가 열화되고, 그 I - V 특성이 변할 때, EL 소자(3006)의 두 전극들 사이의 전압이 VA1과 실질적으로 동일할지라도, 흐르는 전류는 IEL1에서 IEL2로 변할 것이다. 한마디로 말하면, EL 소자(3006)를 통해 흐르는 전류가 IEL1에서 IEL2로 각 픽셀의 EL 소자(3006)의 열화의 레벨만큼 변하기 때문에, 발광 루미넌스는 변화된다.
결과적으로, 구동 TFT가 선형 영역에서 동작하게 되는 그러한 유형의 픽셀을 갖는 디스플레이 장치에서, 영상의 번 인(burn-in)이 발생하는 경향이 있다.
반면에, 도 28 및 도 30a 내지 도 30d에 도시된 전류 기록형의 픽셀들에서, 상기에 서술된 영상의 번 인은 감소된다. 이것은 전류 기록형의 픽셀에서 구동 TFT가 정전류를 실질적으로 항상 흐르게 하도록 동작하기 때문이다.
전류 기록형의 픽셀에서, 전류 기록형에서의 EL 소자의 I-V 특성이 열화 등으로 인해 변화되는 경우에 동작 점의 변화는 예로서 도 28의 픽셀을 이용하여 서술될 것이다. 도 32는 EL 소자의 I-V 특성의 열화 등으로 인해 변화되는 경우의 동작 점의 변화를 도시하는 도면이다. 부가하면, 도 32에서, 동일한 참조번호들이 도 28의 대응하는 부분들과 동일한 부분들에 주어진다.
도 32a는 도 28에서 단지 구동 TFT(3303)와 EL 소자(3306)를 도시하는, 간략화의 목적을 위한 도면이다. 구동 TFT(3303)의 소스와 드레인 사이의 전압은 Vds에 의해 도시된다. EL 소자(3306)의 캐소드와 애노드 사이의 전압은 VEL에 의해 도시된다. EL 소자(3306)를 통해 흐르는 전류는 IEL에 의해 도시된다. 전류 IEL은 구동 TFT(3303)의 드레인 전류 Id와 동일하다. 전원 라인(3005)의 전위는 Vdd에 의해 도시된다. 또한, EL 소자(3306)의 카운터 전극의 전위는 0(V)로 가정된다.
도 32b에서, 3701은 구동 TFT(3303)의 드레인 전류와, 소스와 드레인 사이의 전압의 관계를 도시하는 곡선을 지정한다. 3702a는 열화전의 EL 소자(3306)의 I-V 특성을 도시하는 곡선을 지정한다. 반면에, 3702b는 열화이후의 EL 소자(3306)의 I-V 특성을 도시하는 곡선을 지정한다. EL 소자(3306)의 열화 이전의 EL 소자(3006)와 구동 TFT(3004)의 동작 조건들이 곡선들(3702a 와 3701)의 교점(3703a)에 의해 결정된다. EL 소자(3306)의 열화 이후의 EL 소자(3306)와 구동 TFT(3303)의 동작 조건들은 곡선들(3702b 및 3701)의 교점(3703b)에 의해 결정된다. 여기서, 동작 점들(3703a 및 3703b)은 서로 비교될 것이다.
전류 기록형의 픽셀에서, 구동 TFT(3303)는 포화 영역에서 동작한다. EL 소자(3006)가 열화되기 전과 이후에, EL 소자(3006)의 양쪽 전극들 사이의 전압은 VB1에서 VB2로 변화되지만, EL 소자(3006)를 통해 흐르는 전류는 실질적으로 일정한 IEL1으로 유지된다. 이러한 방식으로, EL 소자(3006)가 열화될 때에도, EL 소자(3006)를 통해 흐르는 전류는 실질적으로 일정하게 유지된다. 따라서, 영상의 번 인의 문제는 감소된다.
그러나, 전류 기록형의 종래의 구동 방법에서는, 신호 전류에 대응하는 전하가 각각의 픽셀의 유지 용량에서 유지될 필요성이 있다. 홀딩 커패시터에서 소정의 전하를 유지하는 동작은 신호 전류가 작아짐에 따라 더 긴 시간을 필요로 하는데, 신호 전류가 흐르는 배선의 교차 커패시턴스(intersection capacitance) 등 때문이다. 그 때문에, 신호 전류를 신속하게 기록하는 것이 어렵다. 또한, 신호 전류가 작은 경우에, 신호 전류의 기록이 실행되는 픽셀의 것과 동일한 소스 신호 라인에 접속된 복수의 픽셀들로부터 발생되는 누설 전류 등의 잡음의 영향이 크다. 그러므로, 픽셀이 정확한 루미넌스로 발광하는 것이 불가능하게 되는 위험이 있다.
또한, 도 30에 도시된 픽셀에 의해 표현된 전류 미러 회로를 갖는 픽셀에서, 전류 미러 회로를 구성하는 한 쌍의 TFT들이 동일한 전류 특성을 갖는 것이 바람직하다. 그러나, 실제로는, 이들 TFT들의 쌍이 완전히 동일한 전류 특성을 갖는 것은 어려우며, 변동이 발생한다.
도 30에 도시된 픽셀에서, 전류 TFT(2904)와 구동 TFT(2903)의 임계값들은 각각 Vtha, Vthb이다. 양쪽 트랜지스터들의 임계값들 Vtha, Vthb이 변하고 Vtha의 절대값 ┃Vtha┃이 Vthb의 절대값 ┃Vthb┃보다 작게 될 때, 블랙 디스플레이(black display)를 실행하는 경우가 고려될 것이다. 전류 TFT(2903)를 통해 흐르는 드레인 전류 비디오 신호 입력 전류원(2912)에 의해 결정된 전류값 Ivideo에 필적하며, 0인 것으로 가정된다. 그러나, 드레인 전류가 전류 TFT(2904)를 통해 흐르지 않을 때에도, ┃Vthb┃보다 약간 작은 레벨의 전압이 홀딩 커패시터(2905)에서 유지될 가능성이 있다. 여기서, ┃Vthb┃ 〉┃Vtha┃이므로, 구동 TFT(2903)의 드레인 전류가 0이 아닐 가능성이 있다. 블랙 디스플레이가 실행되는 경우에도, 드레인 전류가 구동 TFT(2903)를 통해 흐르고 EL 소자(2906)가 발광할 위험이 있으며, 콘트라스트가 저하되는 문제가 발생한다.
또한, 전류 기록형의 종래의 디스플레이 장치에서, 각각의 픽셀에 신호 전류를 입력하는 비디오 신호 입력 전류원은 (각각의 픽셀 라인에 대한) 각각의 컬럼에 대해 배치된다. 이들 모든 비디오 신호 입력 전류원들의 전류 특성들은 동일하게 되며, 출력되는 전류값은 유사하게 정확도를 가지고 변화된다. 그러나, 다결정질 반도체들 등을 이용하는 트랜지스터에서, 트랜지스터들의 특성들의 변동이 크므로, 전류 특성들이 균일한 비디오 신호 입력 전류원을 만드는 것은 어렵다. 따라서, 전류 기록형의 종래의 디스플레이 장치에서, 비디오 신호 입력 전류원은 단결정질 IC 기판 상에서 제조된다. 반면에, 픽셀이 형성되는 기판에 대하여는, 비용 등의 관점으로부터 유리 등과 같은 절연 기판 상에서 제조되는 것이 일반적이다. 그 다음에, 비디오 신호 입력 전류원이 제조되는 단결정질 IC 기판은 픽셀이 형성되는 기판위에 부착될 필요성이 있다. 그와 같은 기판의 디스플레이 장치는 비용이 높으며, 단결정질 IC 기판의 부착의 경우에 요구되는 영역이 크므로 화상 프레임의 영역이 감소될 수 없는 그러한 문제들을 가진다.
상기에 서술된 실제적인 조건의 관점에서, 본 발명은 발광 소자가 소자의 구동방법과 시간에 따른 열화의 영향하에 변하지 않고서 일정한 루미넌스로 발광하도록 될 수 있는 디스플레이 장치를 제공하는 과제를 가진다. 또한, 본 발명은 정확한 그레이 스케일 표현을 실행하는 것이 가능하고, 또한 각각의 픽셀에 비디오 신호를 기록하는 속도를 높이는 것이 가능하며, 누설 전류 등과 같은 잡음의 영향이 억제되는 디스플레이 장치와, 그 구동 방법을 제공한다. 또한, 본 발명은 화상 프레임의 영역을 감소시키고 소형화를 구현하는 디스플레이 장치와, 그 구동 방법을 제공하는 과제를 가진다.
도 1은 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 개략도.
도 2a 내지 도 2c는 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 개략도들.
도 3은 본 발명의 디스플레이 장치의 픽셀의 스위치부의 구조를 도시하는 도면.
도 4는 본 발명의 디스플레이 장치의 구동 방법을 도시하는 도면.
도 5a 내지 도 5d는 본 발명의 디스플레이 장치의 픽셀들의 스위치부들의 구조들을 도시하는 도면들.
도 6a 및 도 6b는 픽셀의 스위치부의 구조를 도시하는 도면들.
도 6c는 본 발명의 도 6a 및 도 6b에 도시된 구조를 갖는 디스플레이 장치의 구동 방법을 도시하는 도면.
도 7a 내지 도 7c는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 8a 내지 도 8c는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 9a 내지 도 9f는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구동 방법들 및 구조들을 도시하는 도면들.
도 10a 내지 도 10e는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구동 방법들 및 구조들을 도시하는 도면들.
도 11a 내지 도 11e는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구동 방법들 및 구조들을 도시하는 도면들.
도 12a 내지 도 12f는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구동 방법들 및 구조들을 도시하는 도면들.
도 13a 내지 도 13f는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구동 방법들 및 구조들을 도시하는 도면들.
도 14a 및 도 14b는 본 발명의 디스플레이 장치의 구동 방법들을 도시하는 도면들.
도 15a 및 도 15b는 본 발명의 디스플레이 장치의 구동 회로의 구조를 도시하는 도면들.
도 16은 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 17a 및 도 17b는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 18은 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 19a 내지 도 19c는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 20은 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 21a 및 도 21b는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 22는 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 23a 내지 도 23c는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 24는 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 25a 및 도 25b는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 26은 종래 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 27a 및 도 27b는 종래 디스플레이 장치의 구동 TFT의 동작 영역을 도시하는 도면들.
도 28은 종래 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 29a 내지 도 29d는 종래 디스플레이 장치의 픽셀의 동작을 도시하는 도면들.
도 30a 내지 도 30d는 종래 디스플레이 장치의 픽셀의 동작 및 구조를 도시하는 도면들.
도 31a 및 도 31b는 종래 디스플레이 장치의 구동 TFT의 동작 영역을 도시하는 도면들.
도 32a 및 도 32b는 종래 디스플레이 장치의 구동 TFT의 동작 영역을 도시하는 도면들.
도 33a 및 도 33b는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구조들을 도시하는 도면들.
도 34a 및 도 34b는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구조들을 도시하는 도면들.
도 35는 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 36은 본 발명의 디스플레이 장치의 픽셀의 전류원 회로의 구조를 도시하는 도면.
도 37은 본 발명의 디스플레이 장치의 픽셀의 전류원 회로의 구조를 도시하는 도면.
도 38은 본 발명의 디스플레이 장치의 픽셀의 전류원 회로의 구조를 도시하는 도면.
도 39a 및 도 39b는 본 발명의 디스플레이 장치의 픽셀들의 전류원 회로들의 구조들을 도시하는 도면들.
도 40은 본 발명의 디스플레이 장치의 픽셀의 구조를 도시하는 도면.
도 41은 본 발명의 디스플레이 시스템의 구조를 도시하는 개략도.
도 42는 채널 길이 L 및 ΔId의 관계를 도시하는 그래프도.
도 43a 및 도 43b는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
도 44a 및 도 44b는 본 발명의 디스플레이 장치의 픽셀들의 구조들을 도시하는 도면들.
*도면의 주요 부분에 대한 부호의 설명*
100:픽셀 101a, 101b:스위치부들
102a, 102b:전류원 회로들106:발광 소자
111:전류원 커패시터112:전류원 트랜지스터
3001:스위칭 TFT 3004:구동 TFT
3007:홀딩 커패시터3006:EL 소자
발명의 요약
본 발명은 상기에 서술된 테스크들 또는 문제들을 해결하기 위해 다음의 단계들을 취한다.
먼저, 본 발명의 대략적인 모습이 서술될 것이다. 본 발명의 디스플레이 장치에 포함된 각각의 픽셀은 복수의 스위치부들과 복수의 전류원 회로들을 가진다. 하나의 스위치부과 하나의 전류원 회로가 쌍으로서 동작한다. 이후에, 하나의 스위치부과 하나의 전류원 회로의 세트는 PAIR로 불린다. 하나의 픽셀에 복수의 PAIR들이 존재한다.
복수의 스위치부들 각각에 대하여, ON 또는 OFF가 디지털 비디오 신호에 의해 선택된다. 스위치부가 턴 온 될 때(도통), 전류는 스위치부에 대응하는 전류원회로로부터 발광 소자로 흘러, 발광 소자는 발광한다. 하나의 전류원 회로로부터 발광 소자로 공급되는 전류는 일정하다. 키르히호프의 전류 규칙에 따라, 발광 소자를 통해 흐르는 전류의 값은 도통 상태인 스위치부들에 대응하는 모든 전류원 회로들로부터 발광 소자로 공급되는 전류값들의 부가된 값에 필적할만하다. 본 발명의 픽셀에서, 발광 소자를 통해 흐르는 전류의 값은 복수의 스위치부들 중 어느 스위치부의 도통이 되어 그레이 스케일을 표현하는 것이 가능하게 되는지에 의해 변경된다. 반면에, 전류원 회로는 어떤 레벨의 일정한 전류를 항상 출력하도록 설정된다. 그러므로, 발광 소자를 통해 흐르는 전류의 변동을 방지하는 것이 가능하다.
본 발명의 픽셀의 구조와 그 동작은 본 발명의 디스플레이 장치의 픽셀의 구조를 통상적으로 도시하는 도 1의 이용에 의해 서술될 것이다. 도 1에서, 픽셀은 두개의 전류원 회로들(도 1에서, 전류원 회로 a, 전류원 회로 b), 두개의 스위치부들(도 1에서, 스위치부 a, 스위치부 b), 및 발광 소자를 가진다. 부가하면, 도 1은 한 픽셀에 전류원 회로와 스위치부의 두개의 PAIR들이 있는 픽셀의 예를 도시하지만, 한 픽셀에서의 쌍들의 수는 임의의 수일 수 있다.
스위치부(스위치부 a, 스위치부 b)은 입력 단자와 출력 단자를 가진다. 스위치부의 출력 단자와 입력 단자 사이에서 도통이 되거나 비도통이 되는 것은 디지털 비디오 신호에 의해 제어된다. 스위치부의 출력 단자와 입력 단자가 도통 상태에 있는 상태는 스위치부가 턴온된 것이라 불린다. 또한, 스위치부의 출력 단자와 입력 단자가 비도통 상태에 있는 상태는 스위치부가 턴오프된 것이라 불린다. 각각의 스위치부는 대응하는 디지털 비디오 신호에 의해 ON 상태와 OFF 상태에 대해 제어된다.
전류원 회로(전류원 회로 a, 전류원 회로 b)는 입력 단자와 출력 단자를 가지고, 입력 단자와 출력 단자사이에 흐르는 일정한 전류를 갖는 기능을 갖는다. 전류원 회로 a는 제어 신호 a에 의해 흐르는 일정한 전류 Ia를 갖도록 제어된다. 또한 , 전류원 회로 b는 제어 신호 b에 의해 흐르는 일정한 전류 Ib를 갖도록 제어된다. 제어 신호는 비디오 신호와 상이한 신호일 수 있다. 또한, 제어 신호는 전류 신호일 수 있거나, 전압 신호일 수 있다. 이러한 방식으로, 제어 신호에 의해 전류원 회로를 통해 흐르는 전류를 결정하는 동작은 전류원 회로의 설정 동작 또는 픽셀의 설정 동작이라 불린다. 전류원 회로의 설정 동작을 실행하는 타이밍은 스위치부의 동작과 동기일 수 있거나 비동기일 수 있으며, 임의의 타이밍에서 설정될 수 있다. 또한, 설정 동작은 하나의 전류원 회로에 대해서만 실행될 수 있고, 설정 동작이 실행되는 전류원 회로의 정보는 다른 전류원 회로들과 공유될 수 있다. 전류원 회로의 설정 동작에 의해, 전류원 회로가 출력하는 전류의 변동을 억제하는 것이 가능하다.
발광 소자는 양쪽 전극들 사이에 흐르는 전류량에 의해 루미넌스가 변화되는 소자를 의미한다. 발광 소자로서는, EL(Electro-Luminescence) 소자, FE(Field Emission) 소자 등이 언급된다. 그러나, 발광 소자를 대신하여, 전류, 전압 등에 의해 상태를 제어하는 임의의 소자를 이용하는 경우에도, 본 발명을 적용하는 것이 가능하다.
발광 소자의 두개의 전극들(애노드 및 캐소드)중에서, 그레이 스케일 전극(제 1 전극)은 스위치부 a와 전류원 회로 a를 순차적으로 통하여 전원 라인에 전기적으로 접속된다. 또한, 제 1 전극은 스위치부 b와 전류원 회로 b를 순차적으로 통하여 전원 라인에 전기적으로 접속된다. 부가하면, 스위치부 a가 턴 오프되는 경우에, 전류원 회로 a에 의해 정의된 전류가 발광 소자들 사이에서 흐르지 않고, 스위치부 b가 턴 오프되는 경우에, 전류원 회로 b에 정의된 전류는 발광 소자들 사이에서 흐르지 않는 그러한 회로 구조라면, 회로 구조는 도 1에 한정되지 않는다.
본 발명에서, 하나의 전류원 회로와 하나의 스위치부가 쌍을 이루며, 이것들은 직렬로 접속된다. 도 1의 픽셀에서, 두개의 세트들의 그와 같은 쌍들이 있고, 두개의 세트들의 쌍들은 서로 병렬로 접속된다.
다음에, 도 1에 도시된 픽셀의 동작이 서술될 것이다.
도 1에 도시된 바와 같이, 두개의 스위치부들과 두개의 전류원 회로들을 가진 픽셀에서, 발광 소자에 입력되는 전류의 전류의 총 경로들에서 3개의 방식들이 존재한다. 제 1 경로는 두개의 전류원 회로들중 어느 한 회로로부터 공급된 전류가 발광 소자에 입력되는 경로이다. 제 2 경로는 제 1 경로에서 전류를 공급하는 전류원 회로와 상이한 다른 전류원 회로로부터 공급된 전류가 발광 소자에 입력되는 경로이다. 제 3 경로는 양쪽의 두개의 전류원 회로들로부터 발광 소자로 전류가 공급되는 경로이다. 제 3 경로의 경우에, 각각의 전류원 회로들로부터 공급되는 전류들의 부가된 회로는 발광 소자에 입력될 것이다.
더 구체적으로 설명하면, 제 1 경로는 전류원 회로 a를 통해 흐르는 전류 Ia만이 발광 소자에 입력되는 경로이다. 이러한 경로는 디지털 비디오 신호 a와 디지털 비디오 신호 b에 의해 스위치부 a가 턴온되고 스위치부 b가 턴오프되는 경우에서 선택된다. 제 2 경로는 전류원 회로 b를 통해 흐르는 전류 Ib만이 발광 소자에 입력되는 경로이다. 이러한 경로는 디지털 비디오 신호 a와 디지털 비디오 신호 b에 의해 스위치부 a가 턴오프되고 스위치부 b가 턴온되는 경우에 선택된다. 제 3 경로는 전류원 회로 a를 통해 흐르는 전류 Ia와 전류원 회로 b를 통해 흐르는 전류 Ib의 부가된 전류 Ia+Ib가 발광 소자에 입력되는 경로이다. 이러한 경로는 스위치부 a와 스위치부 b 모두가 디지털 비디오 신호 a와 디지털 비디오 신호 b에 의해 턴온되는 경우에 선택된다. 즉, 전류 Ia+Ib가 디지털 비디오 신호 a와 디지털 비디오 신호 b에 의해 발광 소자를 통해 흐르게 되므로, 픽셀은 디지털/아날로그 변환과 동일한 동작을 실행한다는 것이 드러난다.
이어서, 본 발명의 디스플레이 장치에서의 그레이 스케일 포현에 대한 기본 기술이 서술될 것이다. 먼저, 각각의 전류원 회로를 통해 흐르는 정전류는 전류원 회로의 설정 동작에 의해 적당하게 정의된다. 각각의 픽셀에 포함된 복수의 전류원 회로들 각각은 다른 전류원 회로들의 것들과 상이한 전류값을 설정할 수 있다. 발광 소자는 흐르는 전류량(전류 밀도)에 대응하는 루미넌스로 발광하므로, 전류가 어느 전류원 회로로부터 공급되는지를 제어함으로써 발광 소자의 루미넌스를 설정하는 것이 가능하다. 그러므로, 발광 소자에 입력되는 전류의 경로를 선택함으로써, 복수의 루미넌스 레벨들로부터 발광 소자의 루미넌스를 선택하는 것이 가능하다. 이러한 방식으로, 디지털 비디오 신호에 의해 복수의 루미넌스 레벨들로부터 각각의 픽셀의 발광 소자의 루미넌스를 선택하는 것이 가능하다. 모든 스위치부들이 디지털 비디오 신호에 의해 턴오프될 때, 루미넌스는 어떤 전류도 발광소자에 입력되지 않으므로 0인 것으로 간주된다(이후에는 비발광 상태를 선택하는 것으로 불림). 이러한 방식으로, 각각의 픽셀의 발광 소자의 루미넌스를 변경함으로써 그레이 스케일을 표현하는 것이 가능하다.
그러나, 단지 상기에 서술된 방법만에 의해서는, 그레이 스케일들의 수가 충분하지 않은 경우가 있다. 그다음에, 다중의 그레이 스케일들을 구현하기 위해서, 그것을 다른 그레이 스케일 시스템들과 결합하는 것이 가능하다. 대략 분류하면, 두개의 시스템이 있다.
첫째로는 타임 그레이 스케일 시스템(time gray scale system)과 결합한 기술이다. 타임 그레이 스케일 시스템은 하나의 프레임 기간 내에서 발광의 기간을 제어함으로써 그레이 스케일을 표현하는 방법이다. 그 하나의 프레임 기간은 하나의 스크린 이미지를 디스플레이하기 위한 기간과 대등하다. 구체적으로, 하나의 프레임 기간은 복수의 서브 프레임 기간들로 분할되고, 각각의 서브 프레임 기간에 관해서는 각각의 픽셀의 발광 상태 또는 발광이 아닌 상태가 선택된다. 이러한 방식에서, 픽셀이 광 및 발광 루미넌스를 방출하는 기간의 조합에 의해서 그레이 스케일이 표현된다. 둘째로는 에어리어 그레이 스케일 시스템(area gray scalesystem)과 결합한 기술이다. 에어리어 그레이 스케일 시스템은 하나의 픽셀에서 발광 일부의 에어리어를 변경함으로써 그레이 스케일을 표현하는 방법이다. 예를 들어, 각각의 픽셀은 복수의 서브 픽셀들에 의해 구성된다. 여기서, 각각의 서브 픽셀의 구조는 본 발명의 디스플레이 장치의 픽셀 구조와 동일하다. 각각의 서브 픽셀에서, 발광 상태 또는 발광이 아닌 상태가 선택된다. 이러한 내용에서, 픽셀의 발광 일부 및 발광 루미넌스의 에어리어의 조합에 의해서 그레이 스케일이 표현된다. 추가적으로, 타임 그레이 스케일 시스템과 결합한 기술 및 에어리어 그레이 스케일 시스템가 결합한 기술이 결합될 수 있다.
다음에, 상기 기술된 그레이 스케일 디스플레이 기술에서 루미넌스 편차를 더 감소시키는 효율적인 기술이 제시될 것이다. 이것은, 심지어 동일한 그레이 스케일이 픽셀들 사이에 표현되도록 의도될 때조차 루미넌스가 예를 들어, 노이즈 등으로 인해 변경될 수 있는 경우에 효율적인 기술이다.
각각의 픽셀들에 포함된 복수의 전류원 회로들에서 2개 또는 그 이상의 전류원 회로들이 동일한 일정 전류를 출력하도록 설정된다. 그리고, 동일한 그레이 스케일을 표현하는 경우, 동일한 일정 전류를 출력하는 전류원 회로들이 선택적으로 사용된다. 이 경우에 있어서, 전류원 회로의 출력 전류가 변경되는 경우 조차도, 발광 소자를 통해 흐르는 전류는 일시적으로 평균화된다. 그러므로, 각각의 픽셀들 사이에 전류원 회로들의 출력 전류들의 편차로 인해 루미넌스의 편차를 시각적으로 감소시키는 것이 가능하다.
본 발명에 있어서, 이미지 디스플레이를 수행하는 경우의 발광 소자를 통해흐르는 전류가 미리 결정된 일정 전류에서 유지되기 때문에, 열화 등으로 인한 전류 특성의 변화에 관계없이, 발광 소자가 일정 루미넌스로 광을 방출하는 것이 가능하다. 스위치부의 ON 또는 OFF 상태가 디지털 비디오 신호에 의해 선택되고, 그에 따라 각각이 픽셀의 발광 상태 또는 발광이 아닌 상태가 선택되기 때문에, 픽셀로의 비디오 신호의 기록을 신속하게 한다. 발광이 아닌 상태가 비디오 신호에 의해 선택되는 픽셀에 있어서, 발광 소자로 입력될 전류가 스위치부에 의해 완전히 컷 오프(cut off)되기 때문에, 정확한 그레이 스케일을 표현하는 것이 가능하다. 요약하면, 흑백 디스플레이의 경우 누설 전류로 인한 콘트라스트 저하의 문제를 해결하는 것이 가능하다. 또한, 본 발명에 있어서, 다소 큰 전류원 회로를 통해 흐르는 일정 전류의 전류값을 설정하는 것이 가능하기 때문에, 작은 신호 전류를 기록하는 경우에 발생하는 노이즈의 영향을 감소시키는 것이 가능하다. 또한, 각각의 픽셀에 배치된 전류원 회로들을 통해 흐르는 전류값들을 변경하기 위한 구동 회로가 반드시 필요한 것은 아니고 단일 결정질 IC 기판 등과 같은 별개의 기판을 통해 제조되는 외부 구동 회로이기 때문에, 보다 낮은 비용과 보다 작은 크기를 실현하는 것이 가능하다.
실시예들의 상세한 설명
(실시예 1)
본 발명의 실시예는 도 2를 통해 기술될 것이다. 이러한 실시예에서는 하나의 픽셀에 2개의 PAIR들이 존재하는 경우가 기술될 것이다.
도 2a에 있어서, 각각의 픽셀(100)은 스위치부들(101a, 101b), 전류원 회로들(102a, 102b), 발광 소자(106), 비디오 신호 입력 라인들(Sa, Sb), 주사 라인들(Ga, Gb), 및 전원 라인(W)을 갖는다. 스위치부(101a) 및 전류원 회로(102a)는 하나의 PAIR를 형성하도록 직렬로 접속된다. 스위치부(101b) 및 전류원 회로(102b)는 하나의 PAIR를 형성하도록 직렬로 접속된다. 이러한 2개의 PAIR들은 병렬로 접속된다. 또한, 이러한 2개의 병렬 회로들은 발광 소자(106)에 직렬로 접속된다.
도 2a 내지 도 2c에 도시된 픽셀에 있어서, 2개의 PAIR들이 배치되지만, 이하 스위치부(101a) 및 전류원 회로(102a)의 PAIR에 주의하여, 전류원 회로(102a) 및 스위치부(101a)의 구조가 도 2a 내지 도 2c에 따라 기술될 것이다.
먼저, 전류원 회로(102a)는 도 2a에 따라 기술될 것이다. 도 2a에서, 전류원 회로(102a)는 원 및 그 원 내의 화살표로 도시된다. 그것은, 양극 전류가 화살표 방향으로 흐르는 것을 규정한다. 또한, 그것은, 단자 A의 전위가 단자 B의 전위보다 더 높다는 것을 규정한다. 따라서, 전류원 회로(102a)의 상세한 구조는 도 2b에 따라 도시될 것이다. 전류원 회로(102a)는 전류원 트랜지스터(112) 및 전류원 커패시터(111)를 갖는다. 또한, 전류원 트랜지스터(112) 등의 게이트 커패시턴스를 사용함으로써 전류원 커패시터(111)를 생략하는 것이 가능하다. 게이트 커패시턴스를 게이트 및 트랜지스터의 영역을 형성하는 채널 사이에 형성되는 커패시턴스라 가정한다. 전류원 트랜지스터(112)의 드레인 전류는 전류원 회로(102a)의 출력 전류가 된다. 전류원 커패시터(111)는 전류원 트랜지스터(112)의 게이트 전위를 유지한다.
전류원 트랜지스터(112)의 소스 단자 및 드레인 단자 중 하나는 단자 A에 전기적으로 접속되고, 다른 하나는 단자 B에 전기적으로 접속된다. 또한, 전류원 트랜지스터(112)의 게이트 전극은 전류원 커패시터(111)의 하나의 전극에 전기적으로 접속된다. 전류원 커패시터(111)의 다른 전극은 단자 A'에 전기적으로 접속된다. 또한, 전류원 회로(102a)를 구성하는 전류원 트랜지스터(112)는 N 채널 타입 또는 P 채널 타입일 수 있다.
P 채널 타입 트랜지스터가 전류원 트랜지스터(112)로서 사용되는 경우, 그것의 소스 단자는 단자 A에 전기적으로 접속되고, 그것의 드레인 단자는 단자 B에 전기적으로 접속된다. 또한, 전류원 트랜지스터(112)의 게이트 및 소스 사이에 전압을 유지하기 위해, 단자 A'가 전류원 트랜지스터(112)의 소스 단자에 전기적으로 접속되는 것이 바람직하다. 따라서, 단자 A'가 단자 A에 전기적으로 접속되는 것이 바람직하다.
반면에, N 채널 타입 트랜지스터가 전류원 트랜지스터(112)로서 사용되는 경우, 전류원 단자(112)의 드레인 단자가 단자 A에 전기적으로 접속되고, 소스 단자는 단자 B에 전기적으로 접속된다. 또한, 전류원 트랜지스터(112)의 게이트 및 소스 사이에 전압을 유지하기 위해, 단자 A'가 전류원 트랜지스터(112)의 소스 단자에 전기적으로 접속되는 것이 바람직하다. 따라서, 단자 A'가 단자 B에 전기적으로 접속되는 것이 바람직하다.
또한, P 채널 타입 트랜지스터가 전류원 트랜지스터(112)로서 사용되는 경우 및 N 채널 타입 트랜지스터가 전류원 트랜지스터(112)로서 사용되는 경우 모두, 단자 A'가 전류원 트랜지스터(112)의 게이트 전극의 전위가 유지될 수 있도록 접속되는 경우에 양호하다. 따라서, 단자 A'가 적어도 미리 결정된 기간 동안 일정 전위로 유지되는 배선에 접속되는 경우 조차도 양호할 수 있다. 여기서, 미리 결정된 기간은 전류원 회로가 전류를 출력하는 기간을 의미하고, 전류원 회로에 의해 출력되는 전류를 규정하는 제어 전류가 전류원 회로에 입력되는 기간을 의미한다.
또한, 실시예 1에서, P 채널 타입 트랜지스터가 전류원 트랜지스터(112)로서 사용되는 경우가 기술된다.
이어서, 스위치부(101a)가 도 2a에 따라 기술될 것이다. 스위치부(101a)는 단자 C 및 단자 D를 갖는다. 단자 C 및 단자 D 사이에 도통 상태 또는 비도통 상태는 디지털 비디오 신호에 의해 선택된다. 디지털 비디오 신호에 의해 단자 C 및 단자 D 사이에 도통 상태 또는 비도통 상태를 선택함으로써, 발광 소자(106)를 통해 흐르는 전류가 변경될 수 있다. 여기서, 스위치부(101a)를 턴 온(turn ON)하는 것은 단자 C 및 단자 D 사이에 도통 상태를 선택하는 것을 의미한다. 스위치부(101a)를 턴 오프하는 것은 단자 C 및 단자 D 사이에 비도통 상태를 선택하는 것을 의미한다. 이어서, 스위치부(101a)의 상세한 구조는 도 2c에 따라 기술될 것이다. 스위치부(101a)는 제 1 스위치(181), 제 2 스위치(182), 및 홀딩 유닛(holding unit)(183)을 갖는다.
도 2c에서, 제 1 스위치(181)는 제어 단자 r, 단자 e, 및 단자 f를 갖는다. 제 1 스위치(181)에 있어서, 제어 단자 r에 입력되는 신호에 의해, 단자 e 및 단자 f 사이에 도통 상태 또는 비도통 상태가 선택된다. 여기서, 단자 e 및 단자 f가 도통 상태로 바뀌는 경우를 제 1 스위치(181)가 턴 온된 것으로 지칭한다. 또한, 단자 e 및 단자 f가 비도통 상태로 바뀌는 경우를 제 1 스위치(181)가 턴 오프된 것으로 지칭한다. 제 2 스위치(182)에도 동일하게 적용된다.
제 1 스위치(181)는 픽셀로의 디지털 비디오 신호의 입력을 제어한다. 요약하면, 주사 라인 Ga로부터 제 1 스위치(181)의 제어 단자 r로 신호를 입력하여, 제 1 스위치(181)의 ON 또는 OFF가 선택된다.
제 1 스위치(181)가 턴 온될 때, 디지털 비디오 신호는 비디오 신호 입력 라인 Sa로부터 픽셀로 입력된다. 픽셀에 입력된 디지털 비디오 신호는 홀딩 유닛(183)에서 유지된다. 또한, 제 2 스위치(182)를 구성하는 트랜지스터의 게이트 커패시턴스 등을 이용함으로써 홀딩 유닛(183)을 생략하는 것이 가능하다. 또한, 픽셀에 입력된 디지털 비디오 신호는 제 2 스위치(182)의 제어 단자 r에 입력된다. 이러한 방식에서, 제 2 스위치(182)의 ON 또는 OFF가 선택된다. 제 2 스위치(182)가 턴 온될 때, 단자 C 및 단자 D는 도통 상태로 바뀌고, 전류는 전류원 회로(102a)로부터 발광 소자(106)에 공급된다. 제 1 스위치(181)가 턴 오프된 후일지라도, 디지털 비디오 신호는 홀딩 유닛(183)에 계속해서 유지되고, 제 2 스위치(182)의 ON 상태가 유지된다.
이어서, 발광 소자(106)의 구조가 기술된다. 발광 소자(106)는 2개의 전극들(애노드 및 캐소드)을 갖는다. 발광 소자(106)는 2개의 전극들 사이에 흐르는 전류에 대응하는 루미넌스를 갖는 광을 방사한다. 발광 소자(106)의 2개의 전극들 중, 하나는 전원 기준선(도시 안됨)에 전기적으로 접속된다. 전위(Vcom)가 전원 기준선에 의해 주어지는 전극은 카운터 전극(106b)으로 불린다. 다른 전극은 픽셀 전극(106a)으로 불린다.
발광 소자로서, 전계 발광(electroluminescence)을 이용하는 EL 소자는 매우 주의를 끌어왔다. EL 소자는 애노드, 캐소드와, 애노드와 캐소드 사이에 개재된 EL층을 갖는 구조이다. 애노드와 캐소드 사이에 전압을 인가함으로써, EL 소자는 광을 방사한다. EL층은 유기 재료를 포함할 수 있고, 또는 무기 재료를 포함할 수 있다. 또한, 그것은 유기 재료 및 무기 재료 양쪽에 의해 형성될 수 있다. 또한, EL 소자가 단일선 엑시톤(singlet exciton)으로부터 발광(형광)을 이용하는 소자 및 삼중선 엑시톤(triplet exciton)으로부터 발광(인광)을 이용하는 소자 중 하나 도는 양쪽 모두를 포함한다고 가정한다.
이어서, 픽셀의 구조 성분들의 접속 관계는 도 2a를 이용하여 기술될 것이다. 다시, 스위치부(101a) 및 전류원 회로(102a)의 쌍이 참조될 것이다. 단자 A는 전원선(W)에 전기적으로 접속되고, 단자 B는 단자 C에 전기적으로 접속되며, 단자 D는 발광 소자(106)의 픽셀 전극(106a)에 전기적으로 접속된다. 발광 소자를 통해, 저류는 픽셀 전극(106a)으로부터 카운터 전극(106b) 방향으로 흐른다. 픽셀 전극(106a)은 애노드이고, 카운터 전극(106b)은 캐소드이다. 전원선(W)의 전위는 전위(Vcom)보다 더 높게 설정된다.
부가하여, 픽셀의 구조 성분들의 접속 관계는 도 2a에 도시된 구조에 제한되지 않는다. 스위치부(101a) 및 전류원 회로(102a)가 직렬로 접속되는 것이 우수하다. 또한, 그것이 구성될지라도, 발광 소자(106)의 애노드 및 캐소드가 역으로 되는 것이 우수하다. 즉, 그것이 구성될지라도, 픽셀 전극(106a)이 캐소드가 되고 카운터 전극(106b)이 애노드가 되는 것이 우수하다. 부가하여, 양의 전류가 단자 A로부터 단자 B로 흐르는 것이 규정되었기 때문에, 픽셀 전극(106a)이 캐소드이고 카운터 전극(106b)이 애노드인 구조에서, 단자 A가 단자 B와 카운터 변화되는 구조가 실현된다. 즉, 단자 A가 스위치부(101a)의 단자 C에 전기적으로 접속되고, 단자 B가 전원선(W)에 전기적으로 접속되는 구조가 실현된다. 전원선(W)의 전위는 전위(Vcom)보다 더 낮게 설정된다.
부가하여, 이 실시예에서, 2쌍이 각각의 픽셀에 배치된다. 각각의 쌍의 구조는 상술된 바와 같지만, 이들 쌍의 접속에 대해 다음의 점을 고려할 필요가 있다. 전류원 회로 102a 및 전류원 회로 102b의 각각의 전류원 회로들로부터 공급된 전류들의 합이 발광 소자에 입력되도록 이루어진다는 점, 즉, 2쌍이 병렬로 접속되고, 발광 소자에 직렬로 접속된다는 점이다. 부가하여, 전류원 회로 102a의 전류의 방향이 전류원 회로 102b의 전류의 방향과 동일한 것이 바람직하다. 즉, 전류원 회로 102a를 통해 흐르는 양의 전류와 전류원 회로 102b를 통해 흐르는 양의 전류의 가산된 값이 발광 소자를 통해 흐르는 것이 바람직하다. 이러한 구성에 의해, 픽셀에서 디지털 신호에서 아날로그 신호로의 변환의 그것과 동일한 동작을 수행하는 것이 가능하다.
이어서, 픽셀의 동작의 개요가 기술될 것이다. 단자 C와 단자 D 사이의 도통 상태 또는 비도통 상태는 디지털 비디오 신호에 의해 선택된다. 전류원 회로는 흐르는 일정한 전류를 갖도록 설정된다. 전류원 회로로부터 공급된 전류는, 단자 C및 단자 D가 도통 상태로 바뀌는 스위치부를 통해 발광 소자에 입력된다. 부가하여, 하나의 디지털 비디오 신호는 하나의 스위치부를 제어한다. 따라서, 복수의 쌍들은 복수의 스위치부들을 갖고, 복수의 스위치부들은 대응하는 디지털 비디오 신호들에 의해 제어된다. 발광 소자를 통해 흐르는 전류의 값은 복수의 스위치부들 중 어느 스위치부가 턴 온되는지에 의존하여 상이하다. 이러한 방식으로, 발광 소자를 통해 흐르는 전류를 변화시킴으로써, 그레이 스케일이 표현되고, 이미지 디스플레이가 수행된다.
이어서, 픽셀의 상술된 동작이 더 상세하게 기술될 것이다. 상세한 설명에서, 스위치부(101a) 및 전류원 회로(102a)의 쌍은 예로서 소개되고, 그 동작이 기술될 것이다.
먼저, 스위치부(101a)의 동작이 기술될 것이다. 스위치부(101a)에 대해, 로우 선택 신호가 주사선(Ga)으로부터 입력된다. 로우 선택 신호는 디지털 비디오 신호가 픽셀에 입력될 때의 타이밍을 제어하기 위한 신호이다. 또한, 주사선(Ga)이 선택될 때, 디지털 비디오 신호는 비디오 신호 입력선(Sa)으로부터 픽셀에 입력된다. 즉, ON 상태로 바뀌는 제 1 스위치(181)를 통해, 디지털 비디오 신호는 제 2 스위치(182)에 입력된다. 제 2 스위치(182)의 ON 상태 또는 OFF 상태는 디지털 비디오 신호에 의해 선택된다. 또한, 디지털 비디오 신호는 홀딩 유닛(183)에 유지되고, 제 2 스위치(182)의 ON 상태 또는 OFF 상태가 유지된다.
이어서, 전류원 회로(102a)의 동작이 기술될 것이다. 특히, 제어 신호가 입력되는 경우의 전류원 회로(102a)의 동작이 기술될 것이다. 제어 신호에 의해, 전류원 트랜지스터(112)의 드레인 전류가 결정된다. 전류원 트랜지스터(112)의 게이트 전압은 전류원 커패시터(111)에 의해 유지된다. 전류원 트랜지스터(112)는 포화 영역(saturation region)에서 동작한다. 포화 영역에서 동작하는 트랜지스터의 드레인 전류는 드레인과 소스 사이의 전압이 변화될지라도 일정하게 유지되고, 게이트 전압이 동일하게 제공된다. 따라서, 전류원 트랜지스터(112)는 일정한 전류를 출력한다. 이러한 방식으로, 전류원 회로(102a)는 흐르는 제어 신호에 의해 결정된 일정한 전류를 갖는다. 전류원 회로(102a)의 일정한 출력 전류는 발광 소자에 입력된다. 픽셀의 설정 동작이 한번 수행된 후에, 픽셀의 설정 동작은 전류원 커패시터(111)의 방전에 응답하여 반복된다.
각각의 PAIR의 동작은 상술된 바와 같다. 또한, 본 발명의 디스플레이 장치에서, 픽셀에 포함된 각각의 PAIR의 스위치부에 입력된 디지털 비디오 신호는 동일하거나 상이한 것 중 어느 하나일 수 있다. 또한, 각각의 쌍의 전류원 회로에 입력된 제어 신호는 동일할 수 있고, 또는 상이할 수 있다.
(실시예 2)
본 실시예는 본 발명의 디스플레이 장치에서 픽셀에 포함된 각각의 쌍의 스위치부의 구체적인 구조 예를 보여준다. 또한, 스위치부를 갖는 픽셀의 동작이 기술될 것이다.
스위치부의 구조 예는 도 3에 도시된다. 스위치부(101)는 스위칭 트랜지스터(301), 구동 트랜지스터(302), 삭제 트랜지스터(304)와, 홀딩 커패시터(303)를 갖는다. 부가하여, 구동 트랜지스터(302)의 게이트 커패시턴스 등을 이용함으로써홀딩 커패시터(303)를 생략하는 것이 가능하다. 스위치부(101)를 구성하는 트랜지스터는 단결정 트랜지스터, 또는 다결정 트랜지스터, 또는 비정질 트랜지스터일 수 있다. 또한, 그것은 SOI 트랜지스터일 수 있다. 그것은 양극성 트랜지스터일 수 있다. 그것은 유기 재료, 예컨대 탄소 나노튜브를 이용하는 트랜지스터일 수 있다.
스위칭 트랜지스터(301)의 게이트 전극은 주사선(G)에 접속된다. 스위칭 트랜지스터(301)의 소스 단자 및 드레인 단자 중 하나는 비디오 신호 입력선(S)에 접속되고, 다른 하나는 구동 트랜지스터(302)의 게이트 전극에 접속된다. 구동 트랜지스터(302)의 소스 단자 및 드레인 단자 중 하나는 단자 C에 접속된다. 다른 하나는 단자 D에 접속된다. 홀딩 커패시터(303)의 한 전극은 구동 트랜지스터(302)의 게이트 전극에 접속되고, 다른 전극은 배선(Wco)에 접속된다. 부가하여, 홀딩 커패시터(303)가 구동 트랜지스터(302)의 게이트 전위를 유지할 수 있는 것이 우수하다. 따라서, 도 3에서 홀딩 커패시터(303)의 전극들 중 배선(Wco)에 접속되는 전극은, 전압이 배선(Wco)보다 적어도 일정한 기간에 대해 일정한 다른 배선에 접속될 수 있다. 삭제 트랜지스터(304)의 소스 단자 및 드레인 단자 중 하나는 구동 트랜지스터(302)의 게이트 전극에 접속되고, 다른 하나는 배선(Wco)에 접속된다. 부가하여, 구동 트랜지스터(302)가 턴 온되는 삭제 트랜지스터(304)를 가짐으로써 턴 오프되는 것이 우수하기 때문에, 배선(Wco)과 다른 것에 접속될 때 문제가 없다.
이 스위치부(101)의 기본 동작이 도 3을 참조하여 기술될 것이다. 삭제 트랜지스터(304)가 비도통인 상태에서 스위칭 트랜지스터(301)가 주사선(G)에 입력된 로우 선택 신호에 의해 ON 상태로 바뀔 때, 디지털 비디오 신호는 비디오 신호 입력선(S)으로부터 구동 트랜지스터(302)의 게이트 전극으로 입력된다. 입력된 디지털 비디오 신호의 전압은 커패시턴스(303)에 유지된다. 입력된 디지털 비디오 신호에 의해, 구동 트랜지스터(302)의 ON 상태 또는 OFF 상태가 선택되고, 스위치부(101)의 단자 C와 단자 D 사이의 도통 상태 또는 비도통 상태가 선택된다. 다음에, 삭제 트랜지스터(304)가 턴 온될 때, 홀딩 커패시터(303)에 유지된 전하들은 방전되고, 구동 트랜지스터(302)는 OFF 상태로 바뀌며, 스위치부(101)의 단자 C 및 단자 D는 비도통 상태로 바뀐다. 부가하여, 상술된 동작에서, 스위칭 트랜지스터(301), 구동 트랜지스터(302) 및 삭제 트랜지스터(304)는 단지 스위치들로서 테스크한다. 따라서, 이들 트랜지스터들은 그들의 ON 상태들에서의 선형 영역에서 동작한다.
부가하여, 구동 트랜지스터(302)는 포화 영역에서 동작될 수 있다. 포화 영역에서 구동 트랜지스터(302)를 동작함으로써, 전류원 트랜지스터(112)의 포화 영역 특성을 보상하는 것이 가능하다. 여기서, 포화 영역 특성은, 드레인 전류가 소스와 드레인 사이의 전압을 일정하게 유지되게 하는 특성을 나타내는 것으로 가정된다. 또한, 포화 영역 특성을 보상하도록, 소스와 드레인 사이의 전압으로서 드레인 전류의 증가를 억제하는 수단은 포화 영역에서 동작하는 전류원 트랜지스터(112)에서 또한 증가한다. 부가하여, 상술된 이점들을 얻기 위해, 구동 트랜지스터(302) 및 전류원 트랜지스터(112)는 동일한 극성이어야 한다.
포화 영역 특성을 보상하기 위한 상술된 이점들은 이하에서 기술될 것이다. 예컨대, 전류원 트랜지스터(112)의 소스와 드레인 영역 사이의 전압이 증가하는 경우가 관찰된다. 전류원 트랜지스터(112) 및 구동 트랜지스터(302)는 직렬로 접속된다. 따라서, 전류원 트랜지스터(112)의 소스와 드레인 사이의 전압의 변화에 의해, 구동 트랜지스터(302)의 소스 단자의 전위가 변화한다. 전류원 트랜지스터(112)의 소스와 드레인 사이의 전압이 증가할 때, 구동 트랜지스터(302)의 소스와 드레인 사이의 전압의 절대값은 더 작아진다. 이어서, 구동 트랜지스터(302)의 I-V 곡선이 변화한다. 이러한 변화의 방향은 드레인 전류가 감소하는 방향이다. 이러한 경우에, 구동 트랜지스터(302)에 직렬로 접속되는 전류원 트랜지스터(112)의 드레인 전류가 감소된다. 동일한 방식으로, 전류원 트랜지스터의 소스와 드레인 사이의 전압이 감소할 때, 전류원 트랜지스터의 드레인 전류는 증가한다. 이러한 수단에 의해, 전류원 트랜지스터를 통해 흐르는 전류가 일정하게 유지되는 이점을 얻는 것이 가능하다.
또한, 스위치부의 하나의 PAIR를 주시하는 것의 기본 동작을 설명하였지만, 동일한 것이 다른 스위치부의 동작에 대해서도 들어맞는다. 각각의 픽셀이 복수의 PAIR들을 갖는 경우에, 주사 라인들 및 비디오 신호 입력 라인들은 개개의 PAIR들에 따라 배치된다.
다음에는 그레이 스케일 디스플레이의 기술을 설명할 것이다. 본 발명의 디스플레이 장치에서, 그레이 스케일의 식은 스위치부의 온-오프 제어에 의해 실행된다. 예를 들어, 20:21:22:23:...에서 각각이 픽셀에 포함되는 복수의 전류원 회로들에 의해 출력될 전류들의 크기의 비를 설정함으로써, 픽셀들에 d/A 변환의 역할을 제공할 수 있고, 다수의 그레이 스케일을 표현할 수 있게 된다. 여기서, 스위치부의 PAIR들의 충분한 수 및 전류원 회로가 하나의 픽셀에 제공될 때, 그들에 의한 단지 제어에 의해 그레이 스케일을 충분히 표현할 수 있다. 그러한 경우, 나중에 설명될 타임 그레이 스케일 시스템과 결합하여 동작할 어떤 필요성도 없기 때문에, 각각의 스위치부 내에 삭제 트랜지스터를 배치할 필요가 없다.
그 다음, 상술된 그레이 스케일 디스플레이 기술을 타임 그레이 스케일 시스템에 결합하면, 또한 다수의 그레이 스케일을 디스플레이하는 기술을 도 3 및 4를 사용하여 설명할 것이다.
도 4에 도시된 바와 같이, 하나의 프레임 기간 F1은 제 1 서브 프레임 기간들 SF1내지 제n 서브 프레임 기간 SFn에 의해 공유된다. 각각의 서브 프레임 기간에서, 각 픽셀의 주사 라인 G이 차례로 선택된다. 상기 선택된 주사 라인 G에 대응하는 픽셀에서, 디지털 비디오 신호는 비디오 신호 입력 라인 S로부터 입력된다. 여기서, 디지털 비디오 신호들이 디스플레이 장치에 포함된 모든 픽셀들에 입력되는 기간은 어드레스 기간 Ta로 나타내진다. 특히, 제k 서브 프레임 기간에 대응하는 어드레스 기간은 Tak로 나타내진다(k는 n과 같거나 작은 자연수임). 어드레스 기간에 입력된 디지털 비디오 신호에 의해, 각각의 픽셀은 발광 방사 상태 또는 비발광 방사 상태로 된다. 이 기간은 디스플레이 기간 Ts로 나타내진다. 특히, 제 k 서브 프레임 기간에 대응하는 디스플레이 기간은 Tsk로 나타내진다. 도 4에서의 각각의 제 1 서브 프레임 기간 SF1내지 제 (k-1) 서브 프레임 기간 SFk-1에서, 어드레스 기간 및 디스플레이 기간이 제공된다.
서로 다른 픽셀 행들의 주사 라인들 G을 선택하고 동시에 그에 디지털 비디오 신호를 입력할 수 없기 때문에, 어드레스 기간들을 중복시킬 수가 없다. 그 다음, 하기의 기술을 이용하여, 어드레스 기간들을 중복시키지 않고도 어드레스 기간보다 더 짧은 디스플레이 기간을 만들 수 있게 된다.
디지털 비디오 신호가 각각의 픽셀에 기록되고 미리 결정된 디스플레이 기간이 끝난 후, 삭제 신호 라인들 RG이 차례로 선택된다. 삭제 신호 라인을 선택하기 위한 신호는 삭제 신호로서 불린다. 삭제 트랜지스터(304)가 삭제 신호에 의해 온 상태로 될 때, 비발광 방사 상태로 되는 픽셀 행들을 차례로 가질 수 있다. 이러한 방법에 의하여, 모든 삭제 신호 라인들 RG이 삭제되고, 모든 픽셀들이 비발광 방사 상태로 될 때의 시간까지의 기간이 리셋 기간 Tr로 나타내진다. 특히, 제k 서브 프레임 기간에 대응하는 리셋 기간은 TRk로 나타내진다. 또한, 픽셀들이 리셋 기간 Tr 후, 일정하게 비발광 방사로 되는 기간은 비디스플레이 기간 Tus로 나타내진다. 특히, 제k 서브 프레임 기간에 대응하는 비디스플레이 기간은 Tusk로 나타내진다. 리셋 기간 및 비디스플레이 기간을 제공함으로써, 다음 서브 프레임 기간이 시작하기 전에 비발광 방사 상태로 되는 픽셀을 가질 수가 있다. 이러한 방법에 의하여, 어드레스 기간보다 더 짧은 디스플레이 기간을 설정할 수가 있다. 도 4에서의 제 1서브 프레임 기간 SFk로부터 제 n 서브 프레임 기간 SFn까지의 서브 프레임 기간들에서, 리셋 기간 및 비디스플레이 기간이 배치되고, 어드레스 기간들보다 더 짧은 디스플레이 기간들 Tsk내지 Tsn이 설정된다. 여기에, 각 서브 프레임 기간에 대한 디스플레이 기간의 길이가 적당히 삭제될 수 있다.
이러한 방법에 의하여, 하나의 프레임 기간을 구성하는 각 서브 프레임에서의 디스플레이 기간의 길이가 설정된다. 이러한 방식에 있어서, 본 발명의 디스플레이는 타임 그레이 스케일 시스템과의 결합에 의해 다수의 그레이 스케일을 실현할 수 있다.
그 다음, 도 3에 도시된 스위치부과의 비교로서, 삭제 트랜지스터(304)를 배치하는 방법이 서로 다는 구조, 삭제 트랜지스터(304)가 제공되지 않는 구조를 설명할 것이다. 같은 참조 부호들 및 기호들은 도 3에서와 같이 같은 부분에 주어지고, 그에 대한 설명은 생략한다.
도 5a는 스위치부의 일예를 도시한다. 도 5a에서, 전류가 발광 방사 소자에 입력되는 경로 상에 삭제 트랜지스터(304)가 연속적으로 배치되고, 상기 삭제 트랜지스터(304)를 오프로 함으로써, 전류가 발광 방사 소자를 통해 흐르는 것이 방지되도록 설계된다. 또한, 전류가 발광 방사 소자에 입력되는 경로 상에 삭제 트랜지스터(304)가 연속적으로 배치되면, 삭제 트랜지스터(304)는 어디에나 배치될 수도 있다. 삭제 트랜지스터를 오프 상태로 함으로써, 일정하게 비발광 방사 상태로 되는 픽셀들을 가질 수가 있다. 이러한 방법에 의하여, 리셋 기간 및 비디스플레이기간을 설정할 수가 있다. 또한, 도 5a에 도시된 구조의 스위치부의 경우에, 픽셀에 포함된 복수의 PAIR들의 개개의 스위치부들에 삭제 트랜지스터들(304)을 배치하지 않고도, 그들을 한 부분에 배치할 수가 있다. 이러한 방법에 의해, 픽셀내의 트랜지스터들의 수를 제지할 수가 있다. 도 35는 삭제 트랜지스터(304)가 복수의 PAIR들에 의해 분배되는 경우의 픽셀의 구조를 도시한다. 여기서 또한, 2개의 PAIR들을 갖는 픽셀의 예를 설명할 것이지만, 본 발명은 이에 제한되지 않는다. 도 35에서, 같은 참조 부호들 및 기호들은 도 2a 및 3에서와 같이 같은 부분들에 주어진다. 또한, 스위치부(101a)에 대응하는 부분은 도 3의 참조 부호들 뒤에 "a"를 부가함으로써 나타내진다. 또한, 스위치부(101b)에 대응하는 부분은 도 3의 참조 부호들 뒤에 "b"를 부가함으로써 나타내진다. 도 35에서, 삭제 트랜지스터(304)를 오프로 함으로써, 전류원 회로(102a) 및 전류원 회로(102b)로부터 출력된 전류들 모두를 동시에 발사할 수가 있다.
또한, 복수의 스위치부들에 의해 공유되는 삭제 트랜지스터(304)는 전원 라인 W 및 전류원 회로들(102a 및 102b)을 접속하는 경로 상에 배치될 수 있다. 요컨대, 전원 라인 W 및 전류원 회로들(102a 및 102b)은 복수의 스위치부들로 공유되는 삭제 트랜지스터(304)를 통해 접속될 수 있다. 전류원 회로(102a) 및 전류원 회로(102b)로부터 출력되는 전류들 모두가 동시에 발사되는 위치가 있다면, 복수의 스위치부들에 의해 공유되는 삭제 트랜지스터(304)는 어디에나 배치될 수 있다. 예를 들어, 삭제 트랜지스터(304)는 도 35의 경로 X의 부분에 배치될 수도 있다. 요컨대, 전원 라인 W와, 전류원 회로(102a)의 단자 A 및 전류원 회로(102b)의 단자 A가 삭제 트랜지스터(304)에 의해 접속되도록 구성되는 것이 좋다.
도 5b는 스위치부의 또다른 구조를 도시한다. 도 5b는 삭제 트랜지스터(304)의 소스 및 드레인 단자들 사이를 통해, 구동 트랜지스터가 오프 상태로 되도록, 미리 결정된 전압이 구동 트랜지스터(302)의 게이트 전극에 인가되는 기술을 도시한다. 이러한 예에서, 삭제 트랜지스터(304)의 소스 단자 및 드레인 단자중 하나는 구동 트랜지스터의 게이트 전극에 접속되고, 다른 하나는 배선 Wr에 접속된다. 배선 Wr의 전위는 적당히 결정된다. 이러한 방법에 의하여, 배선 Wr의 전위가 삭제 트랜지스터를 통해 입력되는 게이트 전극에 대해, 구동 트랜지스터는 오프 상태로 되게 설계된다.
또한, 도 5b에 도시된 구조에서, 삭제 트랜지스터(304) 대신에 다이오드가 이용될 수도 있다. 상기 구조는 도 5c에 도시된다. 배선 Wr의 전위가 바뀐다. 이러한 방법에 의하여, 다이오드(3040)의 두 개의 전극들에서 구동 트랜지스터(302)의 게이트 전극에 접속되지 않는 측에의 전극의 전위가 바뀐다. 이러한 방법에 의하여, 구동 트랜지스터의 게이트 전극이 바꿔 오프 상태로 되는 구동 트랜지스터를 가질 수가 있다. 또한, 다이오드(3040)는 다이오드 접속된(그것의 게이트 전극 및 드레인 단자는 전기적으로 접속된다) 트랜지스터로 대체될 수 있다. 이러한 경우에, 트랜지스터는 N-채널 타입 트랜지스터 또는 P-채널 타입 트랜지스터일 수 있다.
또한, 배선 Wr 대신에, 주사 라인 G가 이용될 수도 있다. 도 5d는 주사 라인 G가 도 5b에 도시된 배선 Wr대신에 이용되는 구조를 도시한다. 그러나, 이러한 경우, 주사 라인 G의 전위를 고려하는, 스위칭 트랜지스터(301)의 극성에 유의할 필요성이 있다.
그 다음, 리셋 기간 및 비디스플레이 기간이 삭제 트랜지스터를 제공하지 않고도 제공되는 기술을 설명할 것이다.
제 1 기술은 구동 트랜지스터(302)의 게이트 전극에 접속되지 않는 측에의 홀딩 커패시터(303)의 전극의 전위를 바꿈으로써, 구동 커패시터(302)가 비도통 상태로 되는 기술이다. 이러한 구조는 도 6a에 도시된다. 구동 트랜지스터(302)의 게이트 전극에 접속되지 않는 측에의 홀딩 커패시터(303)의 전극은 배선 Wco에 접속된다. 배선 Wco의 신호를 바꿈으로써, 홀딩 커패시터(303)의 하나의 전극의 전위가 바뀐다. 그 다음, 전기 충전들이 홀딩 커패시터에 저장되어 있기 때문에, 홀딩 커패시터(303)의 다른 전극의 전위가 또한 바뀐다. 이러한 방법에 의하여, 구동 트랜지스터(302)의 게이트 전극의 전위를 바꿈으로써, 오프 상태로 되는 구동 트랜지스터(302)를 가질 수가 있다.
제 2 기술이 설명될 것이다. 하나의 주사 라인 G가 선택되는 기간은 제 1 절반 및 제 2 절반으로 나뉜다. 제 1 절반(게이트 선택 기간의 제 1 절반으로 나타냄)에서, 디지털 비디오 신호는 비디오 신호 입력 라인 S에 입력되고, 제 2 절반(게이트 선택 기간의 제 2 절반으로 나타냄)에서, 삭제 신호는 비디오 신호 입력 라인 S로 입력된다. 본 기술에 있어서, 삭제 신호는 구동 트랜지스터(302)의 게이트 전극에 입력되는 것에 맞추어, 오프 상태로 되는 구동 트랜지스터(302)를 갖는 신호일 거라고 추정된다. 이러한 방법에 의하여, 배선 기간보다 더 짧은 디스플레이 기간을 설정할 수가 있게 된다. 다음에, 상기 제 2 기술을 자세히 설명할 것이다.
우선, 상술된 기술을 이용하는 것에 맞추어 전체 디스플레이 장치의 구조를 설명할 것이다. 도 6b는 설명에 이용된다. 디스플레이 장치는 매트릭스 형상으로 배열된 복수의 픽셀들을 가지는 픽셀부(901), 픽셀부(901)에 대한 신호를 입력하는 비디오 신호 입력 라인 구동 회로(902), 제 1 주사 라인 구동 회로(903A), 제 2 주사 라인 구동 회로(903B)를 갖는다. 픽셀부(901)에 포함되는 각각의 픽셀은 도 6a에 도시된 바와 같이, 복수의 스위치부들(101) 및 전류원 회로들을 갖는다. 여기에, 제 1 주사 라인 구동 회로(903A)는 게이트 선택 기간의 제 1 절반에서 각각의 주사 라인 G에 대한 신호를 출력하는 회로일 거라고 추정된다. 또한, 제 2 주사 라인 구동 회로(903B)는 게이트 선택 기간의 제 2 절반에서 각각의 주사 라인 G에 대한 신호를 출력하는 회로일 거라고 추정된다. 스위칭 회로(904A) 및 스위칭 회로(904B)를 스위칭함으로써, 제 1 주사 라인 구동 회로(903A)와 각 픽셀의 주사 라인 G의 접속, 또는 제 2 주사 라인 구동 회로(903B)와 각 픽셀의 주사 라인 G의 접속이 선택된다. 비디오 신호 입력 라인 구동 회로(902)는 게이트 선택 기간의 제 1 절반에서 비디오 신호를 출력한다. 다른 한편, 게이트 선택 기간의 제 2 절반에서 삭제 신호를 출력한다.
그 다음, 상술된 구조의 디스플레이 장치의 구동 방법을 설명할 것이다. 도 6c의 타이밍 차트는 설명에 이용된다. 또한, 같은 참조 부호들 및 기호들은 도 4와 같이 같은 부분들에 주어지고, 그에 대한 설명은 생략한다. 도 6c에서, 게이트 선택 기간(991)은 게이트 선택 기간(991A)의 제 1 절반과 게이트 선택 기간(991B)의 제 2 절반으로 나뉜다. 기록 기간 Ta와 비교할 수 있는 903A에서, 각각의 주사 라인은 제 1 주사 라인 구동 회로에 의해 선택되어, 디지털 비디오 신호들이 입력된다. 리셋 기간 Tr과 비교할 수 있는 903B에서, 각각의 주사 라인은 제 2 주사 라인 구동 회로에 의해 선택되어, 삭제 신호가 입력된다. 이러한 방법에 의하여, 어드레스 기간 Ta보다 더 짧은 디스플레이 기간 Ts를 설정할 수가 있다.
또한, 도 6c에 있어서, 삭제 신호가 게이트 선택 기간의 제 2 반분에 입력되지만, 그 대신에, 다음의 서브 프레임 기간의 디지털 비디오 신호가 입력되어도 된다.
제 3 기술이 기술될 것이다. 제 3 기술은 발광 소자의 대향 전극의 전위를 변경함으로써, 무표시 기간이 제공되는 기술이다. 요컨대, 표시 기간은 대향 전극의 전위가 전원선의 전위와는 다른 소정의 전위들을 가지도록 설정된다. 한편, 무표시 기간에 있어서, 대향 전극의 전위는 전원선의 전위와 실질적으로 동일하도록 설정된다. 이러한 방식으로, 무표시 기간에 있어서, 픽셀에 유지된 디지털 비디오 신호에 관계없이, 무발광 상태에서 균일하게 변경되는 픽셀들을 가지는 것이 가능하다. 또한, 이러한 기술로, 무표시 기간에 있어서, 디지털 비디오 신호는 모든 픽셀들에 입력된다. 즉, 어드레스 기간이 무표시 기간에 제공된다.
상기한 구조의 스위치부들을 가진 픽셀에 있어서, 각 배선은 공유될 수 있다. 이러한 방식으로, 픽셀의 구조를 단순화하는 것이 가능하고, 또 픽셀의 개구율을 확대하는 것이 가능하다. 이하, 각 배선을 공유한 예가 기술될 것이다. 설명에있어서, 도 3에 도시된 구조를 가진 스위치부가 도 2에 도시된 픽셀에 적용되는 구조에서, 배선이 공유되는 예가 이용된다. 또한, 다음의 구조는 도 5 및 도 6에 도시된 구조를 가진 스위치부에 자유롭게 적용될 수 있다.
이하, 배선의 공유가 설명될 것이다. 배선을 공유하는 6개의 예들이 설명될 것이다. 또한, 도 7 및 도 8가 설명을 위해 이용된다. 도 7 및 도 8에 있어서, 동일 참조 번호들 및 부호들은 도 2 및 도 3에서와 동일 부분들에 부여되고, 그 상세한 설명은 생략한다.
도 7a는 배선(Wco)이 복수의 스위치부들에 의해 공유되는 픽셀 구조의 일예를 나타낸다. 도 7b는 배선(Wco)과 전원선(W)이 공통인 픽셀 구조의 일예를 나타낸다. 도 7c는 배선(Wco) 대신에 다른 픽셀 행(row)에 주사선을 사용하는 픽셀 구조의 일예를 나타낸다. 도 7c의 구조는, 비디오 신호의 기록이 행해지지 않는 기간 동안, 주사선들(Ga, Gb)의 전위들이 일정한 전위로 유지된다는 사실을 이용한다. 도 7c에 있어서, 배선(Wco) 대신에, 하나의 이전의 픽셀 행의 주사선들(Gai-1,Gbi-1)이 사용된다. 그러나, 이 경우, 주사선들(Ga, Gb)의 전위들을 고려하여, 스위칭 트랜지스터(301)의 극성에 주의를 기울일 필요가 있다. 도 8a는 신호 라인(RGa)과 신호 라인(RGb)을 공유한 픽셀 구조의 일예를 나타낸다. 이것은 제 1 스위치부과 제 2 스위치부가 동시에 OFF로 될 수 있기 때문이다. 공유된 신호 라인들은 모두 함께 RGa로 표현된다. 도 8b는 주사선(Ga)과 주사선(Gb)이 공통인 픽셀 구조의 일예를 나타낸다. 이러한 구조는 제 1 스위치부과 제 2 스위치부 양자가 동시에 OFF로 될 수 있다는 사실 때문이다. 공통 주사선은 Ga로 표현된다. 도 8c는 비디오 신호 입력선(Sa)과 비디오 신호 입력선(Sb)이 공통인 픽셀 구조의 일예를 나타낸다. 공통 비디오 신호 입력선은 Sa로 표현된다.
도 7a 내지 도 7c를 도 8a 내지 도 8c와 조합하는 것도 가능하다. 또한, 본 발명은 이것에 한정되지 않으며, 픽셀을 구성하는 배선들은 적당히 공유될 수 있다.
또한, 이 실시예를 실행될 실시예 1과 자유롭게 조합하는 것이 가능한다.
(실시예 3)
이 실시예에서, 본 발명의 디스플레이 장치의 각 픽셀에 구비된 전류원 회로의 구조 및 동작이 상세히 설명될 것이다.
각 픽셀에 구비된 복수 PAIR들 중 하나의 PAIR의 전류원 회로를 주시하고, 그 구조를 상세히 설명한다. 이 실시예에서, 전류원 회로의 5개의 구조 예들을 언급할 것이나, 전류원으로서 동작하는 회로이면 다른 구조 예도 좋다. 또한, 전류원 회로를 구성하는 트랜지스터는 단결정 트랜지스터, 다결정 트랜지스터, 또는 비정질 트랜지스터이어도 된다. 또, SOI 트랜지스터이어도 된다. 바이폴러 트랜지스터이어도 된다. 유기 재료 예를 들면 탄소 나노튜브(nanotube)를 사용하는 트랜지스터이어도 된다.
먼저, 제 1 구조의 전류원 회로를 도 9a를 이용하여 설명할 것이다. 또한, 도 9a에 있어서, 동일 참조 번호들 및 부호들은 도 2와 동일한 부분들에 부여된다.
도 9a에 도시된 제 1 구조의 전류원 회로는 전류 미러 회로를 구성하도록 전류원 트랜지스터(112)와 쌍을 이루는 전류 트랜지스터(1405)와 전류원 트랜지스터(112)를 가진다. 그것은 스위치로서 기능하는 전류 입력 트랜지스터(1403)와 전류 유지 트랜지스터(1404)를 가진다. 여기서, 전류원 트랜지스터(112), 전류 트랜지스터(1405), 전류 입력 트랜지스터(1403), 및 전류 유지 트랜지스터(1404)는 P-채널형 또는 N-채널형이어도 된다. 그러나, 전류원 트랜지스터(112)와 전류 트랜지스터(1405)의 극성들은 동일한 것이 바람직하다. 여기에는 전류원 트랜지스터(112)와 전류 트랜지스터(1405)가 P-채널형 트랜지스터들인 예가 도시되었다. 또, 전류원 트랜지스터(112)와 전류 트랜지스터(1405)의 전류 특성들은 동일한 것이 바람직하다. 그것은 전류원 트랜지스터(112)와 전류 트랜지스터(1405)의 게이트 전압들을 유지하는 전류원 커패시터(111)를 가진다. 또한, 트랜지스터의 게이트 용량 등을 적극적으로 이용함으로써, 전류원 커패시터(111)를 생략하는 것이 가능하다. 더욱이, 그것은 신호를 전류 입력 트랜지스터(1403)의 게이트 전극에 입력하는 신호 라인(GN)과 신호를 전류 유지 트랜지스터(1404)의 게이트 전극에 입력하는 신호 라인(GH)을 가진다. 또, 그것은 제어 신호가 입력되는 전류 라인(CL)을 가진다.
이들 소자들의 접속 관계를 설명한다. 전류원 트랜지스터(112)와 전류 트랜지스터(1405)의 게이트 전극들은 접속되어 있다. 전류원 트랜지스트(112)의 소스 단자는 단자(A)에 접속되어 있고 드레인 단자는 단자(B)에 접속되어 있다. 전류원 커패시터(111)의 하나의 전극은 전류원 트랜지스터(112)의 게이트 전극에 접속되어있고, 다른 전극은 단자(A)에 접속되어 있다. 전류 트랜지스터(1405)의 소스 단자는 단자(A)에 접속되어 있고, 드레인 단자는 전류 입력 트랜지스터(1403)를 통해 전류 라인(CL)에 접속되어 있다. 또, 전류 트랜지스터(1405)의 게이트 전극과 드레인 단자는 전류 유지 트랜지스터(1404)를 통해 접속되어 있다. 전류 유지 트랜지스터(1404)의 소스 단자 또는 드레인 단자는 전류 트랜지스터(1405)의 드레인 단자와 전류원 커패시터(111)에 접속되어 있다. 그러나, 전류 유지 트랜지스터(1404)의 소스 단자 및 드레인 단자 중 하나이고 전류원 커패시터(111)에 접속되지 않은 측은 전류 라인(CL)에 접속되게 구성해도 된다. 이러한 구조는 도 36에 도시되어 있다. 또한, 도 36에 있어서, 동일 참조 번호들 및 부호들은 도 9a에 와 동일 부분들에 부여된다. 이러한 구성으로, 전류 유지 트랜지스터(1404)가 OFF 상태에 있을 때 전류 라인(CL)의 전위를 조정함으로써, 전류 유지 트랜지스터(1404)의 소스 및 드레인 단자들 간의 전압을 저감시키는 것이 가능하다. 결과적으로, 전류 유지 트랜지스터(1404)의 OFF 전류를 저감시키는 것이 가능하다. 이러한 방식에 의해, 전류원 커패시터(111)로부터 전하의 누설을 저감시키는 것이 가능하다.
또, 전류원 트랜지스터(112)와 전류 트랜지스터(1405)가 도 9a에 도시된 전류원 회로의 구조에서 N-채널형 트랜지스터들로 설정되는 경우의 예가 도 33a에 도시된다. 또한, 도 9a에 도시된 구조의 전류원 회로와는 대조적으로, 도 33a에 도시된 구조의 전류원 회로에 있어서는, 전류원 회로(102)의 설정 동작의 경우, 전류가 전류 트랜지스터(1405)의 소스 및 드레인을 통해 전류 라인(CL)과 단자(A) 사이 그리고 전류원 트랜지스터(112)의 소스와 드레인 사이 및 단자(B)를 통해 흐르는 것을 방지하기 위해 트랜지스터들(1441, 1442)을 배치할 필요가 있다. 또, 표시 동작에서 일정한 전류가 단자(A)와 단자(B) 사이를 흐르도록 된 경우 전류가 전류 트랜지스터(1405)의 소스와 드레인 사이로 흐르는 것을 방지하기 위해 트랜지스터(1443)를 배치할 필요가 있다. 이러한 방식으로, 전류원 회로(102)는 정확하게 소정 전류값의 전류를 출력할 수 있다.
또, 도 9a에 도시된 구조의 회로에 있어서, 전류 유지 트랜지스터(1404)의 위치를 변경함으로써, 도 9b에 도시된 것과 같은 회로를 구성하는 것이 가능하다. 도 9b에 있어서, 전류 트랜지스터(1405)의 게이트 전극과 전류원 커패시터(111)의 하나의 전극은 전류 유지 트랜지스터(1404)를 통해 접속되어 있다. 이 순간에, 전류 트랜지스터(1405)의 드레인 단자와 게이트 전극은 배선에 의해 접속되어 있다.
이하, 상기한 제 1 구조의 전류원 회로의 설정 동작을 설명할 것이다. 또한, 도 9a의 설정 동작은 도 9b의 설정 동작과 동일하다. 여기서, 도 9a에 도시된 회로를 일예로서 취하여 그 설정 동작을 설명할 것이다. 도 9c 내지 도 9f가 설명을 위해 사용된다. 제 1 구조의 전류원 회로에 있어서, 설정 동작은 도 9c 내지 도 9f의 상태들을 순서대로 거쳐 감으로써 행해진다. 설명에 있어서, 단순하게 하기 위해, 전류 입력 트랜지스터(1403)와 전류 유지 트랜지스터(1404)는 스위치들로서 표현된다. 여기서는 전류원 회로(102)를 설정하기 위한 제어 신호는 제어 전류인 경우가 도시된다. 또, 도면에 있어서, 전류가 흐르는 경로는 굵은 선의 화살표로 나타낸다.
도 9c에 도시된 기간 TD1에 있어서, 전류 입력 트랜지스터(1403)와 전류 유지 트랜지스터(1404)는 ON 상태로 된다. 이 단(stage)에서, 전류 트랜지스터(1405)의 소스와 게이트 간의 전압은 OFF이므로, 전류는 전류 라인(CL)으로부터 도시된 경로를 통해 흐르고 전하들은 전류원 커패시터(111)에 유지된다.
도 9d에 도시된 기간 TD2에 있어서, 전류원 커패시터(111)에 유지된 전하들에 의해, 전류 트랜지스터(1405)의 게이트와 소스 간의 전압은 임계 전압보다 크게 된다. 이후, 전류는 전류 트랜지스터(1405)의 소스 및 드레인 사이를 통해 흐른다.
충분한 시간이 지나 정상 상태가 실현되면, 도 9e에 도시된 기간 TD3에서와 같이, 전류 트랜지스터(1405)의 소스와 드레인 사이를 흐르는 전류는 제어 전류가 된다. 이러한 방식으로, 드레인 전류가 제어 전류로 설정되어 있을 경우의 게이트 전압은 전류원 커패시터(111)에 유지된다.
도 9에 도시된 기간 TD4에 있어서, 전류 유지 트랜지스터(1404)와 전류 입력 트랜지스터(1403)는 OFF로 된다. 이러한 방식으로, 제어 전류가 픽셀을 통해 흐르는 것을 방지한다. 또한, 전류 유지 트랜지스터(1404)가 OFF로 되는 타이밍은, 전류 입력 트랜지스터(1403)가 OFF로 되는 타이밍에 비해 빠르거나 동시인 것이 바람직하다. 이것은 전류원 커패시터(111)에 유지된 전하들이 방전하는 것을 방지하기 때문이다. 기간 TD4 후, 전압이 전류원 트랜지스터(112)의 소스와 드레인 단자들 간에 인가되면, 제어 전류에 대응하는 드레인 전류가 흐른다. 요컨대, 전압이 단자(A)와 단자(B) 간에 인가되면, 전류원 회로(102)는 제어 전류에 대응하는 전류를 출력한다.
여기서, 전류원 트랜지스터(112)의 채널 폭과 채널 길이의 비(W1/L1)는 전류트랜지스터(1405)의 채널 폭과 채널 길이의 비(W2/L2)와 관련되어 변경될 수 있다. 이러한 방식으로, 전류원 회로(102)가 출력하는 전류의 전류값을 픽셀에 입력되는 제어 전류와 관련지어 변경하는 것이 가능하다. 예를 들면, 각 트랜지스터는 픽셀에 입력될 제어 전류가 전류원 회로(102)가 출력하는 전류보다 크게 되는 방식으로 설계된다. 이러한 방식으로, 큰 전류값의 제어 전류를 사용함으로써, 전류원 회로(102)의 설정 동작이 행해진다. 결과적으로, 전류원 회로의 설정 동작 속도를 올리는 것이 가능하다. 또, 노이즈의 영향을 감소시키는 것이 유효하다.
이 수단으로, 전류원 회로(102)는 미리 정해진 전류를 출력한다.
또한, 위에 설명된 구조의 전류원 회로에서, 신호가 신호 라인(GH)으로 입력되고 전류 유지 트랜지스터가 ON 상태인 경우에, 전류 라인(CL)은 일정 전류가 항상 이것을 통해 흐르는 방식으로 설정되어야 한다. 이것은, 전류가 전류 라인(CL)에 입력되지 않는 기간에, 전류 유지 트랜지스터(1404) 및 전류 입력 트랜지스터(1403)가 ON 상태로 전환될 때, 전류원 커패시터(111) 내에 유지되는 전기 전하들이 방전되기 때문이다. 그 때문에, 일정 전류가 모든 픽셀들에 대응하는 복수의 전류 라인들(CL)로 선택적으로 입력되고 픽셀의 설정 동작이 수행되는 경우에, 요약하면, 일정 전류가 전류 라인(CL)에 항상 입력되는 것이 아닌 경우에, 뒤따르는 구조의 전류원 회로가 사용될 것이다.
도 9a 및 도 9b에 도시된 전류원 회로에서, 부가된 것은 전류원 트랜지스터(112)의 드레인 단자와 게이트 전극의 연결을 선택하기 위한 스위칭 소자가다. 이 스위칭 소자의 ON 또는 OFF는 신호 라인(GH)에 입력될 신호와는 다른신호에 의해 선택된다. 도 33b는 위에 설명된 구조 중 한 예를 보여준다. 도 33b에는 포인트 시퀀셜 트랜지스터(1443)와 포인트 시퀀셜 라인(CLP)이 배치된다. 이 수단에 의해, 임의 픽셀(arbitrary pixel)이 하나 하나씩 선택되고, 일정 전류가 선택된 픽셀의 적어도 전류 라인(CL)에 입력되도록 만들어지고, 이에 의해, 픽셀의 설정 동작이 수행된다.
제 1 구조의 전류원 회로의 각각의 신호 라인은 공통일 수 있다. 예를 들어, 도 9a, 도 9b, 및 도 33에 도시된 구조에서, 전류 입력 트랜지스터(1403) 및 전류 유지 트랜지스터(1404)가 동일한 타이밍에 ON 또는 OFF되도록 스위칭된다면, 동작에 아무 문제가 없다. 이 때문에, 전류 입력 트랜지스터(1403)와 전류 유지 트랜지스터(1404)의 극성들이 동일하게 만들어지고, 신호 라인(GH) 및 신호 라인(GN)은 공통일 수 있다.
다음으로, 제 2 구조의 전류원 회로가 설명될 것이다. 또한, 도 10이 설명을 위해 인용된다. 도 10a에서, 동일한 참조 번호들과 기호들은 도 2에서와 같은 부분들에 주어진다.
제 2 구조의 전류원 회로의 구조적 구성 요소들이 설명될 것이다. 제 2 구조의 전류원 회로는 전류원 트랜지스터(112)를 갖는다. 또한, 이것은 전류 입력 트랜지스터(203) 및 전류 유지 트랜지스터(204), 및 스위치들로 기능하는 전류 정지 트랜지스터(205)를 갖는다. 여기서, 전류원 트랜지스터(112), 전류 입력 트랜지스터(203), 전류 유지 트랜지스터(204), 및 전류 정지 트랜지스터(205)가 P-채널 타입 또는 N-채널 타입일 수 있다. 여기서는 전류원 트랜지스터(112)가 P 채널 타입 트랜지스터인 예를 보여준다. 또한, 이것은 전류원 트랜지스터(112)의 게이트 전극을 유지하기 위한 전류원 커패시터(111)를 갖는다. 또한, 트랜지스터의 게이트 커패시턴스 등을 포지티브적으로 사용하여, 전류원 커패시터(111)를 생략하는 것이 가능하다. 또한, 이것은 신호를 전류 정지 트랜지스터(205)의 게이트 전극에 입력하는 신호 라인(GS)과 신호를 전류 유지 트랜지스터(204)의 게이트 전극에 입력하는 신호 라인(GH) 및 신호를 전류 입력 트랜지스터(203)의 게이트 전극에 입력하는 신호 라인(GN)을 갖는다. 또한, 이것은 제어 신호가 입력되는 전류 라인(CL)을 갖는다.
이들 구조적 구성 요소들의 연결 관계가 설명될 것이다. 전류원 트랜지스터(112)의 게이트 전극들은 전류원 커패시터(111)의 전극들 중 하나에 연결된다. 전류원 커패시터(111)의 다른 전극은 단자(A)에 연결된다. 전류원 트랜지스터(112)의 소스 단자는 단자(A)에 연결된다. 전류원 트랜지스터(112)의 드레인 단자는 전류 정지 트랜지스터(205)를 통해 단자(B)에 연결되고, 또한, 전류 입력 트랜지스터(203)를 통해 전류 라인(CL)에 연결된다. 전류원 트랜지스터(112)의 게이트 전극 및 드레인 단자는 전류 유지 트랜지스터(204)를 통해 연결된다.
또한, 도 10a에 도시된 구조에서, 전류 유지 트랜지스터(204)의 소스 단자 또는 드레인 단자는 전류원 커패시터(111)와 전류원 트랜지스터(112)의 드레인 단자에 연결된다. 그러나, 전류원 커패시터(111)에 연결되지 않은 전류 유지 트랜지스터(204)의 사이드가 전류 라인(CL)에 연결되도록 구성될 수 있다. 위에 설명된 구조는 도 34a에 도시된다. 이 구조로, 전류 유지 트랜지스터(204)가 OFF 상태에있을 때 전류 라인(CL)의 전기 전위를 조정하여, 전류 유지 트랜지스터(204)의 소스와 드레인 단자들 간의 전압을 감소하는 것이 가능하다. 결과적으로, 전류 유지 트랜지스터(204)의 OFF 전류를 감소시키는 것이 가능하다. 이 수단으로, 전류원 커패시터(111)로 부터의 전기 전하들의 누출을 감소하는 것이 가능하다.
다음으로, 도 10a에 도시된 제 2 구조의 전류원 회로의 설정 동작이 설명될 것이다. 도면들 10b-10e가 설명을 위해 사용된다. 제 2 구조의 전류원 회로에서, 설정 동작이 순서대로 도면들 10b 내지 10e의 상태들을 통과하여 수행된다. 설명에서, 간결성의 목적으로, 전류 입력 트랜지스터(203), 전류 유지 트랜지스터(204) 및 전류 정지 트랜지스터(205)가 스위치들로서 나타내진다. 여기서, 보여지는 것은 전류원 회로(102)를 설정하기 위한 제어 신호가 제어 전류인 경우이다. 또한, 도면에서, 전류가 흐르는 경로가 두꺼운 선의 화살로 보여진다. 또한, 도면에서, 전류가 흐르는 경로는 굵은선 화살표로 도시된다.
도 10b에 도시된 기간(TD1)에서, 전류 입력 트랜지스터(203) 및 전류 유지 트랜지스터(204)가 ON 상태로 전환된다. 또한, 전류 정지 트랜지스터(205)는 OFF 상태에 있다. 이 수단에 의해, 전류가 전류 라인(CL)으로부터 도시된 경로를 통해 흐르고 전기 전하들이 전류원 커패시터(111)에 유지된다.
도 10c에 도시된 기간(TD2)에서, 유지된 전기 전하들에 의해, 전류원 트랜지스터(112)의 게이트와 소스 사이의 전압이 임계 전압보다 더 크게된다. 그후 드레인 전류가 전류원 트랜지스터(112)를 통해 흐른다.
충분한 시간이 지나고 정상 상태가 실현될 때, 도 10d에 도시된 기간(TD3)에서와 같이, 전류원 트랜지스터(112)의 드레인 전류가 제어 전류로서 결정된다. 이 수단에 의해, 전류원 트랜지스터(112)의 게이트 전압이, 드레인 전류가 제거 전류에 설정되는 경우에, 전류원 커패시터(111)에 유지된다.
도 10e에 도시된 기간(TD4)에서, 전류 입력 트랜지스터(203)와 전류 유지 트랜지스터(204)가 OFF 상태로 전환된다. 이 수단에 의해, 제어 전류가 픽셀을 통해 흐르는 것이 방지된다. 또한, 전류 입력 트랜지스터(203)가 OFF되는 타이밍에 비교할 때, 전류 유지 트랜지스터(204)가 OFF되는 타이밍이 더 빠르거나 동시인 것이 바람직하다. 이것은 전류원 커패시터(111) 내에 유지되는 전기 전하들이 방전되는 것을 방지하기 때문이다. 또한, 전류 정지 트랜지스터(205)가 ON 상태로 전환된다. 기간(TD4) 후에, 전압이 전류원 트랜지스터(112)의 소스 및 드레인 단자들 사이에 인가될 때, 제어 전류에 대응하는 드레인 전류가 흐른다. 짧게 말해, 전압이 단자(A)와 단자(B) 사이에 인가될 때, 전류원 회로(102)는 제어 회로에 대응하는 드레인 전류가 흐르도록 한다. 이 수단에 의해, 전류원 회로(102)가 미리 정해진 전류를 출력한다.
또한, 전류 정지 트랜지스터(205)는 필수적이지 않다. 예를 들어, 단자(A)와 단자(B) 중 적어도 하나가 개방된 상태에 있을 때만 설정 동작이 수행되는 경우에, 전류 정지 트랜지스터(205)가 필요하지 않다. 구체적으로, 쌍을 만드는 스위치 부분이 OFF 상태에 있는 경우에만 설정 동작을 수행하는 전류원 회로에서, 전류 정지 트랜지스터(205)는 필요하지 않다.
또한, 위에 설명한 구조의 전류원 회로에서, 신호가 신호 라인(GH)에 입력되고 전류 유지 트랜지스터(204)가 ON 상태에 있는 경우에, 전류 라인(CL)이 일정 전류가 항상 이것을 통해 흐르는 방식으로 설정되어야 한다. 이것은, 전류 유지 트랜지스터(204)와 전류 입력 트랜지스터(203)가 ON 상태로 전환될 때, 전류가 전류 라인(CL)에 입력되지 않는 기간에, 전류원 커패시터(111)에 유지되는 전기 전하들이 방전되기 때문이다. 이 때문에, 일정 전류가 모든 픽셀들에 대응하는 복수의 전류 라인들(CL)로 선택적으로 입력되고 픽셀의 설정 동작이 수행되는 경우에, 짧게 말해, 일정 전류가 전류 라인(CL)에 항상 입력되는 것이 아닌 경우에, 뒤따르는 구조의 전류원 회로가 사용될 것이다.
전류원 트랜지스터(112)의 드레인 단자와 게이트 전극의 연결을 선택하기 위한 스위칭 소자가 부가된다. 이 스위칭 소자의 ON 또는 OFF는 신호 라인(GH)에 입력될 신호와 다른 신호에 의해 선택된다. 도 34b는 위에 설명된 구조 중 한 예를 보여준다. 도 34b에는 포인트 시퀀셜 트랜지스터(245)와 포인트 시퀀셜 라인(CLP)이 배치된다. 이 수단에 의해, 임의 픽셀이 하나 하나씩 선택되고, 일정 전류가 선택된 픽셀의 적어도 전류 라인(CL)에 입력되도록 만들어지고, 이에 의해, 픽셀의 설정 동작이 수행된다.
제 2 구조의 전류원 회로의 각각의 신호 라인은 공유될 수 있다. 예를 들어, 전류 입력 트랜지스터(203) 및 전류 유지 트랜지스터(204)가 동일한 타이밍에 ON 또는 OFF되도록 스위칭된다면, 동작에 아무 문제가 없다. 이 때문에, 전류 입력 트랜지스터(203)와 전류 유지 트랜지스터(204)의 극성들이 동일하게 만들어지고, 신호 라인(GH) 및 신호 라인(GN)이 공유될 수 있다. 또한, 전류 입력트랜지스터(203)가 OFF될 때와 동시에 전류 정지 트랜지스터(205)가 ON된 다면 동작에 아무런 문제가 없다. 이 때문에, 전류 입력 트랜지스터(203)와 전류 정지 트랜지스터(205)의 극성들이 다르게 만들어지고, 신호 라인(GN)과 신호 라인(GS)이 공유될 수 있다.
또한, 전류원 트랜지스터(123)가 N 채널 타입 트랜지스터인 경우에 구조적 예는 도 37에 보여진다. 또한, 동일한 참조 번호들과 기호들은 도 10에서와 같이 동일한 부분에 주어진다.
다음으로, 제 3 구조의 전류원 회로가 설명될 것이다. 또한, 도 11이 이 설명을 위해 참조된다. 도 11a에서, 동일한 참조 번호들과 기호들은 도 2에서와 동일한 부분들에 주어진다.
제 3 구조의 전류원 회로의 구조적 구성 요소들이 설명될 것이다. 제 3 구조의 전류원 회로는 전류원 트랜지스터(112)를 갖는다. 또한, 스위치들로서 기능하는 전류 입력 트랜지스터(1483), 전류 유지 트랜지스터(1484), 발광 트랜지스터(1486), 및 전류 기준 트랜지스터(1488)를 갖는다. 여기서, 전류원 트랜지스터(112), 전류 입력 트랜지스터(1483), 전류 유지 트랜지스터(1484), 발광 트랜지스터(1486), 및 전류 기준 트랜지스터(1488)는 P-채널 타입 또는 N-채널 타입일 수 있다. 여기서 전류원 트랜지스터(112)가 P 채널 타입 트랜지스터인 실시예를 보여준다. 또한, 이것은 전류원 트랜지스터(112)의 게이트 전극을 유지하기 위한 전류원 커패시터(111)를 갖는다. 또한, 트랜지스터의 게이트 커패시턴스 등을 포지티브적으로 사용하여, 전류원 커패시터(111)를 생략하는 것이 가능하다. 또한, 이것은 신호를 전류 입력 트랜지스터(1483)의 게이트 전극에 입력하는 신호 라인(GS)과 신호를 전류 유지 트랜지스터(1484)의 게이트 전극에 입력하는 신호 라인(GH), 신호를 발광 트랜지스터(1486)의 게이트 전극에 입력하는 신호 라인(GN), 및 신호를 전류 기준 트랜지스터(1488)의 게이트 전극에 입력하는 신호 라인(GC)을 갖는다. 또한, 이것은 제어 신호가 입력되는 전류 라인(CL)과 일정 전기 전위에 유지되는 전류 기준 라인(SCL)을 갖는다.
이들 구조적 구성 요소들의 연결 관계가 설명될 것이다. 전류원 트랜지스터(112)의 게이트 전극들 및 소스 단자는 전류원 커패시터(111)를 통해 연결된다. 전류원 트랜지스터(112)의 소스 단자는 발광 트랜지스터(1486)를 통해 단자(A)에 연결되고, 전류 입력 트랜지스터(1483)를 통해 전류 라인(CL)에 연결된다. 전류원 트랜지스터(112)의 드레인 단자와 게이트 전극은 전류 유지 트랜지스터(1484)를 통해 연결된다. 전류원 트랜지스터(112)의 드레인 단자는 단자(B)에 연결되고, 또한, 전류 기준 트랜지스터(1488)를 통해 전류 기준 라인(SCL)에 연결된다.
또한, 전류원 커패시터(111)에 접속되어 있지 않은 전류 유지 트랜지스터(1484)의 드레인 단자 또는 소스 단자 측은 전류원 트랜지스터(112)의 드레인 단자에 접속되어 있지만, 이것은 전류 기준선 SCL에 접속될 수 있다. 상술한 구조는 도 38에 도시되어 있다. 이 구조로, 전류 유지 트랜지스터(1484)가 오프 상태에 있을 때 전류 기준선 SCL의 전위를 조절함으로써, 전류 유지 트랜지스터(1484)의 소스 단자와 드레인 단자 사이의 전압을 줄이는 것이 가능하다. 이 수단에 의해, 전류원 커패시터(111)로부터 전하들의 누설을 줄이는 것이 가능하다.
그 후, 상술한 제 3 구조의 전류원 회로의 설정(setting) 동작이 설명된다. 설명을 위해 도 11b 내지 11e를 사용한다. 제 3 구조의 전류원 회로에서, 설정 동작은 순차적으로 도 11b 내지 11e의 상태들을 거침으로써 수행된다. 설명을 간단히 하기 위해서, 전류 입력 트랜지스터(1483), 전류 유지 트랜지스터(1484), 전류 입력 트랜지스터(1486) 및 전류 기준 트랜지스터(1488)는 스위치들로서 나타내진다. 여기에서는, 전류원 회로(102)를 설정하기 위한 제어 신호가 제어 전류인 경우가 보여된다. 또한, 상기 도면에서, 전류가 흐르는 경로는 굵은선 화살표로써 도시되어 있다.
도 11b에 도시된 기간 TD1에서, 전류 입력 트랜지스터(1483), 전류 유지 트랜지스터(1484) 및 전류 기준 트랜지스터(1484)는 온 상태로 턴된다. 이 수단에 의해, 전류는 도시된 경로로부터 흐르고, 전하들은 전류원 커패시터(111) 내에 유지된다.
도 11c에 도시된 기간 TD2에서, 전류원 커패시터(111) 내에 유지된 전하들, 전류원 트랜지스터(112)의 게이트와 소스 사이의 전압은 임계 전압보다 더 크게 된다. 그후에, 드레인 전류는 전류원 트랜지스터(112)를 통과하여 흐른다.
충분한 시간이 흐르고 정상 상태가 될 때, 도 11d에 도시된 기간 TD3에서와 같이, 전류원 트랜지스터(112)의 드레인 전류는 제어 전류로서 결정된다. 이 수단에 의해, 드레인 전류가 제어 전류로 설정되는 경우의 게이트 전압은 전류원 커패시터(111) 내에 유지된다.
도 11e에 도시된 기간 TD4에서, 전류 입력 트랜지스터(1483) 및 전류 유지 트랜지스터(1484)는 턴 오프된다. 이 수단에 의해, 제어 전류가 픽셀을 통해 흐르는 것이 방지된다. 또한, 전류 입력 트랜지스터(1483)가 턴 오프되는 타이밍과 비하여, 전류 유지 트랜지스터(1484)가 턴 오프되는 타이밍은 보다 이르거나 동시인 것이 바람직하다. 이것은 전류원 커패시터(111) 내에 유지되는 전하들이 버려지는 것을 방지하기 때문이다. 또한, 전류 기준 트랜지스터(1488)는 오프 상태로 턴된다. 그후에, 빛 방출 트랜지스터(1486)는 온 상태로 턴된다. 기간 TD4 후에, 전압이 전류원 트랜지스터(112)의 소스 단자와 드레인 단자 사이에 인가될 때, 제어 전류에 대응하는 드레인 전류가 전류원 트랜지스터(112)를 통해 흐른다. 단락 시에, 전압이 단자 A와 단자 B 사이에 인가될 때, 전류원 회로(102)는 제어 회로에 대응하는 드레인 전류를 흐르게 한다. 이 수단에 의해, 전류원 회로(102)는 미리정해진 전류를 출력한다.
또한, 전류 기준 트랜지스터(1488)와 전류 기준선 SCL은 필수적인 적은 아니다. 예를 들어, 쌍을 이루는 스위치 부분이 온 상태에 있는 경우에만 설정 동작을 수행하는 전류원 회로에서, 전류가 기간들 TD1 내지 TF3에서 전류 기준선 SCL를 통해 흐르지 않고 단순히 단자 B를 통해 흐르기 때문에, 전류 기준 트랜지스터(1488)와 전류 기준선 SCL은 필요 없다.
제 3 구조의 전류원 회로의 각 신호 라인은 공유될 수 있다. 예를 들어, 전류 입력 트랜지스터(1483) 및 전류 유지 트랜지스터(1484)가 동일한 타이밍에 온또는 오프로 스위치된다면 동작 시에 문제가 없다. 이 때문에, 전류 입력 트랜지스터(1483) 및 전류 유지 트랜지스터(1484)의 극성들(polarities)은 동일하게 만들어지고, 신호 라인 GH와 신호 라인 GN은 공유될 수 있다. 또한, 전류 기준 트랜지스터(1488)와 전류 입력 트랜지스터(1483)가 동일한 타이밍에 턴온 또는 턴 오프된다면 동작 시에 문제가 없다. 이 때문에, 전류 기준 트랜지스터(1488) 및 전류 입력 트랜지스터(1483)의 극성들이 동일하게 되고, 신호 라인 GN과 신호 라인 GC는 공유될 수 있다. 또한, 빛 방출 트랜지스터(1486)가 온 상태로 턴되는 것과 동시에, 전류 입력 트랜지스터(1483)는 오프 상태로 턴된다. 그후에, 빛 방출 트랜지스터(1486) 및 전류 입력 트랜지스터(1483)의 극성들은 다르게 되고, 신호 라인 GE와 신호 라인 GN은 공유될 수 있다.
또한, 전류원 트랜지스터(112)가 N 채널형 트랜지스터인 경우의 구조 예가 도 39a에 도시되어 있다. 또한, 동일한 참조 번호들은 도 11에서와 동일한 부분에 부여된다. 또한, 도 39a의 구조에서, 전류원 커패시터(111)에 접속되지 않은 전류 유지 트랜지스터(1484)의 드레인 단자 또는 소스 단자 측은 전류원 트랜지스터(112)의 드레인 단자에 접속되지만, 전류 라인 CL에 접속될 수 있다. 상술한 구조는 도 39b에 도시되어 있다. 이 구조로, 전류 유지 트랜지스터(1484)가 오프 상태에 있을 때 전류 라인 CL의 전위를 조절함으로써, 전류 유지 트랜지스터(1484)의 소스 단자와 드레인 단자 사이의 전압을 줄이는 것이 가능하다. 이 수단에 의해, 전류 유지 커패시터(111)로부터 전하들의 누설을 줄이는 것이 가능하다.
다음에, 제 4 구조의 전류원 회로의 설정 동작이 설명된다. 또한, 설명을 위해 도 12를 참조한다. 도 12a에서, 동일한 참조번호들 및 기호들은 도 2에서와 동일한 부분들에 부여된다.
제 4 구조의 전류원 회로의 구조적 구성 요소들이 설명된다. 제 4 구조의 전류원 회로는 전류원 트랜지스터(112)와 전류 정지 트랜지스터(805)를 갖는다. 또한, 이것은 스위치들로서 기능하는 전류 입력 트랜지스터(803)와 전류 유지 트랜지스터(804)를 갖는다. 여기에서, 전류원 트랜지스터(112), 전류 정지 트랜지스터(805), 전류 입력 트랜지스터(803), 및 전류 유지 트랜지스터(804)는 P 채널형 또는 N 채널형일 수 있다. 그러나, 전류원 트랜지스터(112) 및 전류 정지 트랜지스터(805)를 동일한 극성으로 만들 필요가 있다. 여기에서는, 전류원 트랜지스터(112)와 전류 정지 트랜지스터(805)가 P 채널형 트랜지스터들인 예가 도시된다. 또한, 전류원 트랜지스터(112)와 전류 정지 트랜지스터(805)의 전류 특성들은 동일한 것이 바람직하다. 또한, 이것은 전류원 트랜지스터(112)의 게이트 전극을 유지하기 위한 전류원 트랜지스터(111)를 갖는다. 또한, 트랜지스터의 게이트 커패시턴스(capacitance) 등을 양전기로(positively) 이용함으로써, 전류원 커패시터(111)를 생략하는 것이 가능하다. 또한, 이것은 전류 입력 트랜지스터(803)의 게이트 전극에 신호를 입력하는 신호 라인 GN 및 전류 유지 트랜지스터(804)의 게이트 전극에 신호를 입력하는 신호 라인 GH를 갖는다. 더욱이, 이것은 제어 전류가 입력되는 전류 라인 CL를 갖는다.
이들 구조적 구성 요소들의 접속 관계가 설명된다. 전류원 트랜지스터(112)의 소스 전극은 전류원 트랜지스터(111)의 전극들 중 하나에 접속된다. 전류원 커패시터(111)의 다른 전극은 단자 A에 전속된다. 전류원 트랜지스터(112)의 소스 단자 및 게이트 전극은 전류원 커패시터(111)를 통해 접속된다. 전류원 트랜지스터(112)의 게이트 전극은 전류 정지 트랜지스터(805)의 게이트 전극에 접속되고, 또한 전류 유지 트랜지스터(804)를 통해 전류 라인 CL에 접속된다. 전류원 트랜지스터(112)의 드레인 단자는 전류 정지 트랜지스터(805)의 소스 단자에 접속되고, 또한, 전류 입력 트랜지스터(803)를 통해 전류 라인 CL에 접속된다. 전류 정지 트랜지스터(805)의 드레인 단자는 단자 B에 접속된다.
또한, 도 12a에 도시된 구조에서, 전류 유지 트랜지스터(804)의 위치를 변경시킴으로써, 도 12B에 도시된 바와 같이 회로 구조를 구성하는 것이 가능하다. 도 12b에서, 전류 유지 트랜지스터(804)는 전류원 트랜지스터(112)의 드레인 단자와 게이트 전극 사이에 접속된다.
그후에, 상술한 제 3 구조의 전류원 회로의 설정 동작이 설명된다. 또한, 도 12a의 설정 동작은 도 12b와 동일하다. 여기에서, 도 12a에 도시된 회로는 예로서 취해진 것이며, 이것의 설정 동작이 설명된다. 설명을 위해서 도 12c 내지 12f가 사용된다. 제 4 구조의 전류원 회로에서, 설정 동작은 순차적으로 도 12c 내지 12f의 상태들을 거처서 수행된다. 설명을 간단히 하기 위해서, 전류 입력 트랜지스터(803) 및 전류 유지 트랜지스터(804)는 스위치들로서 나타내진다. 여기에서는, 전류원 회로를 설정하기 위한 제어 신호가 제어 전류인 경우가 보여진다. 또한, 상기 도면에서, 전류가 흐르는 경로는 굵은선 화살표로써 도시되어 있다.
도 12c에 도시된 기간 TD1에 있어서, 전류 입력 트랜지스터(803)와 전류 유지 트랜지스터(804)는 온 상태(ON state)로 턴한다. 그 밖에, 이런 경우에, 전류 정지 트랜지스터(805)는 OFF 상태로 있다. 이 때문에, ON 상태로 턴되었던 전류 입력 트랜지스터(803)와 전류 유지 트랜지스터(804)에 의해, 소스 단자의 전기적 전위들과 게이트 전극이 동일하게 유지된다. 간단히 말하자면, 소스와 게이트 사이의 전압이 전류 정지 트랜지스터(805)와 같이 영(0)일 때 OFF 상태로 턴되는 트랜지스터를 이용함으로써, 기간 TD1에 있어서, 전류 정지 트랜지스터(805)가 OFF 상태로 턴된다. 이 수단에 의해서, 도시된 경로부터의 전류 흐름들과 전기적 전하들이 전류원 커패시터(111)에 유지된다.
도 12d에 도시된 기간 TD2에 있어서, 유지된 전기전 전하들에 의해서, 전류원 트랜지스터의 게이트와 소스 사이의 전압이 임계 전압 보다높아진다. 그 다음, 드레인 전류는 전류원 트랜지스터(112)를 통해 흐른다.
충분한 시간이 지나고 정상 상태가 될 때, 도 12e에 도시된 기간 TD3에서와 같이, 전류원 트랜지스터(112)의 드레인 전류는 제어 전류로서 결정된다. 이런 수단에 의해, 드레인 전류가 제어 전류에서 설정되는 때의 전류원 트랜지스터(112)의 게이트 전압이 전류원 커패시터(111)에 유지된다. 그 후, 전류 유지 트랜지스터(804)는 OFF 상태로 턴한다. 그 다음, 전류원 커패시터(111)에 유지된 전기적 전하들이 또한 전류 정지 트랜지스터(805)의 게이트 전극에 분배된다. 이런 수단에 의해, 전류 유지 트랜지스터(804)가 OFF 상태로 턴될 때 동시에, 전류 정지 트랜지스터(805)가 자동적으로 ON 상태로 턴된다.
도 12f에 도시된 기간 TD4에 있어서, 전류 입력 트랜지스터(803)가 OFF로 턴된다. 이런 방식에 있어서, 제어 전류가 픽셀을 통해 흐르는 것이 방지된다. 그 밖에, 전류 입력 트랜지스터(803)이 OFF로 턴되는 타이밍과 비교하여, 전류 유지 트랜지스터(804)가 OFF로 턴되는 타이밍은 더 빠르거나 동시에 일어난다. 이것은 전류원 커패시터(111)에 유지된 전기적 전하들이 방전되는 것을 방지하기 때문이다. 기간 TD4 후, 단자A와 단자B 사이에 전압이 인가된 경우에 있어서, 전류원 트랜지스터(112)와 전류 정지 트랜지스터(805)를 통해 정전 소스(constant source)가 출력된다. 간단히 말하자면, 전류원 회로(102)가 정전 소스를 출력할 때, 전류원 트랜지스터(112)와 전류 정지 트랜지스터(805)는 하나의 멀티-게이트형 트랜지스터와 같이 기능한다. 그런 이유로, 입력될 제어 신호에 대해, 출력될 정전 전류의 값이 더 작을 수 있다. 따라서, 전류원 회로의 설정 동작이 빨라질 수 있다. 그 밖에, 전류 정지 트랜지스터(805)와 전류원 트랜지스터(112)의 극성들이 동일하게 만들어질 필요가 있다. 또한, 전류 정지 트랜지스터(805)와 전류원 트랜지스터(112)의 전류 특성들이 동일하게 만들어지는 것이 바람직하다. 이것은, 4 번째 구조를 가진 각각의 전류원 회로(102)에서, 전류 정지 트랜지스터(805)와 전류원 트랜지스터(112)의 전류 특성들이 동일하지 않은 경우에 있어서, 전류원 회로의 출력 전류의 변화가 발생하기 때문이다.
또한, 4 번째 구조의 전류원 회로에 있어서, 대응하는 게이트 전압(전류원 트랜지스터(112))에 입력되는, 제어 전압을 변경하는 전류 정지 트랜지스터(805)뿐만 아니라 트랜지스터를 이용함으로써, 전류는 전류원 회로(102)로부터 출력된다.한편, 제 1 구조의 전류원 회로에 있어서, 제어 전류가 입력되고, 입력된 제어 전류를 대응하는 게이트 전압으로 변경하는 트랜지스터는 게이트 전압을 드레인 전류로 변경하는 트랜지스터(전류원 트랜지스터)와는 완전히 다르다. 따라서, 제 4 구조는 제 1 구조보다, 트랜지스터의 전류 특성의 변화에 의해 전류원 회로(102)의 출력 전류에 제공되는 영향(influence)을 더 감소시킬 수 있다.
제 4 구조의 전류원 회로의 각각의 신호 라인이 공유될 수 있다. 전류 입력 트랜지스터(803)와 전류 유지 트랜지스터(804)가 동일한 타이밍에서 ON 또는 OFF되도록 스위칭되면 동작 시 문제가 없다. 그런 이유로, 전류 입력 트랜지스터(803)와 전류 유지 트랜지스터(804)의 극성들이 동일하게 만들어지고, 신호 라인(GH)와 신호 라인(후)이 공유될 수 있다.
다음에, 제 4 구조의 전류원 회로가 설명될 것이다. 그 밖에, 도 13은 설명을 위해 참고된다. 도 13a에 있어서, 동일한 참조 번호들 및 표시들은 도 2에서와 같은 동일한 부분들로 주어진다.
제 5 구조의 전류원 회로의 구조적인 구성 요소들이 설명될 것이다. 제 4 구조의 전류원 회로는 전류원 트랜지스터(112)와 발광 트랜지스터(886)을 가진다. 또한, 스위치들로서 기능하는 전류 입력 트랜지스터(883), 전류 유지 트랜지스터(884), 및 전류 레퍼런스 트랜지스터(888)를 가진다. 여기서, 전류원 트랜지스터(112), 발광 트랜지스터(886), 전류 입력 트랜지스터(883), 전류 유지 트랜지스터(884), 및 전류 레퍼런스 트랜지스터(888)은 P-채널형 또는 N-채널형 일 수 있다. 그러나, 전류원 트랜지스터(112)와 발광 트랜지스터(886)의 극성들이 동일한 것이 바람직하다. 여기서는 전류원 트랜지스터(112)와 발광 트랜지스터(886)가 P 채널형 트랜지스터인 예를 보인다. 또한, 전류원 트랜지스터(112)와 발광 트랜지스터(886)의 전류 특성들이 동일한 것이 바람직하다. 또한, 전류원 트랜지스터(112)의 게이트 전극을 유지하기 위한 전류원 커패시터(111)를 가진다. 그 밖에, 트랜지스터의 게이트 커패시턴스 등을 양전기로 이용함으로써, 전류원 커패시터(111)를 생략하는 것이 바람직하다. 또한, 전류 입력 트랜지스터(883)의 게이트 전극에 신호를 입력하는 신호 라인(GN), 및 전류 유지 트랜지스터(884)의 게이트 전극에 신호를 입력하는 신호 라인(GH)를 가진다. 또한, 제어 신호가 입력되는 전류 라인(CL), 정전 전기적 전위가 되도록 유지되는 전류 레퍼런스 라인(SCL)을 가진다.
이들 구조적인 구성 요소들의 접속 관계가 설명될 것이다. 전류원 트랜지스터(112)의 소스 단자는 단자(B)에 결합되고, 또한, 전류 레퍼런TM 트랜지스터(888)을 통해 전류 레퍼런스 라인(SCL)에 결합된다. 전류원 트랜지스터(112)의 드레인 단자는 발광 트랜지스터(886)의 소스 단자에 결합되고, 또한, 전류 입력 트랜지스터(883)을 통해 전류 라인(CL)에 결합된다. 전류원 트랜지스터(112)의 소스 단자와 게이트 전극은 전류원 커패시터(111)를 통해 결합된다. 전류원 트랜지스터(112)의 게이트 전극은 발광 트랜지스터(886)의 게이트 전극에 결합되고, 전류 유지 트랜지스터(884)를 통해 전류 라인(CL)에 결합된다. 발광 트랜지스터(886)의 드레인 단자는 단자(A)에 결합된다.
또한, 도 13a에 도시된 구조에 있어서, 전류 유지 트랜지스터(884)의 위치를바꿈으로써, 도 13b에 도시된 바와 같은 회로 구조를 형성하는 것이 바람직하다. 도 13b에 있어서, 전류 유지 트랜지스터(884)는 전류원 트랜지스터(112)의 드레인 단자와 게이트 단자 사이에 결합된다.
그 다음, 상기에 설명된 제 5 구조의 전류원 회로의 설정 동작이 설명될 것이다. 그 밖에, 도 13a에서의 설정 동작은 도 13B에서의 설정 동작과 동일하다. 여기서, 도 13a에 도시된 회로는 예로서 선택되었고(pick up), 그것의 설정 동작이 설명될 것이다. 도 13c 내지 13f는 설명을 위해 이용된다. 제 5 구조의 전류원 회로에 있어서, 설정 동작은 차례로 도 13c 내지 13f의 상태들을 통해 이동함으로써 실행된다. 설명에 있어서, 간단함(simplicity)의 목적을 위해, 전류 입력 트랜지스터(883), 전류 유지 트랜지스터(884), 및 전류 레퍼런스 트랜지스터(888)가 스위치들로서 표현된다. 여기서는, 전류원 회로를 설정하기 위한 제어 신호가 제어 전류인 경우를 보인다. 또한, 도면에서 전류가 흐르는 경로가 굵은 점선에 의해 도시된다.
도 13c에 도시된 기간(TD1)에서, 전류 입력 트랜지스터(883), 전류 홀딩 트랜지스터(884) 및 전류 기준 트랜지스터(888)는 온 상태이다. 또한, 이 때, 발광 트랜지스터(886)는 오프 상태이다. 이것은 온 상태로 전환된 전류 홀딩 트랜지스터(884) 및 전류 입력 트랜지스터(883)에 의해, 발광 트랜지스터(886)의 소스 단말 및 게이트 전극의 전위들이 동일하게 유지되기 때문이다. 요약하면, 소스와 게이트 사이의 전압이 0일 때 오프 상태로 전환되는 발광 트랜지스터를 발광 트랜지스터(886)로서 사용함으로써, 구간 TD1에서, 발광 트랜지스터(886)는 오프상태로 전환된다. 이렇게 하여, 도시된 경로에서 전류가 흐르고, 전류원 커패시터(111)에 전하들이 유지된다.
도 13d에 도시된 기간(TD2)에서, 전류원 커패시터(111)에서 유지된 전하들에 의해, 전류원 트랜지스터(112)의 게이트와 소스 사이의 전압이 임계 전압 이상이 된다. 그러면, 전류원 트랜지스터(112)에 드레인 전류가 흐른다.
도 13e에 도시된 기간(TD3)에서와 같이, 충분히 시간이 경과하여 정상 상태가 되면, 전류원 트랜지스터(112)의 드레인 전류가 제어 전류로서 결정된다. 이렇게 하여, 제어 전류를 드레인 전류로 설정할 때의 전류원 트랜지스터(112)의 게이트 전압이 전류원 커패시터(111)에 유지된다. 그 후, 전류 홀딩 트랜지스터(884)는 오프 상태로 전환된다. 그러면, 전류원 커패시터(111)에 유지된 전하들이 발광 트랜지스터(886)의 게이트 전극에도 분배된다. 이렇게 하여, 전류 홀딩 트랜지스터(884)가 오프 상태로 전환됨과 동시에, 자동적으로 발광 트랜지스터(886)는 온 상태로 전환된다.
도 13f에 도시된 기간(TD4)에서, 전류 기준 트랜지스터(888) 및 전류 입력 트랜지스터(883)는 오프로 전환된다. 이렇게 하여, 제어 전류가 픽셀에 흐르는 것을 방지한다. 또한, 전류 홀딩 트랜지스터(884)가 오프로 전환되는 타이밍은 전류 입력 트랜지스터(883)가 오프로 전환되는 타이밍에 비해, 빠르던가 동시인 것이 바람직하다. 이것은 전류원 커패시터(111)에 유지된 전하들이 방전되는 것을 방지하기 위함이다. 기간(TD4) 이후, 단자(A)와 단자(B) 사이에 전압이 인가되는 경우, 전류원 트랜지스터(112) 및 발광 트랜지스터(886)를 통하여, 일정한 전류가 출력된다. 요약하면, 전류원 회로(102)가 제어 전류를 출력할 때는, 전류원 트랜지스터(112)와 발광 트랜지스터(886)가 1개의 멀티-게이트형 트랜지스터와 같이 기능한다. 그 때문에, 입력되는 제어 전류에 대해, 출력되는 일정 전류의 값을 작게 할 수 있다. 이렇게 하여, 전류원 회로의 설정 동작을 빠르게 할 수 있다. 게다가, 발광 트랜지스터(886)와 전류원 트랜지스터(112)의 전류 특성들은 같게 할 필요가 있다. 또한, 발광 트랜지스터(886)와 전류원 트랜지스터(112)의 전류 특성은 같게 하는 것이 바람직하다. 이것은 제 5 구조를 갖는 각 전류원 회로(102)에서, 발광 트랜지스터(886)와 전류원 트랜지스터(112)의 극성들이 동일하지 않은 경우, 전류원 회로의 출력 전류의 편차가 생기기 때문이다.
또한, 제 5 구조의 전류원 회로에서, 제어 전류가 입력되어, 대응하는 게이트 전압으로 변환하는 트랜지스터(전류원 트랜지스터(112))에 의해, 전류원 회로(102)로부터 전류가 출력된다. 한편, 제 1 구조의 전류원 회로에서, 제어 전류가 입력되어, 인력된 제어 전류를 대응하는 게이트 전압으로 변환하는 트랜지스터(현재 트랜지스터)는 게이트 전압을 드레인 전류로 변환하는 트랜지스터(전류원 트랜지스터)와 완전히 달랐다. 따라서, 제 1 구조으로부터, 트랜지스터의 전류 특성의 편차에 의해 전류원 회로(102)의 출력 전류로 주어지는 영향을 더욱 저감할 수 있다.
또한, 동작을 설정할 때의 기간들(TD1 내지 TD3)에서, 단자(B)를 통해 전류를 흐르게 하는 경우에는, 전류 기준선(SCL) 및 전류 기준 트랜지스터(888)는 필요하지 않다.
제 5 구조의 전류원 회로의 각 신호 라인은 공유될 수 있다. 예를 들면, 전류 입력 트랜지스터(883)와 전류 홀딩 트랜지스터(884)가 같은 타이밍으로 온 또는 오프로 전환된다면 동작상의 문제는 없다. 그 때문에, 전류 입력 트랜지스터(883)와 전류 홀딩 트랜지스터(884)의 극성들을 같게 하고, 신호 라인(GH)과 신호 라인(GN)은 공유될 수 있다. 또, 전류 기준 트랜지스터(888)와 전류 입력 트랜지스터(883)가 같은 타이밍으로 온 또는 오프로 전환된다면 동작상의 문제는 없다. 그 때문에, 전류 기준 트랜지스터(888)와 전류 입력 트랜지스터(883)의 극성들을 같게 하고, 신호 라인(GN)과 신호 라인(GC)은 공유될 수 있다.
이어서, 5개의 구조에 대한 상술한 제 1 구조의 전류원 회로들이 각 특징에 대해 그리고 조금 더 큰 구조으로 구성될 수 있다.
상술한 5개의 전류원 회로는, 크게 나누어, 전류 미러형 전류원 회로, 동일 트랜지스터형 전류원 회로 및 멀티-게이트형 전류원 회로로 분류된다. 이들은 이하에 설명된다.
전류 미러형 전류원 회로로서, 제 1 구조의 전류원 회로를 들 수 있다. 전류 미러형 전류원 회로에서, 발광 소자에 입력되는 신호는 소정의 배율(scaling factor)로 픽셀에 입력되는 제어 전류를 증가 또는 감소함으로써 형성된 전류이다. 그 때문에, 제어 전류를 어느 정도 크게 설정할 수 있다. 따라서, 각 픽셀의 전류원 회로의 동작을 빠르게 설정할 수 있다. 하지만, 전류원 회로가 갖는 전류 미러형 회로를 구성하는 트랜지스터쌍의 전류 특성들이 다르면, 화상 표시가 변화되는 문제가 있다.
동일 트랜지스터형 전류원 회로로서, 제 2 구조 및 제 3 구조의 전류원 회로들을 들 수 있다. 동일 트랜지스터형 전류원 회로에서, 발광 소자에 입력되는 신호는 픽셀에 입력되는 제어 전류의 전류값과 같다. 여기서, 동일 트랜지스터형 전류원 회로에서, 제어 전류가 입력되는 트랜지스터는 발광 소자에 전류를 출력하는 트랜지스터와 동일하다. 그 때문에, 트랜지스터들의 전류 특성들의 편차로 인한 화상의 불균일함은 저감된다.
멀티-게이트형 전류원 회로로서, 제 4 구조 및 제 5 구조의 전류원 회로를 들 수 있다. 멀티-게이트형 전류원 회로에서, 발광 소자에 입력되는 신호는 소정의 배율로 픽셀에 입력되는 제어 전류를 증가 또는 감소함으로써 형성된 전류이다. 그 때문에, 제어 전류를 어느 정도 크게 설정할 수 있다. 따라서, 각 픽셀의 전류원 회로의 동작을 빠르게 설정할 수 있다. 또한, 제어 전류가 입력되는 트랜지스터와 발광 소자에 전류를 출력하는 트랜지스터의 일부는 서로 공유된다. 그 때문에, 트랜지스터들의 전류 특성들의 편차로 인한 화상의 불균일함은 전류 미러형의 전류원 회로에 비해 저감된다.
이어서, 상술한 3개의 분류의 전류원 회로들 각각에 있어서, 그 설정 동작과, 페어가 되는 스위치부의 동작의 관계가 설명된다.
전류 미러형 전류원 회로의 경우의 설정 동작과 대응하는 스위치부의 동작의 관계가 이하에 설명된다. 전류 미러형 전류원 회로의 경우, 제어 전류가 입력되는 기간 동안에도, 소정의 일정 전류를 출력할 수 있다. 그 때문에, 페어가 되는 스위치부의 동작과 전류원 회로의 설정 동작을 서로 동기시켜 수행할 필요는 없다.
동일 트랜지스터형 전류원 회로의 경우의 설정 동작과 대응하는 스위치부의 동작의 관계가 이하에 도시된다. 동일 트랜지스터형 전류원 회로의 경우, 제어 전류가 입력되는 기간 동안, 일정 전류를 출력할 수 없다. 그 때문에, 페어가 되는 스위치부의 동작과 전류원 회로의 설정 동작을 서로 동기시켜 수행할 필요가 생긴다. 예를 들어, 스위치부가 오프 상태일 때만, 전류원 회로의 설정 동작을 수행하는 것이 가능하다.
멀티-게이트형 전류원 회로의 경우의 설정 동작과 대응하는 스위치부의 동작의 관계가 이하에 설명된다. 멀티-게이트형 전류원 회로의 경우, 제어 전류가 입력되는 기간 동안, 일정 전류를 출력할 수 없다. 그 때문에, 페어가 되는 스위치부의 동작과 전류원 회로의 설정 동작을 서로 동기시켜 수행할 필요가 생긴다. 예를 들어, 스위치부가 오프 상태일 때만, 전류원 회로의 설정 동작을 수행하는 것이 가능하다.
이어서, 전류원 회로의 설정 동작과 페어가 되는 스위치부의 동작을 동기시키는 경우에, 시간 그레이 스케일 시스템과 조합할 때의 동작이 상세히 설명된다.
여기서, 스위치부가 오프 상태의 경우에만 전류원 회로의 설정 동작을 수행하는 경우가 주목된다. 또한, 시간 그레이 스케일 시스템의 상세한 설명은 제 2 실시예에 도시된 기술과 동일하으로, 여기서는 설명이 생략된다. 시간 그레이 스케일 시스템을 사용하는 경우, 스위치부가 항상 오프 상태로 전환되는 것은 비표시 기간이다. 따라서, 비표시 기간에서, 전류원 회로의 설정 동작을 수행할 수 있다.
리셋 기간에서, 각 픽셀행을 차례대로 선택함으로써 비표시 기간이 시작된다. 여기서, 주사선을 차례대로 선택하는 주파수와 같은 주파수로 각 픽셀행의 설정 동작을 수행할 수 있다. 예를 들면, 도 3에 도시된 구조의 스위치부를 사용하는 경우가 주목된다. 주사선(G) 및 소거용 신호 라인(RG)을 차례대로 선택하는 주파수와 같은 주파수로 각 픽셀행을 선택하고 전류원 회로의 설정 동작을 수행할 수 있다.
하지만, 1행의 선택 기간 길이에서, 전류원 회로의 설정 동작을 충분히 행하는 것이 어려운 경우가 있다. 그 때는, 복수행의 선택 기간을 사용함으로써, 전류원 회로의 설정 동작을 천천히 수행하면 좋다. 천천히 전류원 회로의 설정 동작을 수행한다는 것은 전류원 회로가 갖는 전류원 용량에 소정의 전하들을 축적하는 동작을 긴 시간을 들여 천천히 수행하는 것을 의미한다.
설명한 바와 같이, 복수행의 선택 기간을 사용함으로써 그리고 리셋 기간에서의 소거용 신호 라인(RG) 등을 선택하는 주파수와 같은 주파수를 사용함으로써, 각 행이 선택되므로, 행들은 띄엄띄엄 선택되게 된다. 따라서, 모든 행들의 픽셀들의 설정 동작들을 수행하기 위해서, 복수의 비표시 기간에서 설정 동작들을 수행할 필요가 있다.
이어서, 상술한 기술들을 사용할 때의 디스플레이 장치의 구성 및 구동 방법이 설명된다. 우선, 복수개의 주사선이 선택되는 기간과 같은 길이의 기간을 사용함으로써 1행의 픽셀의 설정 동작이 수행되는 경우의 구동 방법이 설명된다. 설명을 위해 도 14가 사용된다. 도에서 예로서, 10개의 주사선이 선택되는 기간 동안, 1행의 픽셀의 설정 동작을 수행하는 시간도가 도시된다.
도 14a는 각 프레임 기간에서의 각 행의 동작을 도시한다. 또한, 제 2 실시예에서 도 4에 도시된 타이밍차트와 같은 부분들은 동일한 참조 번호들 및 부호들이 주어지며, 그에 대한 설명은 생략된다. 여기서, 1프레임 기간이 3개의 서브 프레임 기간(SF1내지 SF3)으로 분할된 경우가 도시된다. 또한, 서브 프레임 기간들(SF2및 SF3)에서 각각 비표시 기간(Tus)이 설치되도록 구성된다. 비표시 기간(Tus)에서, 픽셀의 설정 동작이 수행된다(도면에서, 기간(A) 및 기간(B)).
이어서, 기간(A) 및 기간(B)의 동작이 상세히 설명된다. 도 14b가 설명을 위해 사용된다. 또한 도면에서, 픽셀의 설정 동작이 수행되는 기간은 신호 라인(GN)이 선택되는 기간으로 도시된다. 일반적으로, i(i는 자연수)번째 행의 픽셀의 신호 라인(GN)은 GNi로 도시된다. 우선, 제 1 프레임 기간(F1)의 기간(A)에서, GN1, GN11, GN21, ...이 띄엄띄엄 선택된다. 이렇게 하여, 1번째 행, 11번째 행, 21번째 행, ...의 픽셀들의 설정 동작이 수행된다(기간 1). 이어서, 제 1 프레임 기간(F1)의 기간(B)에서, GN2, GN12, GN22, ...가 선택된다. 이렇게 하여, 2번째 행, 12번째 행, 22번째 행, ...의 픽셀들의 설정 동작이 수행된다(기간 2). 상술한 동작들을 5 프레임 기간 반복함으로써, 모든 픽셀의 설정 동작들이 보통 수행된다.
여기서, 1행의 픽셀의 설정 동작에 사용될 수 있는 기간은 Tc로 표시된다. 상술한 구동 방법을 사용하는 경우, Tc를 주사선(G)의 선택 기간의 10배로 설정할 수 있다. 이렇게 하여, 1픽셀 마다의 설정 동작에 사용되는 시간을 길게할 수 있다. 또한, 효율적이고 정확한 픽셀의 설정 동작을 수행할 수 있다.
또한, 보통의 설정 동작이 충분하지 않은 경우에, 상술한 동작을 복수회 반복함으로써 점차로 픽셀의 설정 동작을 수행하면 좋다.
이어서, 상술한 구동 방법을 사용할 때의 구동 회로의 구성은 도 15를 사용하여 설명된다. 또한, 도 15는 신호 라인(GN)에 신호를 입력하는 구동 회로를 도시한다. 하지만, 전류원 회로가 갖는 다른 신호 라인들에 입력되는 신호에 대해 인가되어도 마찬가지이다. 픽셀의 설정 동작을 수행하기 위한 구동 회로의 구조예 2개를 든다.
제 1 예는 시프트 레지스터의 출력이 전환 신호에 의해 전환되고 신호 라인(GN)에 출력되는 구조의 구동 회로이다. 이러한 구동 회로(설정 동작용 구동 회로)의 구조예가 도 15a에 도시된다. 설정 동작용 구동 회로(5801)는 시프트 레지스터(5802), AND 회로, 인버터 회로(INV) 등에 의해 구성된다. 또한, 여기에서 시프트 레지스터(5802)의 펄스 출력 기간의 4배의 기간 동안 1개의 신호 라인(GN)이 선택되는 구성과 같은 구동 회로의 예가 도시된다.
설정 동작용 구동 회로(5801)의 동작이 설명된다. 시프트 레지스터(5802)의 출력은 전환 신호(5803)에 의해 선택되고 AND 회로를 통해 신호 라인(GN)에 출력된다.
제 2 예는 시프트 레지스터의 출력에 의해 특정행을 선택하는 신호가 래치되는 구성과 같은 구동 회로이다. 이러한 구동 회로(설정 동작용 구동 회로)의 구성예는 도 15b에 도시된다. 설정 동작용 구동 회로(5811)는 시프트 레지스터(5812),래치(1) 회로(5813) 및 래치(2) 회로(5814)를 갖는다.
설정 동작용 구동 회로(5811)의 동작이 설명된다. 시프트 레지스터(5812)의 출력에 의해, 래치(1) 회로(5813)는 행 선택 신호(5815)를 순차로 유지한다. 여기서, 행 선택 신호(5815)는 시프트 레지스터(5812)의 출력에서 나온 임의의 출력 신호를 선택하는 신호이다. 래치(1) 회로(5813)에서 유지된 신호는 래치 신호(5816)에 의해 래치(2) 회로(5814)에 전송된다. 이렇게 하여, 특정 신호 라인(GN)에 신호가 입력된다.
또한, 디스플레이 기간 중에서도, 전류 미러형 전류원 회로의 경우, 설정 동작이 수행될 수 있다. 또, 동일 트랜지스터형 전류원 회로 및 멀티-게이트형 전류원 회로에서, 디스플레이 기간이 일단 중단되어 전류원 회로의 설정 동작을 수행하고, 그 후, 디스플레이 기간이 재개되는 구동 방법이 사용될 수도 있다.
본 실시예는 제 1 실시예 및 제 2 실시예와 자유롭게 조합하여 실시하는 것이 가능하다.
(제 4 실시예)
본 실시예에서, 각 픽셀의 구성 및 동작이 설명된다. 또한, 각 픽셀이 2개의 페어를 갖는 경우가 예로서 취해진다. 그리고, 2개의 페어의 2개의 전류원 회로의 구성들이 제 3 실시예에 도시된 5개의 전류원 회로의 구성들으로부터 선택되고 조합되는 경우가 예로서 설명된다.
제 1 조합예가 설명될 것이다. 제 1 조합예에서, 픽셀이 갖는 2개의 전류원회로(제 1 전류원 회로 및 제 2 전류원 회로)들 각각은 도 10a에 도시된 제 2 구조의 전류원 회로이다. 또한, 이들 전류원 회로의 구조는 실시예 3에서와 동일하기 때문에, 상세한 설명은 생략될 것이다.
도 16은 제 1 조합예의 픽셀 구조를 도시한다. 또한, 도 16에서, 도 10에서와 동일한 부분에 대해서는 동일한 참조 번호 및 부호가 할당될 것이다. 또한, 제 1 전류원 회로에 대응하는 부분은 도 10a의 참조 부호들 이후에 a를 추가하여 도시되고 제 2 전류원 회로에 대응하는 부분은 도 10a의 참조 번호 이후에 b를 추가하여 도시된다. 또한, 각 쌍들의 스위치부(제 1 스위치부와 제 2 스위치부)의 구조의 설명은 실시예 2를 참조하고 여기서는 생략될 것이다.
여기서, 제 1 전류원 회로(102a) 및 제 2 전류원 회로(102b)는 배선과 소자들을 공유할 수 있다. 예를 들어, 신호 라인(GNa)와 신호 라인(GNb)는 공유될 수 있다. 또한, 신호 라인(GHa)와 신호 라인(GHb)는 공유될 수 있다. 나아가, 신호 라인(GSa)와 신호 라인(GSb)눈 공유될 수 있다. 이 구조가 도 17a에 도시되어 있다. 또한, 전류 라인(GLa)와 전류 라인(GLb)는 공유될 수 있다. 이 구조는 도 17b에 도시되어 있다. 또한, 도 17a 및 도 17b의 구조는 자유로이 결합될 수 있다.
각각의 전류원 회로(102a 및 102b)의 설정 방식은 실시예 3에서와 동일하다. 전류원 회로(102a 및 102b)는 동일 트랜지스터형 전류원 회로이다. 따라서, 그 설정 동작은 스위치부의 동작과 동기화되어 수행되는 것이 바람직하다. 또한 전류 차단 트랜지스터(205a 및 205b)는 구동 방법에 따라 필요없을 수도 있다.
본 실시예는 실시예 1 내지 실시예 3과 자유로이 결합하여 구현하는 것도 가능하다.
(실시예 5)
본 실시예에서, 각 픽셀의 구조와 동작이 기술될 것이다. 또한, 각 픽셀이 2개의 쌍을 갖는 경우가 예로서 취해질 것이다. 그리고, 2개 쌍의 2개 전류원 회로의 구조들이 선택되어 실시예3의 구조들과 결합되는 경우가 예로서 설명될 것이다.
또한, 실시예4에 도시된 제 1 조합예와는 다른 제 2 조합예가 기술될 것이다. 제 2 조합예에서, 픽셀이 갖는 2개의 전류원들중 하나(제 1 전류원)는 도 10a에 도시된 제 2 구조의 전류원 회로이다. 다른 전류원 회로(제 2 전류원 회로)는 도 9a에 도시된 제 1 구조의 전류원 회로이다. 또한, 이들 전류원 회로들의 구조는 실시예3과 동일하므로, 그 상세한 설명은 생략될 것이다.
도 18은 제 2 조합예의 픽셀의 구조를 도시한다. 또한, 도 18에서, 도 10a 및 도 9a와 동일한 부분에는 동일한 참조 번호들과 부호들이 주어질 것이다. 또한, 제 1 전류원 회로에 대응하는 부분은 도 10a의 참조 부호의 번호 이후에 a를 추가하여 도시될 것이고, 제 2 전류원 회로에 대응하는 부분은 도 9a의 참조 부호 이후에 b를 추가하여 도시될 것이다. 또한, 각 쌍들의 스위치부들(제 1 스위치부 및 제 2 스위치부)의 구조의 설명은 실시예2를 참조하고 여기서는 생략될 것이다.
여기서, 제 1 전류원 회로(102a) 및 제 2 전류원 회로(102b)는 배선과 소자들을 공유할 수 있다. 또한, 제 1 전류원 회로(102a) 및 제 2 전류원 회로(102b)는 전류원 커패시턴스를 공유할 수 있다. 이 구조는 도 40에 도시되어있다. 또한, 도 18과 동일한 부분에 대해서는 동일한 참조 번호및 부호들이 주어진다. 또한, 상이한 픽셀들간에 전류원(1405b)를 공유하는 것도 가능하다.
또한, 신호 라인들은 공유될 수 있다. 예를 들어, 신호 라인(GNa) 및 신호 라인(GNb)는 공유될 수 있다. 또한, 신호 라인(GHa) 및 신호 라인(GHb)은 공유될 수 있다. 이 구조는 도 19a에 도시되어 있다. 또한, 신호 라인(GLa)와 신호 라인(GLb)은 공유될 수 있다. 이 구조는 도 19b에 도시되어 있다. 또한, 전류 라인(GLa) 대신에, 신호 라인(Sb)가 사용될 수 있다. 이 구조는 도 19c에 도시되어 있다. 또한, 도 40, 도 19a 내지 19c의 구조는 자유로이 결합될 수 있다.
각각의 전류원 회로(102a 및 102b)의 설정 방식은 실시예3에서와 동일하다. 전류원 회로(102a)는 동일 트랜지스터형 전류원 회로이다. 따라서, 그 설정 동작은 스위치부의 동작과 동기화하여 실행되는 것이 바람직하다. 또한, 전류 차단 트랜지스터(205)는 구동 방법에 따라 필요없을 수도 있다. 한편, 전류원 회로(102b)는 전류 미러형 전류원 회로이다. 따라서, 그 설정 동작은 스위치부의 동작과 비동기로 실행하는 것이 가능하다.
이 실시예의 픽셀 구조에서, 각 픽셀의 동일 트랜지스터형 전류원 회로와 전류 미러형 전류원 회로에 의해 출력되는 전류의 전류값이 다르게 만들어지는 경우에, 동일 트랜지스터형 전류원 회로의 출력 전류가 전류 미러형 전류원 회로의 출력 전류의 전류값과 비교해 더 크게 설정되는 것이 바람직하다. 그 이유는 이후에설명될 것이다.
실시예3에 기술된 바와 같이, 동일 트랜지스터형 전류원 회로에서, 출력 전류와 동일한 전류값을 갖는 제어 전류를 입력할 필요성이 있다. 그러나, 전류 미러형 전류원 회로에서, 출력 전류보다 큰 전류값을 갖는 제어 전류를 입력하는 것이 가능하다. 더 큰 전류값의 제어 전류를 이용함으로써, 전류원 회로의 설정 동작을 보다 신속하고 정확하게 구현하는 것이 가능한데, 이는 잡음 등의 영향으로 인한 어려움을 극복하기 때문이다. 그 때문에, 동일한 전류값의 출력 전류가 시험적으로 설정되는 경우에, 동일 트랜지스터형 전류원 회로에서 전류원 회로의 설정 동작이 전류 미러형 전류원 회로의 경우보다 늦어진다. 그 다음, 동일 트랜지스터형 전류원 회로의 경우에, 제어 전류의 전류값이 확대되도록 출력 전류의 전류값이 전류 미러형전류원의 경우보다 크게 만들어고, 전류원 회로의 설정 동작이 신속하게 그리고 정확하게 실행되는 것이 바람직하다.
또한, 실시예3에서 기술된 바와 같이, 전류 미러형 전류원 회로에서, 출력 전류의 변동은 동일 트랜지스터형 전류원 회로와 비교해 볼 때, 더 크다. 전류원 회로의 출력 전류에 관하여, 그 전류값이 클수록, 변동의 영향이 더 커진다. 그 때문에, 동일한 전류값의 출력 전류가 시험적으로 설정되면, 출력 전류의 변동은, 동일 트랜지스터형 전류원 회로의 경우보다 전류 미러형 전류원 회로의 경우가 더 크다. 그 다음, 전류 미러형 전류원 회로에서, 출력 전류의 전류값은 동일 트랜지스터형 전류원 회로의 경우보다 더 작게하고 출력 전류의 변동도 더 작게 만드는 것이 바람직하다.
상기한 바에 의해, 이 실시예의 픽셀 구조에서, 각 픽셀의 동일 트랜지스터형 전류원 회로와 전류 미러형 전류원 회로에 의해 출력되는 전류의 전류값이 서로 다르게 만들어진 경우에, 동일 트랜지스터형 전류원 회로의 출력 전류의 전류값이 전류 미러형 전류원 회로의 출력 전류의 전류값보다 더 크게 설정되는 것이 바람직하다.
또한, 도 40의 픽셀 구조가 사용되는 경우에, 전류원 회로(102a)의 출력 전류가 전류원 회로(102b)의 출력 전류보다 크게 설정되는 것이 바람직하다. 이러한 방법에 의해, 설정 동작이 실행되는 전류원 회로(102a)의 출력 전류를 확대함으로써, 설정 동작을 신속하게 실행하는 것이 가능하다. 또한, 제어 전류가 입력되는 트랜지스터와는 다른 트랜지스터(112b)의 드레인 전류가 출력 전류에 설정되는 전류원 회로(102b)의 경우에, 출력 전류를 보다 작게 함으로써 변동의 영향력을 줄이는 것이 가능하다.
본 실시예를 실시예1 내지 실시예3와 자유로이 결합하여 구현하는 것도 가능하다.
(실시예6)
본 실시예에서, 각 픽셀의 구조 및 동작이 기술될 것이다. 또한, 각 픽셀이 2개쌍을 갖는 경우가 예로서 취해질 것이다. 그리고, 2개 쌍의 2개 전류원 회로들의 구조가 선택되어 실시예3에서 도시된 5개 전류원 회로들의 구조와 결합되는 경우가 예로서 설명될 것이다.
또한, 실시예4 및 5에 도시된 제 1 및 제 2 조합예와는 다른 제3 조합예가 기술될 것이다. 제3 조합 예에서, 픽셀이 갖는 2개의 전류원 회로들 중 하나(제 1 전류원)는 도 10a에 도시된 제 2 구조의 전류원 구조이다. 다른 전류원 회로(제 2 전류원 회로)는 도 11a에 도시된 제3 구조의 전류원 회로이다. 또한, 이들 전류원 회로들의 구조는 실시예3에서와 동일하기 때문에, 상세 설명은 생략될 것이다.
도 20은 제3 조합예의 픽셀의 구조를 도시한다. 또한, 도 20에서 도 10a 및 도 11a와 동일한 부분에 대해서는 동일한 참조 번호 및 부호가 주어진다. 또한, 제 1 전류원 회로에 대응하는 부분은 도 10a의 참조 번호 이후에 a를 추가하여 도시되고, 제 2 전류원 회로에 대응하는 부분은 도 11a의 참조 번호 이후에 b를 추가하여 도시된다. 또한, 각 쌍들의 스위치부(제 1 스위치부 및 제 2 스위치부)의 구조의 설명은 실시예2를 참조하여 여기서는 생략될 것이다.
여기서, 제 1 전류원 회로(102a) 및 제 2 전류원 회로(102b)는 배선 및 소자들을 공유할 수 있다. 또한, 제 1 전류원 회로(102a) 및 제 2 전류원 회로(102b)는 전류원 커패시터(111)를 공유할 수 있다. 이 구조는 도 40과 동일하게 만들어질 수 있다. 또한, 도 20과 동일한 참조 번호 및 부호들이 할당된다. 또한, 신호 라인들은 공유될 수 있다. 예를 들어, 신호 라인(GNa) 및 신호 라인(GNb)는 공유될 수 있다. 또한, 신호 라인(GHa) 및 신호 라인(GHb)는 공유될 수 있다. 나아가, 신호 라인(GSa) 및 신호 라인(GEb)는 공유될 수 있다. 이 구조는 도 21a에 도시되어 있다. 또한, 전류 라인(GLa) 및 전류 라인(GLb)는 공유될 수 있다. 이 구조는 도 21b에 도시되어 있다. 또한, 도 40, 21a 및 21b의 구조는 자유로이 결합될 수 있다.
각 전류원 회로(102a 및 102b)의 설정 방식은 실시예3과 동일하다. 전류원 회로들(102a) 및 전류원 회로(102b)는 동일 트랜지스터형 전류원 회로이다. 따라서, 설정 동작은 스위치의 동작과 동기화하여 실행되는 것이 바람직하다. 또한, 전류 차단 트랜지스터(205a)는 구동 방법에 따라 필요없을 수도있다.
본 실시예는 실시예1 내지 실시예3과 자유로이 결합하여 구현하는 것도 가능하다.
(실시예 7)
본 실시예에서, 각 픽셀의 구조 및 동작이 기술될 것이다. 또한, 각 픽셀이 2개의 쌍을 갖는 경우가 예로서 취해질 것이다. 그리고, 2개 쌍의 2개 전류원 회로의 구조가 선택되고 실시예3에 도시된 5개 전류원 회로가 예로서 설명될 것이다.
또한, 실시예4 내지 실시예6에 도시된 제 1 내지 제3 조합예와는 다른 조합예가 기술될 것이다. 제4 조합예에서, 픽셀이 갖는 2개의 전류원 회로중 하나(제 1 전류원 회로)는 도 10a에 도시된 제 2 구조의 전류원 회로이다. 다른 전류원 회로(제 2 전류원 회로)는 도 12a에 도시된 제4 구조의 전류원 회로이다. 또한, 이들 전류원 회로들의 구조는 실시예3에서와 동일하기 때문에, 그 상세한 설명은 생략될 것이다.
도 22는 제4 조합예의 픽셀의 구조를 도시한다. 또한, 도 22에서, 도 10a 및 도 12a와 동일한 부분에는 동일한 참조 번호 및 부호가 할당된다. 또한, 제 1전류원 회로에 대응하는 부분은 도 10a의 참조번호 이후에 a를 추가하여 할당되고, 제 2 전류원 회로에 대응하는 부분은 도 12a의 참조번호 이후에 b를 추가하여 할당한 것으로 도시되어 있다. 또한, 각 쌍들의 스위치부(제 1 스위치부및 제 2 스우치부)의 구조의 설명은 실시예2를 참조하여 여기서는 생략될 것이다.
여기서, 제 1 전류원 회로(102a) 및 제 2 전류원 회로(102b)는 배선과 소자들을 공유할 수 있다. 예를 들어, 신호 라인들은 공유될 수 있다. 예를 들어, 신호 라인(GNa 및 GNb)은 공유될 수 있다. 또한, 신호 라인(GHa 및 GHb)은 공유될 수 있다. 이 구조가 도 23a에 도시되어 있다. 또한, 전류 라인(GLa 및 GLb)은 공유될 수있다. 이 구조는 도 23b에 도시되어 있다. 또한, 전류 라인(GLa)을 대신하여, 전류 라인(Sa)가 사용될 수 있다. 이 구조는 도 23c에 도시되어 있다. 또한, 도 23a 내지 23c의 구조들은 자유로이 결합될 수 있다.
각각의 전류원 회로(102a 및 102b)의 설정 방식은 실시예3에서와 동일하다. 전류원 회로(102a)는 동일 트랜지스터형 전류원 회로이다. 따라서, 그 설정 동작은 스위치부의 동작과 동기화하여 실행되는 것이 바람직하다. 또한, 전류원 회로(102b)는 다중-게이트 타입의 전류원 회로이다. 따라서, 그 설정 동작은 스위치부의 동작과 동기화하여 실행되는 것이 바람직하다. 또한, 전류 차단 트랜지스터(205)는 구동 방법에 따라 필요없을 수도 있다.
본 실시예의 픽셀 구조에 있어서, 각 픽셀의 동일 트랜지스터형 전류원 회로와 멀티-게이트형 전류원 회로에 의해 출력되는 전류들의 전류값들이 서로 다르게 될 때, 동일 트랜지스터형 전류원 회로의 출력 전류는 멀티-게이트형 전류원 회로의 출력 전류의 전류값에 비해 크게 설정되는 것이 바람직하다. 그 이유가 다음에 설명될 것이다.
실시예 3에서 설명된 바와 같이, 동일 트랜지스터형 전류원 회로에 있어서는 출력 전류와 동일한 전류값을 갖는 제어 전류를 입력할 필요가 있지만, 멀티-게이트형 전류원 회로에 있어서는 출력 전류의 전류값보다 큰 전류값을 갖는 제어 전류를 입력하는 것이 가능하다. 큰 전류값을 갖는 제어 전류를 사용함으로써, 잡음의 영향 등에 의해 발생하는 곤란성으로 인한 전류원 회로의 설정 동작을 신속하고 정확하게 실현할 수 있다. 그 때문에, 동일한 전류값을 갖는 출력 전류들이 시험적으로 설정되는 경우에, 동일 트랜지스터형 전류원 회로에서의 전류원 회로의 설정 동작은 멀티-게이트형 전류원 회로에서 보다 나중에 이루어진다. 그때, 동일 트랜지스터형 전류원 회로에 있어서, 출력 전류의 전류값이 멀티-게이트형 전류원 회로보다 크게 되어 제어 전류의 전류값이 커지게 되는 것이 바람직하며, 전류원 회로의 설정 동작은 신속하고 정확하게 수행된다.
또한, 실시예 3에서 설명된 바와 같이, 멀티-게이트형 전류원 회로에서는 동일 트랜지스터형 전류원 회로에 비해 출력 전류의 변동이 더 크다. 전류원 회로의 출력 전류는 그 전류값이 더 크고, 큰 변동의 영향이 나타난다. 그 때문에, 동일한 전류값을 갖는 출력 전류들이 시험적으로 설정되는 경우에, 출력 전류의 변동은 동일 트랜지스터형 전류원 회로에서 보다 멀티-게이트형 전류원 회로에서 더 크게 된다. 그 때, 멀티-게이트형 전류원 회로에서의 출력 전류의 전류값이 동일 트랜지스터형 전류원 회로의 출력 전류의 전류값 보다 작아지며 출력 전류의 변동이 작아지는 것이 바람직하다.
상술된 설명에 의해, 본 실시예의 픽셀 구조에 있어서, 각 픽셀의 동일 트랜지스터형 전류원 회로와 멀티-게이트형 전류원 회로에 의해 각각 출력되는 전류들의 전류값들이 서로 다르게 되는 경우에, 동일 트랜지스터형 전류원 회로의 출력 전류의 전류값이 멀티-게이트형 전류원 회로의 출력 전류의 전류값에 비해 크게 설정되는 것이 바람직하다.
실시예 1 내지 실시예 3을 자유롭게 결합하여 본 실시예를 실현하는 것이 가능하다.
(실시예 8)
본 실시예에서는 각 픽셀의 구조와 동작을 설명할 것이다. 또한, 각 픽셀이 2쌍인 경우가 예로서 취해진다. 또한, 2쌍의 2개의 전류원 회로들의 구조들이 선택되고 실시예 3에 보여진 5개의 전류원 회로들의 구조들과 결합되는 경우가 예로서 설명될 것이다.
또한, 실시예 4 내지 실시예 7에 보여진 제 1 결합예 내지 제 4 결합예와는 다른 제 5 결합예가 설명될 것이다. 제 5 결합예에서, 픽셀이 갖는 2개의 전류원 회로들 중 하나(제 1 전류원 회로)는 도 10a에 도시된 제 2 구조의 전류원 구조이다. 다른 전류원 회로(제 2 전류원 회로)는 도 13a에 도시된 제 5 구조의 전류원 회로이다. 또한, 이 전류원 회로들의 구조는 실시예 3에서의 구조와 같기 때문에, 상세한 설명은 생략한다.
도 24는 제 5 결합예의 픽셀 구조를 도시한다. 또한, 도 24에서 도 10a 및 도 13a와 동일한 부분들에는 동일한 참조번호들과 부호들이 부여된다. 또한, 제 1 전류원 회로에 대응하는 부분은 도 10a의 참조번호들 다음에 a를 부가하여 도시되고, 제 2 전류원 회로에 대응하는 부분은 도 13a의 참조번호들 다음에 b를 부가하여 도시된다. 또한, 각 쌍의 스위치부들(제 1 스위치부 및 제 2 스위치부) 구조의 상세한 설명은 실시예 2를 참조하며 여기서는 생략된다.
여기서, 제 1 전류원 회로(102a)와 제 2 전류원 회로(102b)는 배선들과 소자들을 공유할 수 있다. 예를 들어, 신호 라인들이 공유될 수 있다. 예를 들어, 신호 라인 GNa와 신호 라인 GNb가 공유될 수 있다. 또한, 신호 라인 GHa와 신호 라인 GHb가 공유될 수 있다. 이러한 구조가 도 25a에 도시되어 있다. 또한, 전류 라인 CLa와 전류 라인 CLb가 공유될 수 있다. 이러한 구조가 도 25b에 도시되어 있다. 또한, 도 25a와 도 25b의 구조들은 자유롭게 결합될 수 있다.
각 전류원 회로(102a, 102b)의 설정 방법은 실시예 3과 동일하다. 전류원 회로(102a)는 동일 트랜지스터형 전류원 회로이다. Elk라서, 그 설정 동작은 스위치부의 동작과 동기하여 수행되는 것이 바람직하다. 또한, 전류원 회로(102b)는 멀티-게이트형 전류원 회로이다. 따라서, 그 설정 동작은 스위치부의 동작과 동기하여 수행되는 것이 바람직하다. 또한, 구동 방법에 따라 전류 스톱 트랜지스터(25a)가 불필요할 수도 있다.
본 실시예의 픽셀 구조에 있어서, 각 픽셀의 동일 트랜지스터형 전류원 회로와 멀티-게이트형 전류원 회로에 의해 출력되는 전류들의 전류값들이 서로 다르게되는 경우에는, 동일 트랜지스터형 전류원 회로의 출력 전류의 전류값이 멀티-게이트형 전류원 회로의 출력 전류의 전류에 비해 크게 설정되는 것이 바람직하다. 그 이유가 이하 설명될 것이다.
실시예 1 내지 실시예 3을 자유롭게 결합하여 본 실시예를 실현하는 것이 가능하다.
(실시예 9)
본 실시예에서는, 본 발명의 픽셀 구조에 있어서, 시간 그레이 스케일 시스템과 결합되어 그레이 스케일이 표현되는 경우의 4개의 구체예들이 설명된다. 또한, 시간 그레이 스케일 시스템에 관한 기본 설명은 실시예 2에서 이루어졌기 때문에, 여기서는 그 설명을 생략한다. 본 실시예에서, 64 그레이 스케일을 표현하는 경우가 예로서 설명될 것이다.
제 1 예를 설명한다. 각 픽셀이 갖는 다수의 전류원 회로들의 출력 전류들을 적절히 결정함으로써, 발광 소자에 흐르는 전류의 전류값(I)이 1:2의 비율로 변한다. 이 때, 1 프레임 기간이 2 서브 프레임 기간들로 분할되고, 각 서브 프레임 기간의 디스플레이 기간의 길이(T)의 비율은 1:4:16이 되도록 설정된다. 이로써, 표 1에 나타낸 바와 같이, 발광 소자에 흐르는 전류(전류 I로 표시됨)와 디스플레이 기간의 길이(기간 T로 표시됨)의 조합에 의해, 64 그레이 스케일을 표현할 수 있다.
표 1
기간 T전류 I 1 4 16
1 1 4 16
2 2 8 32
제 2 예를 설명한다. 각 픽셀이 갖는 다수의 전류원 회로들의 출력 전류들을 적절히 결정함으로써, 발광 소자에 흐르는 전류값(I)이 1:4의 비율로 변한다. 이 때, 1 프레임 기간이 2 서브 프레임 기간들로 분할되고, 각 서브 프레임 기간의 디스플레이 기간의 길이(T)의 비율이 1:2:16이 되도록 설정된다. 이로써, 표 2에 나타낸 바와 같이, 발광 소자에 흐르는 전류(I)와 기간(T)의 조합에 의해, 64 그레이 스케일을 표현할 수 있다.
표 2
기간 T전류 I 1 2 16
1 1 2 16
4 4 8 64
제 3 예가 설명된다. 각 픽셀이 갖는 다수의 한 쌍의 전류원 회로들의 출력 전류들을 적절히 결정함으로써, 발광 소자에 흐르는 전류의 전류값(I)이 1:2:4의 비율로 변한다. 이 때, 1 프레임 기간이 3 서브 프레임 기간들로 분할되고, 각 서브 프레임 기간의 디스플레이 기간의 길이(T)의 비율이 1:8이 되도록 설정된다. 이로써, 표 3에 나타낸 바와 같이, 발광 소자에 흐르는 전류(I)와 기간(T)의 조합에 의해, 64 그레이 스케일을 표현할 수 있다.
표 3
기간 T전류 I 1 8
1 1 8
2 2 16
4 4 32
제 4 예를 설명한다. 각 픽셀이 갖는 다수의 전류원 회로들의 출력 전류들을 적절히 결정함으로써, 발광 소자에 흐르는 전류의 전류값(I)이 1:4:16의 비율로 변한다. 이 때, 1 프레임 기간이 3 서브 프레임 기간들로 분할되고, 각 서브 프레임 기간의 디스플레이 기간의 길이(T)의 비율이 1:2가 되도록 설정된다. 이로써, 표 4에 나타낸 바와 같이, 발광 소자에 흐르는 전류(I)와 기간(T)의 조합에 의해, 64 그레이 스케일을 표현할 수 있다.
표 4
기간 T전류 I 1 2
1 1 2
4 4 8
16 16 32
또한, 실시예 1 내지 실시예 8과 자유롭게 결합됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 10)
실시예 1 내지 실시예 9에서는, 각각의 픽셀이 복수의 전류원 회로들 및 스위치부들을 갖는 구조가 도시되어 있다. 그러나, 각각의 픽셀이 한 쌍의 전류원 회로 및 스위치부를 갖는 구조가 될 수도 있다.
각각의 픽셀에 한 쌍이 존재하는 경우에, 2 그레이 스케일을 표시하는 것이가능하다. 또한, 다른 그레이 스케일 디스플레이 방법과 결합됨으로써, 다중 그레이 스케일을 실현하는 것이 가능하다. 예를 들어, 시간 그레이 스케일 시스템과 결합됨으로써 그레이 스케일 디스플레이를 수행하는 것이 가능하다.
실시예 1 내지 실시예 9과 자유롭게 결합됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 11)
각각의 픽셀이 3개 또는 그 이상의 전류원 회로들을 갖는 구조가 될 수 있다. 예를 들어, 실시예 4 내지 실시예 8에 도시된 제 1 결합예 내지 제 5 결합예에서, 실시예 3에 도시된 5개의 구조들의 전류원 회로들로부터 독단적으로 선택된 회로를 추가하는 것이 가능하다.
실시예 1 내지 실시예 10과 자유롭게 결합됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 12)
본 실시예에서는, 본 발명의 디스플레이 장치 내의 각각의 픽셀에 제어 신호를 입력하는 구동 회로의 구조가 기재될 것이다.
각각의 픽셀에 입력된 제어 전류가 변경되면, 각각의 픽셀의 전류원 회로가 출력하는 전류의 전류값도 변경될 것이다. 그 때문에, 대략적으로 일정한 제어 전류가 각각의 전류 라인으로 출력되는 구조의 구동 회로가 필요하게 된다. 그러한구동 회로의 예가 이후에 보여질 것이다.
예를 들어, 특허출원 제2001-333462호, 특허출원 제2001-333470호, 특허출원 제2001-335917호 또는 특허출원 제2001-335918호에서 보여지는 구조의 신호 라인 구동 회로를 사용하는 것이 가능하다. 간단히, 그 신호 라인 구동 회로의 출력 전류를 제어 전류로 설정함으로써, 각각의 픽셀에 그것을 입력하는 것이 가능하다.
본 발명의 디스플레이 장치에서, 앞서 기재된 신호 라인 구동 회로를 적용함으로써, 각각의 픽셀에 대략적으로 일정한 제어 전류를 입력하는 것이 가능하다. 이것에 의해, 화상의 루미넌스 변화량을 더 감소하는 것이 가능하다.
실시예 1 내지 실시예 11과 자유롭게 결합됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 13)
본 실시예에서는, 본 발명이 적용되는 디스플레이 시스템이 기재될 것이다.
여기서, 그 디스플레이 시스템은 디스플레이 장치에 입력되는 비디오 신호를 저장하는 메모리와, 그 디스플레이 장치의 각각의 구동 회로에 입력되는 제어 신호(클록 펄스, 시작 펄스 등)를 출력하는 회로와, 그들을 제어하는 제어기 등을 포함한다.
디스플레이 시스템의 예가 도 41에 도시된다. 그 디스플레이 시스템은 디스플레이 장치 외에도, A/D 변환 회로, 메모리 선택 스위치(A), 메모리 선택 스위치(B), 프레임 메모리(1), 프레임 메로리(2), 제어기, 클록 신호 발생 회로,및 전원 발생 회로를 갖는다.
그 디스플레이 시스템의 동작이 기재될 것이다. A/D 변환 회로는 그 디스플레이 시스템에 입력되는 비디오 신호를 디지털 비디오 신호로 변환한다. 그 프레임 메모리 A 또는 프레임 메모리 B는 디지털 비디오 신호를 저장한다. 여기서, 각각의 기간에 대해(하나의 프레임 기간에 대해, 각각의 서브 프레임 기간에 대해) 프레임 메모리 A 또는 프레임 메모리 B를 개별적으로 사용함으로써, 그 메모리에 신호를 기록하고 그 메모리로부터 신호를 판독할 시 여분의 룸(room)을 취하는 것이 가능하다. 프레임 메모리 A 및 프레임 메모리 B의 개별화된 사용은 제어기에 의해 메모리 선택 스위치 A 및 메모리 선택 스위치 B를 스위칭함으로써 실현될 수 있다. 또한, 클록 발생 회로는 제어기로부터의 신호에 의해 클록 신호 등을 발생시킨다. 전원 발생 회로는 제어기로부터 미리 결정된 전원 신호를 발생시킨다. 메모리로부터 판독된 신호, 클록 신호, 전원 등은 FPC를 통해 그 디스플레이 장치에 입력된다.
또한, 본 발명이 적용되는 디스플레이 시스템은 도 41에 도시된 구조에 제한되는 것이 아니다. 본 발명은 잘 알려진 모든 구조의 디스플레이 시스템에 적용시키는 것이 가능하다.
실시예 1 내지 실시예 12와 자유롭게 결합됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 14)
본 발명은 여러가지 전자 장치들에 적용될 수 있다. 간단히, 그 여러가지 전자 장치들이 가지고, 화상 디스플레이를 수행하는 부분에 본 발명의 구조적인 구성요소들을 적용하는 것이 가능하다.
인용된 본 발명의 전자 장치의 일례는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(두부 장착 디스플레이), 네비게이션 시스템, 오디오 재생 장치(카 오디오 세트, 오디오 콤포넌트 세트 등), 노트북형 퍼스널 컴퓨터, 게임 머신, 휴대용 정보 단말기(모바일 컴퓨터, 휴대용 전화, 휴대용형 게임 머신 또는 전자북 등), 기록 매체를 갖는 화상 재생 장치(보다 정확해지도록, DVD 등과 같은 기록 매체를 재생하고 그 화상을 플레이 할 수 있는 디스플레이를 갖는 장치) 등이다.
또한, 앞서 기재된 전자 장치에 제한되는 것이 아니라, 여러가지 전자 장치들에 본 발명을 적용하는 것이 가능하다.
실시예 1 내지 실시예 13과 자유롭게 적용됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 15)
본 발명의 디스플레이 장치에서는, 전류원 트랜지스터는 포화 영역에서 동작한다. 이어서, 본 실시예에서, 디스플레이 장치의 전력 소비가 억제될 수 있고, 포화 영역 내의 전류원 트랜지스터의 동작의 선형성이 유지될 수 있는 디스플레이 장치의 채널 길이의 최적 범위가 기재될 것이다.
본 발명의 디스플레이 장치가 가지고 있는 전류원 트랜지스터는 포화 영역에서 동작하고, 그 드레인 전류(Id)는 다음 식(1)으로 표현된다. 또한, Vgs가 게이트전압이라고 가정되고, μ는 이동성이고, Co는 단위 면적당 게이트 용량이고, W는 채널 폭이고, L은 채널 길이이며, Vth는 임계 전압이고, 드레인 전류는 Id이다.
Id = μCoW/L(Vgs-Vth)2/2 ㆍㆍㆍ (1)
식(1)로부터, μ, Co, Vth 및 W의 값들이 고정되어 있는 경우에, Id는 Vds의 값에 의존하지 않고도, L 및 Vgs의 값들에 의해서 결정됨을 이해해야 한다.
한편, 전력 소비는 전류 및 전압의 곱에 필적한다. 또한, Id가 발광 소자의 루미넌스에 비례하므로, 루미넌스가 결정되면 Id의 값이 고정된다. 따라서, 전원 소비의 감소가 고려되는 경우에, ｜Vgs｜가 낮아지는 것이 바람직하고, 따라서 L은 보다 작은 값이 되는 것이 바람직하다.
그러나, L의 값이 작게 얻어질 때, 포화 영역의 선형성은 꼬임 효과(Kink effect)의 초기 영향 때문에 점차적으로 유지되도록 얻어지지 않는다. 요컨대, 전류원 트랜지스터의 동작이 상술된 식1을 따라 얻어지지 않고, Id의 값은 Vds에 의존하여 점차적으로 얻어진다. Vds의 값이 그의 체인과 같은 발광 소자의 악화 때문인 VEL의 감소에 의존하여 증가되므로, Id의 값은 발광 소자의 악화에 의해 조절되기에 적절하게 된다.
요컨대, L의 값이 너무 작아 포화 영역의 선형성을 고려해야 하는 것은 바람직하지 않지만, 너무 크다면, 전원 소비를 억제하는 것이 가능하지 않다. L의 값이 포화 영역의 선형성이 유지될 수 있는 범위 내로 작아지게 만들어지는 것이 가장 바람직하다.
도 42는 W=4㎛이고 Vds=10v인 시간에서의 P채널 타입 TFT에서의 L과 ΔId 의 관계를 나타낸다. ΔId는 L에 의해 미분된 Id의 값이며, L로의 Id의 각도를 비교할 수 있다. 따라서, ΔId의 값이 작을수록, 포화 영역의 Id의 선형성이 유지된다는 것을 의미한다. 또한, 도 42에 도시된 바와 같이, L이 커질수록 ΔId의 값이 L이 약 100㎛인 영역으로부터 급격하게 작아진다는 것을 알 수 있다. 따라서, 포화 영역의 선형성을 유지하기 위해, L이 약 100㎛의 값 및 그보다 큰 값이 되는 것이 바람직하다는 것이 이해된다.
또한, 전원 소비를 고려하면, 양 상태들을 정상화 시키기 위하여 L이 작은 것이 바람직하기 때문에, L이 100±10㎛인 것이 가장 바람직하다. 요컨대, L의 범위를 90㎛≤L≤110㎛로 설정하는 것에 의해, 전류원 트랜지스터를 갖는 디스플레이 장치의 전원 소비가 억제될 수 있으며, 포화 영역의 전류원 트랜지스터의 선형성이 유지될 수 있다.
실시예 1 내지 실시예 14와 자유롭게 적용됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 16)
본 실시예에서, 발명의 요약에서 설명되었던 루미넌스 변화를 더욱 감소시키는 구동 방법, 즉, 동일한 그레이 스케일을 표현하는 경우에 동일한 출력 전류에서 설정된 복수의 전류원 회로들을 개별적으로 사용하기 위한 구동 방법을 이용하는 픽셀의 구조적인 예가 도시된다.
본 실시예에서 도시된 픽셀은 복수의 전류원 회로들을 갖는 구조의 것이며, 복수의 전류원 회로들과 함께 쌍을 이루는 스위치부는 공유된다. 한 디지털 비디오 신호가 각 픽셀로 입력되고, 이미지 디스플레이가 복수의 전류원 회로들을 선택적으로 사용하여 운반된다. 이에 의해, 각 픽셀이 갖는 수의 소자들을 감소시키고 개구 영역비를 넓히는 것이 가능하다. 부가적으로, 스위치부와 공유된 복수의 전류원 회로들은 그들이 서로 동일한 정전류를 출력하는 방법으로 설정된다. 또한, 동일한 그레이 스케일을 나타내는 경우에, 동일한 정전류를 출력하는 전류원 회로들이 개별적으로 사용된다. 이러한 방법으로, 전류원 회로들의 출력 전류들이 불확실하게 변화되어도, 발광 소자를 통한 전류 흐름은 일시적으로 평균된다. 즉, 각각의 픽셀들 사이의 전류원 회로들의 출력 전류들의 변화 때문에 루미넌스의 변화가 눈에 보이게 감소하는 것이 가능하다.
도 43은 본 실시예의 픽셀의 구조를 도시한다. 부가적으로, 동일한 참조 번호들 및 기호들은 도 7 및 도 8에서 동일한 부분들로 주어진다.
도 43a는 그의 구조이며, 전류원 회로들(102a 및 102b)에 대응하는 스위치부들(101a 및 101b)에서, 스위치 트랜지스터(301)가 공유된다. 또한, 도 43b가 그의 구조이며, 전류원 회로들에 대응하는 스위치부들(101a 및 101b)에서, 스위치 트랜지스터(301)와 구동 트랜지스터(302)가 공유된다. 부가적으로, 도 43에는 도시되지 않으나, 실시예 2에 도시된 삭제 트랜지스터(304)가 배치될 수 있다. 픽셀에서 삭제 트랜지스터(304)의 접속 방법은 실시예 2에서와 동일하게 만들어질 수 있다.
전류원 회로들(102a 및 102b)로서, 실시예 3에 도시된 제 1 구조 내지 제 5구조의 전류원 회로들이 자유롭게 적용될 수 있다. 그러나, 복수의 전류원 회로들과 쌍을 형성하는 스위치부가 본 실시예에서와 같이 공유되는 구조에서, 전류원 회로들(102a 및 102b) 스스로가 단자 A 및 단자 B 사이에 도통 상태 또는 비도통 상태를 선택하기 위한 기능을 가질 필요가 있다. 그 이유는, 복수의 전류원 회로들로 배치된 하나의 스위치부에 의해 복수의 전류원 회로들(102a 및 102b)외에 전류를 발광 소자로 공급하는 전류원 회로를 선택하는 것이 가능하지 않기 때문이다.
예를 들어, 실시예 3에서, 도들 10, 11, 12, 13등에 도시된 제 2 구조 내지 제 5 구조의 전류원 회로들로와 같이, 전류원 회로(102) 그 자체는 단자 A와 단자 B 사이의 도통 상태 또는 비도통 상태를 선택하기 위한 기능을 갖는다. 즉, 이러한 구조의 전류원 회로에서, 전류원 회로의 동작을 설정하는 경우에는 단자 A와 단자 B 사이의 도통 상태에서의 변환이 가능하며, 이미지 디스플레이를 실행하는 경우에는 단자 A와 단자 B사이의 도통 상태에서의 변환이 가능하다. 한편, 실시예 3에서, 도 9 등에서 도시된 제 1 구조의 전류원 회로와 같이, 전류원 회로(102) 자체는 단자 A와 단자 B 사이의 도통 상태 또는 비도통 상태를 선택하기 위한 기능을 갖지 않는다. 즉, 이러한 구조의 전류원 회로에서, 전류원 회로의 동작을 설정하는 경우 및 이미지 디스플레이를 수행하는 경우에, 단자 A와 단자 B사이의 도통 상태에 있다. 따라서, 도 9에 도시된 바와 같은 전류원 회로가 도 43에 도시된 바와 같은 본 실시예의 픽셀의 전류원 회로로서 사용되는 경우에, 디지털 비디오 신호와 다른 신호에 의해 각각의 전류원 회로들의 단자 A와 단자 B사이의 도통 및 비도통 상태들을 제어하기 위한 유닛을 배치시킬 필요가 있다.
본 실시예의 구조의 픽셀에서, 스위치부가 수행되는 공유된 복수의 전류원 회로들 외부의 하나의 전류원 회로의 동작을 설정하는 기간 동안, 다른 전류원 회로를 사용함으로써 디스플레이 동작을 수행하는 것이 가능하다. 즉, 본 실시예의 픽셀 구조에서, 전류원 회로의 동작 및 전류 출력을 동시에 수행할 수 없는 제 2 구조 내지 제 5 구조의 전류원 회로가 사용된다고 하더라도, 전류원 회로의 동작 및 디스플레이 동작을 동시에 정하는 것을 수행하는 것이 가능하다.
실시예 1 내지 실시예 15와 자유롭게 적용됨으로써 본 실시예를 실현하는 것이 가능하다.
(실시예 17)
본 실시예에서, 도 3에 도시된 스위치부의 구조가 실시예 4의 도 10a에 도시된 구조의 픽셀로 적용되는 예가 도시된다.
본 실시예의 픽셀 구조가 도 44a에 도시된다. 또한, 동일한 참조 번호들 및 기호들이 도 3 및 도 10a와 동일한 부분들로 주어지고, 그의 설명은 생략될 것이다. 또한, 도 44a의 발광 소자의 아노드 및 캐소드가 역으로 된 이러한 구조의 픽셀이 도 44b에 도시된다.
실시예 1 내지 실시예 16과 자유롭게 적용됨으로써 본 실시예를 실현하는 것이 가능하다.
본 발명의 디스플레이 장치에서, 발광 소자를 통한 전류 흐름이 이미지 디스플레이를 수행하는 경우에 미리 정해진 정전류가 되도록 유지될 수 있기 때문에,발광 소자의 악화 등으로 인한 전류 특성의 변화에 상관없이 일정한 루미넌스를 갖는 광을 방출하는 것이 가능하다. 또한, 디지털 비디오 신호에 의한 스위치부의 ON 상태 또는 OFF 상태를 설택하는 것에 의해, 각 픽셀의 발광 상태 또는 비 발광 상태가 선택된다. 즉, 픽셀에 대한 비디오 신호의 기록이 빨라질 수 있다. 또한, 비 발광 상태가 비디오 신호에 의해 선택된 픽셀에서, 발광 소자로 입력되는 전류가 스위치부에 의해 완전히 차단되므로 정교한 그레이 스케일 표현을 구현하는 것이 가능하다.
종래의 전류 기록형 아날로그 시스템 픽셀 구조에서, 루미넌스에 따라 픽셀로 입력되는 전류를 감소시켜야할 필요가 있었다. 즉, 잡음의 영향이 큰 문제가 있었다. 한편, 본 발명의 디스플레이 장치의 픽셀 구조에서, 전류원 회로를 통해 흐르는 정전류의 전류값이 일부 확장으로 보다 크게 설정되면, 잡음의 영향을 감소시키는 것이 가능하다.
또한, 악화 등으로 인한 전류 특성의 변화에 상관없이 일정한 루미넌스를 갖는 광이 방출되는 발광 소자를 갖고, 각 픽셀로의 신호의 기록 속도가 빨라지는 것이 가능하며, 정확한 그레이 스케일을 표현하는 것이 가능하고, 저비용과 보다 적은 크기를 갖는 디스플레이 장치와 그의 구동 방법을 제공하는 것이 가능하다.
발광 소자가 소자의 구동방법과 시간에 따른 열화의 영향에 변하지 않고 일정한 루미넌스로 발광할 수 있는 디스플레이 장치를 제공하며, 정확한 그레이 스케일 표현을 실행하고, 각각의 픽셀에 비디오 신호를 기록하는 속도를 높이는 것이 가능하며, 누설 전류 등과 같은 잡음의 영향이 억제되는 디스플레이 장치와, 그 구동 방법을 제공한다. 또한, 화상 프레임의 영역을 감소시키고 소형화를 구현하는 디스플레이 장치와, 그 구동 방법을 제공한다.

Claims (24)

  1. 픽셀을 포함하는 디스플레이 장치에 있어서,
    복수의 전류원 회로들과;
    복수의 스위치부들을 구비하고,
    복수의 일정한 제어 전류들이 상기 복수의 전류원 회로들에 각각 공급되고, 상기 전류원 회로들은 일정한 제어 전류들에 대응하는 출력 일정 전류들을 각각 발생하며,
    상기 스위치부들의 각각은 디지탈 비디오 신호에 의해 발광 소자로의 상기 복수의 전류원 회로들의 각각으로부터 출력 전류의 입력을 선택하는, 디스플레이 장치.
  2. 디스플레이 장치에 있어서,
    적어도 하나의 발광 소자와;
    제 1 스위치를 통해 상기 발광 소자에 접속된 제 1 전류원 회로와;
    제 2 스위치를 통해 상기 발광 소자에 접속된 제 2 전류원 회로와;
    전원 라인을 구비하고,
    상기 제 1 및 제 2 전류원 회로들은 상기 발광 소자와 상기 전원 라인 사이에 접속되고,
    제 1 제어 신호가 상기 제 1 전류원 회로에 입력되고, 제 2 제어 신호가 상기 제 2 전류원 회로에 입력되며,
    제 1 비디오 신호가 상기 제 1 스위치에 입력되고, 제 2 비디오 신호가 상기 제 2 스위치에 입력되는, 디스플레이 장치.
  3. 픽셀을 포함하는 디스플레이 장치에 있어서,
    복수의 전류원 회로들과;
    복수의 스위치부들을 구비하고,
    복수의 일정한 제어 전류들이 상기 복수의 전류원 회로들에 각각 공급되고,
    상기 전류원 회로들은 상기 일정한 제어 전류들에 대응하는 출력 일정 전류들을 각각 발생하며,
    상기 스위치부들의 각각은 디지탈 비디오 신호에 의해 발광 소자로의 상기 복수의 전류원 회로들의 각각으로부터 출력 전류의 입력을 선택하고,
    상기 복수의 전류원 회로들의 각각은,
    트랜지스터와;
    상기 제어 전류를 상기 트랜지스터의 드레인 전류로서 선택적으로 입력하는 제 1 수단과;
    상기 트랜지스터의 게이트 전압을 유지하는 제 2 수단과;
    상기 트랜지스터의 게이트와 드레인의 접속을 선택하는 제 3 수단과;
    상기 출력 전류를 상기 유지된 게이트 전압에 대응하는 상기 트랜지스터의 드레인 전류로 설정하는 제 4 수단을 구비하는, 디스플레이 장치.
  4. 디스플레이 장치에 있어서,
    적어도 하나의 발광 소자와;
    제 1 스위치를 통해 상기 발광 소자에 접속된 제 1 전류원 회로와;
    제 2 스위치를 통해 상기 발광 소자에 접속된 제 2 전류원 회로와;
    전원 라인을 구비하고,
    상기 제 1 및 제 2 전류원 회로들은 상기 발광 소자와 상기 전원 라인 사이에 병렬로 접속되며,
    상기 제 1 및 제 2 전류원 회로들의 각각은,
    제 1 단자 및 제 2 단자와;
    상기 제 1 단자와 제 2 단자 사이에 직렬로 연결된 제 1 트랜지스터 및 제 2 트랜지스터로서, 상기 제 1 트랜지스터는 소스 영역과 드레인 영역을 구비하고, 상기 소스 영역과 드레인 영역 중의 제 1 영역은 상기 제 1 단자에 접속되고, 상기 소스 영역과 드레인 영역 중의 제 2 영역은 상기 제 2 트랜지스터에 접속된, 상기 제 1 트랜지스터 및 제 2 트랜지스터와;
    상기 전원 라인과, 상기 제 1 트랜지스터의 상기 소스 영역과 드레인 영역 중의 제 2 영역 사이에 접속된 제 3 트랜지스터와;
    상기 제 1 트랜지스터의 게이트와, 상기 제 1 트랜지스터의 상기 소스 영역과 드레인 영역 중의 제 2 영역 사이에 접속된 제 4 트랜지스터와;
    상기 제 1 트랜지스터의 게이트와, 상기 제 1 트랜지스터의 상기 소스 영역과 드레인 영역 중의 제 1 영역 사이에 접속된 커패시터를 구비하는, 디스플레이 장치.
  5. 픽셀을 포함하는 디스플레이 장치에 있어서,
    복수의 전류원 회로들과;
    복수의 스위치부들을 구비하고,
    복수의 일정한 제어 전류들이 상기 복수의 전류원 회로들에 각각 공급되고,
    상기 전류원 회로들은 상기 일정한 제어 전류들에 대응하는 출력 일정 전류들을 각각 발생하며,
    상기 스위치부들의 각각은 디지탈 비디오 신호에 의해 발광 소자로의 상기 복수의 전류원 회로들의 각각으로부터 출력 전류의 입력을 선택하고,
    상기 복수의 전류원 회로들 중의 하나는,
    제 1 트랜지스터와;
    상기 제어 전류를 상기 제 1 트랜지스터의 드레인 전류로서 선택적으로 입력하는 제 1 수단과;
    상기 제 1 트랜지스터의 게이트 전압을 유지하는 제 2 수단과;
    상기 제 1 트랜지스터의 게이트와 드레인의 접속을 선택하는 제 3 수단과;
    상기 출력 전류를 유지된 게이트 전압에 대응하는 상기 제 1 트랜지스터의 드레인 전류로 설정하는 제 4 수단을 구비하며,
    상기 복수의 전류원 회로들 중의 다른 하나는,
    제 2 트랜지스터 및 제 3 트랜지스터와;
    상기 제어 전류를 상기 제 2 트랜지스터의 드레인 전류로서 선택적으로 입력하는 제 5 수단과;
    상기 제 2 트랜지스터의 게이트 전압을 유지하는 제 6 수단과;
    상기 제 2 트랜지스터의 게이트와 드레인의 접속을 선택하는 제 7 수단을 구비하며,
    상기 출력 전류는 게이트 전압이 상기 제 2 트랜지스터의 상기 유지된 게이트 전압인 상기 제 3 트랜지스터의 드레인 전류로서 흐르는, 디스플레이 장치.
  6. 픽셀을 포함하는 디스플레이 장치에 있어서,
    복수의 전류원 회로들과;
    복수의 스위치부들을 구비하고,
    복수의 일정한 제어 전류들이 상기 복수의 전류원 회로들에 각각 공급되고,
    상기 전류원 회로들은 상기 일정한 제어 전류들에 대응하는 출력 일정 전류들을 각각 발생하며,
    상기 스위치부들의 각각은 디지탈 비디오 신호에 의해 발광 소자로의 상기 복수의 전류원 회로들의 각각으로부터 출력 전류의 입력을 선택하고,
    상기 복수의 전류원 회로들 중의 하나는,
    제 1 트랜지스터와;
    상기 제어 전류를 상기 제 1 트랜지스터의 드레인 전류로서 선택적으로 입력하는 제 1 수단과;
    상기 제 1 트랜지스터의 게이트 전압을 유지하는 제 2 수단과;
    상기 제 1 트랜지스터의 게이트와 드레인의 접속을 선택하는 제 3 수단과;
    상기 출력 전류를 상기 유지된 게이트 전압에 대응하는 상기 제 1 트랜지스터의 드레인 전류로 설정하는 제 4 수단을 구비하며,
    상기 복수의 전류원 회로들 중의 다른 하나는,
    제 2 트랜지스터 및 상기 제 2 트랜지스터에 직렬 접속된 제 3 트랜지스터와;
    상기 제어 전류를 상기 제 2 트랜지스터의 드레인 전류로서 선택적으로 입력하는 제 5 수단과;
    상기 제 2 트랜지스터의 게이트 전압을 유지하는 제 6 수단과;
    상기 제 2 트랜지스터의 게이트와 드레인의 접속을 선택하는 제 7 수단을 구비하며,
    상기 출력 전류는 게이트 전압이 상기 제 2 트랜지스터의 상기 유지된 게이트 전압의 부분인 상기 제 3 트랜지스터의 드레인 전류로서 흐르는, 디스플레이 장치.
  7. 제 1 항에 있어서, 상기 복수의 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  8. 제 2 항에 있어서, 상기 제 1 및 제 2 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  9. 제 3 항에 있어서, 상기 복수의 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  10. 제 4 항에 있어서, 상기 제 1 및 제 2 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  11. 제 5 항에 있어서, 상기 복수의 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  12. 제 6 항에 있어서, 상기 복수의 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  13. 제 1 항에 있어서, 상기 복수의 전류원 회로들에 입력되는 제어 전류들의 전류값은 서로 다르도록 설정된, 디스플레이 장치.
  14. 제 2 항에 있어서, 상기 제 1 및 제 2 전류원 회로들에 입력되는 제어 신호들은 서로 다르도록 설정된, 디스플레이 장치.
  15. 제 3 항에 있어서, 상기 복수의 전류원 회로들에 입력되는 제어 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  16. 제 4 항에 있어서, 상기 제 1 및 제 2 전류원 회로들에 입력되는 제어 신호들은 서로 다르도록 설정된, 디스플레이 장치.
  17. 제 5 항에 있어서, 상기 복수의 전류원 회로들에 입력되는 제어 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  18. 제 6 항에 있어서, 상기 복수의 전류원 회로들에 입력되는 제어 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치.
  19. 발광 소자, 복수의 전류원 회로들 및 복수의 스위치부들을 구비한 디스플레이 장치의 구동 방법에 있어서,
    일정한 제어 전류를 상기 복수의 전류원 회로들의 각각에 공급하는 제 1 동작과;
    제 2 동작으로서, 상기 복수의 전류원 회로들의 각각은 출력 전류를 상기 제어 전류에 대응하는 일정 전류로 설정하고, 상기 복수의 스위치부들의 각각은 디지탈 비디오 신호에 의해 상기 발광 소자로의 상기 복수의 전류원 회로들의 각각으로부터 출력 전류의 입력을 선택하는, 상기 제 2 동작을 포함하는, 디스플레이 장치의 구동 방법.
  20. 제 19 항에 있어서, 상기 제 1 동작과 상기 제 2 동작은 동시에 실행되는, 디스플레이 장치의 구동 방법.
  21. 제 19 항에 있어서, 상기 제 1 동작은 상기 제 2 동작이 실행되지 않을 때 실행되는, 디스플레이 장치의 구동 방법.
  22. 제 19 항에 있어서, 입력될 상기 제어 전류의 전류값이 상기 복수의 전류원 회로들의 각각에서의 출력 전류의 전류값과 동일한, 디스플레이 장치의 구동 방법.
  23. 제 19 항에 있어서, 상기 각각의 전류원 회로들의 출력 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치의 구동 방법.
  24. 제 19 항에 있어서, 상기 각각의 전류원 회로들에 입력되는 제어 전류들의 전류값들은 서로 다르도록 설정된, 디스플레이 장치의 구동 방법.
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