JP4583724B2

JP4583724B2 - 表示装置

Info

Publication number: JP4583724B2
Application number: JP2003138796A
Authority: JP
Inventors: 肇木村; 恵介宮川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-05-16
Filing date: 2003-05-16
Publication date: 2010-11-17
Anticipated expiration: 2023-05-16
Also published as: JP2004341314A

Description

【発明の属する技術分野】
本発明は、自発光型の発光素子を有する表示装置、及びその駆動方法に関する。特に、表示装置の画素構成に関する。
【０００１】
【従来の技術】
近年、発光素子（自発光素子）を用いた表示装置の研究開発が進められている。このような表示装置は、高画質、薄型、軽量などの利点を生かして、携帯電話の表示画面やパソコンのモニターとして幅広く利用されている。特に、このような表示装置は動画表示に適した速い応答速度、低電圧、低消費電力駆動などの特徴を有しているため、新世代の携帯電話や携帯情報端末（ＰＤＡ）をはじめ、幅広い用途が見込まれている。
【０００２】
発光素子は有機発光ダイオード（Organic Light Emitting Diode : OLED）ともよばれ、陽極と、陰極と、前記陽極と前記陰極との間に有機化合物を有する層（以下、有機化合物層と表記する）が挟まれた構造を有している。この発光素子に流れる電流量と、発光素子の輝度は一定の関係があり、発光素子は有機化合物層に流れる電流量に応じた輝度で発光を行っている。
【０００３】
ところで、発光素子を用いた表示装置に多階調の画像を表示するときの駆動方法としては、アナログ駆動方式（アナログ階調方式）とデジタル駆動方式（デジタル階調方式）が挙げられる。両方式の相違点は、発光素子の発光、非発光のそれぞれの状態において該発光素子を制御する方法にある。
【０００４】
アナログ駆動方式は、発光素子に流れる電流の大きさを連続的に制御して階調を得るという方式である。またデジタル駆動方式は、発光素子がオン状態（輝度がほぼ１００％である状態）と、オフ状態（輝度がほぼ０％である状態）の２つの状態のみによって駆動するという方式である。
【０００５】
しかしデジタル駆動方式は、このままでは２階調しか表示出来ないため、時間階調方式や面積階調方式と組み合わせて多階調の画像を表示する駆動方法が提案されている。例えば時間階調表示とは、１フレームをいくつかのサブフレームに分け、それぞれの発光時間に重みを漬け、その選択によって階調表示を行うものである。また面積階調方式とは、画素内にサブ画素を設け、その発光面積に重みを付けて、その選択により階調表示を行う方法である。
【０００６】
また画素に信号を入力する場合、電圧入力方式がよく用いられている。電圧入力方式は、画素に入力するビデオ信号として電圧を駆動用素子のゲート電極に入力して、該駆動用素子を用いて発光素子の輝度を制御する方式である。
【０００７】
以上のような表示装置の駆動方法、多階調表示方式等は、非特許文献１を参照するとよい。
【０００８】
【非特許文献１】
「有機ＥＬディスプレイにおける材料技術と素子の作製」技術情報協会、２００２年１月、ｐ．１７９−１９６
【０００９】
【発明が解決しようとする課題】
上述のような電圧入力方式を用いる場合、発光素子を駆動する（電流を供給する）ためのトランジスタ（以下、駆動用トランジスタと表記する）の電流特性がばらつくと、発光素子の輝度もばらついてしまった。特に、アナログ階調方式の場合において、低階調表示を行うとき、駆動用トランジスタの電気特性ばらつきの影響が大きくなってしまった。これはトランジスタの電流特性は（Ｖｇｓ−Ｖｔｈ）に依存して決まるため、低階調表示を行う場合、Ｖｇｓが小さく、相対的にＶｔｈの影響を大きく受けてしまうためである。トランジスタのＶｔｈとは、しきい値電圧であり成膜条件や膜厚等の作製工程によりばらつきが大きく現れてしまう。特に、結晶化工程を経る多結晶シリコン膜を有する半導体素子では、結晶粒界や配向性が一要因としてＶｔｈがばらついてしまう。
【００１０】
図１０（Ａ）に示すトランジスタ及び発光素子を用いて具体的に説明する。図１０（Ｂ）には、低階調表示を行う場合の発光素子及びトランジスタのＩｄｓ−Ｖｄｓ特性を示し、その交点が動作点となっている。図１０（Ｂ）に示すように、低階調表示を行う場合、トランジスタが発光素子へ供給する電流値（Ｉｄｓ）が小さく、Ｖｇｓも小さくなり、相対的にＶｔｈのばらつきの影響を受けやすくなってしまることがわかる。その結果、トランジスタと発光素子を有する表示装置において、輝度ムラが生じ、品質低下の原因となってしまった。上述のようなしきい値電圧の影響を小さくするために、トランジスタのチャネルサイズＷ／Ｌをより小さく設計し、Ｖｇｓを大きくして動作させることが考えられる。
【００１１】
一方、発光素子の電圧電流特性が変動しても、発光素子に一定の電流が流れるようにするため、トランジスタを飽和領域で動作させている。図１０（Ｃ）に示すが、飽和領域とはＶｄｓ＞（Ｖｇｓ−Ｖｔｈ）の範囲であって、トランジスタのソース・ドレイン間電圧が変化してもソース・ドレイン電流が変動しない。そのため常に、発光素子に一定の電流を供給することができる。
【００１２】
しかし高階調表示を行う場合、トランジスタの飽和領域が狭くなってしまった。図１０（Ｃ）には高階調表示における、トランジスタ特性と、発光素子特性のＩｄｓ−Ｖｄｓ特性を示す。図１０（Ｃ）をみると、発光素子の劣化に伴い、発光素子特性は低電圧側へシフトし、Ｖｄｓは低下していくことがわかる。その結果、トランジスタの動作範囲となる飽和領域が狭くなり、さらにはトランジスタが線形領域で動作してしまうことも考えられた。
【００１３】
このような高階調表示における問題を解決するためには、飽和領域の動作範囲を広くするとよい。例えば図１０（Ａ）に示すα−β間の電圧を大きくすることが考えられる。その結果、発光素子が劣化しても飽和領域で動作することができる。しかしこの場合電圧が大きくなるため、消費電力が大きくなってしまう。そこで別の方法として、トランジスタのチャネルサイズＷ／Ｌをより大きく設計し、Ｖｇｓを小さくすることが考えられる。
【００１４】
これらを踏まえると、トランジスタの電気特性からみると、しきい値電圧のばらつきの影響を小さくするため、チャネルサイズＷ／Ｌを小さく設計してＶｇｓを大きくすると好ましく、発光素子の特性からみると、飽和領域の動作範囲を広げるため、Ｖｇｓが小さくなるようにチャネルサイズＷ／Ｌを大きく設計する方が好ましかった。このように、しきい値電圧のばらつきの影響を低減することと、発光素子の劣化による輝度低下を防止するため飽和領域で動作する範囲を広くすることとは、トレードオフの関係にある。
【００１５】
そこで本発明は、多結晶シリコン膜や非晶質シリコン膜を有する半導体素子を備える表示装置であって、高階調表示及び低階調表示において、駆動用トランジスタを飽和領域で動作させ、且つ当該トランジスタのしきい値電圧のばらつきが低減される表示装置、及びその駆動方法を提供することを課題とする。
【００１６】
【課題を解決するための手段】
上記課題を鑑み本発明は、複数の駆動用トランジスタ、例えば第１の駆動用トランジスタと、第２の駆動用トランジスタとを各画素に備え、さらに発光素子の点灯期間（発光期間ともいう）を制御する回路（点灯期間制御回路という）を有する表示装置を特徴とする。
【００１７】
駆動用トランジスタの数は任意でよいが、上記のように二つ設ける場合、第１の駆動用トランジスタは電流能力を高くする。例えば、チャネルサイズＷ／Ｌ（以下、単にＷ／Ｌと表記する）を大きく設計する。また第２の駆動用トランジスタは電流能力を第１の駆動用トランジスタほど高める必要がないため、例えばＷ／Ｌを小さく設計することができる。
【００１８】
具体的には、第１の駆動用トランジスタのＷ／Ｌは、第２の駆動用トランジスタのＷ／Ｌより大きくなるように設計することができる。例えば飽和領域で動作するためにはＬの長さを数百から数十μｍとすると好ましい。すなわち低階調領域で、Ｗ／Ｌの小さな第２の駆動用トランジスタを用いれば、Ｖｇｓをより大きくすることができ、駆動用トランジスタのＶｔｈバラツキの影響が低減される。
別の方法としては、駆動用トランジスタの結晶性を高めるとよく、例えば連続発振レーザを用いて結晶性を高めてもよい。従って、高階調表示では少なくとも第１の駆動用トランジスタを用いることで飽和領域を広くとることができる。そして低階調表示では点灯期間制御回路を用いることで、Ｖｇｓを大きくできる。その結果、Ｖｔｈばらつきの影響を低減することができる。
【００１９】
なお本発明の点灯期間制御回路は、少なくとも低階調表示を行う場合、発光素子を非発光とするよう配置すればよい。またさらに高階調表示を行う場合、発光素子を非発光とするように配置しても構わない。
【００２０】
なお、トランジスタは、多結晶シリコン薄膜トランジスタや非晶質シリコン薄膜トランジスタ、又はその他のトランジスタで形成してもよい。つまり本発明はトランジスタの構成に限定されない。
【００２１】
また非晶質シリコン薄膜トランジスタを用いる場合、すべてｎチャネル型薄膜トランジスタで形成すると好ましい。このように一方の極性のみから構成する場合、ブートストラップ回路等を利用すればよく、特願２００２−３２７４９８号の記載を参照すればよい。
【００２２】
なお本発明は上面出射型及び下面出射型のいずれの発光装置に適応することができる。さらには両面から出射する両面出射型の発光装置にも適応することができる。このように本発明は、発光装置の構造には限定されない。しかし、配線やトランジスタの数が増えるにつれ、上面出射型の発光装置が好ましい。
【００２３】
このような第１のトランジスタにより低いＶｇｓでも大きな電流を供給することができ、Ｖｄｓが低くなっても動作領域が線形領域になることを防止できる。
このため劣化しても輝度低下を発生しにくく、またより低い電圧で駆動できるため低消費電力、低発熱となる。また第２のトランジスタはより高いＶｇｓを印加することで電流を供給することができ、トランジスタの電気特性のバラツキの影響を少なくすることができる。特にＶｇｓが低くなる低階調において効果が大きく、表示品質を高めることができる。これは点灯期間制御回路により、Ｖｇｓを大きくすることができ、Ｖｔｈバラツキを低減することができるためである。
【００２４】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本実施の形態では、二つの駆動用トランジスタを有する画素構成であって、ビデオ信号としてアナログ信号、特にアナログ電圧が入力される場合について説明する。例えば、第１及び第２の駆動用トランジスタ、及び点灯期間制御回路を備える画素構成である。
【００２６】
図１（Ａ）には、第１の信号線１０ａ及び第２の信号線１０ｂと、走査線１１と、発光素子１２とを有する画素構成を示す。第１の信号線１０ａに接続される第１のスイッチング用のトランジスタＴｒ１３と、第２の信号線１０ｂに接続される第２のスイッチング用のトランジスタＴｒ１４と、Ｔｒ１３、１４にそれぞれ接続される容量素子Ｃｓ１５、１６と、Ｃｓ１５及び１６の他端が接続される電源線１７と、Ｃｓ１５の両端に接続される点灯期間制御回路１８と、発光素子及び電源線に接続される第１の駆動用のトランジスタＴｒ１９、第２の駆動用のトランジスタＴｒ２０とを有する。なお本実施の形態では、Ｔｒ１３、１４は、ｎチャネル型トランジスタ、Ｔｒ１９、２０はｐチャネル型トランジスタとする。
【００２７】
また駆動用トランジスタＴｒ２０のＷ／Ｌは、駆動用トランジスタＴｒ１９のＷ／Ｌより小さくなるように設計する。なおＷ／Ｌを小さくする場合、Ｌの値を大きくしても、Ｗを大きくしても、さらに両方行ってもよい。その結果、Ｖｇｓをより大きくすることができ駆動用トランジスタのＶｔｈバラツキの影響が低減される。
【００２８】
このような画素構成において、高階調表示を行う場合を説明する。まず、走査線１１によりＴｒ１３、１４が選択されると、第１の信号線１０ａ、第２の信号線１０ｂから所定の輝度となるようなアナログ電圧が入力される。それらに基づき、Ｃｓ１５、１６に電荷が蓄積され、Ｔｒ１９、２０がオンとなると、発光素子が発光する。容量素子Ｃｓ１５、１６は、それぞれＴｒ１９、２０のゲート・ソース間電圧を保持する役目を担う。このとき、Ｔｒ１９とＴｒ２０の合計の電流が発光素子へ供給され、高階調表示を行うことができる。もちろんＴｒ１９のみを用いて高階調表示を行っても構わない。
【００２９】
なお本実施の形態では、高階調表示を行う場合第１及び第２の信号線を使用してアナログ電圧を供給する例を示すが、一方の信号線、例えば図１（Ｅ）にしめすように第１の信号線のみを使用してアナログ電圧を供給してもよい。
【００３０】
次いで、低階調表示を行う場合を説明する。高階調表示と同様に走査線１１によりＴｒ１３、１４が選択される。このときＴｒ２０のみに電流が流れるような信号が入力される。そのためＶｇｓは大きくなる。そして、より低階調表示を行うときは、点灯期間制御回路により、発光素子の発光を短くなるように、つまりＴｒ２０から電流が流れる期間が短くなるように制御する。その結果、さらにＶｇｓを大きくすることができる。
【００３１】
なお、図１（Ａ）では、点灯期間制御回路１８を一つの容量素子Ｃｓ１５の両端に配置しているが、さらに容量素子Ｃｓ１６の両端に配置しても構わない。そして、各々のＴｒに流れる電流の大きさと、Ｖｇｓの大きさと、点灯期間とを階調に合わせて制御する。なお点灯期間制御回路の数や配置は、表示の仕様（階調数等）に基づき、実施者が設定することができる。
【００３２】
点灯期間制御回路１８について説明すると、アナログ電圧に基づき蓄積された電荷を、所定の点灯期間後に放電するような回路、つまりＴｒ２０がオフとなるような回路を有していればよい。例えば、トランジスタや容量素子を有する構成により、このような制御を行う。
【００３３】
また点灯期間制御回路は発光素子へ所定の電流を供給する時間を制御できる位置に配置されればよく、例えば図１（Ｂ）に示すように、発光素子と、駆動用トランジスタＴｒ１９、２０との間に点灯期間制御回路を設けてもよい。
【００３４】
図１（Ｂ）のように点灯期間制御回路を配置する場合、駆動用トランジスタＴｒ１９、２０の特性、特にしきい値電圧（Ｖｔｈ）に依らず、確実に消去動作期間を設けることができる。すなわち、駆動用トランジスタの特性が電圧をゼロとするときに電流が流れてしまうノーマリーオンのような場合であっても、点灯期間制御回路が発光素子とＴｒ１７の接続を遮断するため、確実に消去動作期間を設けることができ、低階調表示を行うことができる。
【００３５】
また図１（Ｂ）に示す画素構成の場合、高階調表示を行うときであっても発光素子の発光を制御することができる。すなわち、点灯期間制御回路により発光素子の発光を制御することが、高階調表示又は低階調表示のいずれでも行うことができる。
【００３６】
また複数の点灯期間制御回路を配置する例として、図１（Ｃ）に示すように、二つの点灯期間制御回路１８ａ、１８ｂをそれぞれ、Ｔｒ１９と発光素子との間、及びＴｒ２０と発光素子１２との間に配置してもよい。
【００３７】
またさらに、図１（Ｄ）に示すように二つの点灯期間制御回路１８ａ、１８ｂをそれぞれ、容量素子Ｃｓ１６の両端と、Ｔｒ１９と発光素子１２との間に配置することもできる。
【００３８】
また図１（Ｅ）には、第１の信号線１０ａと、第２の信号線１０ｂを共通とする場合の例を示し、第１の走査線１１ａ、及び第２の走査線１１ｂを有し、それぞれＴｒ１４、Ｔｒ１３が接続される。
【００３９】
このように二つの点灯期間制御回路を配置させることにより、それぞれ発光素子を非発光とすることができるため、同じ輝度を出す場合、より大きなＶｇｓとなるように設計することができる。その結果、駆動用トランジスタのＶｔｈのバラツキ影響を防止することが顕著となる。
【００４０】
なお本発明において、ｐチャネル型の駆動用トランジスタの場合で説明したが、ｎチャネル型のトランジスタであっても構わない。さらに、トランジスタの極性をすべてｎチャネル型又はｐチャネル型とすることも可能である。
【００４１】
すなわち本発明は、高階調表示と低階調表示を行うために駆動用トランジスタを複数設け、各画素に設けられた点灯期間制御回路により、低階調表示を正確に行うことを可能とする。なお画素構成やトランジスタの構成や極性、又は点灯期間制御回路の配置や数は図１に限定されるものではない。
【００４２】
（実施の形態２）
本実施の形態では、図１（Ａ）に示すように容量素子Ｃｓ１６の両端に点灯期間制御回路を配置した画素構成の具体例を、図２を用いて説明する。
【００４３】
図２（Ａ）に示す画素は、走査線１１と、第１の信号線１０ａ、及び第２の信号線１０ｂとにそれぞれ接続されるスイッチング用トランジスタＴｒ１３、１４と、スイッチング用トランジスタＴｒ１３、１４にそれぞれ接続される容量素子Ｃｓ１５、Ｃｓ１６と、スイッチング用トランジスタＴｒ１３と、Ｃｓ１５とにゲート電極が接続される駆動用トランジスタＴｒ１９と、スイッチング用トランジスタＴｒ１４と、Ｃｓ１６とにゲート電極が接続される駆動用トランジスタＴｒ２０と、駆動用トランジスタＴｒ１９、２０の一方に接続される発光素子１２と、他方に接続される電源線１７とを有し、容量素子Ｃｓ１６の両端には直列に接続されたトランジスタＴｒ２２、２３を有する点灯期間制御回路１８が設けられ、Ｔｒ２２のゲート電極は消去用信号線２０に接続され、Ｔｒ２３のゲート電極は消去用走査線２１に接続されている。なお本実施の形態では、Ｔｒ１３、１４、２２、２３は、ｎチャネル型トランジスタ、Ｔｒ１９、２０はｐチャネル型トランジスタとする。
【００４４】
また駆動用トランジスタＴｒ２０のＷ／Ｌは、駆動用トランジスタＴｒ１９のＷ／Ｌより小さくなるように設計する。その結果、Ｖｇｓをより大きくすることができ駆動用トランジスタのＶｔｈバラツキの影響が低減される。
【００４５】
このような画素構成の動作について説明する。高階調表示を行う場合、走査線１１によりＴｒ１３、１４が選択され、第１の信号線１０ａ、第２の信号線１０ｂから所定の輝度となるようなアナログ電圧が入力される。それらに基づき、Ｃｓ１５、１６に電荷が蓄積され、Ｔｒ１９、２０がオンとなると、発光素子が発光する。このとき、Ｔｒ１９、２０の合計、又はＴｒ１９の電流が発光素子へ供給され、高階調表示を行うことができる。
【００４６】
なお本実施の形態では、高階調表示を行う場合第１及び第２の信号線を使用してアナログ電圧を供給する例を示すが、第１の信号線のみを使用してアナログ電圧を供給してもよい。
【００４７】
そして低階調表示を行う場合、少なくとも点灯期間制御回路が配置されるＣｓ１６に接続されるＴｒ１４を介して接続している第２の信号線１０ｂからアナログ電圧を供給する。この低階調表示において、アナログ電圧を大きくすることができる。さらに低階調表示の場合、点灯期間制御回路により発光素子を所定の期間で非発光とする。なおこのとき、信号線から入力されるアナログ電圧は、点灯期間に応じた大きさになっている。
【００４８】
このとき具体的には、消去用走査線２１が選択され、Ｔｒ２３がオンとなる。
Ｔｒ２３がオンとなるのに同期して、消去用信号線２０から消去用の信号（消去信号）が入力されＴｒ２２がオンとなる。Ｔｒ２２とＴｒ２３が共にオンとなると、Ｃｓ１５に蓄積される電荷が放電し、発光素子は非発光となる。別の画素でＴｒ２３がオンとなっていても、Ｔｒ２２がオフとなっているためＣｓ１５は放電されず、発光し続ける。よって、画素毎に点灯期間を制御することができる。
【００４９】
実際の画素はマトリクス状に配列され、順次走査線が選択されてアナログ電圧が入力されていく。従って消去用走査線２１が選択されるタイミングは、走査線１１が選択されるタイミングより遅くなり、順次選択されていく。なお、消去用走査線が選択されるタイミングは実施者が、点灯期間の長さに合わせて設定することができる。
【００５０】
消去用走査線を選択するタイミングをｎ×Ｔ（０＜ｎ＜１）後としたタイミングチャートを図２（Ｂ）に示す。時間が経過するにつれて、各行の走査線が順次選択され、Ｔｒ１３、若しくはＴｒ１４、または両Ｔｒが列毎にオンとなり、信号線１０からアナログ電圧が供給される。その後、アナログ電圧に基づく電荷がそれぞれＣｓ１５、１６へ蓄積され、Ｔｒ１９、２０がそれぞれオンとなる。その後、発光素子１２がそれぞれのアナログ電圧に応じた輝度で発光を開始する。
【００５１】
そして、ｎ×Ｔ後に各行の消去用走査線が順次選択され、Ｔｒ２３が列毎にオンとなる。しかし実際に消去したい、すなわち低階調表示を行いたい画素は列毎に様々である。そこで、低階調表示を行いたい画素のみ、消去用信号線２０を介して、Ｔｒ２２へ消去信号が入力される。具体的な消去信号として、消去用信号線２０からＨｉｇｈの信号が入力され、これによりｎチャネル型のＴｒ２２はオンとなる。すなわち、消去用走査線２１が選択されるタイミングと同期して、消去用信号線２０より消去信号が入力される画素の発光素子１２が非発光となり、低階調表示が行われる。
【００５２】
次に具体的な数値を挙げて走査線と、消去用走査線との選択のタイミングについて説明する。
【００５３】
例えば６４階調表示を行う場合、１フレーム期間Ｔにおいて、走査線が選択され、信号線から画素へ、各階調のアナログ電圧が入力される。そして、１〜８階調目までの低階調領域では、点灯期間を短くするものとする。
【００５４】
（１／４＝０．２５）Ｔ後に消去動作期間を設け、（Ｔｒ１９のＷ／Ｌ）：（Ｔｒ２０のＷ／Ｌ）：＝２：１とし、図２（Ａ）のように点灯期間制御回路はＴｒ２０に接続するように設けられている場合の、具体的な階調数やビデオ信号の値について説明する。なお、表１にはその一例を示し、階調数（輝度）、点灯期間（０．２５又は１、１とは消去動作を行っていないことを表す）、Ｔｒ２０及びＴｒ１９へのビデオ信号の相対比、発光素子へ流れる電流の相対比を示す。
【００５５】
【表１】

【００５６】
例えば、１階調（２番目）を表示する場合、Ｔｒ２０へ４階調分のビデオ信号を入力する。このとき点灯期間制御回路により、点灯期間を（１／４）Ｔとする。ことのき、発光素子へ流れる電流値は１となる。但し、電流値は相対的に表記しているものであり、実際の電流値とは異なる。このように、点灯期間制御回路を用いて点灯期間を短くして低階調表示（表１においては１６階調まで）を行う。
【００５７】
３２階調（３３番目）を表示する場合、Ｔｒ１９を用いればよく、Ｔｒ１９へは１６階調分のビデオ信号を入力する。このときＴｒ１９のＷ／Ｌの相対比が２、つまり電流能力がＴｒ２０の２倍となっているため、発光素子へは電流が３２流れる。
【００５８】
３３階調（３４番目）を表示する場合、Ｔｒ１９及びＴｒ２０を用いればよく、Ｔｒ１９へは１６階調部のビデオ信号を入力し、Ｔｒ２０へは４階調分のビデオ信号を入力し、さらに点灯期間制御回路により点灯期間を（１／４）Ｔとする。その結果、発光素子へは電流が３２＋１＝３３流れる。
【００５９】
点灯期間をどのように短くするかは、実施者が適宜決定すればよい。すなわち、表示装置の仕様で決まる最大階調を越えないように、消去動作のタイミング（点灯期間の長さ）を考慮して、低階調表示の階調範囲を設定すると好ましい。
【００６０】
なおアナログ電圧は、第１又は第２の信号線から入力される。具体的には、低階調表示を行う場合のアナログ電圧は第２の信号線１０ｂから入力される必要がある。一方、高階調表示を行う場合のアナログ電圧は、第１の信号線１０ａから入力される、又は第１及び第２の信号線１０ａ、ｂの両信号線から入力してもよい。
【００６１】
このように点灯期間制御回路を設けることにより、低階調表示を正確に行うことができる。すなわち本発明により、Ｖｇｓが大きくなるように設計でき、しきい値電圧のばらつきの影響を低減することと、発光素子の劣化による輝度低下を防止するため飽和領域で動作する範囲を広くすることとを両立することができる。
【００６２】
本実施の形態において、点灯期間制御回路１８を容量素子Ｃｓ１５に配置してもよく、さらに容量素子Ｃｓ１５及びＣｓ１６に配置してもよい。二つの点灯期間制御回路を配置させることにより、それぞれ発光素子を非発光とすることができるため、同じ輝度を出す場合、より大きなＶｇｓとなるように設計することができる。その結果、駆動用トランジスタのＶｔｈのバラツキ影響を防止することが顕著となる。
（実施の形態３）
本実施の形態では、図１（Ａ）に示すように容量素子の両端に点灯期間制御回路を配置し、実施の形態２とは異なり、点灯期間の長さをより増やした場合の例を、図３を用いて説明する。
【００６３】
図３（Ａ）に示す点灯期間制御回路１８が有するトランジスタはＴｒ２２、２３、２４、２５と４つである。Ｔｒ２２、２４のゲート電極はそれぞれ第１及び第２の消去用信号線２０ａ、２０ｂに接続されている。またＴｒ２３、２５のゲート電極はそれぞれ第１及び第２の消去用走査線２１ａ、２１ｂに接続されている。なお本実施の形態では、Ｔｒ２２、２３、２４、２５は、ｎチャネル型トランジスタとする。
【００６４】
また駆動用トランジスタＴｒ２０のＷ／Ｌは、駆動用トランジスタＴｒ１９のＷ／Ｌより大きくなるように設計する。その結果、Ｖｇｓをより大きくすることができる。
【００６５】
このように消去用走査線、消去用信号線が２つある場合、図３（Ｂ）に示すように、点灯期間がｎ×Ｔの場合と、ｍ×Ｔ後の場合とを設けることができる。すなわち、ｎ×Ｔ後に第１の消去動作期間が開始し、ｍ×Ｔ後に第２の消去動作期間が開始する。つまり、点灯期間は、Ｔ、ｎ×Ｔ、及びｍ×Ｔの３種類となる。
【００６６】
また表２は、本実施の形態の場合の一例を示し、階調数（輝度）、点灯期間（０．２５又は１、１とは消去動作を行っていないことを表す）、Ｔｒ２０及びＴｒ１９へのビデオ信号の相対比、発光素子へ流れる電流の相対比を示す。
【００６７】
【表２】

【００６８】
実施の形態２と同様な規則に基づき、点灯期間を（１／４＝０．２５）Ｔと（１／８＝０．１２５）Ｔと短くする点が異なっている。
【００６９】
例えば３３階調（３４番目）を表示する場合、Ｔｒ１９及びＴｒ２０を用いればよく、Ｔｒ１９へは１６階調部のビデオ信号を入力し、Ｔｒ２０へは８階調分のビデオ信号を入力し、さらに点灯期間制御回路により点灯期間を（１／８＝０．１２５）Ｔとする。その結果、発光素子へは電流が３２＋１＝３３流れる。
【００７０】
本発明は、消去用走査線、消去用信号線、それぞれに接続されるトランジスタに応じて、複数の消去動作期間を設けることができる。また消去動作期間を設けるタイミングや数等は、実施者が設定することができる。
【００７１】
本実施の形態において、点灯期間制御回路１８を容量素子Ｃｓ１５に配置してもよく、さらに容量素子Ｃｓ１５及びＣｓ１６に配置してもよい。二つの点灯期間制御回路を配置させることにより、それぞれ発光素子を非発光とすることができるため、同じ輝度を出す場合、より大きなＶｇｓとなるように設計することができる。その結果、駆動用トランジスタのＶｔｈのバラツキ影響を防止することが顕著となる。
【００７２】
特に本実施の形態では、配線やトランジスタが増加し、開口率の低下が懸念される。しかし、配線やトランジスタの配置の設計や、発光素子がトランジスタの配置と逆方向に発光する上面出射型の発光装置を採用することで、開口率の低下を防止することができる。
（実施の形態４）
本実施の形態では、図１（Ａ）に示すように容量素子の両端に点灯期間制御回路を配置する画素構成であって、実施の形態２、３とは異なるＴｒの具体例を、図４を用いて説明する。
【００７３】
図４に示すように、消去用信号線２０に接続されるトランジスタＴｒ２６と、Ｔｒ２６のドレイン電極にゲート電極が接続されるトランジスタＴｒ２２と、Ｔｒ２２と直列に接続され、ゲート電極が消去用走査線２１に接続されるＴｒ２３と、Ｔｒ２２のゲート電極と、電源線１５との間に設けられる消去用Ｃｓ２７とを有する。なお本実施の形態では、Ｔｒ２２、２３、２６は、ｎチャネル型トランジスタとする。
【００７４】
また駆動用トランジスタＴｒ２０のＷ／Ｌは、駆動用トランジスタＴｒ１９のＷ／Ｌより大きくなるように設計する。その結果、Ｖｇｓをより大きくすることができ駆動用トランジスタのＶｔｈバラツキの影響が低減される。
【００７５】
この画素構成の低階調表示の動作について説明する。まず、走査線１１によりＴｒ１４とＴｒ２６は同時に選択され、信号線１０、消去用信号線２０のそれぞれからアナログ電圧と消去信号とが入力される。このとき消去信号に基づき、消去用Ｃｓ２７に電荷が蓄積され、Ｔｒ２２がオンとなる。この状態で、所定の点灯期間が経過した後、消去用走査線２１によりＴｒ２３がオンとなると、容量素子Ｃｓ１６は放電し、発光素子は非発光となり、低階調表示を行うことができる。
【００７６】
具体的には消去用信号線２１から、低階調表示を行う画素のＴｒ２６にＨｉｇｈの信号が入力され、Ｔｒ２２がオンとなる状態を消去用Ｃｓ２７が保持する。
一方、高階調表示を行う画素のＴｒ２６にはＬｏｗの信号が入力され、Ｔｒ２２がオフとなる状態を消去用Ｃｓ２７が保持する。この状態で、所定の期間が経過した後、順に消去用走査線が選択され、Ｔｒ２２、２３共にオンとなるとき、発光素子が非発光となる。つまり本実施の形態では、消去するタイミングを消去動作期間における消去用走査線の選択により制御している。
【００７７】
なお実施の形態１乃至３と同様に、Ｔｒ１４には信号線１０から各階調に対応するアナログ電圧が入力され、容量素子Ｃｓ１６にはアナログ電圧に応じた電荷が蓄積され、Ｔｒ１７がオンとなると発光素子１２が所望の輝度で発光している。
【００７８】
このような本実施の形態の点灯期間制御回路により、消去用信号線からの消去信号と、消去用走査線が選択されるタイミングを同期させる必要がないため、駆動回路を簡易的に制御することができる。
【００７９】
本実施の形態において、点灯期間制御回路１８を容量素子Ｃｓ１５に配置してもよく、さらに容量素子Ｃｓ１５及びＣｓ１６に配置してもよい。二つの点灯期間制御回路を配置させることにより、それぞれ発光素子を非発光とすることができるため、同じ輝度を出す場合、より大きなＶｇｓとなるように設計することができる。その結果、駆動用トランジスタのＶｔｈのバラツキ影響の低減が顕著となる。
【００８０】
（実施の形態５）
本実施の形態では、図１（Ｂ）に示すように点灯期間制御回路を配置する画素構成を、図５を用いて説明する。
【００８１】
図５には、第１の信号線１０ａ及び第２の信号線１０ｂと、走査線１１との交差部に設けられた発光素子１２と、点灯期間制御回路１８を介して発光素子１２に接続される駆動用トランジスタＴｒ１９、Ｔｒ２０と、走査線１１と、第１の信号線１０ａ及び第２の信号線１０ｂとにそれぞれ接続されるスイッチング用トランジスタＴｒ１３、Ｔｒ１４と、Ｔｒ１３、Ｔｒ１４を介して入力されるアナログ電圧を保持し、Ｔｒ１９、Ｔｒ２０のそれぞれのゲート電極と、電源線１５との間にそれぞれ設けられた容量素子Ｃｓ１５、Ｃｓ１６とを有する画素構成を示す。また点灯期間制御回路１８は、走査線１１と、消去用信号線２０とに接続されるトランジスタＴｒ３２と、Ｔｒ３２とＴｒ１７とに接続され、互いに並列接続されるＴｒ３０、３１と、Ｔｒ３０のゲート電極に接続される消去用走査線２１と、Ｔｒ３２と電源線１５とに接続される消去用容量素子Ｃｓ１７とを有する。なお本実施の形態では、Ｔｒ３０、３１はｐチャネル型トランジスタ、Ｔｒ３２はｎチャネル型トランジスタとする。
【００８２】
また駆動用トランジスタＴｒ２０のＷ／Ｌは、駆動用トランジスタＴｒ１９のＷ／Ｌより大きくなるように設計する。その結果、Ｖｇｓをより大きくすることができ駆動用トランジスタのＶｔｈバラツキの影響が低減される。
【００８３】
このような画素構成の動作について説明する。なお信号線からアナログ電圧が入力され、Ｃｓ１６に保持された電荷に基づき発光素子１２が所定の輝度で発光する動作は、実施の形態１乃至４と同様である。
【００８４】
まず低階調表示の場合を説明すると、走査線１１が選択されるとＴｒ１３、Ｔｒ１４と同時にＴｒ３２がオンとなる。そして消去用信号線２０から消去信号が入力され、消去用容量素子Ｃｓ２７に電荷が保持される。すなわち、消去信号としてＨｉｇｈの信号が入力され、Ｔｒ３１がオフとなる電荷がＣｓ２７に蓄積される。このときＴｒ１７はオンとなり、Ｃｓ１６に蓄積された電荷に基づき発光素子１２が所定の輝度で発光している。次いで消去動作期間において、順に消去用走査線２１が選択され、Ｈｉｇｈの信号が入力されると、ｐチャネル型のＴｒ３１はオフとなり、発光素子が非発光となる。
【００８５】
一方、高階調表示を行う場合、Ｃｓ２７にＴｒ３１がオンとなる電荷が保持されている。そのため、消去用走査線２１が選択され、Ｈｉｇｈの信号が入力され、Ｔｒ３０がオフとなっても、発光素子は発光する。
【００８６】
このように発光素子１２と駆動用トランジスタＴｒ１７との間に、点灯期間制御回路１８を配置することにより、Ｔｒ１７の特性がノーマリーオンであっても、正確に発光素子が非発光となることができる。
【００８７】
また図５では、Ｔｒ１３、Ｔｒ１４とＴｒ２７を共通の走査線に接続しているが、それぞれ別の走査線に接続してもよい。この場合、実施の形態２のように、消去用信号線と、消去用走査線とが選択されるタイミングが同期するときに発光素子が非発光となる。
【００８８】
またさらに本実施の形態において、点灯期間制御回路１８をＴｒ１９及びＴｒ２０と発光素子１２との間にそれぞれ配置してもよい。二つの点灯期間制御回路を配置させることにより、それぞれ発光素子を非発光とすることができるため、同じ輝度を出す場合、より大きなＶｇｓとなるように設計することができる。その結果、駆動用トランジスタのＶｔｈのバラツキ影響を防止することが顕著となる。
【００８９】
（実施の形態６）
これまでは電圧入力方式の場合について説明してきたが、本発明は電流入力方式の場合にも適用することができる。また電流入力方式とは、ビデオ信号として電流（信号電流ともいう）を発光素子に流すことにより、該発光素子の輝度を制御する方式である。電流入力方式の場合、発光素子へ流れる信号電流の値により多階調を表示する。そこで本実施の形態では、点灯期間制御回路をビデオ信号として、アナログ電流が供給される電流入力方式の画素に適応した場合を説明する。
【００９０】
図６には電流入力方式の画素の一例を示し、信号線１０に接続されるスイッチＳｗ４１、Ｓｗ４２と、Ｓｗ４１、Ｓｗ４２にそれぞれ接続される駆動用トランジスタＴｒ１９、Ｔｒ２０と、Ｔｒ１９、Ｔｒ２０のそれぞれのゲート電極と電源線１５の間に設けられた容量素子Ｃｓ１５、Ｃｓ１６と、Ｃｓ１６の両端に設けられる点灯期間制御回路１８と、発光素子１２に接続されるＳｗ４５と、Ｔｒ１９のゲート電極とスイッチ４５との間に接続されるＳｗ４３と、Ｔｒ２０のゲート電極、Ｃｓ１６、点灯期間制御回路１８と、Ｓｗ４５間に設けられるＳｗ４４とを有する。
【００９１】
また駆動用トランジスタＴｒ２０のＷ／Ｌは、駆動用トランジスタＴｒ１９のＷ／Ｌより大きくなるように設計する。その結果、Ｖｇｓをより大きくすることができ駆動用トランジスタのＶｔｈバラツキの影響が低減される。
【００９２】
このような電流入力方式の画素の場合、低階調表示を行うとき、非常に小さな電流を信号線から入力することとなる。すると、信号線等の配線抵抗により、正確な電流値を供給することができない恐れがある。しかし、本発明のように点灯期間制御回路を設けることにより、所定の電流値より大きな電流を供給して点灯期間を制御することができ、書き込み速度が向上し、正確な低階調表示を行うことが可能となる。
【００９３】
また電流入力方式においていずれの画素構成を用いることができ、例えばカレントミラー回路を有する画素構成において、低階調表示を行う場合、点灯期間制御回路を設けることにより、入力する信号電流を大きくできるので、書き込み速度が速くなる。
【００９４】
このように本発明の点灯期間制御回路は、いずれの電流入力方式の画素にも適応することができ、点灯期間制御回路は、実施の形態１乃至５のいずれの構成を採用してもよい。
（実施の形態７）
本実施の形態では、図２の点灯期間制御回路を適応した画素を備えた表示装置全体について説明する。
【００９５】
図７には、消去信号と、ビデオ信号ａ、ｂが入力される配線にそれぞれに接続されるＳｗ８０４、Ｓｗ８０５ａ、Ｓｗ８０５ｂと、Ｓｗ８０４、Ｓｗ８０５ａ、Ｓｗ８０５ｂのオン・オフを制御するシフトレジスタ８００を有する。そしてビデオ信号ａはＳｗ８０５ａを介して第１の信号線１０ａへ入力され、ビデオ信号ｂはＳｗ８０５ｂを介して第２の信号線１０ｂへ入力される。
【００９６】
また初期化電源線８０８と、初期化信号線８０９を有し、初期化電源線８０８とＳｗ８０４と間にＳｗ８０６が設けられる。選択用シフトレジスタ８０２は、フリップフロップ回路等を有し、走査線１１を順に選択するよう制御する機能を有する。また消去用シフトレジスタ８０１も同様にフィリップフロップ回路等を有し、消去用走査線２１を順に選択するよう制御する機能を有する。但し、消去用シフトレジスタ８０１と消去用走査線２１との間には、パルス幅信号が入力されるＡＮＤ回路８０７が設けられている。
【００９７】
次に、ＡＮＤ回路を設ける理由を説明する。図２に示すような画素構成は、消去用走査線２１を選択したとき、消去用信号線２０へＴｒ２２がオンとなる信号が入力されていると、容量素子Ｃｓ１６の電荷は放電されてしまう。つまり、消去用信号線２０に前行の消去する信号がそのまま保持されていると、Ｃｓ１６の電荷が放電されてしまい、消去用走査線２１が選択された後に消去用信号線２０へオフとなる信号を入力しても電荷は戻らない。そのため、ある行の消去用走査線を選択する場合、一端全列の消去用信号線の電位を初期化して、容量素子Ｃｓ１６の電荷が放電しないようにする必要がある。このためパルス幅信号が入力されるＡＮＤ回路８０７が設けられている。そしてさらに、初期化電源線８０８、及び初期化信号線８０９が設けられ、消去用走査線２１が選択される前に、初期化信号を入力するように設定する。
【００９８】
このような構成におけるタイミングチャートについて説明する。図８には、（ｉ＋１）行１列目、ｉ行ｊ列目、ｉ行（ｊ＋１）列目、（ｉ＋１）行（ｊ＋１）列目の画素を、低階調表示を行う、すなわち点灯期間を短くする場合の例を示す。まず、ｉ行目、（ｉ＋１）行目の消去用走査線が選択されるタイミング、及び初期化信号線が選択されるタイミングについて説明する。消去用シフトレジスタ８０１からパルス幅信号がＡＮＤ回路８０７の一方の端子へ入力される。そして別のパルス幅信号がＡＮＤ回路８０７の他方の端子へ入力される。ＡＮＤ回路は両端子からＨｉｇｈの信号が入力されるときのみ、Ｈｉｇｈの信号を出力する。
そのため別のパルス幅信号として、Ｌｏｗの信号を入力するタイミングにより、初期化信号線を選択するタイミングと、消去用走査線の非選択のタイミングを同期させるように消去用走査線の選択を制御する。その結果、各行の消去用走査線が選択される前に、初期化信号線からＨｉｇｈの信号を入力し、消去用信号線の電位を初期化する消去用走査線が非選択となる期間を設けることができる。
【００９９】
また低階調表示を行う各画素、１列目、ｊ列目、及び（ｊ＋１）列目の各画素へ入力される消去信号について説明する。消去信号は、消去動作期間に消去用信号線から順に書き込まれる。そして消去が行われる所定の画素の消去用走査線が選択されるタイミング前に、Ｈｉｇｈの消去信号が入力される。すなわち消去動作期間において、１列目の消去用信号線は（ｉ＋１）行目の消去用走査線が選択されるとき、ｊ列目の消去用信号線はｉ行目の消去用走査線が選択されるとき、（ｊ＋１）列目の消去用信号線は、ｉ行目、及び（ｉ＋１）行目の消去用走査線が選択されるときに消去信号としてＨｉｇｈが入力される。この消去用走査線の選択と、消去用信号線からの消去信号に同期して、発光素子が非発光となる。
【０１００】
このように各画素において発光素子を非発光とし、低階調表示を行うことができる。
【０１０１】
（実施の形態８）
本実施の形態では、図４の点灯期間制御回路を適応した画素を備えた表示装置全体について説明する。
【０１０２】
図９には、消去信号と、ビデオ信号ａ、ｂが入力される配線にそれぞれに接続されるＳｗ８０４、Ｓｗ８０５ａ、Ｓｗ８０５ｂと、Ｓｗ８０４、Ｓｗ８０５ａ、Ｓｗ８０５ｂのオン・オフを制御するシフトレジスタ８００を有する。そしてビデオ信号ａはＳｗ８０５ａを介して第１の信号線１０ａへ入力され、ビデオ信号ｂはＳｗ８０５ｂを介して第２の信号線１０ｂへ入力される。また消去用走査線２１の選択を制御する消去用シフトレジスタ８０１、走査線１１の選択を制御する選択用シフトレジスタ８０２を有する。
【０１０３】
このような画素構成では、ビデオ信号ａ、ｂと消去信号を入力すればよい。そのため、スイッチやその他の論理回路を設ける必要がなく、表示装置の構成を簡便なものとすることができる。
【０１０４】
（実施の形態９）
本実施の形態では、各画素に点灯期間制御回路を設ける別の効果について説明する。
【０１０５】
上述したようなデジタル階調方式を用い、１フレームを分割したサブフレームを用いる時間階調方式を適応して多階調表示を行うと、擬似輪郭の問題が発生する。そこで本発明の単数又は複数の点灯期間制御回路を用いて、画素毎にサブフレームの順序を変え、擬似輪郭を防止する。例えば発光、非発光が各画素でランダムに起こるように、サブフレームの順序、又はサブフレーム期間が開始若しくは終了する時間等を各行、更には各画素で変えるように制御する。その結果、発光、又は非発光が連続する部分の面積を狭くして人間の目が認識する擬似輪郭を低減する。
【０１０６】
具体的には図１２に示すように、点灯期間制御回路によりｋ行目と、ｋ＋１行目でサブフレームにおける点灯期間の終了を変える場合について説明する。
【０１０７】
図１２（Ａ）には、１フレーム：Ｔを４つのサブフレーム期間：ｔ１〜ｔ４に分割し、４ｂｉｔ、１６階調表示を行うタイミングチャートを示す。図１２（Ａ）をみると、ｔ１〜ｔ４期間はそれぞれ信号線から書き込みが行われる書き込み動作期間Ｔｗ１〜Ｔｗ４を有し、ｔ１及びｔ４期間には消去動作期間Ｔｅが設けられている。
【０１０８】
そして図１２（Ｂ）には、１６階調、すなわち全てのサブフレーム期間において発光する白表示の場合のｋ行目とｋ＋１行目の状態を示す。ｔ１期間では、ｋ行目に書き込みＴｗ１が行われ、点灯期間Ｔａ１となる。このときｋ＋１行目では、同様に書き込みＴｗ１が行われ、次いで消去動作期間Ｔｅにより消去が行われ、点灯期間Ｔａ４となる。ｔ２期間では、ｋ行目に書き込みＴｗ２が行われ、点灯期間Ｔａ２となる。このときｋ＋１行目では、同様に書き込みＴｗ２が行われ点灯期間Ｔａ２となる。ｔ３期間では、ｋ行目に書き込みＴｗ３が行われ、点灯期間Ｔａ３となる。このときｋ＋１行目では、同様に書き込みＴｗ３が行われ点灯期間Ｔａ３となる。ｔ４期間では、ｋ行目に書き込みＴｗ４が行われ、次いで消去動作期間Ｔｅにより消去が行われ、点灯期間Ｔａ４となる。このときｋ＋１行目では、同様に書き込みＴｗ４が行われ点灯期間Ｔａ１となる。
【０１０９】
また白表示以外でても、同様に点灯期間の順序を入れ替えればよい。またさらに１６階調以外でも、同様に点灯期間の順序を入れ替えればよい。
【０１１０】
具体的に消去動作期間では、順に消去用走査線が選択されていく。このとき消去用信号線から消去信号が入力されると、非発光となる。そのため、点灯期間の長さを制御することができ、結果として点灯期間の順を入れ替えることが可能となる。図１２では、点灯期間Ｔａ４の点灯時刻を行によって大きく変えることが可能となる。
【０１１１】
図１２は、消去動作期間が２つ設けられており、例えば図３に示すような点灯期間制御回路を利用すればよい。もちろん図３以外のいずれの点灯期間制御回路を利用することができる。
【０１１２】
また図１３（Ａ）には、１フレーム：Ｔを５つのサブフレーム期間：ｔ１〜ｔ５に分割し、３２階調表示を行うタイミングチャートを示す。なお、このとき消去期間ＳＥが設けられている。これは時間階調方式を用いると、多階調を表示する、つまりサブフレームが短くなるにつれて、デューティー比が低くなってしまう。そこで消去期間ＳＥを設け、発光素子を非発光とし、書き込み動作期間を設けることができ、デューティー比の低下を防止できる。
【０１１３】
図１３（Ａ）をみると、ｔ１〜ｔ５期間はそれぞれ信号線から書き込みが行われる書き込み動作期間Ｔｗ１〜Ｔｗ５を有し、ｔ１、ｔ３及びｔ５期間には消去動作期間Ｔｅ、ｔ４期間には消去期間ＳＥが設けられている。
【０１１４】
そして図１３（Ｂ）には、３２階調、すなわち全てのサブフレーム期間において発光する白表示の場合の、ｋ行目とｋ＋１行目の状態を示す。ｔ１期間では、ｋ行目に書き込みＴｗ１が行われ、点灯期間Ｔａ１となる。このときｋ＋１行目では、同様に書き込みＴｗ１が行われ、次いで消去動作期間Ｔｅにより消去が行われ、点灯期間Ｔａ３となる。ｔ２期間では、ｋ行目に書き込みＴｗ２が行われ、点灯期間Ｔａ２となる。このときｋ＋１行目では、同様に書き込みＴｗ２が行われ点灯期間Ｔａ２となる。ｔ３期間では、ｋ行目に書き込みＴｗ３が行われ、点灯期間Ｔａ３となる。このときｋ＋１行目では、同様に書き込みＴｗ３が行われ、次いで消去動作期間Ｔｅにより消去が行われ、点灯期間Ｔａ５となる。ｔ４期間では、ｋ行目に書き込みＴｗ４が行われ、次いで消去期間ＳＥにより消去が行われ、点灯期間Ｔａ４となる。このときｋ＋１行目では、同様に書き込みＴｗ４が行われ、次いで消去期間ＳＥにより消去が行われ、点灯期間Ｔａ４となる。
ｔ５期間では、ｋ行目に書き込みＴｗ５が行われ、次いで消去動作期間Ｔｅにより消去が行われ、点灯期間Ｔａ５となる。このときｋ＋１行目では、同様に書き込みＴｗ５が行われ、点灯期間Ｔａ１となる。
【０１１５】
また白表示以外でも、同様に点灯期間の順序を入れ替えればよい。またさらに３２階調以外の表示においても、同様に点灯期間の順序を入れ替えればよい。
【０１１６】
具体的に消去動作期間では、消去用走査線が順に選択されていく。このとき消去用信号線から消去信号が入力されると、非発光となる。そのため、点灯期間の長さを制御することができ、結果として点灯期間の順を入れ替えることが可能となる。
【０１１７】
図１３は、消去動作期間が３つ設けられており、例えば図３に示すような点灯期間制御回路を応用し、消去用走査線、消去用信号線、及びトランジスタを増やして利用すればよい。さらにその他の点灯期間制御回路を応用しても構わない。
【０１１８】
なおサブフレームを入れ替える順や消去動作期間の数は、図１２、図１３に限定されるものではない。また点灯期間制御回路は実施の形態１乃至５に示したいずれを用いても構わない。
【０１１９】
このように、各行で点灯期間の順序を入れ替える、すなわち点灯期間の終了を変えることにより擬似輪郭を防止することができる。さらに、各行及び各列、さらには各画素で点灯期間の順序を入れ替えるとよい。特に、隣接する各画素で点灯期間の順序を入れ替え、擬似輪郭を防止するとよい。
【０１２０】
（実施の形態１０）
本発明により作製されたアクティブマトリクス基板は、様々な電子機器に適用することができる。電子機器としては、携帯情報端末（携帯電話機、モバイルコンピュータ、携帯型ゲーム機又は電子書籍等）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図１１に示す。
【０１２１】
図１１（Ａ）はディスプレイであり、筐体４００１、音声出力部４００２、表示部４００３等を含む。本発明により発光素子を有する表示部４００３を完成することができる。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用など全ての情報表示装置が含まれる。
【０１２２】
図１１（Ｂ）はモバイルコンピュータであり、本体４１０１、スタイラス４１０２、表示部４１０３、操作ボタン４１０４、外部インターフェイス４１０５等を含む。本発明により発光素子を有する表示部４１０３を完成することができる。
【０１２３】
図１１（Ｃ）はゲーム機であり、本体４２０１、表示部４２０２、操作ボタン４２０３等を含む。本発明により発光素子有する表示部４２０２を完成することができる。図１１（Ｄ）は携帯電話機であり、本体４３０１、音声出力部４３０２、音声入力部４３０３、表示部４３０４、操作スイッチ４３０５、アンテナ４３０６等を含む。本発明により発光素子を有する表示部４３０４を完成することができる。
【０１２４】
図１１（Ｅ）は電子ブックリーダーであり、表示部４４０１等を含む。本発明により発光素子を有する表示部４２０２を完成することができる。
【０１２５】
以上のように、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。特に、アクティブマトリクス基板の絶縁基板をフレキシブル基板とすることで薄型や軽量が実現することができる。
【０１２６】
【発明の効果】
第１の駆動用トランジスタと、第２の駆動用トランジスタと、点灯期間制御回路とを各画素に備え、第１の駆動用トランジスタのＷ／Ｌは第２の駆動用トランジスタのＷ／Ｌより大きくなるように設計する本発明により、低階調領域で、Ｗ／Ｌの小さな第２の駆動用トランジスタを用いれば、Ｖｇｓをより大きくすることができる。その結果、駆動用トランジスタのＶｔｈバラツキの影響が低減され、正確な表示を行うことが可能となる。特に、点灯期間制御回路を複数設けると、駆動用トランジスタのＶｇｓをさらに大きくすることができ好ましい。
【図面の簡単な説明】
【図１】本発明の表示装置の画素構成を示す図。
【図２】本発明の表示装置の画素構成を示す図。
【図３】本発明の表示装置の画素構成を示す図。
【図４】本発明の表示装置の画素構成を示す図。
【図５】本発明の表示装置の画素構成を示す図。
【図６】本発明の表示装置の画素構成を示す図。
【図７】本発明の表示装置を示す図。
【図８】本発明の表示装置のタイミングチャートを示す図。
【図９】本発明の表示装置を示す図。
【図１０】発光素子及びトランジスタの特性を示す図。
【図１１】本発明の電子機器を示す図。
【図１２】本発明の表示装置のタイミングチャートを示す図。
【図１３】本発明の表示装置のタイミングチャートを示す図。
【図１４】本発明の表示装置の画素構成を示す上面図。

Claims

第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
前記発光素子の点灯期間を制御する回路と、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
前記第４のトランジスタのソースとゲートとの間に設けられた点灯期間制御回路と、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
第３の信号線と、
第１及び第２の走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記第１の走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記第１の走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
ゲートが前記第３の信号線に接続され、ソース又はドレインの一方が前記第４のトランジスタのゲートに接続される第５のトランジスタと、
ゲートが前記第２の走査線に接続され、ソース又はドレインの一方が前記第４のトランジスタのソースに接続される第６のトランジスタと、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
請求項３において、
第４の信号線と、
第３の走査線と、
ゲートが前記第４の信号線に接続され、ソース又はドレインの一方が前記第４のトランジスタのゲートに接続される第７のトランジスタと、
ゲートが前記第３の走査線に接続され、ソース又はドレインの一方が前記第４のトランジスタのソースに接続される第８のトランジスタと、を有することを特徴とする表示装置。
第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
第３の信号線と、
第１及び第２の走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記第１の走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記第１の走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
容量素子と、
ゲートが前記容量素子に接続され、ソース又はドレインの一方が前記第４のトランジスタのゲートに接続される第５のトランジスタと、
ゲートが前記第２の走査線に接続され、前記第５のトランジスタと直列に接続される第６のトランジスタと、
ソース又はドレインの一方が前記第５のトランジスタのゲートに接続され、ソース又はドレインの他方が前記第３の信号線に接続される第７のトランジスタと、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
前記発光素子と、前記第２のトランジスタのソース又はドレインの一方との間に設けられ、且つ、前記発光素子と、前記第４のトランジスタのソース又はドレインの一方との間に設けられた点灯期間制御回路と、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
請求項６において、
前記点灯期間制御回路は、
一方の端子が電源線に接続される容量素子と、
ソース又はドレインの一方が前記発光素子に接続される第５のトランジスタと、
ソース又はドレインの一方が前記第５のトランジスタのソース又はドレインの一方に接続され、ソース又はドレインの他方が前記第５のトランジスタのソース又はドレインの他方に接続され、ゲートが前記容量素子の他方の端子に接続される第６のトランジスタと、
ソース又はドレインの一方が前記第６のトランジスタのゲートに接続される第７のトランジスタと、を有することを特徴とする表示装置。
第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
前記発光素子と、前記第２のトランジスタのソース又はドレインの一方との間に設けられた第１の点灯期間制御回路と、
前記発光素子と、前記第４のトランジスタのソース又はドレインの一方との間に設けられた第２の点灯期間制御回路と、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
第１のアナログ信号が入力される第１の信号線と、
第２のアナログ信号が入力される第２の信号線と、
走査線と、
ソース又はドレインの一方が前記第１の信号線に接続され、ゲートが前記走査線に接続される第１のトランジスタと、
ゲートが前記第１のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が発光素子に接続される第２のトランジスタと、
ソース又はドレインの一方が前記第２の信号線に接続され、ゲートが前記走査線に接続される第３のトランジスタと、
ゲートが前記第３のトランジスタのソース又はドレインの他方に接続され、ソース又はドレインの一方が前記発光素子に接続される第４のトランジスタと、
前記第４のトランジスタのソースとゲートとの間に設けられた第１の点灯期間制御回路と、
前記発光素子と、前記第２のトランジスタのソース又はドレインの一方との間に設けられた第２の点灯期間制御回路と、を有し、
前記第２のトランジスタと前記第４のトランジスタとは、チャネルサイズＷ／Ｌ（Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長）が異なることを特徴とする表示装置。
請求項１乃至請求項９のいずれか一において、
前記第１のトランジスタを介して、第１の階調表示を行う第１のアナログ信号が前記第２のトランジスタのゲートに入力され、
前記第３のトランジスタを介して、前記第１の階調よりも低い第２の階調表示を行う第２のアナログ信号が前記第４のトランジスタのゲートに入力されることを特徴とする表示装置。