JP2001242827A - 電子装置 - Google Patents

電子装置

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Abstract

(57)【要約】 【課題】 発光素子の発光量のばらつきを抑え、高い階
調数を実現することが可能な電気光学装置を提供する。 【解決手段】 発光素子の発光は、一対の駆動用ＴＦＴ
によって制御され、一対の駆動用ＴＦＴの一方は、一対
のスイッチング用ＴＦＴの一方と、一対の消去用ＴＦＴ
の一方とによって制御され、一対の駆動用ＴＦＴの残る
一方は、一対のスイッチング用ＴＦＴの残る一方と、一
対の消去用ＴＦＴの残る一方とによって制御され、発光
素子の発光する時間を制御することで階調表示を行うこ
とを特徴とする電子装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】本願発明は発光素子を基板上に作り込んで
形成された自発光型のディスプレイ（電子装置）に関す
る。特に半導体素子（半導体薄膜を用いた素子）を用い
た自発光型のディスプレイ（電子装置）に関する。ま
た、自発光型のディスプレイを表示部に用いた電子機器
に関する。
【０００３】
【従来の技術】近年、基板上にＴＦＴを形成する技術が
大幅に進歩し、アクティブマトリクス型表示装置への応
用開発が進められている。特に、ポリシリコン膜を用い
たＴＦＴは、従来のアモルファスシリコン膜を用いたＴ
ＦＴよりも電界効果移動度（モビリティともいう）が高
いので、高速動作が可能である。そのため、従来、基板
外の駆動回路で行っていた画素の制御を、画素と同一の
基板上に形成した駆動回路で行うことが可能となってい
る。
【０００４】このようなアクティブマトリクス型表示装
置は、同一基板上に様々な回路や素子を作り込むことで
製造コストの低減、表示装置の小型化、歩留まりの上
昇、スループットの低減など、様々な利点が得られる。
【０００５】そしてさらに、発光素子を有したアクティ
ブマトリクス型のディスプレイの研究が活発化してい
る。発光素子を有したディスプレイは、液晶ディスプレ
イと異なり、自発光型である（以下、自発光型のディス
プレイ、または自発光型ディスプレイと呼ぶ）。
【０００６】発光素子は、電場を加えることで発生する
ルミネッセンス（Electro Luminescence）が得られる有
機化合物を含む層（以下、有機化合物層と記す）と、陽
極層と、陰極層とを有する。有機化合物におけるルミネ
ッセンスには、一重項励起状態から基底状態に戻る際の
発光（蛍光）と三重項励起状態から基底状態に戻る際の
発光（リン光）とがあるが、本発明の発光装置では、ど
ちらの発光を用いていても良い。なお、本明細書におい
て発光素子が発光することを、発光素子が駆動すると呼
ぶ。
【０００７】本明細書では、陽極と陰極の間に設けられ
た全ての層を有機化合物層と定義する。有機化合物層に
は具体的に、発光層、正孔注入層、電子注入層、正孔輸
送層、電子輸送層等が含まれる。基本的に発光素子は、
陽極／発光層／陰極が順に積層された構造を有してお
り、この構造に加えて、陽極／正孔注入層／発光層／陰
極や、陽極／正孔注入層／発光層／電子輸送層／陰極等
の順に積層した構造を有していることもある。
【０００８】なお、自発光型のディスプレイは有機ＥＬ
ディスプレイ（ＯＥＬＤ：Organic ELDisplay）又は有
機ライトエミッティングデバイス（ＯＬＥＤ：Organic
LightEmitting Devices）などと呼ばれることもある。
【０００９】自発光型のディスプレイの駆動方法とし
て、アナログ方式の駆動方法（アナログ駆動）が挙げら
れる。自発光型のディスプレイのアナログ駆動につい
て、図１８及び図１９を用いて説明する。
【００１０】図１８にアナログ駆動の自発光型ディスプ
レイの画素部の構造を示す。ゲート信号線駆動回路から
のゲート信号を入力するゲート信号線（Ｇ１〜Ｇｙ）
は、各画素が有するスイッチング用ＴＦＴ１８０１のゲ
ート電極に接続されている。また各画素の有するスイッ
チング用ＴＦＴ１８０１のソース領域とドレイン領域
は、一方がアナログのビデオ信号を入力するソース信号
線（データ信号線ともいう）（Ｓ１〜Ｓｘ）に、もう一
方が各画素が有する駆動用ＴＦＴ１８０４のゲート電極
及び各画素が有するコンデンサ１８０８にそれぞれ接続
されている。
【００１１】各画素が有する駆動用ＴＦＴ１８０４のソ
ース領域とドレイン領域はそれぞれ、一方は電源供給線
（Ｖ１〜Ｖｘ）に、もう一方は発光素子１８０６に接続
されている。電源供給線（Ｖ１〜Ｖｘ）の電位を電源電
位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）は、各画素が
有するコンデンサ１８０８に接続されている。
【００１２】発光素子１８０６は陽極と、陰極と、陽極
と陰極との間に設けられた有機化合物層とを有する。発
光素子１８０６の陽極が駆動用ＴＦＴ１８０４のソース
領域またはドレイン領域と接続している場合、発光素子
１８０６の陽極が画素電極、陰極が対向電極となる。逆
に発光素子１８０６の陰極が駆動用ＴＦＴ１８０４のソ
ース領域またはドレイン領域と接続している場合、発光
素子１８０６の陽極が対向電極、陰極が画素電極とな
る。
【００１３】なお本明細書において、対向電極の電位を
対向電位と呼ぶ。画素電極の電位と対向電極の電位の電
位差が発光素子の駆動電圧であり、この駆動電圧が有機
化合物層にかかる。
【００１４】図１８に示した自発光型のディスプレイ
を、アナログ方式で駆動させた場合のタイミングチャー
トを図１９に示す。１つのゲート信号線が選択されてか
ら、その次に別のゲート信号線が選択されるまでの期間
を１ライン期間（Ｌ）と呼ぶ。また１つの画像が表示さ
れてから次の画像が表示されるまでの期間が１フレーム
期間（Ｆ）に相当する。図１８に示した自発光型のディ
スプレイの場合、ゲート信号線はｙ本あるので、１フレ
ーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けら
れている。
【００１５】解像度が高くなるにつれて１フレーム期間
中のライン期間の数も増え、駆動回路を高い周波数で駆
動しなければならなくなる。
【００１６】まず電源電圧線（Ｖ１〜Ｖｘ）は一定の電
源電位に保たれている。そして対向電極の電位である対
向電位も一定の電位に保たれている。対向電位は、発光
素子が発光する程度に電源電位との間に電位差を有して
いる。
【００１７】第１のライン期間（Ｌ１）においてゲート
信号線Ｇ１にはゲート信号線駆動回路からのゲート信号
が入力される。そして、ソース信号線（Ｓ１〜Ｓｘ）に
順にアナログのビデオ信号が入力される。ゲート信号線
Ｇ１に接続された全てのスイッチング用ＴＦＴはオンの
状態になるので、ソース信号線に入力されたアナログの
ビデオ信号は、スイッチング用ＴＦＴを介して駆動用Ｔ
ＦＴのゲート電極に入力される。
【００１８】駆動用ＴＦＴのチャネル形成領域を流れる
電流の量は、そのゲート電極に入力される信号の電位の
高さ（電圧）によって制御される。よって、発光素子の
画素電極にかかる電位は、駆動用ＴＦＴのゲート電極に
入力されたアナログのビデオ信号の電位の高さによって
決まる。そして発光素子はアナログのビデオ信号の電位
に制御されて発光を行う。
【００１９】上述した動作を繰り返し、ソース信号線
（Ｓ１〜Ｓｘ）へのアナログのビデオ信号の入力が終了
すると、第１のライン期間（Ｌ１）が終了する。そして
次に第２のライン期間（Ｌ２）となりゲート信号線Ｇ２
にゲート信号が入力される。そして第１のライン期間
（Ｌ１）と同様にソース信号線（Ｓ１〜Ｓｘ）に順にア
ナログのビデオ信号が入力される。
【００２０】そして全てのゲート信号線（Ｇ１〜Ｇｙ）
にゲート信号が入力されると、全てのライン期間（Ｌ１
〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）
が終了すると、１フレーム期間が終了する。１フレーム
期間中において全ての画素が表示を行い、１つの画像が
形成される。
【００２１】以上のように、アナログのビデオ信号によ
って発光素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。この方式はいわゆるアナロ
グ駆動方法と呼ばれる駆動方式であり、ソース信号線に
入力されるアナログのビデオ信号の電位の変化で階調表
示が行われる。
【００２２】
【発明が解決しようとする課題】発光素子に供給される
電流量が駆動用ＴＦＴのゲート電圧によって制御される
様子を、図２０（Ａ）、（Ｂ）を用いて詳しく説明す
る。
【００２３】図２０（Ａ）は発光素子の電流電圧特性を
示すグラフである。発光素子はあるしきい値を越えた電
圧を加えると、加えられた電圧の変化に対して指数関数
的に電流が変化する。
【００２４】また図２０（Ｂ）は、発光素子に流れる電
流量を評価するためのグラフであり、△Ｖ、ＶEL、Ｖｄ
ｓ及びＶｇｓはそれぞれ、電源電位と対向電位の差、発
光素子にかかる電圧（駆動電圧と呼ぶ）、駆動用ＴＦＴ
のソース、ドレイン間にかかる電圧（ドレイン電圧と呼
ぶ）、駆動用ＴＦＴのゲート、ソース間にかかる電圧
（ゲート電圧と呼ぶ）を表す。図２０（Ｂ）は、発光素
子の電流電圧特性と、いくつかのゲート電圧に対する駆
動用ＴＦＴの電流電圧特性を△Ｖ／２を軸に折り返した
曲線と、からなる。駆動用ＴＦＴと発光素子は直列につ
ながれており、各ゲート電圧に対して、駆動用ＴＦＴと
発光素子に流れる電流量は、図２０（Ｂ）に示したグラ
フの交点によって知ることができる。任意のゲート電圧
に対しても、同様にして、駆動用ＴＦＴと発光素子に流
れる電流を知ることができる。
【００２５】スイッチング用ＴＦＴがオンの状態になり
アナログのビデオ信号が画素内に入力されると、アナロ
グのビデオ信号の電位が駆動用ＴＦＴのゲート電極に与
えられる。このとき、図２０（Ｂ）に示した電流電圧特
性に従って、ゲート電圧に対して発光素子に流れる電流
が１対１で決まる。即ち、駆動用ＴＦＴのゲート電極に
入力されるアナログのビデオ信号の電圧に対応して、発
光素子に流れる電流が定まり、その電流量に対応した発
光量で前記発光素子が発光する。
【００２６】以上のように、ビデオ信号によって発光素
子の発光量が制御され、その発光量の制御によって階調
表示がなされる。
【００２７】しかしながら、上記アナログ駆動はＴＦＴ
の特性バラツキに非常に弱いという欠点がある。例え
ば、同じ階調を表示する複数の画素において、各画素が
有するスイッチング用ＴＦＴの電流電圧特性が異なる場
合を想定する。この場合、各スイッチング用ＴＦＴに流
れる電流は異なるものとなり、電流のバラツキの程度に
もよるが、各画素の駆動用ＴＦＴには異なるゲート電圧
がかかることになる。その結果、各発光素子に対して異
なる電流が流れ（図２０（Ｂ））、各発光素子の発光量
が異なり、同じ階調表示を行えなくなる。
【００２８】また、駆動用ＴＦＴの電流電圧特性にバラ
ツキがあれば、各画素の駆動用ＴＦＴに等しいゲート電
圧がかかったとしても、図２０（Ｂ）に示した駆動用Ｔ
ＦＴの電流電圧特性は変化し、発光素子に流れる電流量
は異なったものとなる。さらに、発光素子に流れる電流
量はゲート電圧の変化に対して指数的に変化するため
（図２０（Ａ））、駆動用ＴＦＴの電流電圧特性が僅か
でも変化すれば、発光素子に流れる電流は大きく異なる
といった事態が生じうる。その結果、駆動用ＴＦＴの電
流電圧特性に僅かなバラツキがあれば、同じ電圧の信号
を入力しても発光素子の発光量が隣接画素で大きく異な
ってしまう。
【００２９】実際には、スイッチング用ＴＦＴと駆動用
ＴＦＴとの、両者のバラツキの相乗効果となるので条件
的にはさらに厳しい。このように、アナログ駆動はＴＦ
Ｔの特性バラツキに対して極めて敏感であり、その点が
従来のアクティブマトリクス型の自発光型ディスプレイ
の階調表示における障害となっていた。
【００３０】本願発明は上記問題点を鑑みてなされたも
のであり、鮮明な多階調カラー表示の可能なアクティブ
マトリクス型の自発光型ディスプレイを提供することを
課題とする。そして、そのようなアクティブマトリクス
型の自発光型ディスプレイを表示用ディスプレイとして
具備する高性能な電子機器（電子デバイス）を提供する
ことを課題とする。
【００３１】
【課題を解決するための手段】本願発明者は、アナログ
駆動の問題は、アナログのビデオ信号によってゲート電
圧を制御し、またゲート電圧によって発光素子に流れる
電流量を制御することに起因すると考えた。
【００３２】従来のアナログ駆動の場合、ゲート電圧が
変化すると発光素子に流れる電流が急激に変化するた
め、発光素子に流れる電流量はＴＦＴの特性のバラツキ
の影響を受けやすくなるという問題点が生じる。言い換
えると、ＴＦＴの特性のバラツキによって、複数の画素
に等しいアナログのビデオ信号が入力されても駆動用Ｔ
ＦＴのゲート電圧が異なり、また仮に、駆動用ＴＦＴの
ゲート電圧が等しくても発光素子に流れる電流は大きく
異なるという不具合が生じるのである。そしてその結
果、所望の階調が得られないという問題が生じる。
【００３３】そこで本願発明者は、発光素子の発する光
の量の制御を、アナログのビデオ信号を用いて発光素子
に流れる電流量を制御するのではなく、発光素子が発光
する時間の制御によって行うことを考えた。この場合、
ビデオ信号にはデジタル信号（デジタルデータ信号とい
う）が用いられ、駆動用ＴＦＴ及び発光素子の状態はそ
れぞれ、オンまたはオフ及び、発光または非発光という
２つ状態をとる。このように本願発明では発光素子の発
する光の量を時間で制御し、階調表示を行う。発光素子
の発光時間を制御することで階調表示を行う駆動方法を
時分割方式の駆動方法と呼ぶ。なお時分割方式の駆動方
法によって行われる階調表示を時分割階調表示と呼ぶ。
【００３４】上記構成によって本願発明では、ＴＦＴの
特性に多少のばらつきがあっても、等しいゲート電圧が
かかったときに出力される電流量のばらつきを抑えるこ
とができる。よってＴＦＴの特性のバラツキによって、
同じ電圧の信号を入力しても発光素子の発光量が隣接画
素で大きく異なってしまうという事態を避けることが可
能になる。
【００３５】具体的には以下のように時分割階調表示を
行う。ここではｎビットのデジタルデータ信号により２
n階調の表示を行う場合について説明する。なお、本願
発明の自発光型のディスプレイは、ソース信号線駆動回
路およびゲート信号線駆動回路をそれぞれ一対有する。
【００３６】まず、１フレーム期間をｎ個の表示期間
（Ｔｒ１〜Ｔｒｎ）に分割する。ここで、表示領域の全
画素にｎビットのデジタルデータ信号を入力し表示する
期間を１フレーム期間と呼び、１フレーム期間をさらに
分割した領域を表示期間（Ｔｒ１〜Ｔｒｎ）と呼ぶ。
【００３７】通常の自発光型のディスプレイでは１秒間
に６０以上のフレーム期間を設けることが好ましい。１
秒間に表示される画像の数が６０より少なくなると、視
覚的に画像のちらつきが目立ち始めることがある。
【００３８】各表示期間（Ｔｒ１〜Ｔｒｎ）はそれぞ
れ、１フレーム期間内のｎ個の書き込み期間（Ｔａ１〜
Ｔａｎ）においてそれぞれ入力された、ｎビットのデジ
タルデータ信号のうちの１ビット分のデジタルデータ信
号に基づいて、表示を行う。最初に出現する書き込み期
間をＴａ１と呼び、以下出現する順にＴａ２、Ｔａ３、
…、Ｔａｎと呼ぶ。対応する表示期間も、従って、Ｔｒ
１〜Ｔｒｎの順に出現する。なお、各書き込み期間（Ｔ
ａ１〜Ｔａｎ）において、一対あるソース信号線駆動回
路およびゲート信号線駆動回路は、それぞれどちらか一
方が用いられる。
【００３９】また、各画素は発光素子を有し、前記発光
素子は陽極と陰極と、陽極と陰極との間に設けられた有
機化合物層とからなる。陽極と陰極の一方は画素電極と
呼ばれ、ＴＦＴのソース領域またはドレイン領域と接続
している。陽極と陰極のもう一方は対向電極と呼ばれ、
配線を通じて所定の電位（対向電位）が与えられてい
る。
【００４０】本願発明において、対向電位と電源電位は
それぞれ常に一定の大きさに保たれている。また対向電
位と電源電位は、電源電位が画素電極に与えられたとき
に発光素子が発光する程度の電位差を有する。なお、電
源電位とは、発光素子の画素電極と接続するＴＦＴがオ
ンの状態のときに画素電極に与えられる電位である。
【００４１】各書き込み期間において画素に入力された
デジタルデータ信号は、前記画素の有する発光素子の状
態（発光または非発光）を選択する。発光状態を選択す
るデジタルデータ信号が画素に入力された場合、デジタ
ルデータ信号が入力されると同時に、その画素の有する
発光素子の画素電極には電源電位が与えられ、発光素子
は発光する。一方、非発光状態を選択するデジタルデー
タ信号が画素に入力された場合、デジタルデータ信号が
入力されると同時に、その画素の有する発光素子の画素
電極は電源電位を与える配線（電源供給線という）と電
気的に切り離され、発光素子は発光しない。また、画素
に入力されたデジタルデータ信号は、次のデジタルデー
タ信号が入力されるまで保持される。言い換えると、各
画素に次のデジタルデータ信号が入力されるまで、その
画素の有する発光素子は発光または非発光の状態を保持
する。
【００４２】その結果、表示期間（Ｔｒ１〜Ｔｒｎ）
は、対応する書き込み期間（Ｔａ１〜Ｔａｎ）が開始さ
れ、デジタルデータ信号が入力されると同時に開始され
る。そして次の書き込み期間が開始され、新しいデジタ
ルデータ信号が入力されると同時に終了する。また同時
に次の表示期間が開始する。つまり、表示期間（Ｔｒ１
〜Ｔｒｎ）はそれぞれ、書き込み期間（Ｔａ１〜Ｔａ
ｎ）が開始される時間差によってその期間が定められ
る。
【００４３】そして、各書き込み期間（Ｔａ１〜Ｔａ
ｎ）において、各ビットのデジタルデータ信号が画素に
入力された結果、ｎ個の表示期間（Ｔｒ１〜Ｔｒｎ）が
順に連続して出現する。ｎビット目のデジタルデータ信
号は、再び１ビット目のデジタルデータ信号が入力され
るまで画素に保持される。再び１ビット目のデジタルデ
ータ信号が画素に入力されると、表示期間Ｔｒｎは終了
し、同時にフレーム期間が終了する。
【００４４】表示期間（Ｔｒ１〜Ｔｒｎ）の長さは、表
示期間（Ｔｒ１〜Ｔｒｎ）を短い順に並べた場合に、長
さの比が２0：２1：２2：…：２(n-2)：２(n-1)となる
ように設定する。この表示期間の組み合わせで２n階調
のうち所望の階調表示を行うことができる。
【００４５】１フレーム期間中に発光素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調が決まる。例え
ば、ｎ＝８とし、表示期間を短い順に出現させた場合を
考える。全部の表示期間で画素が発光した場合の輝度を
１００％とすると、Ｔｒ１とＴｒ２において画素が発光
した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５と
Ｔｒ８を選択した場合には６０％の輝度が表現できる。
【００４６】なお、本願発明では、書き込み期間におい
ても画素を表示させることが可能である。そのため、１
フレーム期間における表示期間の長さの総和の割合（デ
ューティー比）として高い値を実現することができる。
【００４７】また、本願発明の自発光型のディスプレイ
は一対のゲート信号線駆動回路と一対のソース信号線駆
動回路を有するため、となりあう２つの書き込み期間に
おいて、それぞれ異なるソース信号線駆動回路およびゲ
ート信号線駆動回路を用いることによって、となりあう
２つの書き込み期間を互いに一部重ねることが可能であ
る。具体的には例えば、書き込み期間Ｔａ２を書き込み
期間Ｔａ１の終了する前に開始することが可能である。
そして、となりあう２つの書き込み期間を互いに一部重
ねることによって、表示期間を対応する書き込み期間よ
りも短く設定することが可能となり、非常に短い表示期
間を設定することが可能となる。その結果、高い階調数
を実現することが可能となる。
【００４８】なお、本願発明では、となりあう表示期間
の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ
ｎ＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞ
れ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎ
の長さ以上であることが必要である。また当然である
が、同じゲート信号線駆動回路を用いる書き込み期間の
長さの和が１フレーム期間よりも短いことが必要であ
る。
【００４９】また、前記電源電位と前記対向電位は、本
願発明の自発光型のディスプレイに、外付けのＩＣ等に
より設けられた電源によって与えられる。現在の典型的
な自発光型のディスプレイでは、画素の発光する面積あ
たりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積
あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのた
め、画面サイズが大きくなると、前記ＩＣ等に設けられ
た電源から与えられる電位の高さを外付けのスイッチに
よって制御することが困難になる。本願発明において
は、電源電位と対向電位は常に一定に保たれており、Ｉ
Ｃに設けられた電源から与えられる電位の高さをスイッ
チで制御する必要がないので、より大きな画面サイズの
パネルの実現に有用である。
【００５０】以下に、本願発明の構成を示す。
【００５１】一対のソース信号線駆動回路と、一対のゲ
ート信号線駆動回路と、画素部とを有する電子装置であ
って、前記画素部は複数の画素を有しており、前記複数
の画素は、発光素子と、一対の駆動用ＴＦＴと、一対の
スイッチング用ＴＦＴと、一対の消去用ＴＦＴとをそれ
ぞれ有し、前記発光素子の発光は、前記一対の駆動用Ｔ
ＦＴによって制御され、前記一対の駆動用ＴＦＴの一方
は、前記一対のスイッチング用ＴＦＴの一方と、前記一
対の消去用ＴＦＴの一方とによって制御され、前記一対
の駆動用ＴＦＴの残る一方は、前記一対のスイッチング
用ＴＦＴの残る一方と、前記一対の消去用ＴＦＴの残る
一方とによって制御され、前記発光素子の発光する時間
を制御することで階調表示を行うことを特徴とする電子
装置が提供される。
【００５２】第１のソース信号線駆動回路と、第２のソ
ース信号線駆動回路と、第１のゲート信号線駆動回路
と、第２のゲート信号線駆動回路と、画素部と、前記第
１のソース信号線駆動回路に接続された複数の第１のソ
ース信号線と、前記第２のソース信号線駆動回路に接続
された複数の第２のソース信号線と、前記第１のゲート
信号線駆動回路に接続された複数の第１のゲート信号線
と、前記第２のゲート信号線駆動回路に接続された複数
の第２のゲート信号線と、電源供給線とを有する電子装
置であって、前記画素部は複数の画素を有しており、前
記複数の画素は、第１のスイッチング用ＴＦＴと、第２
のスイッチング用ＴＦＴと、第１の消去用ＴＦＴと、第
２の消去用ＴＦＴと、第１の駆動用ＴＦＴと、第２の駆
動用ＴＦＴと、発光素子とをそれぞれ有し、前記第１の
スイッチング用ＴＦＴが有するゲート電極は、前記第１
のゲート信号線と接続されており、前記第２のスイッチ
ング用ＴＦＴが有するゲート電極は、前記第２のゲート
信号線と接続されており、前記第１のスイッチング用Ｔ
ＦＴが有するソース領域とドレイン領域は、一方は前記
第１のソース信号線と、もう一方は前記第１の駆動用Ｔ
ＦＴが有するゲート電極と接続されており、前記第２の
スイッチング用ＴＦＴが有するソース領域とドレイン領
域は、一方は前記第２のソース信号線と、もう一方は前
記第２の駆動用ＴＦＴが有するゲート電極と接続されて
おり、前記第１の消去用ＴＦＴが有するゲート電極は、
前記第１のゲート信号線と接続されており、前記第２の
消去用ＴＦＴが有するゲート電極は、前記第２のゲート
信号線と接続されており、前記第１の消去用ＴＦＴが有
するソース領域とドレイン領域は、一方は前記電源供給
線と、もう一方は前記第２の駆動用ＴＦＴが有するゲー
ト電極と接続されており、前記第２の消去用ＴＦＴが有
するソース領域とドレイン領域は、一方は前記電源供給
線と、もう一方は前記第１の駆動用ＴＦＴが有するゲー
ト電極と接続されており、前記第１の駆動用ＴＦＴが有
するソース領域とドレイン領域はそれぞれ、一方は前記
電源供給線に、もう一方は前記発光素子に接続されてお
り、前記第２の駆動用ＴＦＴが有するソース領域とドレ
イン領域はそれぞれ、一方は前記電源供給線に、もう一
方は前記発光素子に接続されていることを特徴とする電
子装置が提供される。
【００５３】前記第１のスイッチング用ＴＦＴと前記第
１の消去用ＴＦＴは、同時にオンの状態またはオフの状
態に切り替わっても良く 前記第２のスイッチング用ＴＦＴと前記第２の消去用Ｔ
ＦＴは、同時にオンの状態またはオフの状態に切り替わ
っても良い。
【００５４】前記第１の駆動用ＴＦＴ及び前記第２の駆
動用ＴＦＴはそれぞれ、前記各駆動用ＴＦＴが有するゲ
ート電極に前記電源供給線の電位が与えられるとオフの
状態になっても良い。
【００５５】前記電子装置であって、かつ、１フレーム
期間内にｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔ
ａｎとｎ個の表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと
が設けられており、前記ｎ個の書き込み期間Ｔａ１、Ｔ
ａ２、・・・、Ｔａｎはこの順序で出現し、前記ｎ個の表
示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎはこの順序で出現
し、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔ
ａｎのそれぞれが開始されてから、前記ｎ個の各書き込
み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎの次の書き込み期
間が開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ
２、…、Ｔｒｎであり、前記書き込み期間Ｔａｎの次に
出現する書き込み期間は次のフレーム期間において最初
に出現する書き込み期間Ｔａ１’であり、前記表示期間
Ｔｒｎの次に出現する表示期間は次のフレーム期間にお
いて最初に出現する表示期間Ｔｒ１’であり、前記ｎ個
の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎは、ｉ個
の書き込み期間（ｉは０以上ｎ以下の整数）と（ｎ−
ｉ）個の書き込み期間とに分けられ、前記ｉ個の書き込
み期間においてそれぞれ、前記第１のソース信号線駆動
回路から前記第１のソース信号線を介して、デジタルデ
ータ信号が前記複数の画素の全てに入力され、前記（ｎ
−ｉ）個の書き込み期間においてそれぞれ、前記第２の
ソース信号線駆動回路から前記第２のソース信号線を介
して、デジタルデータ信号が前記複数の画素の全てに入
力され、前記ｉ個の書き込み期間においてそれぞれ、前
記ｉ個の各書き込み期間以前に前記第２のソース信号線
駆動回路から入力された前記デジタルデータ信号が前記
複数の画素の全てにおいて消去され、前記（ｎ−ｉ）個
の書き込み期間においてそれぞれ、前記（ｎ−ｉ）個の
各書き込み期間以前に前記第１のソース信号線駆動回路
から入力された前記デジタルデータ信号が前記複数の画
素の全てにおいて消去され、前記ｎ個の書き込み期間Ｔ
ａ１、Ｔａ２、・・・、Ｔａｎのそれぞれと、前記ｎ個の
各書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎの次の書
き込み期間Ｔａ２、Ｔａ３・・・、Ｔａ１’とからなる２
つのとなりあう書き込み期間の組（Ｔａ１、Ｔａ２）、
（Ｔａ２、Ｔａ３）、・・・、（Ｔａ（ｎ−１）、Ｔａ
ｎ）、（Ｔａｎ、Ｔａ１’）は、ｊ個のとなりあう書き
込み期間の組（ｊは０以上（ｎ−１）以下の整数）と
（ｎ−ｊ）個のとなりあう書き込み期間の組とに分けら
れ、前記ｊ個のとなりあう書き込み期間の組のそれぞれ
において、２つの書き込み期間は互いに一部重なり、前
記（ｎ−ｊ）個のとなりあう書き込み期間の組のそれぞ
れにおいて、２つの書き込み期間は互いに重ならず、前
記ｊ個のとなりあう書き込み期間の組それぞれにおい
て、一方の書き込み期間は、前記第１のソース信号線駆
動回路からデジタルデータ信号が前記複数の画素の全て
に入力され、残る一方の書き込み期間は、前記第２のソ
ース信号線駆動回路からデジタルデータ信号が前記複数
の画素の全てに入力され、前記ｎ個の書き込み期間Ｔａ
１、Ｔａ２、・・・、Ｔａｎにおいてそれぞれ、前記複数
の画素がそれぞれ有する前記発光素子は、前記複数の画
素に入力された前記デジタルデータ信号に基づいて、発
光状態となるか非発光状態となるかを選択され、前記ｎ
個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおいてそれ
ぞれ、前記複数の画素がそれぞれ有する前記発光素子
は、前記デジタルデータ信号に基づいて、それぞれ発光
状態または非発光状態となり、前記ｎ個の表示期間Ｔｒ
１、Ｔｒ２、…、Ｔｒｎのうちのｍ個の表示期間（ｍは
０以上ｎ以下の整数）においてそれぞれ、前記複数の画
素がそれぞれ有する前記発光素子の全てが非発光状態と
なり、前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎ
のそれぞれと、前記ｎ個の各表示期間Ｔｒ１、Ｔｒ２、
・・・、Ｔｒｎの次の書き込み期間Ｔｒ２、Ｔｒ３、・・・、
Ｔｒ１’とからなる２つのとなりあう書き込み期間の長
さの和Ｔｒ１+Ｔｒ２、Ｔｒ２+Ｔｒ３、…、Ｔｒｎ+Ｔ
ｒ１’はそれぞれ、前記書き込み期間Ｔａ１、Ｔａ２、
…、Ｔａｎの長さ以上であることを特徴とする電子装置
が提供される。
【００５６】前記（ｎ−ｍ）個の表示期間の長さの比
が、ｋ個の期間Ｔ１、Ｔ２、・・・、Ｔｋ（ｋは１以上
（ｎ−ｍ）以下の整数）を（ｎ−ｍ−ｋ）回分割した結
果できる（ｎ−ｍ）個の期間の長さの比と一致し、前記
ｋ個の期間Ｔ１、Ｔ２、・・・、Ｔｋの長さの比は、短い
順に並べた場合、２0：２1：・・・：２(k-1)で表されても
良い。
【００５７】前記ｎ個のとなりあう書き込み期間の組
（Ｔａ１、Ｔａ２）、（Ｔａ２、Ｔａ３）、・・・、（Ｔ
ａｎ、Ｔａ１’）のうち少なくとも１つのとなりあう書
き込み期間の組は、２つの書き込み期間が互いに一部重
なっても良い。
【００５８】前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、
Ｔｒｎのうち少なくとも１つの表示期間において、前記
複数の画素がそれぞれ有する前記発光素子の全てが非発
光状態となっても良い。
【００５９】前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、
Ｔｒｎにおいて、前記複数の画素がそれぞれ有する前記
発光素子の全てが非発光状態となる表示期間がなくても
良い。
【００６０】前記ｉ個の書き込み期間の長さは全て同じ
であり、前記（ｎ−ｉ）個の書き込み期間の長さは全て
同じであっても良い。
【００６１】前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、
・・・、Ｔａｎの長さは全て同じであっても良い。
【００６２】前記ｉ個の書き込み期間と前記（ｎ−ｉ）
個の書き込み期間は、交互に出現しても良い。
【００６３】前記（ｎ−ｍ）個の表示期間の長さの比
は、短い順に並べた場合、２0：２1：・・・：２(n-m-1)で
表されても良い。
【００６４】前記ソース信号線駆動回路は、前記画素部
と同一の基板上にＴＦＴを用いて形成され、その駆動周
波数は１０ＭＨｚ以上であっても良い。
【００６５】前記発光素子は、画素電極と、対向電極
と、前記画素電極と前記対向電極の間に設けられた有機
化合物層とを有していても良い。
【００６６】前記対向電極は一定の電位に保たれ、前記
電源供給線は一定の電位に保たれていても良い。
【００６７】前記有機化合物層は低分子系有機物質また
はポリマー系有機物質であっても良い。
【００６８】前記低分子系有機物質は、Ａｌｑ3（トリ
ス−８−キノリライト−アルミニウム）またはＴＰＤ
（トリフェニルアミン誘導体）を含んでいても良い。
【００６９】前記ポリマー系有機物質は、ＰＰＶ（ポリ
フェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾー
ル）またはポリカーボネートを含んでいても良い。
【００７０】前記電子装置を用いることを特徴とする表
示装置が提供される。
【００７１】前記電子装置を用いることを特徴とするビ
デオカメラが提供される。
【００７２】前記電子装置を用いることを特徴とする頭
部取り付け型の表示装置が提供される。
【００７３】前記電子装置を用いることを特徴とするＤ
ＶＤプレーヤーが提供される。
【００７４】前記電子装置を用いることを特徴とするヘ
ッドマウントディスプレイが提供される。
【００７５】前記電子装置を用いることを特徴とするパ
ーソナルコンピュータが提供される。
【００７６】前記電子装置を用いることを特徴とする携
帯電話が提供される。
【００７７】前記電子装置を用いることを特徴とするカ
ーオーディオが提供される。
【００７８】
【発明の実施の形態】以下に、本願発明の自発光型ディ
スプレイの構造及びその駆動方法について説明する。こ
こではｎビットのデジタルデータ信号により２n階調の
表示を行う場合について説明する。
【００７９】図１に本願発明の自発光型ディスプレイの
ブロック図の一例を示す。図１の自発光型のディスプレ
イは、基板上に形成されたＴＦＴによって画素部１０
１、画素部の周辺に配置された一対のソース信号線駆動
回路（１０２、１０４）、および一対のゲート信号線駆
動回路（１０３、１０５）を有している。
【００８０】最初に、ソース信号線駆動回路の構成と動
作について簡単に説明する。図１に示すように、第１の
ソース信号線駆動回路１０２はシフトレジスタ１０２
ａ、ラッチ（Ａ）１０２ｂ、ラッチ（Ｂ）１０２ｃ等を
有し、第２のソース信号線駆動回路１０４はシフトレジ
スタ１０４ａ、ラッチ（Ａ）１０４ｂ、ラッチ（Ｂ）１
０４ｃ等を有している。
【００８１】まず、第１のソース信号線駆動回路１０２
において、シフトレジスタ１０２ａにクロック信号（Ｃ
ＬＫ）およびスタートパルス（ＳＰ）が入力されると、
シフトレジスタ１０２ａは、これらのクロック信号（Ｃ
ＬＫ）およびスタートパルス（ＳＰ）に基づきタイミン
グ信号を順に発生させ、バッファ等（図示せず）を通し
て後段の回路へタイミング信号を順次供給する。同様
に、第２のソース信号線駆動回路１０４において、シフ
トレジスタ１０４ａにクロック信号（ＣＬＫ）およびス
タートパルス（ＳＰ）が入力されると、シフトレジスタ
１０４ａは、これらのクロック信号（ＣＬＫ）およびス
タートパルス（ＳＰ）に基づきタイミング信号を順に発
生させ、バッファ等（図示せず）を通して後段の回路へ
タイミング信号を順次供給する。一対のソース信号線駆
動回路（１０２、１０４）に入力されるクロック信号
（ＣＬＫ）及びスタートパルス（ＳＰ）は、共通であっ
ても良いし、別々であっても良い。
【００８２】一対のソース信号線駆動回路（１０２、１
０４）においてそれぞれ、シフトレジスタ（１０２ａ、
１０４ａ）からのタイミング信号は、バッファ等によっ
て電流増幅される。バッファは、様々な負荷容量（寄生
容量を含む）によって生ずる、タイミング信号の立ち上
がりまたは立ち下がりの”鈍り”を防ぐために設けられ
る。
【００８３】第１のソース信号線駆動回路１０２におい
て、バッファによって電流増幅されたタイミング信号
は、ラッチ（Ａ）１０２ｂに供給される。ラッチ（Ａ）
１０２ｂは、ｎビットデジタルデータ信号（n-bit digi
tal data signals）を処理する複数のステージのラッチ
を有している。ラッチ（Ａ）１０２ｂは、前記タイミン
グ信号が入力されると、時分割階調データ信号発生回路
１０６から供給されるｎビットデジタルデータ信号を順
次取り込み、保持する。
【００８４】ラッチ（Ａ）１０２ｂの全てのステージの
ラッチにデジタルデータ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ
（Ａ）１０２ｂ中で一番左側のステージのラッチにデジ
タルデータ信号の書き込みが開始される時点から、一番
右側のステージのラッチにデジタルデータ信号の書き込
みが終了する時点までの時間間隔がライン期間である。
【００８５】なお、ラッチ（Ａ）１０２ｂがデジタルデ
ータ信号を取り込む際は、ラッチ（Ａ）１０２ｂが有す
る複数のステージのラッチに、順にデジタルデータ信号
が入力される。しかし本願発明はこの構成に限定されな
い。一対のソース信号線駆動回路１０２及び１０４のい
ずれか一方または両方において、ラッチ（Ａ）が有する
複数のステージのラッチをいくつかのグループに分け、
各グループごとに並行して同時にデジタルデータ信号を
入力する、いわゆる分割駆動を行っても良い。なおこの
ときのグループの数を分割数と呼ぶ。例えば４つのステ
ージごとにラッチをグループ分けした場合、４分割で分
割駆動すると言う。
【００８６】１ライン期間が終了すると、ラッチ（Ｂ）
１０２ｃにラッチシグナル（LatchSignal）が供給され
る。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持
されているデジタルデータ信号は、ラッチ（Ｂ）１０２
ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステー
ジのラッチに書き込まれ、保持される。
【００８７】デジタルデータ信号をラッチ（Ｂ）１０２
ｃに送出し終えたラッチ（Ａ）１０２ｂは、シフトレジ
スタ１０２ａからのタイミング信号に基づき、再び時分
割階調データ信号発生回路１０６から供給されるデジタ
ルデータ信号を順次取り込み、保持する。
【００８８】この２順目のライン期間中には、ラッチ
（Ｂ）１０２ｂに書き込まれ、保持されているデジタル
データ信号がソース信号線に入力される。
【００８９】第２のソース信号線駆動回路１０４におい
ても、第１のソース信号線駆動回路１０２において行わ
れる手続きと同様な手続きが行われる。まず、バッファ
によって電流増幅されたタイミング信号は、ラッチ
（Ａ）１０４ｂに供給される。そしてラッチ（Ａ）１０
４は、前記タイミング信号が入力されると、時分割階調
データ信号発生回路１０６から供給されるｎビットデジ
タルデータ信号を順次取り込み、保持する。なお、ラッ
チ（Ａ）１０４ｂがデジタルデータ信号を取り込む際
は、ラッチ（Ａ）１０４ｂが有する複数のステージのラ
ッチに、順にデジタルデータ信号が入力されても良い
し、ラッチ（Ａ）が有する複数のステージのラッチをい
くつかのグループに分け、各グループごとに並行して同
時にデジタルデータ信号を入力する、いわゆる分割駆動
を行っても良い。１ライン期間が終了すると、ラッチ
（Ｂ）１０４ｃにラッチシグナル（Latch Signal）が供
給される。この瞬間、ラッチ（Ａ）１０４ｂに書き込ま
れ保持されているデジタルデータ信号は、ラッチ（Ｂ）
１０４ｃに一斉に送出され、ラッチ（Ｂ）１０４ｃの全
ステージのラッチに書き込まれ、保持される。デジタル
データ信号をラッチ（Ｂ）１０４ｃに送出し終えたラッ
チ（Ａ）１０４ｂは、シフトレジスタ１０４ａからのタ
イミング信号に基づき、再び時分割階調データ信号発生
回路１０６から供給されるデジタルデータ信号を順次取
り込み、保持する。この２順目のライン期間中には、ラ
ッチ（Ｂ）１０４ｂに書き込まれ、保持されているデジ
タルデータ信号がソース信号線に入力される。
【００９０】なお、本実施の形態においては、一対のソ
ース信号線駆動回路（１０２、１０４）はそれぞれ、ラ
ッチ（Ａ）（１０２ｂ、１０４ｂ）、ラッチ（Ｂ）（１
０２ｃ、１０４ｃ）を有しており、ラッチに保持されて
いるデジタルデータ信号は一斉にソース信号線に入力さ
れる（線順次の駆動という）が、本願発明はこの構成に
限定されない。一対のソース信号線駆動回路１０２及び
１０４のいずれか一方または両方において、ラッチ
（Ａ）とラッチ（Ｂ）の代わりに、ｎビットデジタルデ
ータ信号を処理する複数のステージのトランスミッショ
ンゲートを設けてもよい。この場合、各ステージのトラ
ンスミッションゲートはシフトレジスタ、時分割階調デ
ータ信号発生回路１０６及びソース信号線と接続されて
いる。そして各ステージのトランスミッションゲートに
シフトレジスタからのタイミング信号が入力されると、
時分割階調データ信号発生回路１０６から供給されるデ
ジタルデータ信号は、前記トランスミッションゲートを
介してソース信号線に入力される。シフトレジスタから
のタイミング信号は順に各ステージのトランスミッショ
ンゲートに入力され、その結果、デジタルデータ信号は
順に各ステージのトランスミッションゲートに接続する
ソース信号線に入力される。全てのステージのトランス
ミッションゲートにシフトレジスタからのタイミング信
号が入力され、ソース信号線へのデジタルデータ信号の
入力が終了すると、各ステージのトランスミッションゲ
ートは再び、シフトレジスタからのタイミング信号に基
づき、時分割階調データ信号発生回路１０６から供給さ
れるデジタルデータ信号をソース信号線へ伝える。この
ようにラッチ（Ａ）とラッチ（Ｂ）の代わりに、複数の
ステージのトランスミッションゲートを設けた場合、デ
ジタルデータ信号は、順次ソース信号線へ入力される、
いわゆる点順次の駆動となる。なお、シフトレジスタと
トランスミッションゲートの間に、レベルシフタ、バッ
ファ等を有していても良い。
【００９１】一方、第１のゲート信号線駆動回路１０３
及び第２のゲート信号線駆動回路１０５は、それぞれシ
フトレジスタ、バッファ（いずれも図示せず）等を有し
ている。なお、第１のゲート信号線駆動回路１０３及び
第２のゲート信号線駆動回路１０５は、レベルシフタを
有していても良い。
【００９２】一対のゲート信号線駆動回路１０３及び１
０５ではそれぞれ、シフトレジスタ（図示せず）からの
タイミング信号がバッファ（図示せず）に供給され、対
応するゲート信号線（走査線とも呼ぶ）に供給される。
ゲート信号線には、１ライン分の画素ＴＦＴのゲート電
極が接続されており、１ライン分全ての画素ＴＦＴを同
時にオンの状態にしなくてはならないので、バッファは
大きな電流を流すことが可能なものが用いられる。
【００９３】時分割階調データ信号発生回路１０６にお
いては、アナログまたはデジタルのビデオ信号（画像情
報を含む信号）が時分割階調を行うためのデジタルデー
タ信号（Digital Data Signals）に変換され、ラッチ
（Ａ）１０２ｂおよび１０４ｂに入力される。またこの
時分割階調データ信号発生回路１０６は、時分割階調表
示を行うために必要なタイミングパルス等を発生させる
回路でもある。
【００９４】この時分割階調データ信号発生回路１０６
は、本願発明の自発光型ディスプレイの外部に設けられ
ても良い。その場合、そこで形成されたデジタルデータ
信号が本願発明の自発光型のディスプレイに入力される
構成となる。この場合、本願発明の自発光型のディスプ
レイを表示部として有する電子機器は、本願発明の自発
光型のディスプレイと時分割階調データ信号発生回路を
別の部品として含むことになる。
【００９５】また、時分割階調データ信号発生回路１０
６をＩＣチップなどの形で本願発明の自発光型のディス
プレイに実装しても良い。その場合、そのＩＣチップで
形成されたデジタルデータ信号が本願発明の自発光型の
ディスプレイに入力される構成となる。この場合、本願
発明の自発光型のディスプレイを表示部として有する電
子機器は、時分割階調データ信号発生回路を含むＩＣチ
ップを実装した本願発明の自発光型のディスプレイを部
品として含むことになる。
【００９６】また最終的には、時分割階調データ信号発
生回路１０６を画素部１０１、一対のソース信号線駆動
回路（１０２、１０４）、及び一対のゲート信号線駆動
回路（１０３、１０５）と同一の基板上にＴＦＴを用い
て形成しうる。この場合、自発光型のディスプレイに画
像情報を含むビデオ信号を入力すれば全て基板上で処理
することができる。この場合の時分割階調データ信号発
生回路はポリシリコン膜を活性層とするＴＦＴで形成し
ても良い。また、この場合、本願発明の自発光型のディ
スプレイを表示部として有する電子機器は、時分割階調
データ信号発生回路が自発光型のディスプレイ自体に内
蔵されており、電子機器の小型化を図ることが可能であ
る。
【００９７】画素部１０１の拡大図を図２に示す。画素
部１０１には、第１のソース信号線駆動回路１０２を構
成するラッチ（Ｂ）１０２ｃに接続されたソース信号線
（Ｓａ１〜Ｓａｘ）、第２のソース信号線駆動回路１０
４を構成するラッチ（Ｂ）１０４ｃに接続されたソース
信号線（Ｓｂ１〜Ｓｂｘ）、ＦＰＣを介して自発光型デ
ィスプレイの外部の電源に接続された電源供給線（Ｖ１
〜Ｖｘ）、第１のゲート信号線駆動回路１０３に接続さ
れたゲート信号線（Ｇａ１〜Ｇａｙ）、第２のゲート信
号線駆動回路１０５に接続されたゲート信号線（Ｇｂ１
〜Ｇｂｙ）が設けられている。
【００９８】画素部１０１は、画素１０７がマトリクス
状に配列してなっており、画素１０７は、ソース信号線
（Ｓａ１、Ｓｂ１）と、電源供給線（Ｖ１）と、ゲート
信号線（Ｇａ１、Ｇｂ１）とを備えている。
【００９９】画素１０７の拡大図を図３に示す。図３に
おいて、１１３ａ及び１１３ｂはスイッチング用ＴＦＴ
である。スイッチング用ＴＦＴ１１３ａ及び１１３ｂの
ゲート電極は、ゲート信号線Ｇａ及びＧｂにそれぞれ接
続されている。スイッチング用ＴＦＴ１１３ａのソース
領域とドレイン領域は、一方がソース信号線Ｓａに、も
う一方が駆動用ＴＦＴ１０８ａのゲート電極、各画素が
有するコンデンサ１１２ａ及び消去用ＴＦＴ１０９ｂの
ソース領域又はドレイン領域にそれぞれ接続されてい
る。また、スイッチング用ＴＦＴ１１３ｂのソース領域
とドレイン領域は、一方がソース信号線Ｓｂに、もう一
方が駆動用ＴＦＴ１０８ｂのゲート電極、各画素が有す
るコンデンサ１１２ｂ及び消去用ＴＦＴ１０９ａのソー
ス領域又はドレイン領域にそれぞれ接続されている。
【０１００】コンデンサ１１２ａ及び１１２ｂはそれぞ
れ、スイッチング用ＴＦＴ１１３ａ及び１１３ｂが非選
択状態（オフの状態）にある時、駆動用ＴＦＴ１０８ａ
及び１０８ｂのゲート電圧を保持するために設けられて
いる。なお、本実施の形態ではコンデンサ１１２ａ及び
１１２ｂを設ける構成を示したが、本願発明はこの構成
に限定されず、コンデンサ１１２ａ及び１１２ｂのいず
れか一方または両方を設けなくても良い。
【０１０１】また消去用ＴＦＴ１０９ａ及び１０９ｂの
ソース領域とドレイン領域のうち、スイッチング用ＴＦ
Ｔ１１３ｂまたは１１３ａのソース領域またはドレイン
領域に接続されていない方は、電源供給線Ｖに接続され
ている。そして消去用ＴＦＴ１０９ａ及び１０９ｂのゲ
ート電極は、ゲート信号線Ｇａ及びＧｂにそれぞれ接続
されている。
【０１０２】また、駆動用ＴＦＴ１０８ａ及び１０８ｂ
のソース領域とドレイン領域は、一方が電源供給線Ｖに
接続され、もう一方は発光素子１１０に接続される。電
源供給線Ｖはコンデンサ１１２ａ及び１１２ｂに接続さ
れている。
【０１０３】発光素子１１０は陽極と陰極と、陽極と陰
極との間に設けられた有機化合物層とからなる。陽極が
駆動用ＴＦＴ１０８ａ及び１０８ｂのソース領域または
ドレイン領域と接続している場合、陽極が画素電極、陰
極が対向電極となる。逆に陰極が駆動用ＴＦＴ１０８ａ
及び１０８ｂのソース領域またはドレイン領域と接続し
ている場合、陰極が画素電極、陽極が対向電極となる。
【０１０４】発光素子１１０の対向電極には対向電位が
与えられている。また電源供給線Ｖは電源電位が与えら
れている。対向電位と電源電位はそれぞれ常に一定の大
きさに保たれている。また対向電位と電源電位は、電源
電位が画素電極に与えられたときに発光素子が発光する
程度の電位差を有する。電源電位と対向電位は、本願発
明の自発光型のディスプレイに、外付けのＩＣ等により
設けられた電源によって与えられる。
【０１０５】現在の典型的な自発光型のディスプレイに
は、画素の発光する面積あたりの発光量が２００ｃｄ／
ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2
程度必要となる。そのため特に画面サイズが大きくなる
と、ＩＣに設けられた電源から与えられる電位の高さを
外付けのスイッチによって制御することが困難になる。
本願発明においては、電源電位と対向電位は常に一定に
保たれており、ＩＣに設けられた電源から与えられる電
位の高さをスイッチで制御する必要がないので、より大
きな画面サイズのパネルの実現に有用である。
【０１０６】そして本願発明において、駆動用ＴＦＴ１
０８ａ及び１０８ｂはそれぞれ、ゲート電極に電源電位
が与えられたときにオフの状態となることが必要であ
る。
【０１０７】スイッチング用ＴＦＴ（１１３ａ、１１３
ｂ）、駆動用ＴＦＴ（１０８ａ、１０８ｂ）、消去用Ｔ
ＦＴ（１０９ａ、１０９ｂ）は、ｎチャネル型ＴＦＴで
もｐチャネル型ＴＦＴでもどちらでも用いることができ
る。またスイッチング用ＴＦＴ（１１３ａ、１１３
ｂ）、駆動用ＴＦＴ（１０８ａ、１０８ｂ）、消去用Ｔ
ＦＴ（１０９ａ、１０９ｂ）は、シングルゲート構造で
はなく、ダブルゲート構造やそれ以上のゲート本数を持
つ、いわゆるマルチゲート構造を有していても良い。
【０１０８】次に上述した構成を有する本願発明の自発
光型ディスプレイの駆動方法について、図４を用いて説
明する。ここでは駆動方法の一例として、２n階調の表
示方式について説明する。なお説明には、図１〜図３の
記号を用いる。
【０１０９】はじめにゲート信号線Ｇａ１に、第１のゲ
ート信号線駆動回路１０３からゲート信号が入力され
る。その結果、ゲート信号線Ｇａ１に接続されている全
ての画素（１ライン目の画素）のスイッチング用ＴＦＴ
１１３ａおよび消去用ＴＦＴ１０９ａがオンの状態にな
る。
【０１１０】そして同時に、ソース信号線（Ｓａ１〜Ｓ
ａｘ）に第１のソース信号線駆動回路１０２のラッチ
（Ｂ）１０２ｃから、１ビット目のデジタルデータ信号
が入力される。デジタルデータ信号はスイッチング用Ｔ
ＦＴ１１３ａを介して駆動用ＴＦＴ１０８ａのゲート電
極に入力される。デジタルデータ信号は「０」または
「１」の情報を有している。「０」と「１」のデジタル
データ信号は、一方がＨｉ、一方がＬｏの電圧を有する
信号である。
【０１１１】また同時に、電源供給線（Ｖ１〜Ｖｘ）の
電源電位が消去用ＴＦＴ１０９ａを介して駆動用ＴＦＴ
１０８ｂのゲート電極に与えられる。その結果、駆動用
ＴＦＴ１０８ｂはオフの状態となる。
【０１１２】本実施の形態では、デジタルデータ信号が
「０」の情報を有していた場合、駆動用ＴＦＴ１０８ａ
はオフの状態となる。一方、駆動用ＴＦＴ１０８ｂもオ
フの状態であるから、発光素子１１０の画素電極には電
源電位は与えられない。その結果、「０」の情報を有す
るデジタルデータ信号が入力された画素が有する発光素
子１１０は発光しない。
【０１１３】逆に、「１」の情報を有していた場合、駆
動用ＴＦＴ１０８ａはオンの状態となる。従って、駆動
用ＴＦＴ１０８ｂの状態（オンまたはオフ）にかかわら
ず、発光素子１１０の画素電極には電源電位が与えられ
る。その結果、「１」の情報を有するデジタルデータ信
号が入力された画素が有する発光素子１１０は発光す
る。
【０１１４】このように、１ライン目の画素にデジタル
データ信号が入力されると同時に、発光素子１１０が発
光、または非発光を行い、１ライン目の画素は表示を行
う。
【０１１５】Ｇａ１へのゲート信号の入力が終了すると
同時に、ゲート信号線Ｇａ２に第１のゲート信号線駆動
回路１０３からゲート信号が入力される。そしてゲート
信号線Ｇａ２に接続されている全ての画素のスイッチン
グ用ＴＦＴ１１３ａおよび消去用ＴＦＴ１０９ａがオン
の状態になり、２ライン目の画素にソース信号線（Ｓａ
１〜Ｓａｘ）から１ビット目のデジタルデータ信号が入
力される。そして同時に、２ライン目の画素が有する発
光素子の発光、非発光が選択され、２ライン目の画素は
表示を行う。
【０１１６】そして順に、ゲート信号線（Ｇａ３〜Ｇａ
ｙ）にゲート信号が入力されていく。全てのゲート信号
線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素
に１ビット目のデジタルデータ信号が入力されるまでの
期間が書き込み期間Ｔａ１である。
【０１１７】書き込み期間Ｔａ１において、それぞれの
ラインの画素は、１ビット目のデジタルデータ信号が入
力されると同時に表示を行う。またそれぞれのラインの
画素に入力された１ビット目のデジタルデータ信号は、
次のデジタルデータ信号、すなわち、書き込み期間Ｔａ
２において入力される２ビット目のデジタルデータ信号
が入力されるまで保持される。画素が１ビット目のデジ
タルデータ信号に基づいて表示を行っている期間を表示
期間Ｔｒ１と呼ぶ。１ライン目、２ライン目およびｙラ
イン目の画素の表示期間Ｔｒ１を図４に示す。各ライン
の表示期間Ｔｒ１が開始されるタイミングはそれぞれ時
間差を有している。
【０１１８】次に、書き込み期間Ｔａ１が終了する前に
書き込み期間Ｔａ２が開始される。言い換えると、１ビ
ット目のデジタルデータ信号が全てのラインの画素に入
力される前に、第２のゲート信号線駆動回路１０５から
ゲート信号線Ｇｂ１へゲート信号が入力される。この場
合、画素への１ビット目のデジタルデータ信号の入力と
並行して、２ビット目のデジタルデータ信号の入力が行
われることになる。また書き込み期間Ｔａ２では、一対
のゲート信号線駆動回路のうち、書き込み期間Ｔａ１に
おいて用いられる第１のゲート信号線駆動回路１０３と
異なる、第２のゲート信号線駆動回路１０５が用いられ
る。なお、本実施の形態（図４）においては、書き込み
期間Ｔａ２は書き込み期間Ｔａ１が終了する前に開始さ
れるが、本願発明はこれに限定されない。すなわち、書
き込み期間Ｔａ２は書き込み期間Ｔａ１が終了する前に
開始される場合も、書き込み期間Ｔａ１が終了した後に
開始される場合も全く同じ駆動方法をとることができ
る。
【０１１９】ゲート信号線Ｇｂ１にゲート信号が入力さ
れると、ゲート信号線Ｇｂ１に接続されている全ての画
素（１ライン目の画素）のスイッチング用ＴＦＴ１１３
ｂおよび消去用ＴＦＴ１０９ｂがオンの状態になる。そ
して同時に、ソース信号線（Ｓｂ１〜Ｓｂｘ）に第２の
ソース信号線駆動回路１０４のラッチ（Ｂ）１０４ｃか
ら、２ビット目のデジタルデータ信号が入力される。デ
ジタルデータ信号はスイッチング用ＴＦＴ１１３ｂを介
して駆動用ＴＦＴ１０８ｂのゲート電極に入力される。
デジタルデータ信号は「０」または「１」の情報を有し
ており、「０」と「１」のデジタルデータ信号は、一方
がＨｉ、一方がＬｏの電圧を有する信号である。また電
源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０
９ｂを介して駆動用ＴＦＴ１０８ａのゲート電極に与え
られる。その結果、駆動用ＴＦＴ１０８ａはオフの状態
となる。
【０１２０】そして書き込み期間Ｔａ１と同様に、１ラ
イン目の画素にデジタルデータ信号が入力されると同時
に、発光素子１１０の発光、または非発光が選択され、
１ライン目の画素は表示を行う。
【０１２１】そして順に、ゲート信号線（Ｇｂ２〜Ｇｂ
ｙ）にゲート信号が入力されていく。全てのゲート信号
線（Ｇｂ１〜Ｇｂｙ）が選択され、全てのラインの画素
に２ビット目のデジタルデータ信号が入力されるまでの
期間を書き込み期間Ｔａ２と呼ぶ。
【０１２２】書き込み期間Ｔａ２において、それぞれの
ラインの画素に２ビット目のデジタルデータ信号が入力
されると、保持されていた１ビット目のデジタルデータ
信号は２ビット目のデジタルデータ信号に書き換えら
れ、それぞれのラインの画素は表示を行う。すなわち、
表示期間Ｔｒ１が終了し、表示期間Ｔｒ２となる。また
それぞれのラインの画素において、２ビット目のデジタ
ルデータ信号は、次のデジタルデータ信号、すなわち、
書き込み期間Ｔａ３において入力される３ビット目のデ
ジタルデータ信号が入力されるまで保持される。各ライ
ンの表示期間Ｔｒ２が開始されるタイミングはそれぞれ
時間差を有している（図４）。
【０１２３】そして同様に、次の書き込み期間Ｔａ３が
開始される。本実施の形態（図４）では、書き込み期間
Ｔａ２が終了する前に書き込み期間Ｔａ３が開始され
る。そして書き込み期間Ｔａ３では、一対のゲート信号
線駆動回路のうち、書き込み期間Ｔａ２において用いら
れる第２のゲート信号線駆動回路１０５と異なる、第１
のゲート信号線駆動回路１０３が用いられる。なお、書
き込み期間Ｔａ３は書き込み期間Ｔａ２が終了後に開始
される場合も全く同じ駆動方法をとることができる。そ
して同様に、順に全てのゲート信号線（Ｇａ１〜Ｇａ
ｙ）が選択され、３ビット目のデジタルデータ信号が全
ての画素に入力される。全てのラインの画素に３ビット
目のデジタルデータ信号が入力し終わるまでの期間を、
書き込み期間Ｔａ３と呼ぶ。
【０１２４】書き込み期間Ｔａ３において、それぞれの
ラインの画素に３ビット目のデジタルデータ信号が入力
されると、保持されていた２ビット目のデジタルデータ
信号は３ビット目のデジタルデータ信号に書き換えら
れ、それぞれのラインの画素は表示を行う。すなわち、
表示期間Ｔｒ２が終了し、表示期間Ｔｒ３となる。また
それぞれのラインの画素において、３ビット目のデジタ
ルデータ信号は、次の書き込み期間Ｔａ４において４ビ
ット目のデジタルデータ信号が入力されるまで保持され
る。各ラインの表示期間Ｔｒ３が開始されるタイミング
はそれぞれ時間差を有している。
【０１２５】上述した動作はｎビット目のデジタルデー
タ信号が画素に入力されるまで繰り返し行われ、その結
果、表示期間（Ｔｒ１〜Ｔｒｎ）が順に連続して出現す
る（図４）。ｎビット目のデジタルデータ信号は、再び
１ビット目のデジタルデータ信号が入力されるまで画素
に保持される。再び１ビット目のデジタルデータ信号が
画素に入力されると、表示期間Ｔｒｎは終了し、同時に
フレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔ
ｒｎ）が終了すると、１つの画像を表示することができ
る。本願発明の駆動方法において、１つの画像を表示す
る期間を１フレーム期間（Ｆ）と呼ぶ。表示期間（Ｔｒ
１〜Ｔｒｎ）はそれぞれ、対応する書き込み期間（Ｔａ
１〜Ｔａｎ）が開始されてから、その次の書き込み期間
が開始されるまでの期間である。このように表示期間
（Ｔｒ１〜Ｔｒｎ）はそれぞれ、書き込み期間（Ｔａ１
〜Ｔａｎ）が開始される時間差によってその期間が定め
られる。
【０１２６】そして１フレーム期間終了後は、再びゲー
ト信号線Ｇａ１に、第１のゲート信号線駆動回路１０３
からゲート信号が入力される。その結果、１ビット目の
デジタルデータ信号が画素に入力され、１ライン目の画
素が再び表示期間Ｔｒ１となる。そして再び上述した動
作を繰り返す。
【０１２７】通常の自発光型のディスプレイでは１秒間
に６０以上のフレーム期間を設けることが好ましい。１
秒間に表示される画像の数が６０より少なくなると、視
覚的に画像のちらつきが目立ち始めることがある。
【０１２８】表示期間（Ｔｒ１〜Ｔｒｎ）の長さは、表
示期間（Ｔｒ１〜Ｔｒｎ）を短い順に並べた場合に、長
さの比が２0：２1：２2：…：２(n-2)：２(n-1)となる
ように設定する。この表示期間の組み合わせで２n階調
のうち所望の階調表示を行うことができる。本実施の形
態（図４）において、表示期間（Ｔｒ１〜Ｔｒｎ）（ｎ
は偶数とする）を短い順に並べると、Ｔｒ（ｎ−１）、
Ｔｒ（ｎ−３）、Ｔｒ（ｎ−５）、…、Ｔｒ１、Ｔｒ
２、Ｔｒ４、Ｔｒ６、…、Ｔｒｎとなる。すなわち、本
実施の形態（図４）では、表示期間（Ｔｒ１〜Ｔｒｎ）
の比を、Ｔｒ（ｎ−１）：Ｔｒ（ｎ−３）：Ｔｒ（ｎ−
５）：…：Ｔｒ１：Ｔｒ２：Ｔｒ４：Ｔｒ６：…：Ｔｒ
ｎ＝２0：２1：２2：…：２(n/2-1)：２n/2：
２(n/2+1)：２(n/2+2 )：…：２(n-1)となるように設定
する。
【０１２９】１フレーム期間中に発光素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調が決まる。例え
ば、ｎ＝８のとき、つまり、表示期間（Ｔｒ１〜Ｔｒ
８）の長さの比が、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４：
Ｔｒ５：Ｔｒ６：Ｔｒ７：Ｔｒ８＝２3：２4：２2：
２5：２1：２6：２0：２7となる場合を考える。この場
合、全部の表示期間で画素が発光した場合の輝度を１０
０％とすると、Ｔｒ４とＴｒ５において画素が発光した
場合には１３％の輝度が表現でき、Ｔｒ２とＴｒ３とＴ
ｒ８を選択した場合には５８％の輝度が表現できる。
【０１３０】本願発明は上記構成によって、ＴＦＴの特
性に多少のばらつきがあっても、等しいゲート電圧がか
かったときに出力される電流量のばらつきを抑えること
ができる。よってＴＦＴの特性のバラツキによって、同
じ電圧の信号を入力しても発光素子の発光量が隣接画素
で大きく異なってしまうという事態を避けることが可能
になる。
【０１３１】なお、同じゲート信号線駆動回路を用いる
書き込み期間はそれぞれ同じ長さである。本実施の形態
（図４）では、書き込み期間（Ｔａ１〜Ｔａｎ）を一対
のゲート信号線駆動回路を用いて交互に行っているた
め、Ｔａ１＝Ｔａ３＝…＝Ｔａ（ｎ−１）および、Ｔａ
２＝Ｔａ４＝…＝Ｔａｎが成り立つ。異なるゲート信号
線駆動回路を用いる書き込み期間の長さは、同じであっ
ても異なっていてもよい。一対のゲート信号線駆動回路
が、同じ駆動回路構造を有し、共通のクロック信号（Ｃ
ＬＫ）およびスタートパルス（ＳＰ）を用いる場合、異
なるゲート信号線駆動回路を用いる書き込み期間の長さ
は等しい。一方、一対のゲート信号線駆動回路が、異な
る駆動回路構造（異なる分割数等）を有する場合、また
は、異なるクロック信号（ＣＬＫ）およびスタートパル
ス（ＳＰ）を用いる場合、異なるゲート信号線駆動回路
を用いる書き込み期間の長さは異なりうる。
【０１３２】なお、本願発明では、となりあう表示期間
の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ
ｎ＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞ
れ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎ
の長さ以上であることが必要である。例えば、本実施の
形態（図４）において書き込み期間を全て一定（Ｔａ）
とした場合、となりあう表示期間の長さの和のうち最小
の値を取るＴｒ２＋Ｔｒ３が書き込み期間Ｔａの長さ以
上であることが必要である。具体的にｎ＝８とすると、
表示期間の和Ｔｒ２＋Ｔｒ３は（１フレーム期間）×
（２4＋２2）／（２0＋２1＋…＋２7）となるため、書
き込み期間Ｔａの長さは（１フレーム期間）×２０／２
５５以下であることが必要となる。また、同じゲート信
号線駆動回路を用いる書き込み期間の長さの和が１フレ
ーム期間よりも短いことが必要である。
【０１３３】また説明を簡便にするために、本実施の形
態（図４）ではｎを偶数としているが、本願発明はこれ
に限定されないのは言うまでもない。
【０１３４】また本実施の形態（図４）においては、書
き込み期間Ｔａ２およびＴａ３はそれぞれ、書き込み期
間Ｔａ１およびＴａ２が終了する前に開始されるが、本
願発明はこれに限定されない。本願発明においては、と
なりあう書き込み期間は一部重なっても、重ならなくて
もよい。となりあう書き込み期間が重なるか否かは、表
示期間（Ｔｒ１〜Ｔｒｎ）の長さを設定した結果、書き
込み期間（Ｔａ１〜Ｔａｎ）の長さとの兼ね合いで決ま
る。
【０１３５】また説明を簡便にするために、本実施の形
態（図４）では、書き込み期間（Ｔａ１〜Ｔａｎ）にお
いて、一対のゲート信号線駆動回路を交互に用いている
が、本願発明はこれに限定されない。本願発明におい
て、となりあう書き込み期間が重ならない場合、その２
つの書き込み期間において用いられるゲート信号線駆動
回路は、同じであっても異なっても良い。一方、本願発
明において、となりあう書き込み期間が重なる場合、そ
の２つの書き込み期間において用いられるゲート信号線
駆動回路は異なるものであることが必要である。
【０１３６】また、本願発明では、２n階調表示に必要
なｎビットのデジタルデータ信号の他に、全ての画素に
おいて発光素子が非発光を選択するデジタルデータ信号
（本実施の形態では、全て「０」の情報を有するデジタ
ルデータ信号）を用いた書き込み期間を追加することに
よって、全ての画素が発光を行わない表示期間を設ける
ことができる。前記書き込み期間および表示期間をそれ
ぞれ、非発光の書き込み期間および非発光の表示期間と
呼ぶ。従来のアナログ駆動の場合、自発光型のディスプ
レイに全白の画像を表示させると、常に発光素子が発光
することになり、有機化合物層の劣化を早める原因とな
り得る。本願発明では非発光の表示期間を設けることに
よって、有機化合物層の劣化をある程度抑えることがで
きる。
【０１３７】非発光の表示期間をｍ個設ける場合、表示
期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））は、ｍ個の非発光の表
示期間と２n階調表示に必要なｎ個の表示期間から成る
（実施例３及び実施例４を参照）。また、表示期間（Ｔ
ｒ１〜Ｔｒ（ｎ＋ｍ））に対応して、書き込み期間（Ｔ
ａ１〜Ｔａ（ｎ＋ｍ））は、ｍ個の非発光の書き込み期
間と２n階調表示に必要なｎ個の書き込み期間から成
る。この場合、非発光の表示期間は、表示期間（Ｔｒ１
〜Ｔｒ（ｎ＋ｍ））のどこに出現しても構わない。ま
た、全ての表示期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））と全て
の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋ｍ））について、
となりあう表示期間の長さの和Ｔｒｉ＋Ｔｒｊが、先に
出現する表示期間Ｔｒｉに対応する書き込み期間Ｔａｉ
の長さ以上であることを満たす範囲で、非発光の表示期
間を自由に設定しても構わない。
【０１３８】本願発明では、表示期間と書き込み期間は
一部重なっている。言い換えると、書き込み期間におい
ても画素を表示させることが可能である。そのため、１
フレーム期間における表示期間の長さの総和の割合（デ
ューティー比）として高い値を実現することができる。
特に、本実施の形態（図４）のように非発光の表示期間
を設けない場合、デューティー比は１００％となる。も
ちろん、非発光の表示期間を適度に設けることによっ
て、１００％以下の任意のデューティー比を実現するこ
とができる。
【０１３９】また本願発明では、それぞれ一対のゲート
信号線駆動回路とソース信号線駆動回路を設けるため、
異なるゲート信号線駆動回路とソース信号線駆動回路の
組を用いることによって、となりあう書き込み期間を一
部重ねることが可能となる。これにより、表示期間を対
応する書き込み期間よりも短く設定することが可能とな
り、非常に短い表示期間を設定することが可能となる。
その結果、高い階調数を実現することが可能となる。
【０１４０】本願発明では、表示期間（Ｔｒ１〜Ｔｒ
ｎ）の長さを、表示期間（Ｔｒ１〜Ｔｒｎ）を短い順に
並べた場合に、長さの比が２0：２1：２2：…：
２(n-2)：２(n-1 )となる範囲で自由に設定することがで
きる。また、非発光の表示期間はどこに出現させても構
わない。ただし、となりあう表示期間の長さの和Ｔｒｉ
＋Ｔｒｊ（ｉとｊは１以上ｎ以下の異なる整数）が、先
に出現する表示期間Ｔｒｉに対応する書き込み期間Ｔａ
ｉの長さ以上であるという制約のために、設定すること
のできる表示期間の最小値は、出現する表示期間の長さ
の順序に依存する。
【０１４１】簡単な例として、ｎ＝８のとき、つまり２
５６階調表示方式において、表示期間を短い順に出現さ
せた場合と本実施の形態（図４）とを比較する。それぞ
れの例において、書き込み期間は全て同じ長さとし、ま
た非発光の表示期間を設けない場合（ｍ＝０の場合）を
考える。表示期間を短い順に出現させた場合、表示期間
の比を出現する順に書くと、２0：２1：２2：２3：
２4：２5：２6：２7となり、となりあう表示期間の和が
最小となるのは最初の２つの表示期間である。一方、本
実施の形態（図４）では、表示期間の比を出現する順に
書くと、２3：２4：２2：２5：２1：２6：２0：２7とな
り、２つ目と３つ目の表示期間の和が最小となる。従っ
て、両方の例を比較すると、となりあう表示期間の和の
最小値は、本実施の形態（図４）の方が、表示時間を短
い順に出現させた場合より（２4＋２2）／（２0＋２1）
倍、すなわち、３／２０倍小さく設定することができ
る。そして、短い表示期間を設定することによって、高
い階調数を実現することができる。
【０１４２】本願発明では、このように表示期間（Ｔｒ
１〜Ｔｒ（ｎ＋ｍ））の長さの出現する順序によって、
設定することのできる表示期間の最小値が変わってく
る。そして、表示期間（Ｔｒ１〜Ｔｒｎ）の長さの順序
を最適化することにより、より短い表示期間を設定する
ことが可能となり、その結果、より高い階調数を実現す
ることが可能となる。
【０１４３】また本願発明において、表示期間（Ｔｒ１
〜Ｔｒｎ）のうち、書き込み期間より十分長い表示期間
を適度に分割し、その順序を最適化することにより、さ
らに短い表示期間を実現することができる場合がある
（実施例２を参照）。表示期間を分割した場合、分割さ
れた表示期間をそれぞれ実現するための書き込み期間を
設ける。また、それぞれの書き込み期間において入力さ
れるデジタルデータ信号は、分割前の表示期間を実現す
るために入力されるデジタルデータ信号と同じものを用
いる。
【０１４４】なお、上述した本願発明の構成は自発光型
のディスプレイへの適用だけに限らず、他の電子素子を
用いた装置に適用することも可能である。また応答時間
が数１０μｓｅｃ程度以下の、高速応答する液晶が開発
された場合には、液晶ディスプレイに適用することも可
能である。
【０１４５】
【実施例】 以下に、本願発明の実施例を説明する。
【０１４６】（実施例１）本実施例では、本願発明の自
発光型のディスプレイにおいて、６ビットのデジタルデ
ータ信号により６４階調の表示を行う場合について説明
する。なお本実施例の自発光型のディスプレイは、図１
〜図３に示した構造を有する。また説明には図８を用い
る。
【０１４７】はじめに、ゲート信号線Ｇａ１に第１のゲ
ート信号線駆動回路１０３からゲート信号が入力され、
ゲート信号線Ｇａ１に接続されている全ての画素（１ラ
イン目の画素）のスイッチング用ＴＦＴ１１３ａおよび
消去用ＴＦＴ１０９ａがオンの状態になる。
【０１４８】同時に、ソース信号線（Ｓａ１〜Ｓａｘ）
に第１のソース信号線駆動回路１０２を構成するラッチ
（Ｂ）１０２ｃから、１ビット目のデジタルデータ信号
が入力され、スイッチング用ＴＦＴ１１３ａを介して駆
動用ＴＦＴ１０８ａのゲート電極に入力される。デジタ
ルデータ信号は「０」または「１」の情報を有してい
る。また同時に、電源供給線（Ｖ１〜Ｖｘ）の電源電位
が消去用ＴＦＴ１０９ａを介して駆動用ＴＦＴ１０８ｂ
のゲート電極に与えられる。その結果、駆動用ＴＦＴ１
０８ｂはオフの状態となる。
【０１４９】本実施例では、デジタルデータ信号が
「０」の情報を有していた場合、駆動用ＴＦＴ１０８ａ
はオフの状態となる。一方、駆動用ＴＦＴ１０８ｂもオ
フの状態であるから、発光素子１１０の画素電極には電
源電位は与えられない。その結果、「０」の情報を有す
るデジタルデータ信号が入力された画素が有する発光素
子１１０は発光しない。
【０１５０】逆に、「１」の情報を有していた場合、駆
動用ＴＦＴ１０８ａはオンの状態となる。従って、駆動
用ＴＦＴ１０８ｂの状態（オンまたはオフ）にかかわら
ず、発光素子１１０の画素電極には電源電位が与えられ
る。その結果、「１」の情報を有するデジタルデータ信
号が入力された画素が有する発光素子１１０は発光す
る。
【０１５１】このように１ライン目の画素は、デジタル
データ信号が入力されると同時に、発光素子１１０が発
光、または非発光を行い、表示期間Ｔｒ１となる。図８
では説明を簡便にするために、特に１ライン目の画素の
表示期間のみを示す。
【０１５２】次にＧａ１へのゲート信号の入力が終了す
ると同時に、ゲート信号線Ｇａ２に、第１のゲート信号
線駆動回路１０３からゲート信号が入力される。そして
ゲート信号線Ｇａ２に接続されている全ての画素のスイ
ッチング用ＴＦＴ１１３ａおよび消去用ＴＦＴ１０９ａ
がオンの状態になり、２ライン目の画素にソース信号線
（Ｓａ１〜Ｓａｘ）から１ビット目のデジタルデータ信
号が入力される。そして１ライン目と同様に、発光素子
１１０が発光または非発光を行い、表示期間Ｔｒ１とな
る。
【０１５３】そして順に、全てのゲート信号線（Ｇａ３
〜Ｇａｙ）にゲート信号が入力されていく。全てのゲー
ト信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのライン
の画素に１ビット目のデジタルデータ信号が入力される
までの期間が書き込み期間Ｔａ１である。
【０１５４】一方、全てのラインの画素に１ビット目の
デジタルデータ信号が入力される前、言い換えると書き
込み期間Ｔａ１が終了する前に、画素への１ビット目の
デジタルデータ信号の入力と並行して、第２のゲート信
号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲー
ト信号の入力が行われる。この場合、書き込み期間Ｔａ
２では、書き込み期間Ｔａ１において用いられる第１の
ゲート信号線駆動回路１０３とは異なる、第２のゲート
信号線駆動回路１０５が用いられる。なお、本実施例に
おいては、書き込み期間Ｔａ１とＴａ２が一部重なって
いるが、本願発明はこれに限定されない。書き込み期間
Ｔａ１とＴａ２が重ならない場合においても全く同じ駆
動方法をとることができる。
【０１５５】ゲート信号線Ｇｂ１にゲート信号が入力さ
れると、ゲート信号線Ｇｂ１に接続されている全ての画
素（１ライン目の画素）のスイッチング用ＴＦＴ１１３
ｂおよび消去用ＴＦＴ１０９ｂがオンの状態になる。そ
して同時に、ソース信号線（Ｓｂ１〜Ｓｂｘ）に第２の
ソース信号線駆動回路１０４のラッチ（Ｂ）１０４ｃか
ら、２ビット目のデジタルデータ信号が入力される。デ
ジタルデータ信号はスイッチング用ＴＦＴ１１３ｂを介
して駆動用ＴＦＴ１０８ｂのゲート電極に入力される。
また同時に電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去
用ＴＦＴ１０９ｂを介して駆動用ＴＦＴ１０８ａのゲー
ト電極に与えられる。その結果、駆動用ＴＦＴ１０８ａ
はオフの状態となる。
【０１５６】そして書き込み期間Ｔａ１と同様に、１ラ
イン目の画素にデジタルデータ信号が入力されると同時
に、発光素子１１０の発光、または非発光が選択され、
１ライン目の画素は表示を行う。
【０１５７】そして順に、ゲート信号線（Ｇｂ２〜Ｇｂ
ｙ）にゲート信号が入力されていく。全てのゲート信号
線（Ｇｂ１〜Ｇｂｙ）が選択され、全てのラインの画素
に２ビット目のデジタルデータ信号が入力されるまでの
期間を書き込み期間Ｔａ２と呼ぶ。
【０１５８】書き込み期間Ｔａ２において、それぞれの
ラインの画素に２ビット目のデジタルデータ信号が入力
されると、保持されていた１ビット目のデジタルデータ
信号は２ビット目のデジタルデータ信号に書き換えら
れ、それぞれのラインの画素は表示を行う。すなわち、
表示期間Ｔｒ１が終了し、表示期間Ｔｒ２となる。また
それぞれのラインの画素において、２ビット目のデジタ
ルデータ信号は、次のデジタルデータ信号、すなわち、
書き込み期間Ｔａ３において入力される３ビット目のデ
ジタルデータ信号が入力されるまで保持される（図
８）。
【０１５９】一方、全てのラインの画素に２ビット目の
デジタルデータ信号が入力される前、言い換えると書き
込み期間Ｔａ２が終了する前に、画素への１ビット目の
デジタルデータ信号の入力と並行して、再び第１のゲー
ト信号線駆動回路１０３からゲート信号線Ｇａ１へのゲ
ート信号の入力が行われる。この場合、書き込み期間Ｔ
ａ３では、書き込み期間Ｔａ２において用いられる第２
のゲート信号線駆動回路１０５とは異なる、第１のゲー
ト信号線駆動回路１０３が用いられる。なお、本実施例
においては、書き込み期間Ｔａ２とＴａ３が一部重なっ
ているが、本願発明はこれに限定されない。書き込み期
間Ｔａ２とＴａ３が重ならない場合においても全く同じ
駆動方法をとることができる。そして同様に、順に全て
のゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、３ビッ
ト目のデジタルデータ信号が全ての画素に入力される。
全てのラインの画素に３ビット目のデジタルデータ信号
が入力し終わるまでの期間を、書き込み期間Ｔａ３と呼
ぶ。
【０１６０】書き込み期間Ｔａ３において、それぞれの
ラインの画素に３ビット目のデジタルデータ信号が入力
されると、保持されていた２ビット目のデジタルデータ
信号は３ビット目のデジタルデータ信号に書き換えら
れ、それぞれのラインの画素は表示を行う。すなわち、
表示期間Ｔｒ２が終了し、表示期間Ｔｒ３となる。また
それぞれのラインの画素に入力された３ビット目のデジ
タルデータ信号は、次の書き込み期間Ｔａ４において４
ビット目のデジタルデータ信号が入力されるまで保持さ
れる。
【０１６１】上述した動作は６ビット目のデジタルデー
タ信号が画素に入力されるまで繰り返し行われ、その結
果、表示期間（Ｔｒ１〜Ｔｒ６）が順に連続して出現す
る（図８）。６ビット目のデジタルデータ信号は、再び
１ビット目のデジタルデータ信号が入力されるまで画素
に保持される。再び１ビット目のデジタルデータ信号が
画素に入力されると、表示期間Ｔｒ６は終了し、同時に
フレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔ
ｒ６）が終了すると、１つの画像を表示することができ
る。表示期間（Ｔｒ１〜Ｔｒ６）はそれぞれ、対応する
書き込み期間（Ｔａ１〜Ｔａ６）が開始されてから、そ
の次の書き込み期間が開始されるまでの期間である。こ
のように表示期間（Ｔｒ１〜Ｔｒ６）はそれぞれ、書き
込み期間（Ｔａ１〜Ｔａ６）が開始される時間差によっ
てその期間が設定される。
【０１６２】そして１フレーム期間終了後は、再びゲー
ト信号線Ｇａ１に、第１のゲート信号線駆動回路１０３
からゲート信号が入力される。その結果、１ビット目の
デジタルデータ信号が画素に入力され、１ライン目の画
素が再び表示期間Ｔｒ１となる。そして再び上述した動
作を繰り返す。
【０１６３】表示期間Ｔｒの長さは、表示期間（Ｔｒ１
〜Ｔｒ６）を短い順に並べた場合に、長さの比が２0：
２1：２2：…：２(n-2)：２(n-1)となるように設定すれ
ばよい本実施例では、特に、Ｔｒ１：Ｔｒ２：Ｔｒ３：
Ｔｒ４：Ｔｒ５：Ｔｒ６＝２ 2：２3：２1：２4：２0：
２5となるように設定する。この表示期間の組み合わせ
で６４階調のうち所望の階調表示を行うことができる。
【０１６４】１フレーム期間中に発光素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。全部
の表示期間で画素が発光した場合の輝度を１００％とす
ると、Ｔｒ３とＴｒ５において画素が発光した場合には
５％の輝度が表現でき、Ｔｒ１とＴｒ４を選択した場合
には３２％の輝度が表現できる。
【０１６５】なお、同じゲート信号線駆動回路を用いる
書き込み期間はそれぞれ同じ長さである。本実施例で
は、書き込み期間（Ｔａ１〜Ｔａ６）を一対のゲート信
号線駆動回路を用いて交互に行っているため、Ｔａ１＝
Ｔａ３＝Ｔａ５および、Ｔａ２＝Ｔａ４＝Ｔａ６が成り
立つ。
【０１６６】また、本願発明では、となりあう表示期間
の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ
６＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞ
れ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ６
の長さ以上であることが必要である。例えば、本実施例
において書き込み期間を全て一定（Ｔａ）とした場合、
となりあう表示期間の長さの和のうち最小の値を取るＴ
ｒ２＋Ｔｒ３が書き込み期間Ｔａの長さ以上であること
が必要である。具体的には、表示期間の和Ｔｒ２+Ｔｒ
３は（１フレーム期間）×（８＋２）／（２0＋２1＋…
＋２5）となるため、書き込み期間Ｔａの長さは（１フ
レーム期間）×１０／６３以下であることが必要とな
る。また、同じゲート信号線駆動回路を用いる書き込み
期間の長さの和が１フレーム期間よりも短いことが必要
である。
【０１６７】また説明を簡便にするために、本実施例で
は、書き込み期間（Ｔａ１〜Ｔａ６）において、一対の
ゲート信号線駆動回路を交互に用いているが、本願発明
はこれに限定されない。本願発明において、となりあう
書き込み期間が重ならない場合、その２つの書き込み期
間において用いられるゲート信号線駆動回路は、同じで
あっても異なっても良い。一方、本願発明において、と
なりあう書き込み期間が重なる場合、その２つの書き込
み期間において用いられるゲート信号線駆動回路は異な
るものであることが必要である。
【０１６８】また逆に、本実施例では、書き込み期間
（Ｔａ１〜Ｔａ６）において、一対の駆動回路を交互に
用いているため、となりあう書き込み期間が互いに一部
重なっているかどうかは重要ではない。となりあう書き
込み期間が互いに一部重なっている場合と、重なってい
ない場合のいずれの場合においても、全く同じ駆動方法
をとることが可能である。
【０１６９】また、本実施例において、６４階調表示に
必要な６ビットのデジタルデータ信号の他にそれぞれ、
全ての画素において発光素子が非発光を選択するデジタ
ルデータ信号（本実施例では、全て「０」の情報を有す
るデジタルデータ信号）を用いた書き込み期間を追加す
ることによって、全ての画素が発光を行わない表示期間
を設けてもよい。前記書き込み期間および表示期間をそ
れぞれ、非発光の書き込み期間および非発光の表示期間
と呼ぶ。従来のアナログ駆動の場合、自発光型のディス
プレイに全白の画像を表示させると、常に発光素子が発
光することになり、有機化合物層の劣化を早める原因と
なり得る。本願発明では非発光の表示期間を設けること
によって、有機化合物層の劣化をある程度抑えることが
できる。
【０１７０】本願発明では、表示期間と書き込み期間は
一部重なっている。言い換えると、書き込み期間におい
ても画素を表示させることが可能である。そのため、１
フレーム期間における表示期間の長さの総和の割合（デ
ューティー比）として高い値を実現することができる。
特に、本実施例のように非発光の表示期間を設けない場
合、デューティー比は１００％となる。もちろん、非発
光の表示期間を適度に設けることによって、１００％以
下の任意のデューティー比を実現することができる。
【０１７１】（実施例２）次に本願明における駆動方式
の別の実施例として、２５６階調表示方式の一例を説明
する。説明には図９を用いる。
【０１７２】本実施例において、自発光型のディスプレ
イは、図１〜図３に示した構造を有する。また、本実施
例における駆動方法のうち、実施の形態または実施例１
で既に説明した部分については、説明を簡略化する。
【０１７３】まず、ゲート信号線Ｇａ１に、第１のゲー
ト信号線駆動回路１０３からゲート信号が入力され、１
ライン目の画素にデジタルデータ信号が入力される。そ
して同時に、発光素子１１０が発光、または非発光を行
い、表示期間Ｔｒ１となる。図９では、特に１ライン目
の画素の表示期間についてのみ示す。そして順に、ゲー
ト信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、
同時に表示を行う。全てのゲート信号線（Ｇａ１〜Ｇａ
ｙ）が選択され、全てのラインの画素に１ビット目のデ
ジタルデータ信号が入力されるまでの期間が書き込み期
間Ｔａ１である。
【０１７４】一方、全てのラインの画素に１ビット目の
デジタルデータ信号が入力される前、言い換えると書き
込み期間Ｔａ１が終了する前に、画素への１ビット目の
デジタルデータ信号の入力と並行して、第２のゲート信
号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲー
ト信号の入力が行われる。そして１ライン目の画素は、
デジタルデータ信号が入力されると同時に、発光素子１
１０の発光、または非発光を行い、表示を行う。すなわ
ち、表示期間Ｔｒ１は終了し、表示期間Ｔｒ２となる
（図９）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂ
ｙ）にゲート信号が入力され、表示を行う。全てのライ
ンの画素に２ビット目のデジタルデータ信号が入力され
るまでの期間を書き込み期間Ｔａ２と呼ぶ。なお、本実
施例では、書き込み期間Ｔａ１とＴａ２が一部重なって
いるが、本願発明はこれに限定されない。書き込み期間
Ｔａ１とＴａ２が重ならない場合においても全く同じ駆
動方法をとることが可能である。
【０１７５】一方、全てのラインの画素に２ビット目の
デジタルデータ信号が入力される前、言い換えると書き
込み期間Ｔａ２が終了する前に、画素への２ビット目の
デジタルデータ信号の入力と並行して、再び第１のゲー
ト信号線駆動回路１０３からゲート信号線Ｇａ１へのゲ
ート信号の入力が行われる。そして１ライン目の画素
は、デジタルデータ信号が入力されると同時に、発光素
子１１０の発光、または非発光を行い、表示を行う。す
なわち、表示期間Ｔｒ２は終了し、表示期間Ｔｒ３とな
る（図９）。そして順に、ゲート信号線（Ｇａ２〜Ｇａ
ｙ）にゲート信号が入力され、表示を行う。全てのライ
ンの画素に３ビット目のデジタルデータ信号が入力し終
わるまでの期間を、書き込み期間Ｔａ３と呼ぶ。なお、
本実施例では、書き込み期間Ｔａ２とＴａ３が一部重な
っているが、本願発明はこれに限定されない。書き込み
期間Ｔａ２とＴａ３が重ならない場合においても全く同
じ駆動方法をとることが可能である。
【０１７６】上述した動作は１０ビット目のデジタルデ
ータ信号が画素に入力されるまで繰り返し行われる。そ
の結果、表示期間（Ｔｒ１〜Ｔｒ１０）が順に連続して
出現する（図９）。１０ビット目のデジタルデータ信号
は、再び１ビット目のデジタルデータ信号が入力される
まで画素に保持される。再び１ビット目のデジタルデー
タ信号が画素に入力されると、表示期間Ｔｒ１０は終了
し、同時にフレーム期間が終了する。全ての表示期間
（Ｔｒ１〜Ｔｒ１０）が終了すると、１つの画像を表示
することができる。本願発明の駆動方法において、１つ
の画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。
表示期間（Ｔｒ１〜Ｔｒ１０）はそれぞれ、対応する書
き込み期間（Ｔａ１〜Ｔａ１０）が開始されてから、そ
の次の書き込み期間（Ｔａ２〜Ｔａ１０及び次のフレー
ムの最初の書き込み期間Ｔａ１）が開始されるまでの期
間である。このように表示期間（Ｔｒ１〜Ｔｒ１０）は
それぞれ、書き込み期間（Ｔａ１〜Ｔａ１０）が開始さ
れる時間差によってその期間が定められる。
【０１７７】そして１フレーム期間終了後は、再びゲー
ト信号線Ｇａ１に、第１のゲート信号線駆動回路１０３
からゲート信号が入力される。その結果、１ビット目の
デジタルデータ信号が画素に入力され、１ライン目の画
素が再び表示期間Ｔｒ１となる。そして再び上述した動
作を繰り返す。
【０１７８】本実施例では、表示期間（Ｔｒ１〜Ｔｒ１
０）の長さの比を、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４：
Ｔｒ５：（Ｔｒ６＋Ｔｒ８＋Ｔｒ１０）：Ｔｒ７：Ｔｒ
９＝２4：２5：２3：２6：２2：２7：２1：２0となるよ
うに設定する。また、表示期間Ｔｒ６、Ｔｒ８、Ｔｒ１
０の長さの比は、Ｔｒ６：Ｔｒ８：Ｔｒ１０＝１：１：
２となるように設定する。また、書き込み期間Ｔａ６、
Ｔａ８、Ｔａ１０において入力されるデジタルデータ、
すなわち６ビット目、８ビット目、１０ビット目のデジ
タルデータは、全て同じであることが必要である。言い
換えると、表示期間Ｔｒ６、Ｔｒ８及びＴｒ１０におい
て、同じ画素の有する発光素子は同じ状態（発光または
非発光）であることが必要である。このように設定する
ことによって、２５６階調のうち所望の階調表示を行う
ことができる。
【０１７９】１フレーム期間中に発光素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。全部
の表示期間で画素が発光した場合の輝度を１００％とす
ると、Ｔｒ４とＴｒ６とＴｒ８とＴｒ１０とにおいて画
素が発光した場合には７５％の輝度が表現でき、Ｔｒ２
とＴｒ３とＴｒ９とを選択した場合には１６％の輝度が
表現できる。
【０１８０】なお、本願発明では、となりあう表示期間
の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ
１０＋（次のフレームの最初の表示期間Ｔｒ１）がそれ
ぞれ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ
１０の長さ以上であることが必要である。例えば、本実
施例において書き込み期間を全て一定（Ｔａ）とした場
合、となりあう表示期間の長さの和のうち最小の値を取
るＴｒ８＋Ｔｒ９が書き込み期間Ｔａの長さ以上である
ことが必要である。具体的には、表示期間の和Ｔｒ８+
Ｔｒ９は（１フレーム期間）×（３２＋１）／（２0＋
２1＋…＋２7）となるため、書き込み期間Ｔａの長さは
（１フレーム期間）×３３／２５５以下であることが必
要となる。これを実施の形態において示した例（表示期
間の和の最小値は２０／２５５）と比較すると、となり
あう表示期間の和の最小値を２０／３３倍小さく設定す
ることができる。その結果、より高い階調数を実現する
ことが可能となる。
【０１８１】このように、２n階調表示に必要なｎ個の
表示期間のうち、書き込み期間より十分長い表示期間を
適度に分割し、その順序を最適化することにより、さら
に短い表示期間を実現できる場合がある。本実施例にお
いては、２５６階調表示に必要な８つの表示期間のう
ち、最も長い表示期間を、長さの比が１：１：２となる
ように３つに分割し、図９に示す順序とする。これによ
り、書き込み期間Ｔａの長さが（１フレーム期間）×３
３／２５５以下を満たす範囲で、短い表示期間を設定す
ることが可能となる。この場合、３つに分割された表示
期間を実現するために、３つの書き込み期間を設ける。
また、それぞれの書き込み期間において入力されるデジ
タルデータ信号は、互いに同じであり、分割前の表示期
間を実現するデジタルデータ信号と同じものを用いる。 （実施例３）本実施例では、本願発明の自発光型のディ
スプレイにおける６４階調表示方式の別の一例を説明す
る。説明には図１０を用いる。本実施例において、自発
光型のディスプレイは、図１〜図３に示した構造を有す
る。また、本実施例における駆動方法のうち、実施の形
態及び実施例１で既に説明した部分については、説明を
簡略化する。
【０１８２】はじめにゲート信号線Ｇａ１に、第１のゲ
ート信号線駆動回路１０３からゲート信号が入力され、
１ライン目の画素にデジタルデータ信号が入力される。
その結果、発光素子１１０が発光、または非発光を行
い、表示期間Ｔｒ１となる。図１０では、特に１ライン
目の画素の表示期間についてのみ示す。そして順に、ゲ
ート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力さ
れ、表示を行う。全てのゲート信号線（Ｇａ１〜Ｇａ
ｙ）が選択され、全てのラインの画素に１ビット目のデ
ジタルデータ信号が入力されるまでの期間が書き込み期
間Ｔａ１である。
【０１８３】一方、全てのラインの画素に１ビット目の
デジタルデータ信号が入力される前、言い換えると書き
込み期間Ｔａ１が終了する前に、画素への１ビット目の
デジタルデータ信号の入力と並行して、第２のゲート信
号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲー
ト信号の入力が行われる。その結果、発光素子１１０の
発光、または非発光を行い、表示を行う。すなわち、表
示期間Ｔｒ１は終了し、表示期間Ｔｒ２となる（図１
０）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）に
ゲート信号が入力され、表示を行う。全てのラインの画
素に２ビット目のデジタルデータ信号が入力されるまで
の期間を書き込み期間Ｔａ２と呼ぶ。なお、本実施例で
は、書き込み期間Ｔａ１とＴａ２が一部重なっている
が、本願発明はこれに限定されない。書き込み期間Ｔａ
１とＴａ２が重ならない場合においても全く同じ駆動方
法をとることが可能である。
【０１８４】書き込み期間Ｔａ２が終了した後、所定の
期間をおいて、再び第１のゲート信号線駆動回路１０３
からゲート信号線Ｇａ１へのゲート信号の入力が行われ
る。そして１ライン目の画素は、デジタルデータ信号が
入力されると同時に、発光素子１１０の発光、または非
発光を行い、表示を行う。すなわち、表示期間Ｔｒ２は
終了し、表示期間Ｔｒ３となる。そして順に、ゲート信
号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、表示
を行う。全てのラインの画素に３ビット目のデジタルデ
ータ信号が入力し終わるまでの期間を、書き込み期間Ｔ
ａ３と呼ぶ。
【０１８５】上述した動作は８ビット目のデジタルデー
タ信号が画素に入力されるまで繰り返し行われる。その
結果、表示期間（Ｔｒ１〜Ｔｒ８）が順に連続して出現
する（図１０）。８ビット目のデジタルデータ信号は、
再び１ビット目のデジタルデータ信号が入力されるまで
画素に保持される。再び１ビット目のデジタルデータ信
号が画素に入力されると、表示期間Ｔｒ８は終了し、同
時にフレーム期間が終了する。全ての表示期間（Ｔｒ１
〜Ｔｒ８）が終了すると、１つの画像を表示することが
できる。表示期間（Ｔｒ１〜Ｔｒ８）はそれぞれ、対応
する書き込み期間（Ｔａ１〜Ｔａ８）が開始されてか
ら、その次の書き込み期間（Ｔａ２〜Ｔａ８及び次のフ
レームの最初の書き込み期間Ｔａ１）が開始されるまで
の期間である。
【０１８６】そして１フレーム期間終了後は、再びゲー
ト信号線Ｇａ１に、第１のゲート信号線駆動回路１０３
からゲート信号が入力される。その結果、１ビット目の
デジタルデータ信号が画素に入力され、１ライン目の画
素が再び表示期間Ｔｒ１となる。そして再び上述した動
作を繰り返す。
【０１８７】本実施例では、書き込み期間Ｔａ４及びＴ
ａ８において画素に入力されるデジタルデータ信号は全
て、発光素子が非発光を選択するデジタルデータ信号と
する。その結果、表示期間Ｔｒ４及びＴｒ８は、全ての
画素が発光を行わない表示期間となる。前記書き込み期
間および表示期間をそれぞれ、非発光の書き込み期間お
よび非発光の表示期間と呼ぶ。従来のアナログ駆動の場
合、自発光型のディスプレイに全白の画像を表示させる
と、常に発光素子が発光することになり、有機化合物層
の劣化を早める原因となり得る。本願発明では非発光の
表示期間を設けることによって、有機化合物層の劣化を
ある程度抑えることができる。
【０１８８】本実施例では、表示期間（Ｔｒ１〜Ｔｒ
８）のうち非発光の表示期間を除いた６つの表示期間の
長さの比を、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ５：Ｔｒ
６：Ｔｒ７＝２3：２4：２2：２1：２5：２0となるよう
に設定する。この表示期間の組み合わせで６４階調のう
ち所望の階調表示を行うことができる。
【０１８９】１フレーム期間中に発光素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。非発
光の表示期間を除いた全ての表示期間で画素が発光した
場合の輝度を１００％とすると、Ｔｒ２及びＴｒ６にお
いて画素が発光した場合には７６％の輝度が表現でき、
Ｔｒ３とＴｒ５とＴｒ７とを選択した場合には１１％の
輝度が表現できる。
【０１９０】なお、本願発明では、となりあう表示期間
の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ
８＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞ
れ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ８
の長さ以上であることが必要である。本実施例では、２
つの非表示期間Ｔｒ４及びＴｒ８を、前記条件を満たす
範囲で自由に設定することができる。
【０１９１】本実施例では、書き込み期間（Ｔａ１〜Ｔ
ａ６）において、一対のゲート信号線駆動回路を交互に
用いているが、本願発明はこれに限定されない。本願発
明において、となりあう書き込み期間が重ならない場
合、その２つの書き込み期間において用いられるゲート
信号線駆動回路は、同じであっても異なっても良い。
【０１９２】（実施例４）次に、本願発明の自発光型の
ディスプレイにおける６４階調表示方式の別の一例を説
明する。説明には図１１を用いる。本実施例において、
自発光型のディスプレイは、図１〜図３に示した構造を
有する。また、本実施例における駆動方法のうち、実施
の形態及び実施例１で説明した部分については、説明を
簡略化する。
【０１９３】はじめにゲート信号線Ｇａ１に、第１のゲ
ート信号線駆動回路１０３からゲート信号が入力され、
１ライン目の画素にデジタルデータ信号が入力される。
その結果、発光素子１１０が発光、または非発光を行
い、表示期間Ｔｒ１ａとなる。図１１では、特に１ライ
ン目の画素の表示期間についてのみ示す。そして順に、
ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力さ
れ、同時に表示を行う。全てのゲート信号線（Ｇａ１〜
Ｇａｙ）が選択され、全てのラインの画素に１ビット目
のデジタルデータ信号が入力されるまでの期間が書き込
み期間Ｔａ１ａである。
【０１９４】一方、書き込み期間Ｔａ１ａが終了する前
に、画素への１ビット目のデジタルデータ信号の入力と
並行して、第２のゲート信号線駆動回路１０５からのゲ
ート信号線Ｇｂ１へのゲート信号の入力が行われる。そ
の結果、発光素子１１０の発光、または非発光を行い、
表示を行う。すなわち、表示期間Ｔｒ１ａは終了し、表
示期間Ｔｒ２ａとなる（図１１）。そして順に、ゲート
信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力され、表
示を行う。全てのラインの画素に２ビット目のデジタル
データ信号が入力されるまでの期間を書き込み期間Ｔａ
２ａと呼ぶ。
【０１９５】一方、書き込み期間Ｔａ２ａが終了する前
に、画素への２ビット目のデジタルデータ信号の入力と
並行して、再び第１のゲート信号線駆動回路１０３から
ゲート信号線Ｇａ１へのゲート信号の入力が行われる。
そして１ライン目の画素は、デジタルデータ信号が入力
されると同時に、発光素子１１０の発光、または非発光
を行い、表示を行う。すなわち、表示期間Ｔｒ２ａは終
了し、表示期間Ｔｒ３ａとなる（図１１）。そして順
に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入
力され、表示を行う。全てのラインの画素に３ビット目
のデジタルデータ信号が入力し終わるまでの期間を、書
き込み期間Ｔａ３ａと呼ぶ。
【０１９６】上述した動作は７ビット目のデジタルデー
タ信号が画素に入力されるまで繰り返し行われる。そし
て、書き込み期間Ｔａ７ａが終了した後に、再び第２の
ゲート信号線駆動回路１０５からゲート信号線Ｇｂ１へ
のゲート信号の入力が行われる。つまり、表示期間Ｔｒ
７ｂが終了し、フレーム期間が終了する。同時に、次の
フレームの最初の表示期間Ｔｒ１ｂとなる（図１１）。
そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート
信号が入力され、表示を行う。全てのラインの画素に１
ビット目のデジタルデータ信号が入力し終わるまでの期
間を、書き込み期間Ｔａ１ｂと呼ぶ。
【０１９７】一方、書き込み期間Ｔａ１ｂが終了する前
に、画素への１ビット目のデジタルデータ信号の入力と
並行して、第１のゲート信号線駆動回路１０５からのゲ
ート信号線Ｇａ１へのゲート信号の入力が行われる。そ
して１ライン目の画素は、デジタルデータ信号が入力さ
れると同時に、発光素子１１０の発光、または非発光を
行い、表示を行う。すなわち、表示期間Ｔｒ１ｂは終了
し、表示期間Ｔｒ２ｂとなる（図１１）。そして順に、
ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力さ
れ、表示を行う。全てのラインの画素に２ビット目のデ
ジタルデータ信号が入力されるまでの期間を書き込み期
間Ｔａ２ｂと呼ぶ。
【０１９８】上述した動作は７ビット目のデジタルデー
タ信号が画素に入力されるまで繰り返し行われる。その
結果、表示期間（Ｔｒ１ａ〜Ｔｒ７ａ、Ｔｒ１ｂ〜Ｔｒ
７ｂ）が順に連続して出現する（図１１）。７ビット目
のデジタルデータ信号は、再び１ビット目のデジタルデ
ータ信号が入力されるまで画素に保持される。再び１ビ
ット目のデジタルデータ信号が画素に入力されると、表
示期間Ｔｒ７ｂは終了し、同時にフレーム期間が終了す
る。表示期間（Ｔｒ１ａ〜Ｔｒ７ａ、Ｔｒ１ｂ〜Ｔｒ７
ｂ）はそれぞれ、対応する書き込み期間（Ｔａ１ａ〜Ｔ
ａ７ａ、Ｔａ１ｂ〜Ｔａ７ｂ）が開始されてから、その
次の書き込み期間（Ｔａ２ａ〜Ｔａ７ａ、Ｔａ１ｂ〜Ｔ
ａ７ｂ及び、次のフレームの最初の書き込み期間Ｔａ１
ａ）が開始されるまでの期間である。このように表示期
間はそれぞれ、書き込み期間が開始される時間差によっ
てその期間が定められる。
【０１９９】そして１フレーム期間終了後は、再びゲー
ト信号線Ｇａ１に、第１のゲート信号線駆動回路１０３
からゲート信号が入力される。その結果、１ビット目の
デジタルデータ信号が画素に入力され、１ライン目の画
素が再び表示期間Ｔｒ１ａとなる。そして再び上述した
動作を繰り返す。
【０２００】本実施例では、書き込み期間Ｔａ７ａ及び
Ｔａ７ｂにおいて画素に入力されるデジタルデータ信号
は全て、発光素子が非発光を選択するデジタルデータ信
号とする。その結果、表示期間Ｔｒ７ａ及びＴｒ７ｂ
は、全ての画素が発光を行わない表示期間となる。前記
書き込み期間および表示期間をそれぞれ、非発光の書き
込み期間および非発光の表示期間と呼ぶ。従来のアナロ
グ駆動の場合、自発光型のディスプレイに全白の画像を
表示させると、常に発光素子が発光することになり、有
機化合物層の劣化を早める原因となり得る。本願発明で
は非発光の表示期間を設けることによって、有機化合物
層の劣化をある程度抑えることができる。
【０２０１】表示期間（Ｔｒ１ａ〜Ｔｒ７ａ、Ｔｒ１ｂ
〜Ｔｒ７ｂ）のうち、２つの非発光の表示期間Ｔｒ７ａ
及びＴｒ７ｂを除いた１２個の表示期間の長さの比は、
Ｔｒ１ａ：Ｔｒ２ａ：Ｔｒ３ａ：Ｔｒ４ａ：Ｔｒ５ａ：
Ｔｒ６ａ＝Ｔｒ１ｂ：Ｔｒ２ｂ：Ｔｒ３ｂ：Ｔｒ４ｂ：
Ｔｒ５ｂ：Ｔｒ６ｂ＝２3：２2：２4：２1：２5：２0と
なるように設定する。この表示期間の組み合わせで２n
階調のうち所望の階調表示を行うことができる。
【０２０２】１フレーム期間中に発光素子が発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。非発
光の表示期間を除いた全ての表示期間で画素が発光した
場合の輝度を１００％とすると、Ｔｒ３ａ及びＴｒ５ａ
（同様に、Ｔｒ３ｂ及びＴｒ５ｂ）において画素が発光
した場合には７６％の輝度が表現でき、Ｔｒ２ａ、Ｔｒ
４ａ及びＴｒ６ａ（同様に、Ｔｒ２ｂ、Ｔｒ４ｂ及びＴ
ｒ６ｂ）を選択した場合には１１％の輝度が表現でき
る。
【０２０３】なお、本願発明では、となりあう表示期間
の長さの和Ｔｒ１ａ＋Ｔｒ２ａ、Ｔｒ２ａ＋Ｔｒ３ａ、
…、Ｔｒ７ａ＋Ｔｒ１ｂ、Ｔｒ１ｂ＋Ｔｒ２ｂ、Ｔｒ２
ｂ＋Ｔｒ３ｂ、…、Ｔｒ７ｂ＋（次のフレームの最初の
表示期間）がそれぞれ、対応する書き込み期間Ｔａ１
ａ、Ｔａ２ａ、…、Ｔａ７ａ、Ｔａ１ｂ、Ｔａ２ｂ、
…、Ｔａ７ｂの長さ以上であることが必要である。非表
示期間Ｔｒ７ａ及びＴｒ７ｂは、前記条件を満たす範囲
で自由に設定することができる。
【０２０４】（実施例５）本実施例では、図３に示した
画素の回路図とは異なる場合の例について、図５、図６
及び図７を用いて説明する。なお、本実施例において、
３８０１ａ及び３８０１ｂはそれぞれスイッチング用Ｔ
ＦＴ３８０４ａ及び３８０４ｂのゲート配線（ゲート信
号線の一部）、３８０２ａ及び３８０２ｂはそれぞれス
イッチング用ＴＦＴ３８０４ａ及び３８０４ｂのソース
配線（ソース信号線の一部）、３８０６ａ及び３８０６
ｂは駆動用ＴＦＴ、３８０５ａ及び３８０５ｂは消去用
ＴＦＴ、３８０８は発光素子、３８０３は電源供給線、
３８０７ａ及び３８０７ｂはコンデンサとする。
【０２０５】図５は、電源供給線３８０３をゲート配線
３８０１ａ及び３８０１ｂと平行に設けた場合の例であ
る。なお、図５では電源供給線３８０３とゲート配線３
８０１ａ及び３８０１ｂとが重ならないように設けた構
造となっているが、両者が異なる層に形成される配線で
あれば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線３８０３とゲート配線３８０
１ａまたは３８０１ｂとで専有面積を共有させることが
できるため、画素部をさらに高精細化することができ
る。
【０２０６】図６及び図７は、二つの画素間で電源供給
線３８０３を共通とした場合の例である。即ち、二つの
画素が電源供給線３８０３を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２０７】図６は、電源供給線３８０３をソース配線
３８０２ａ及び３８０２ｂと平行に設けた例である。
また、図７は、電源供給線３８０３をゲート配線３８０
１ａ及び３８０１ｂと平行に設けた例である。なお図６
及び図７においてそれぞれ、電源供給線３８０８をソー
ス配線３８０２ａ〜ｄのいずれか一本またはゲート配線
３８０１ａ〜ｄのいずれか一本と重なるように設けるこ
とが可能であれば、それらを重ねて設けることも有効で
ある。この場合、電源供給線の本数を減らすことができ
るため、画素部をさらに高精細化することができる。
【０２０８】（実施例６）本実施例では、本願発明を用
いて自発光型のディスプレイを作製した例について説明
する。
【０２０９】図１２（Ａ）は本願発明を用いた自発光型
のディスプレイの上面図である。図１２（Ａ）におい
て、４０１０は基板、４０１１は画素部、４０１２ａ及
び４０１２ｂはソース信号線駆動回路、４０１３ａ及び
４０１３ｂはゲート信号線駆動回路である。また、それ
ぞれの駆動回路及び電源供給線は配線４０１６ａ、４０
１６ｂ、４０１４ａ、４０１４ｂ及び４０１５を経てＦ
ＰＣ４０１７に至り、外部機器へと接続される。
【０２１０】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。
【０２１１】また、図１２（Ｂ）は本実施例の自発光型
のディスプレイの断面構造であり、図１２（Ａ）をＡ-
Ａ’で切断した断面図である。図１２（Ｂ）において、
基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ
（但し、ここではｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴを組み合わせたＣＭＯＳ回路を図示している）４０
２２ａ、４０２２ｂ及び画素部用ＴＦＴ４０２３（但
し、ここでは発光素子への電流を制御する駆動用ＴＦＴ
だけ図示している）が形成されている。これらのＴＦＴ
は公知の構造（トップゲート構造またはボトムゲート構
造）を用いれば良い。
【０２１２】駆動回路用ＴＦＴ４０２２ａ、４０２２ｂ
及び画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。
【０２１３】次に、有機化合物層４０２９を形成する。
有機化合物層４０２９は公知の有機化合物材料（正孔注
入層、正孔輸送層、発光層、電子輸送層または電子注入
層）を自由に組み合わせて積層構造または単層構造とす
れば良い。どのような構造とするかは公知の技術を用い
れば良い。また、有機化合物材料には低分子系材料と高
分子系（ポリマー系）材料がある。低分子系材料を用い
る場合は蒸着法を用いるが、高分子系材料を用いる場合
には、スピンコート法、印刷法またはインクジェット法
等の簡易な方法を用いることが可能である。
【０２１４】本実施例では、シャドーマスクを用いて蒸
着法により有機化合物層を形成する。シャドーマスクを
用いて画素毎に波長の異なる発光が可能な発光層（赤色
発光層、緑色発光層及び青色発光層）を形成すること
で、カラー表示が可能となる。その他にも、色変換層
（ＣＣＭ）とカラーフィルターを組み合わせた方式、白
色発光層とカラーフィルターを組み合わせた方式がある
がいずれの方法を用いても良い。勿論、単色発光の自発
光型のディスプレイとすることもできる。
【０２１５】有機化合物層４０２９を形成したら、その
上に陰極４０３０を形成する。陰極４０３０と有機化合
物層４０２９の界面に存在する水分や酸素は極力排除し
ておくことが望ましい。従って、真空中で有機化合物層
４０２９と陰極４０３０を連続成膜するか、有機化合物
層４０２９を不活性雰囲気で形成し、大気解放しないで
陰極４０３０を形成するといった工夫が必要である。本
実施例ではマルチチャンバー方式（クラスターツール方
式）の成膜装置を用いることで上述のような成膜を可能
とする。
【０２１６】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的には有機化合物層４０２９
上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を
形成し、その上に３００ｎｍ厚のアルミニウム膜を形成
する。勿論、公知の陰極材料であるＭｇＡｇ電極を用い
ても良い。そして陰極４０３０は４０３１で示される領
域において配線４０１６に接続される。配線４０１６は
陰極４０３０に所定の電圧を与えるための電源供給線で
あり、導電性ペースト材料４０３２を介してＦＰＣ４０
１７に接続される。
【０２１７】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（有機化合物層形成前
の開口部の形成時）に形成しておけば良い。また、絶縁
膜４０２８をエッチングする際に、層間絶縁膜４０２６
まで一括でエッチングしても良い。この場合、層間絶縁
膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、
コンタクトホールの形状を良好なものとすることができ
る。
【０２１８】このようにして形成された発光素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。
【０２１９】さらに、発光素子部を囲むようにして、カ
バー材６０００と基板４０１０の内側にシーリング材７
０００が設けられ、さらにシーリング材７０００の外側
には密封材（第２のシーリング材）７００１が形成され
る。
【０２２０】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
【０２２１】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０２２２】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０２２３】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Fibergla
ss-Reinforced Plastics）板、ＰＶＦ（ポリビニルフル
オライド）フィルム、マイラーフィルム、ポリエステル
フィルムまたはアクリルフィルムを用いることができ
る。なお、充填材６００４としてＰＶＢやＥＶＡを用い
る場合、数十μｍのアルミニウムホイルをＰＶＦフィル
ムやマイラーフィルムで挟んだ構造のシートを用いるこ
とが好ましい。
【０２２４】但し、発光素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。
【０２２５】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１４
ａ、４０１４ｂ、４０１５も同様にしてシーリング材７
０００および密封材７００１と基板４０１０との隙間を
通ってＦＰＣ４０１７に電気的に接続される。
【０２２６】なお本実施例では、充填材６００４を設け
てからカバー材６０００を接着し、充填材６００４の側
面（露呈面）を覆うようにシーリング材７０００を取り
付けているが、カバー材６０００及びシーリング材７０
００を取り付けてから、充填材６００４を設けても良
い。この場合、基板４０１０、カバー材６０００及びシ
ーリング材７０００で形成されている空隙に通じる充填
材の注入口を設ける。そして前記空隙を真空状態（１０
-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入
口を浸してから、空隙の外の気圧を空隙の中の気圧より
も高くして、充填材を空隙の中に充填する。
【０２２７】なお、本実施例は、実施例１〜５のいずれ
の実施例とも組み合わせることが可能である。
【０２２８】（実施例７）本実施例では、本願発明を用
いて実施例６とは異なる形態の自発光型のディスプレイ
を作製した例について、図１３（Ａ）、１３（Ｂ）を用
いて説明する。図１２（Ａ）、１２（Ｂ）と同じ番号の
ものは同じ部分を指しているので説明は省略する。
【０２２９】図１３（Ａ）は本実施例の自発光型のディ
スプレイの上面図であり、図１３（Ａ）をＡ―Ａ’で切
断した断面図を図１３（Ｂ）に示す。
【０２３０】実施例６に従って、発光素子の表面を覆っ
てパッシベーション膜６００３までを形成する。
【０２３１】さらに、発光素子を覆うようにして充填材
６００４を設ける。この充填材６００４は、カバー材６
０００を接着するための接着剤としても機能する。充填
材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
【０２３２】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０２３３】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０２３４】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Fibergla
ss-Reinforced Plastics）板、ＰＶＦ（ポリビニルフル
オライド）フィルム、マイラーフィルム、ポリエステル
フィルムまたはアクリルフィルムを用いることができ
る。なお、充填材６００４としてＰＶＢやＥＶＡを用い
る場合、数十μｍのアルミニウムホイルをＰＶＦフィル
ムやマイラーフィルムで挟んだ構造のシートを用いるこ
とが好ましい。
【０２３５】但し、発光素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。
【０２３６】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、有機化合物層の耐熱性が許せば熱硬化性樹脂を用い
ても良い。なお、シーリング材６００２はできるだけ水
分や酸素を透過しない材料であることが望ましい。ま
た、シーリング材６００２の内部に乾燥剤を添加してあ
っても良い。
【０２３７】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６ａにつ
いて説明したが、他の配線４０１６ｂ、４０１４ａ、４
０１４ｂ及び４０１５も同様にしてシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。
【０２３８】なお本実施例では、充填材６００４を設け
てからカバー材６０００を接着し、充填材６００４の側
面（露呈面）を覆うようにフレーム材６００１を取り付
けているが、カバー材６０００及びフレーム材６００１
を取り付けてから、充填材６００４を設けても良い。こ
の場合、基板４０１０、カバー材６０００及びフレーム
材６００１で形成されている空隙に通じる充填材の注入
口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒ
ｒ以下）にし、充填材の入っている水槽に注入口を浸し
てから、空隙の外の気圧を空隙の中の気圧よりも高くし
て、充填材を空隙の中に充填する。
【０２３９】なお、本実施例は、実施例１〜５のいずれ
の実施例とも組み合わせることが可能である。
【０２４０】（実施例８）本実施例では、本願発明の自
発光型のディスプレイについて図１４（Ａ）、（Ｂ）を
用いて説明する。図１４（Ａ）は、発光素子の形成され
たＴＦＴ基板において、発光素子の封入まで行った状態
を示す上面図である。点線で示された６８０１ａ及び６
８０１ｂはソース信号線駆動回路、６８０２ａ及び６８
０２ｂはゲート信号線駆動回路、６８０３は画素部であ
る。また、６８０４はカバー材、６８０５は第１シール
材、６８０６は第２シール材であり、第１シール材６８
０５で囲まれた内側のカバー材とＴＦＴ基板との間には
充填材６８０７（図１４（Ｂ）参照）が設けられる。
【０２４１】なお、６８０８は一対のソース信号線駆動
回路６８０１ａ及び６８０１ｂ、一対のゲート信号線駆
動回路６８０２ａ及び６８０２ｂ及び、画素部４０３に
入力される信号を伝達するための接続配線であり、外部
機器との接続端子となるＦＰＣ（フレキシブルプリント
サーキット）４０９からビデオ信号やクロック信号を受
け取る。
【０２４２】ここで、図１４（Ａ）をＡ−Ａ’で切断し
た断面に相当する断面図を図１４（Ｂ）に示す。なお、
図１４（Ａ）、（Ｂ）では同一の部位に同一の符号を用
いている。
【０２４３】図１４（Ｂ）に示すように、基板６８００
上には画素部６８０３、一対のソース信号線駆動回路６
８０１ａ及び６８０１ｂが形成されており、画素部６８
０３は発光素子に流れる電流を制御するためのＴＦＴ
（以下、駆動用ＴＦＴという）６８５１とそのドレイン
に電気的に接続された画素電極６８５２等を含む複数の
画素により形成される。本実施例では駆動用ＴＦＴ６８
５１をｐチャネル型ＴＦＴとする。また、一対のソース
信号線駆動回路６８０１ａ及び６８０１ｂはそれぞれ、
ｎチャネル型ＴＦＴ６８５３ａとｐチャネル型ＴＦＴ６
８５４ａとを相補的に組み合わせたＣＭＯＳ回路及び、
ｎチャネル型ＴＦＴ６８５３ｂとｐチャネル型ＴＦＴ６
８５４ｂとを相補的に組み合わせたＣＭＯＳ回路を用い
て形成される。
【０２４４】各画素は画素電極の下にカラーフィルタ
（Ｒ）６８５５、カラーフィルタ（Ｇ）６８５６及びカ
ラーフィルタ（Ｂ）（図示せず）を有している。ここで
カラーフィルタ（Ｒ）とは赤色光を抽出するカラーフィ
ルタであり、カラーフィルタ（Ｇ）は緑色光を抽出する
カラーフィルタ、カラーフィルタ（Ｂ）は青色光を抽出
するカラーフィルタである。なお、カラーフィルタ
（Ｒ）６８５５は赤色発光の画素に、カラーフィルタ
（Ｇ）６８５６は緑色発光の画素に、カラーフィルタ
（Ｂ）は青色発光の画素に設けられる。
【０２４５】これらのカラーフィルタを設けた場合の効
果としては、まず発光色の色純度が向上する点が挙げら
れる。例えば赤色発光の画素からは発光素子から赤色光
が放射される（本実施例では画素電極側に向かって放射
される）が、この赤色光を、赤色光を抽出するカラーフ
ィルタに通すことにより赤色の純度を向上させることが
できる。このことは、他の緑色光、青色光の場合におい
ても同様である。
【０２４６】また、従来のカラーフィルタを用いない構
造では自発光型のディスプレイの外部から侵入した可視
光が発光素子の発光層を励起させてしまい、所望の発色
が得られない問題が起こりうる。しかしながら、本実施
例のようにカラーフィルタを設けることで発光素子には
特定の波長の光しか入らないようになる。即ち、外部か
らの光により発光素子が励起されてしまうような不具合
を防ぐことが可能である。
【０２４７】なお、カラーフィルタを設ける構造は従来
提案されているが、発光素子は白色発光のものを用いて
いた。この場合、赤色光を抽出するには他の波長の光を
カットしていたため、輝度の低下を招いていた。しかし
ながら、本実施例では、例えば発光素子から発した赤色
光を、赤色光を抽出するカラーフィルタに通すため、輝
度の低下を招くようなことがない。
【０２４８】次に、画素電極６８５２は透明導電膜で形
成され、発光素子の陽極として機能する。また、画素電
極６８５２の両端には絶縁膜６８５７が形成され、さら
に赤色に発光する発光層６８５８、緑色に発光する発光
層６８５９が形成される。なお、図示しないが隣接する
画素には青色に発光する発光層を設けられ、赤、緑及び
青に対応した画素によりカラー表示が行われる。勿論、
青色の発光層が設けられた画素は青色を抽出するカラー
フィルタが設けられている。
【０２４９】なお、発光層６８５８、６８５９の材料と
して有機材料だけでなく無機材料を用いることができ
る。また、発光層だけでなく電子注入層、電子輸送層、
正孔輸送層または正孔注入層を組み合わせた積層構造と
しても良い。
【０２５０】また、各発光層の上には発光素子の陰極６
８６０が遮光性を有する導電膜でもって形成される。こ
の陰極６８６０は全ての画素に共通であり、接続配線６
８０８を経由してＦＰＣ６８０９に電気的に接続されて
いる。
【０２５１】次に、第１シール材６８０５をディスペン
サー等で形成し、スペーサ（図示せず）を撒布してカバ
ー材６８０４を貼り合わせる。そして、ＴＦＴ基板、カ
バー材６８０４及び第１シール材６８０５で囲まれた領
域内に充填材６８０７を真空注入法により充填する。
【０２５２】また、本実施例では充填材６８０７に予め
吸湿性物質６８６１として酸化バリウムを添加してお
く。なお、本実施例では吸湿性物質を充填材に添加して
用いるが、塊状に分散させて充填材中に封入することも
できる。また、図示されていないがスペーサの材料とし
て吸湿性物質を用いることも可能である。
【０２５３】次に、充填材６８０７を紫外線照射または
加熱により硬化させた後、第１シール材６８０５に形成
された開口部（図示せず）を塞ぐ。第１シール材６８０
５の開口部を塞いだら、導電性材料６８６２を用いて接
続配線６８０８及びＦＰＣ６８０９を電気的に接続させ
る。さらに、第１シール材６８０５の露呈部及びＦＰＣ
６８０９の一部を覆うように第２シール材６８０６を設
ける。第２シール材６８０６は第１シール材６８０５と
同様の材料を用いれば良い。
【０２５４】以上のような方式を用いて発光素子を充填
材６８０７に封入することにより、発光素子を外部から
完全に遮断することができ、外部から水分や酸素等の有
機材料の酸化を促す物質が侵入することを防ぐことがで
きる。従って、信頼性の高い自発光型のディスプレイを
作製することができる。
【０２５５】また、本実施例では、既存の液晶ディスプ
レイ用の製造ラインを転用させることができるため、整
備投資の費用が大幅に削減可能であり、歩留まりの高い
プロセスで１枚の基板から複数の発光装置を生産するこ
とができるため、大幅に製造コストを低減しうる。
【０２５６】なお、本実施例は、実施例１〜５のいずれ
の実施例とも組み合わせることが可能である。
【０２５７】（実施例９）本実施例では、実施例８に示
した自発光型のディスプレイにおいて、発光素子から発
する光の放射方向とカラーフィルタの配置を異ならせた
場合の例について示す。説明には図１５（Ａ）、（Ｂ）
を用いるが、基本的な構造は図１４（Ａ）、（Ｂ）と同
様であるので変更部分に新しい符号を付して説明する。
【０２５８】本実施例では画素部６９０１には駆動用Ｔ
ＦＴ６９０２としてｎチャネル型ＴＦＴが用いられてい
る。また、駆動用ＴＦＴ６９０２のドレインには画素電
極６９０３が電気的に接続され、この画素電極６９０３
は遮光性を有する導電膜で形成されている。本実施例で
は画素電極６９０３が発光素子の陰極となる。
【０２５９】また、本願発明を用いて形成された赤色に
発光する発光層６８５８、緑色に発光する発光層６８５
９の上には各画素に共通な透明導電膜６９０４が形成さ
れる。この透明導電膜６９０４は発光素子の陽極とな
る。
【０２６０】さらに、本実施例ではカラーフィルタ
（Ｒ）６９０５、カラーフィルタ（Ｇ）６９０６及びカ
ラーフィルタ（Ｂ）（図示せず）がカバー材６８０４に
形成されている点に特徴がある。本実施例の発光素子の
構造とした場合、発光層から発した光の放射方向がカバ
ー材側に向かうため、図１５（Ｂ）の構造とすればその
光の経路にカラーフィルタを設置することができる。
【０２６１】本実施例のようにカラーフィルタ（Ｒ）６
９０５、カラーフィルタ（Ｇ）６９０６及びカラーフィ
ルタ（Ｂ）（図示せず）をカバー材６８０４に設ける
と、ＴＦＴ基板の工程を少なくすることができ、歩留ま
り及びスループットの向上を図ることができるという利
点がある。
【０２６２】なお、本実施例は、実施例１〜５のいずれ
の実施例とも組み合わせることが可能である。
【０２６３】（実施例１０）ここで自発光型のディスプ
レイにおける画素部のさらに詳細な断面構造を図１６に
示す。但し、一対のスイッチング用ＴＦＴ、消去用ＴＦ
Ｔ及び駆動用ＴＦＴはそれぞれ同じ構造で良いため、図
１６においては、スイッチング用ＴＦＴ、消去用ＴＦＴ
及び駆動用ＴＦＴを１つずつ図示する。
【０２６４】図１６において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は公知の方法を用い
て形成されたｎチャネル型ＴＦＴを用いる。本実施例で
はダブルゲート構造としている。ダブルゲート構造とす
ることで実質的に二つのＴＦＴが直列された構造とな
り、オフ電流値を低減することができるという利点があ
る。なお、本実施例ではダブルゲート構造としている
が、シングルゲート構造でも構わないし、トリプルゲー
ト構造やそれ以上のゲート本数を持つ、いわゆるマルチ
ゲート構造でも構わない。また、３８で示される配線
は、スイッチング用ＴＦＴ３５０２のゲート電極３９ａ
と３９ｂを電気的に接続するゲート信号線である。
【０２６５】また、消去用ＴＦＴ３５０４は公知の方法
を用いて形成されたｎチャネル型ＴＦＴを用いる。本実
施例ではダブルゲート構造としている。ダブルゲート構
造とすることで実質的に二つのＴＦＴが直列された構造
となり、オフ電流値を低減することができるという利点
がある。なお、本実施例ではダブルゲート構造としてい
るが、シングルゲート構造でも構わないし、トリプルゲ
ート構造やそれ以上のゲート本数を持つ、いわゆるマル
チゲート構造でも構わない。消去用ＴＦＴ３５０４のド
レイン配線３１は配線３６によって、スイッチング用Ｔ
ＦＴ３５０２のドレイン配線３５と、駆動用ＴＦＴのゲ
ート電極３７とに電気的に接続されている。
【０２６６】スイッチング用ＴＦＴ３５０２及び消去用
ＴＦＴ３５０４は、公知の方法を用いて形成されたｐチ
ャネル型ＴＦＴを用いても構わない。なお、スイッチン
グ用ＴＦＴ３５０２及び消去用ＴＦＴ３５０４は同じ型
のＴＦＴ（ｎチャネルまたはｐチャネル）を用いること
が好ましい。
【０２６７】また、駆動用ＴＦＴ３５０３は公知の方法
を用いて形成されたｎチャネル型ＴＦＴを用いる。駆動
用ＴＦＴのゲート電極３７は配線３６によって、スイッ
チング用ＴＦＴ３５０２のドレイン配線３５と、消去用
ＴＦＴ３５０４のドレイン配線３１とに電気的に接続さ
れている。
【０２６８】駆動用ＴＦＴは発光素子を流れる電流量を
制御するための素子であるため、多くの電流が流れ、熱
による劣化やホットキャリアによる劣化の危険性が高い
素子でもある。そのため、駆動用ＴＦＴのドレイン側
に、ゲート絶縁膜を介してゲート電極に重なるようにＬ
ＤＤ領域を設ける本実施例の構造は極めて有効である。
【０２６９】また、本実施例では駆動用ＴＦＴ３５０３
をシングルゲート構造で図示しているが、複数のＴＦＴ
を直列につなげることで、ダブルゲート構造やそれ以上
のゲート本数を持つ、いわゆるマルチゲート構造として
も良い。さらに、複数のＴＦＴを並列につなげて実質的
にチャネル形成領域を複数に分割し、熱の放射を高い効
率で行えるようにした構造としても良い。このような構
造は熱による劣化対策として有効である。
【０２７０】また、ソース配線４０は電源供給線（図示
せず）に接続され、常に一定の電圧が加えられている。
【０２７１】スイッチング用ＴＦＴ３５０２、駆動用Ｔ
ＦＴ３５０３及び消去用ＴＦＴ３５０４の上には第１パ
ッシベーション膜４１が設けられ、その上に樹脂絶縁膜
でなる平坦化膜４２が形成される。平坦化膜４２を用い
てＴＦＴによる段差を平坦化することは非常に重要であ
る。後に形成される有機化合物層は非常に薄いため、段
差が存在することによって発光不良を起こす場合があ
る。従って、有機化合物層をできるだけ平坦面に形成し
うるように画素電極を形成する前に平坦化しておくこと
が望ましい。
【０２７２】また、４３は反射性の高い導電膜でなる画
素電極（この場合発光素子の陰極）であり、駆動用ＴＦ
Ｔ３５０３のドレイン領域に電気的に接続される。画素
電極４３としてはアルミニウム合金膜、銅合金膜または
銀合金膜など低抵抗な導電膜またはそれらの積層膜を用
いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。
【０２７３】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４ａ、４４ｂにより形成された溝（画素に
相当する）の中に発光層４５が形成される。なお、ここ
では一画素しか図示していないが、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の各色に対応した発光層を作り分けて
も良い。発光層とする有機化合物材料としてはπ共役ポ
リマー系材料を用いる。代表的なポリマー系材料として
は、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビ
ニルカルバゾール（ＰＶＫ）系、ポリフルオレン系など
が挙げられる。
【０２７４】なお、ＰＰＶ系有機化合物材料としては様
々な型のものがあるが、例えば「H.Shenk,H.Becker,O.G
elsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
for Light Emitting Diodes”,Euro Display,Proceedi
ngs,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２７５】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２７６】但し、以上の例は発光層として用いること
のできる有機化合物材料の一例であって、これに限定す
る必要はまったくない。発光層、電荷輸送層または電荷
注入層を自由に組み合わせて有機化合物層（発光及びそ
のためのキャリアの移動を行わせるための層）を形成す
れば良い。
【０２７７】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機化合物材
料を用いても良い。また、電荷輸送層や電荷注入層とし
て炭化珪素等の無機材料を用いることも可能である。こ
れらの有機化合物材料や無機材料は公知の材料を用いる
ことができる。
【０２７８】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造の有機化合物層と
している。そして、正孔注入層４６の上には透明導電膜
でなる陽極４７が設けられる。本実施例の場合、発光層
４５で生成された光は上面側に向かって（ＴＦＴの上方
に向かって）放射されるため、陽極は透光性でなければ
ならない。透明導電膜としては酸化インジウムと酸化ス
ズとの化合物や酸化インジウムと酸化亜鉛との化合物を
用いることができるが、耐熱性の低い発光層や正孔注入
層を形成した後で形成するため、可能な限り低温で成膜
できるものが好ましい。
【０２７９】陽極４７まで形成された時点で発光素子３
５０５が完成する。なお、ここでいう発光素子３５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成された素子を指す。画素電極４３
は画素の面積にほぼ一致させているため、画素全体が発
光素子として機能する。従って、発光の利用効率が非常
に高く、明るい画像表示が可能となる。
【０２８０】また本実施例では、陽極４７の上にさらに
第２パッシベーション膜４８を設けている。第２パッシ
ベーション膜４８としては窒化珪素膜または窒化酸化珪
素膜が好ましい。この目的は、外部と発光素子とを遮断
することであり、有機化合物材料の酸化による劣化を防
ぐ意味と、有機化合物材料からの脱ガスを抑える意味と
の両方を併せ持つ。これにより自発光型のディスプレイ
の信頼性が高められる。
【０２８１】以上のように本願発明の自発光型のディス
プレイは図１６のような構造の画素からなる画素部を有
し、オフ電流値の十分に低いスイッチング用ＴＦＴと消
去用ＴＦＴ及び、ホットキャリア注入に強い駆動用ＴＦ
Ｔを有する。従って、高い信頼性を有し、且つ、良好な
画像表示が可能な自発光型のディスプレイが得られる。
【０２８２】なお、本実施例は、実施例１〜７のいずれ
の実施例とも組み合わせることが可能である。
【０２８３】（実施例１１）本実施例では、実施例１０
に示した画素部において、発光素子３５０５の構造を反
転させた構造について説明する。説明には図１７を用い
る。なお、図１６の構造と異なる点は発光素子の部分と
駆動用ＴＦＴだけであるので、その他の説明は省略する
こととする。
【０２８４】図１７において、駆動用ＴＦＴ３５０３は
公知の方法を用いて形成されたｐチャネル型ＴＦＴを用
いる。
【０２８５】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。
【０２８６】そして、絶縁膜でなるバンク５１ａ、５１
ｂが形成された後、溶液塗布によりポリビニルカルバゾ
ールでなる発光層５２が形成される。その上にはカリウ
ムアセチルアセトネート（ａｃａｃＫと表記される）で
なる電子注入層５３、アルミニウム合金でなる陰極５４
が形成される。この場合、陰極５４がパッシベーション
膜としても機能する。こうして発光素子３７０１が形成
される。
【０２８７】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。
【０２８８】なお、本実施例は、実施例１〜７のいずれ
の実施例とも組み合わせることが可能である。
【０２８９】（実施例１２）図３及び図５では駆動用Ｔ
ＦＴのゲート電極にかかる電圧を保持するためにコンデ
ンサを設ける構造としているが、コンデンサを省略する
ことも可能である。駆動用ＴＦＴとして用いるｎチャネ
ル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重な
るように設けられたＬＤＤ領域を有している場合、この
重なり合った領域には一般的にゲート容量と呼ばれる寄
生容量が形成されるが、本実施例ではこの寄生容量を駆
動用ＴＦＴのゲート電極にかかる電圧を保持するための
容量として積極的に用いる点に特徴がある。
【０２９０】なお、この寄生容量の大きさは、上記ゲー
ト電極とＬＤＤ領域とが重なり合った面積によって変化
する。
【０２９１】（実施例１３）本願発明を用いた半導体装
置の作製方法について、図２１〜図２３を用いて説明す
る。ここでは、画素部とその周辺に設けられる駆動回路
部のＴＦＴを同時に作製する方法について説明する。但
し、説明を簡単にするために、駆動回路に関しては基本
回路であるＣＭＯＳ回路を図示することとする。また、
各画素に２つずつ設けられている消去用ＴＦＴ、スイッ
チング用ＴＦＴ及び駆動用ＴＦＴはそれぞれ同じ構造で
あり、また消去用ＴＦＴについては、スイッチング用Ｔ
ＦＴまたは駆動用ＴＦＴの作製方法を用いて作製するこ
とが可能であるので、ここでは画素部用ＴＦＴとして、
スイッチング用ＴＦＴ及び駆動用ＴＦＴを１つずつ図示
することにする。
【０２９２】まず、図２１（Ａ）に示すように、ガラス
基板３００上に下地膜３０１を３００ｎｍの厚さに形成
する。本実施例では下地膜３０１として窒化酸化珪素膜
を積層して用いる。この時、ガラス基板３００に接する
方の窒素濃度を１０〜２５ｗｔ％としておくと良い。ま
た、下地膜３０１に放熱効果を持たせることは有効であ
り、ＤＬＣ（ダイヤモンドライクカーボン）膜を設けて
も良い。
【０２９３】次に下地膜３０１の上に５０ｎｍの厚さの
非晶質珪素膜（図示せず）を公知の成膜法で形成する。
なお、非晶質珪素膜に限定する必要はなく、非晶質構造
を含む半導体膜（微結晶半導体膜を含む）であれば良
い。さらに非晶質シリコンゲルマニウム膜などの非晶質
構造を含む化合物半導体膜でも良い。また、膜厚は２０
〜１００ｎｍの厚さであれば良い。
【０２９４】そして、公知の技術により非晶質珪素膜を
結晶化し、結晶質珪素膜（多結晶シリコン膜若しくはポ
リシリコン膜ともいう）３０２を形成する。公知の結晶
化方法としては、電熱炉を使用した熱結晶化方法、レー
ザー光を用いたレーザーアニール結晶化法、赤外光を用
いたランプアニール結晶化法がある。本実施例では、Ｘ
ｅＣｌガスを用いたエキシマレーザー光を用いて結晶化
する。
【０２９５】なお、本実施例では線状に加工したパルス
発振型のエキシマレーザー光を用いるが、矩形であって
も良いし、連続発振型のアルゴンレーザー光や連続発振
型のエキシマレーザー光を用いることもできる。
【０２９６】また、本実施例では結晶質珪素膜をＴＦＴ
の活性層として用いるが、非晶質珪素膜を用いることも
可能である。
【０２９７】なお、オフ電流を低減する必要のあるスイ
ッチング用ＴＦＴの活性層を非晶質珪素膜で形成し、駆
動用ＴＦＴの活性層を結晶質珪素膜で形成することは有
効である。非晶質珪素膜はキャリア移動度が低いため電
流を流しにくくオフ電流が流れにくい。即ち、電流を流
しにくい非晶質珪素膜と電流を流しやすい結晶質珪素膜
の両者の利点を生かすことができる。
【０２９８】次に、図２１（Ｂ）に示すように、結晶質
珪素膜３０２上に酸化珪素膜でなる保護膜３０３を１３
０ｎｍの厚さに形成する。この厚さは１００〜２００ｎ
ｍ（好ましくは１３０〜１７０ｎｍ）の範囲で選べば良
い。また、珪素を含む絶縁膜であれば他の膜でも良い。
この保護膜３０３は不純物を添加する際に結晶質珪素膜
が直接プラズマに曝されないようにするためと、微妙な
濃度制御を可能にするために設ける。
【０２９９】そして、その上にレジストマスク３０４
ａ、３０４ｂを形成し、保護膜３０３を介してｎ型を付
与する不純物元素（以下、ｎ型不純物元素という）を添
加する。なお、ｎ型不純物元素としては、代表的には周
期表の１５族に属する元素、典型的にはリン又は砒素を
用いることができる。なお、本実施例ではフォスフィン
（ＰＨ3）を質量分離しないでプラズマ励起したプラズ
マドーピング法を用い、リンを１×１０18atoms/cm3の
濃度で添加する。勿論、質量分離を行うイオンインプラ
ンテーション法を用いても良い。
【０３００】この工程により形成されるｎ型不純物領域
３０５には、ｎ型不純物元素が２×１０16〜５×１０19
atoms/cm3（代表的には５×１０17〜５×１０18atoms/c
m3）の濃度で含まれるようにドーズ量を調節する。
【０３０１】次に、図２１（Ｃ）に示すように、保護膜
３０３を除去し、添加したｎ型不純物元素の活性化を行
う。活性化手段は公知の技術を用いれば良いが、本実施
例ではエキシマレーザー光の照射（レーザーアニール）
により活性化する。勿論、パルス発振型でも連続発振型
でも良いし、エキシマレーザー光に限定する必要はな
い。但し、添加された不純物元素の活性化が目的である
ので、結晶質珪素膜が溶融しない程度のエネルギーで照
射することが好ましい。なお、保護膜３０３をつけたま
まレーザー光を照射しても良い。
【０３０２】なお、このレーザー光による不純物元素の
活性化に際して、熱処理（ファーネスアニール）による
活性化を併用しても構わない。熱処理による活性化を行
う場合は、基板の耐熱性を考慮して４５０〜５５０℃程
度の熱処理を行えば良い。
【０３０３】この工程によりｎ型不純物領域３０５の端
部、即ち、ｎ型不純物領域３０５の周囲に存在するｎ型
不純物元素を添加していない領域との境界部（接合部）
が明確になる。このことは、後にＴＦＴが完成した時点
において、ＬＤＤ領域とチャネル形成領域とが非常に良
好な接合部を形成しうることを意味する。
【０３０４】次に、図２１（Ｄ）に示すように、結晶質
珪素膜の不要な部分を除去して、島状の半導体膜（以
下、活性層という）３０７〜３１０を形成する。
【０３０５】次に、図２１（Ｅ）に示すように、活性層
３０７〜３１０を覆ってゲート絶縁膜３１１を形成す
る。ゲート絶縁膜３１１としては、１０〜２００ｎｍ、
好ましくは５０〜１５０ｎｍの厚さの珪素を含む絶縁膜
を用いれば良い。これは単層構造でも積層構造でも良
い。本実施例では１１０ｎｍ厚の窒化酸化珪素膜を用い
る。
【０３０６】次に、２００〜４００ｎｍ厚の導電膜を形
成し、パターニングしてゲート電極３１２〜３１６を形
成する。なお、本実施例ではゲート電極と、ゲート電極
に電気的に接続された引き回しのための配線（以下、ゲ
ート配線という）とを別の材料で形成する。具体的には
ゲート電極よりも低抵抗な材料をゲート配線として用い
る。これは、ゲート電極としては微細加工が可能な材料
を用い、ゲート配線には微細加工はできなくとも配線抵
抗が小さい材料を用いるためである。勿論、ゲート電極
とゲート配線とを同一材料で形成してしまっても構わな
い。
【０３０７】また、ゲート電極は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜と
することが好ましい。ゲート電極の材料としては公知の
あらゆる導電膜を用いることができる。ただし、上述の
ように微細加工が可能、具体的には２μm以下の線幅に
パターニング可能な材料が好ましい。
【０３０８】代表的には、タンタル（Ｔａ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、
クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素で
なる膜、または前記元素の窒化物膜（代表的には窒化タ
ンタル膜、窒化タングステン膜、窒化チタン膜）、また
は前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ
合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド
膜（代表的にはタングステンシリサイド膜、チタンシリ
サイド膜）を用いることができる。勿論、単層で用いて
も積層して用いても良い。
【０３０９】本実施例では、３０ｎｍ厚の窒化タングス
テン（ＷＮ）膜と、３７０ｎｍ厚のタングステン（Ｗ）
膜とでなる積層膜を用いる。これはスパッタ法で形成す
れば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不
活性ガスを添加すると応力による膜はがれを防止するこ
とができる。
【０３１０】またこの時、ゲート電極３１３はｎ型不純
物領域３０５の一部とゲート絶縁膜３１１を介して重な
るように形成する。この重なった部分が後にゲート電極
と重なったＬＤＤ領域となる。
【０３１１】次に、図２２（Ａ）に示すように、ゲート
電極３１２〜３１６をマスクとして自己整合的にｎ型不
純物元素（本実施例ではリン）を添加する。こうして形
成される不純物領域３１７〜３２３、３２３ｂにはｎ型
不純物領域３０５の１／２〜１／１０（代表的には１／
３〜１／４）の濃度でリンが添加されるように調節す
る。具体的には、１×１０16〜５×１０18atoms/cm
3（典型的には３×１０17〜３×１０18atoms/cm3）の濃
度が好ましい。
【０３１２】次に、図２２（Ｂ）に示すように、ゲート
電極等を覆う形でレジストマスク３２４ａ〜３２４ｄを
形成し、ｎ型不純物元素（本実施例ではリン）を添加し
て高濃度にリンを含む不純物領域３２５〜３２９を形成
する。ここでもフォスフィン（ＰＨ3）を用いたイオン
ドープ法で行い、この領域のリンの濃度は１×１０20〜
１×１０21atoms/cm3（代表的には２×１０20〜５×１
０20atoms/cm3）となるように調節する。
【０３１３】この工程によってｎチャネル型ＴＦＴのソ
ース領域若しくはドレイン領域が形成されるが、スイッ
チング用ＴＦＴでは、図２２（Ａ）の工程で形成したｎ
型不純物領域３２０〜３２２の一部を残す。この残され
た領域が、スイッチング用ＴＦＴのＬＤＤ領域となる。
【０３１４】次に、図２２（Ｃ）に示すように、レジス
トマスク３２４ａ〜３２４ｄを除去し、新たにレジスト
マスク３３２を形成する。そして、ｐ型不純物元素（本
実施例ではボロン）を添加し、高濃度にボロンを含む不
純物領域３３０，３３１，３３３及び３３４を形成す
る。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ
法により３×１０20〜３×１０21atoms/cm3（代表的に
は５×１０20〜１×１０2 1atoms/cm3の）濃度となるよ
うにボロンを添加する。
【０３１５】なお、不純物領域３３０，３３１，３３３
及び３３４には既に１×１０16〜１×１０18atoms/cm3
の濃度でリンが添加されているが、ここで添加されるボ
ロンはその少なくとも３倍以上の濃度で添加される。そ
のため、予め形成されていたｎ型の不純物領域は完全に
ｐ型に反転し、ｐ型の不純物領域として機能する。
【０３１６】次に、レジストマスク３３２を除去した
後、それぞれの濃度で添加されたｎ型またはｐ型不純物
元素を活性化する。活性化手段としては、ファーネスア
ニール法、レーザーアニール法、またはランプアニール
法で行うことができる。本実施例では電熱炉において窒
素雰囲気中、５５０℃、４時間の熱処理を行う。
【０３１７】このとき雰囲気中の酸素を極力排除するこ
とが重要である。なぜならば酸素が少しでも存在してい
ると露呈したゲート電極の表面が酸化され、抵抗の増加
を招くと共に後にオーミックコンタクトを取りにくくな
るからである。従って、上記活性化工程における処理雰
囲気中の酸素濃度は１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下とすることが望ましい。
【０３１８】次に、活性化工程が終了したら３００ｎｍ
厚のゲート配線３３５を形成する。ゲート配線３３５の
材料としては、アルミニウム（Ａｌ）又は銅（Ｃｕ）を
主成分（組成として５０〜１００％を占める。）とする
金属膜を用いれば良い。ゲート配線３３５は、スイッチ
ング用ＴＦＴのゲート電極３１４、３１５を電気的に接
続するように形成する。（図２２（Ｄ））
【０３１９】このような構造とすることでゲート配線の
配線抵抗を非常に小さくすることができるため、面積の
大きい画像表示領域（画素部）を形成することができ
る。即ち、画面の大きさが対角１０インチ以上（さらに
は３０インチ以上）の表示装置を実現する上で、本実施
例の画素構造は極めて有効である。
【０３２０】次に、図２３（Ａ）に示すように、第１層
間絶縁膜３３６を形成する。第１層間絶縁膜３３６とし
ては、珪素を含む絶縁膜を単層で用いるか、その中で組
み合わせた積層膜を用いれば良い。また、膜厚は４００
ｎｍ〜１．５μmとすれば良い。本実施例では、２００
ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素
膜を積層した構造とする。
【０３２１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行い
水素化処理を行う。この工程は熱的に励起された水素に
より半導体膜の不対結合手を水素終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【０３２２】なお、水素化処理は第１層間絶縁膜３３６
を形成する間に入れても良い。即ち、２００ｎｍ厚の窒
化酸化珪素膜を形成した後で上記のように水素化処理を
行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成し
ても構わない。
【０３２３】次に、第１層間絶縁膜３３６に対してコン
タクトホールを形成し、ソース配線３３７〜３４０と、
ドレイン配線３４１〜３４３を形成する。なお、本実施
例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むア
ルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続形成した３層構造の積層膜とする。勿論、他
の導電膜でも良い。
【０３２４】次に、５０〜５００ｎｍ（代表的には２０
０〜３００ｎｍ）の厚さで第１パッシベーション膜３４
４を形成する。本実施例では第１パッシベーション膜３
４４として３００ｎｍ厚の窒化酸化珪素膜を用いる。こ
れは窒化珪素膜で代用しても良い。なお、窒化酸化珪素
膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用い
てプラズマ処理を行うことは有効である。この前処理に
より励起された水素が第１層間絶縁膜３３６に供給さ
れ、熱処理を行うことで、第１パッシベーション膜３４
４の膜質が改善される。それと同時に、第１層間絶縁膜
３３６に添加された水素が下層側に拡散するため、効果
的に活性層を水素化することができる。
【０３２５】次に、図２３（Ｂ）に示すように有機樹脂
からなる第２層間絶縁膜３４５を形成する。有機樹脂と
してはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベ
ンゾシクロブテン）等を使用することができる。特に、
第２層間絶縁膜３４５は平坦化の意味合いが強いので、
平坦性に優れたアクリルが好ましい。本実施例ではＴＦ
Ｔによって形成される段差を十分に平坦化しうる膜厚で
アクリル膜を形成する。好ましくは１〜５μm（さらに
好ましくは２〜４μm）とすれば良い。
【０３２６】次に、第２層間絶縁膜３４５及び第１パッ
シベーション膜３４４にドレイン配線３４３に達するコ
ンタクトホールを形成し、画素電極３４６を形成する。
本実施例では画素電極３４６として酸化インジウムに１
０〜２０ｗｔ％の酸化亜鉛を添加した透明導電膜を１２
０ｎｍの厚さに形成する。
【０３２７】次に、図２３（Ｃ）に示すように、樹脂材
料でなるバンク３４７を形成する。バンク３４７は１〜
２μm厚のアクリル膜またはポリイミド膜をパターニン
グして形成すれば良い。このバンク３４７は画素と画素
との間にストライプ状に形成される。本実施例ではソー
ス配線３３９上に沿って形成するがゲート配線３３６上
に沿って形成しても良い。なおバンク３４７を形成して
いる樹脂材料に顔料等を混ぜ、バンク３４７を遮蔽膜と
して用いても良い。
【０３２８】次に、有機化合物層３４８及び陰極（Ｍｇ
Ａｇ電極）３４９を、真空蒸着法を用いて大気解放しな
いで連続形成する。なお、有機化合物層３４８の膜厚は
８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、
陰極３４９の厚さは１８０〜３００ｎｍ（典型的には２
００〜２５０ｎｍ）とすれば良い。なお、本実施例では
一画素しか図示されていないが、このとき同時に赤色に
発光する有機化合物層、緑色に発光する有機化合物層及
び青色に発光する有機化合物層が形成される。
【０３２９】この工程では、赤色に対応する画素、緑色
に対応する画素及び青色に対応する画素に対して順次有
機化合物層３４８及び陰極３４９を形成する。但し、有
機化合物層３４８は溶液に対する耐性に乏しいためフォ
トリソグラフィ技術を用いずに各色個別に形成しなくて
はならない。そこでメタルマスクを用いて所望の画素以
外を隠し、必要箇所だけ選択的に有機化合物層３４８及
び陰極３４９を形成するのが好ましい。
【０３３０】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機化合物層及び陰極を選択的に形成する。次いで、緑
色に対応する画素以外を全て隠すマスクをセットし、そ
のマスクを用いて緑色発光の有機化合物層及び陰極を選
択的に形成する。次いで、同様に青色に対応する画素以
外を全て隠すマスクをセットし、そのマスクを用いて青
色発光の有機化合物層及び陰極を選択的に形成する。な
お、ここでは全て異なるマスクを用いるように記載して
いるが、同じマスクを使いまわしても構わない。また、
全画素に有機化合物層及び陰極を形成するまで真空を破
らずに処理することが好ましい。
【０３３１】なお、本実施例では有機化合物層３４８を
発光層のみからなる単層構造とするが、有機化合物層は
発光層の他に正孔輸送層、正孔注入層、電子輸送層、電
子注入層等を有していても構わない。このように組み合
わせは既に様々な例が報告されており、そのいずれの構
成を用いても構わない。有機化合物層３４８としては公
知の材料を用いることができる。公知の材料としては、
駆動電圧を考慮すると有機材料を用いるのが好ましい。
また、本実施例では発光素子の陰極としてＭｇＡｇ電極
を用いた例を示すが、公知の他の材料を用いることが可
能である。
【０３３２】こうして図２３（Ｃ）に示すような構造の
アクティブマトリクス基板が完成する。なお、バンク３
４７を形成した後、パッシベーション膜３５１を形成す
るまでの工程をマルチチャンバー方式（またはインライ
ン方式）の薄膜形成装置を用いて、大気解放せずに連続
的に処理することは有効である。
【０３３３】ところで、本実施例のアクティブマトリク
ス基板は、画素部だけでなく駆動回路部にも最適な構造
のＴＦＴを配置することにより、非常に高い信頼性を示
し、動作特性も向上しうる。また結晶化工程においてＮ
ｉ等の金属触媒を添加し、結晶性を高めることも可能で
ある。それによって、ソース信号線駆動回路の駆動周波
数を１０ＭＨｚ以上にすることが可能である。
【０３３４】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔ２０５として用いる。なお、ここでいう駆動回路とし
ては、シフトレジスタ、バッファ、レベルシフタ、線順
次駆動におけるラッチ、点順次駆動におけるトランスミ
ッションゲートなどが含まれる。
【０３３５】本実施例の場合、図２３（Ｃ）に示すよう
に、ｎチャネル型２０５の活性層は、ソース領域３５
５、ドレイン領域３５６、ＬＤＤ領域３５７及びチャネ
ル形成領域３５８を含み、ＬＤＤ領域３５７はゲート絶
縁膜３１１を介してゲート電極３１３と重なっている。
【０３３６】ドレイン領域側のみにＬＤＤ領域を形成し
ているのは、動作速度を落とさないための配慮である。
また、このｎチャネル型ＴＦＴ２０５はオフ電流値をあ
まり気にする必要はなく、それよりも動作速度を重視し
た方が良い。従って、ＬＤＤ領域３５７は完全にゲート
電極に重ねてしまい、極力抵抗成分を少なくすることが
望ましい。即ち、いわゆるオフセットはなくした方がよ
い。
【０３３７】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
２０６は、ホットキャリア注入による劣化が殆ど気にな
らないので、特にＬＤＤ領域を設けなくても良い。勿
論、ｎチャネル型ＴＦＴ２０５と同様にＬＤＤ領域を設
け、ホットキャリア対策を講じることも可能である。
【０３３８】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流値を極力低く抑え
る必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ
回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一
部がゲート絶縁膜を介してゲート電極と重なる構成を有
していることが好ましい。この効果は駆動用ＴＦＴ２０
２の説明で述べた通りである。このような例としては、
やはり、点順次駆動に用いられるトランスミッションゲ
ートなどが挙げられる。
【０３３９】なお、実際には図２３（Ｃ）まで完成した
ら、さらに外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（ラミネートフィルム、紫外線
硬化樹脂フィルム等）や透光性のシーリング材でパッケ
ージング（封入）することが好ましい。その際、シーリ
ング材の内部を不活性雰囲気にしたり、内部に吸湿性材
料（例えば酸化バリウム）を配置したりすると発光素子
の信頼性が向上する。
【０３４０】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クター（フレキシブルプリントサーキット：ＦＰＣ）を
取り付けて製品として完成する。このような出荷できる
状態にまでした状態を本明細書中では自発光型のディス
プレイという。
【０３４１】（実施例１４）本実施例では、図１で示し
た第１のソース信号線駆動回路１０２または第２のソー
ス信号線駆動回路１０４の詳しい構成について説明す
る。図２４に本願発明で用いられるソース信号線駆動回
路の一例を回路図で示す。
【０３４２】シフトレジスタ８０１、ラッチ（Ａ）（８
０２）、ラッチ（Ｂ）（８０３）、が図に示すように配
置されている。なお本実施例では、１組のラッチ（Ａ）
（８０２）と１組のラッチ（Ｂ）（８０３）が、４本の
ソース信号線Ｓ＿ａ〜Ｓ＿ｄに対応している。また本実
施例では信号が有する電圧の振幅の幅を変えるレベルシ
フタを設けなかったが、設計者が適宜設けるようにして
も良い。
【０３４３】クロック信号ＣＬＫ、ＣＬＫの極性が反転
したクロック信号ＣＬＫＢ、スタートパルス信号ＳＰ、
駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配
線からシフトレジスタ８０１に入力される。また外部か
ら入力されるデジタルデータ信号ＶＤは図に示した配線
からラッチ（Ａ）（８０２）に入力される。ラッチ信号
Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡ
Ｔｂはそれぞれ図に示した配線からラッチ（Ｂ）（８０
３）に入力される。
【０３４４】ラッチ（Ａ）（８０２）の詳しい構成につ
いて、ソース信号線Ｓ＿ａに対応するラッチ（Ａ）（８
０２）の一部８０４を例にとって説明する。ラッチ
（Ａ）（８０２）の一部８０４は２つのクロックドイン
バータと２つのインバータを有している。
【０３４５】ラッチ（Ａ）（８０２）の一部８０４の上
面図を図２５に示す。８３１ａ、８３１ｂはそれぞれ、
ラッチ（Ａ）（８０２）の一部８０４が有するインバー
タの１つを形成するＴＦＴの活性層であり、８３６は該
インバータの１つを形成するＴＦＴの共通のゲート電極
である。また８３２ａ、８３２ｂはそれぞれ、ラッチ
（Ａ）（８０２）の一部８０４が有するもう１つのイン
バータを形成するＴＦＴの活性層であり、８３７ａ、８
３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けら
れたゲート電極である。なおゲート電極８３７ａ、８３
７ｂは電気的に接続されている。
【０３４６】８３３ａ、８３３ｂはそれぞれ、ラッチ
（Ａ）（８０２）の一部８０４が有するクロックドイン
バータの１つを形成するＴＦＴの活性層である。活性層
８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けら
れており、ダブルゲート構造となっている。また活性層
８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられ
ており、ダブルゲート構造となっている。
【０３４７】８３４ａ、８３４ｂはそれぞれ、ラッチ
（Ａ）（８０２）の一部８０４が有するもう１つのクロ
ックドインバータを形成するＴＦＴの活性層である。活
性層８３４ａ上にはゲート電極８３９、８４０が設けら
れており、ダブルゲート構造となっている。また活性層
８３４ｂ上にはゲート電極８４０、８４１が設けられて
おり、ダブルゲート構造となっている。
【０３４８】（実施例１５）本願発明の自発光型のディ
スプレイにおいて、発光素子が有する有機化合物層に用
いられる材料は、有機化合物材料に限定されず、無機化
合物材料を用いても実施できる。但し、現在の無機化合
物材料は非常に駆動電圧が高いため、そのような駆動電
圧に耐えうる耐圧特性を有するＴＦＴを用いなければな
らない。
【０３４９】または、将来的にさらに駆動電圧の低い無
機化合物材料が開発されれば、本願発明に適用すること
は可能である。
【０３５０】また、本実施例の構成は、実施例１〜１４
のいずれの構成とも自由に組み合わせることが可能であ
る。
【０３５１】（実施例１６）本願発明において、有機化
合物層として用いる有機物質は低分子系有機物質であっ
てもポリマー系（高分子系）有機物質であっても良い。
低分子系有機物質はＡｌｑ3（トリス−８−キノリライ
ト−アルミニウム）、ＴＰＤ（トリフェニルアミン誘導
体）等を中心とした材料が知られている。ポリマー系有
機物質として、π共役ポリマー系の物質が挙げられる。
代表的には、ＰＰＶ（ポリフェニレンビニレン）、ＰＶ
Ｋ（ポリビニルカルバゾール）、ポリカーボネート等が
挙げられる。
【０３５２】ポリマー系（高分子系）有機物質は、スピ
ンコーティング法（溶液塗布法ともいう）、ディッピン
グ法、ディスペンス法、印刷法またはインクジェット法
など簡易な薄膜形成方法で形成でき、低分子系有機物質
に比べて耐熱性が高い。
【０３５３】また本願発明の自発光型のディスプレイが
有する発光素子において、その発光素子が有する有機化
合物層が、電子輸送層と生孔輸送層とを有している場
合、電子輸送層と生孔輸送層とを無機の材料、例えば非
晶質のＳｉまたは非晶質のＳｉ 1-xＣx等の非晶質半導体
で構成しても良い。
【０３５４】非晶質半導体には多量のトラップ準位が存
在し、かつ非晶質半導体が他の層と接する界面において
多量の界面準位を形成する。そのため、発光素子は低い
電圧で発光させることができるとともに、高輝度化を図
ることもできる。
【０３５５】また有機有機化合物層にドーパント（不純
物）を添加し、有機有機化合物層の発光の色を変化させ
ても良い。ドーパントとして、ＤＣＭ１、ナイルレッ
ド、ルブレン、クマリン６、ＴＰＢ、キナクリドン等が
挙げられる。
【０３５６】（実施例１７）本願発明の自発光型のディ
スプレイは、自発光型であるため液晶ディスプレイに比
べて明るい場所での視認性に優れ、しかも視野角が広
い。従って、様々な電子機器の表示部として用いること
ができる。例えば、ＴＶ放送等を大画面で鑑賞するには
対角３０インチ以上（典型的には４０インチ以上）の表
示装置（自発光型のディスプレイを筐体に組み込んだ表
示装置）の表示部として本願発明の自発光型のディスプ
レイを用いるとよい。
【０３５７】なお、表示装置には、パソコン用表示装
置、ＴＶ放送受信用表示装置、広告表示用表示装置等の
全ての情報表示用表示装置が含まれる。また、その他に
も様々な電子機器の表示部として本願発明の自発光型の
ディスプレイを用いることができる。
【０３５８】その様な本願発明の電子機器としては、ビ
デオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘ
ッドマウントディスプレイ）、ナビゲーションシステ
ム、音響再生装置（カーオーディオ、オーディオコンポ
等）、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置（具体的にはデジタルビデオディスク（ＤＶ
Ｄ）等の記録媒体を再生し、その画像を表示しうるディ
スプレイを備えた装置）などが挙げられる。特に、斜め
方向から見ることの多い携帯情報端末は視野角の広さが
重要視されるため、自発光型のディスプレイを用いるこ
とが望ましい。それら電子機器の具体例を図２６及び図
２７に示す。
【０３５９】図２６（Ａ）は表示装置であり、筐体２０
０１、支持台２００２、表示部２００３等を含む。本願
発明は表示部２００３に用いることができる。自発光型
のディスプレイは自発光型であるためバックライトが必
要なく、液晶ディスプレイよりも薄い表示部とすること
ができる。
【０３６０】図２６（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本願発明の自発光型のディスプレイは表示
部２１０２に用いることができる。
【０３６１】図２６（Ｃ）は頭部取り付け型の表示装置
の一部（右片側）であり、本体２２０１、信号ケーブル
２２０２、頭部固定バンド２２０３、表示部２２０４、
光学系２２０５、ディスプレイ２２０６等を含む。本願
発明の自発光型のディスプレイはディスプレイ２２０６
に用いることができる。
【０３６２】図２６（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本願発明の自発光型のディスプレイはこれら表
示部（ａ）、（ｂ）２３０４、２３０５に用いることが
できる。なお、記録媒体を備えた画像再生装置には家庭
用ゲーム機器なども含まれる。
【０３６３】図２６（Ｅ）はゴーグル型表示装置（ヘッ
ドマウントディスプレイ）であり、本体２４０１、表示
部２４０２、アーム部２４０３を含む。本願発明の自発
光型のディスプレイは表示部２４０２に用いることがで
きる。
【０３６４】図２６（Ｆ）はパーソナルコンピュータで
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４等を含む。本願発明の自発光型のデ
ィスプレイは表示部２５０３に用いることができる。
【０３６５】なお、将来的に有機化合物材料の発光輝度
が高くなれば、出力した画像情報を含む光をレンズ等で
拡大投影してフロント型若しくはリア型のプロジェクタ
ーに用いることも可能となる。
【０３６６】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。有機化合物材料の
応答速度は非常に高いため、自発光型のディスプレイは
動画表示に好ましい。
【０３６７】また、自発光型のディスプレイは発光して
いる部分が電力を消費するため、発光部分が極力少なく
なるように情報を表示することが望ましい。従って、携
帯情報端末、特に携帯電話や音響再生装置のような文字
情報を主とする表示部に自発光型のディスプレイを用い
る場合には、非発光部分を背景として文字情報を発光部
分で形成するように駆動することが望ましい。
【０３６８】ここで図２７（Ａ）は携帯電話であり、本
体２６０１、音声出力部２６０２、音声入力部２６０
３、表示部２６０４、操作スイッチ２６０５、アンテナ
２６０６を含む。本願発明の自発光型のディスプレイは
表示部２６０４に用いることができる。なお、表示部２
６０４は黒色の背景に白色の文字を表示することで携帯
電話の消費電力を抑えることができる。
【０３６９】また、図２７（Ｂ）は音響再生装置、具体
的にはカーオーディオであり、本体２７０１、表示部２
７０２、操作スイッチ２７０３、２７０４を含む。本願
発明の自発光型のディスプレイは表示部２７０２に用い
ることができる。また、本実施例では車載用オーディオ
を示すが、携帯型や家庭用の音響再生装置に用いても良
い。なお、表示部２７０４は黒色の背景に白色の文字を
表示することで消費電力を抑えられる。これは携帯型の
音響再生装置において特に有効である。
【０３７０】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１５に示し
たいずれの構成からなる自発光型のディスプレイを用い
ても良い。
【０３７１】
【発明の効果】本願発明では上記構成によって、ＴＦＴ
の特性に多少のばらつきがあっても、等しいゲート電圧
がかかったときに出力される電流量のばらつきを抑える
ことができる。よってＴＦＴの特性のバラツキによっ
て、同じ電圧の信号を入力しても発光素子の発光量が隣
接画素で大きく異なってしまうという事態を避けること
が可能になる。
【０３７２】また本願発明では、それぞれ一対のゲート
信号線駆動回路とソース信号線駆動回路を用いることに
よって、となりあう書き込み期間を一部重ねることがで
きる。これにより、表示期間を対応する書き込み期間よ
りも短く設定することが可能となり、非常に短い表示期
間を設定することが可能となる。その結果、高い階調数
を実現することが可能となる。
【０３７３】また、本願発明では、表示を行わない非発
光期間を設けることができる。従来のアナログ駆動の場
合、自発光型のディスプレイに全白の画像を表示させる
と、常に発光素子が発光することになり、有機化合物層
の劣化を早める原因となってしまう。本願発明は非発光
期間を設けることができるので、有機化合物層の劣化を
ある程度抑えることができる。
【図面の簡単な説明】
【図１】 本願発明の自発光型のディスプレイの回路
構成を示す図。
【図２】 本願発明の自発光型ディスプレイの画素部
の回路図。
【図３】 本願発明の自発光型ディスプレイの画素の
回路図。
【図４】 本願発明の自発光型ディスプレイの駆動方
法を示す図。
【図５】 本願発明の自発光型ディスプレイの画素の
回路図。
【図６】 本願発明の自発光型ディスプレイの画素の
回路図。
【図７】 本願発明の自発光型ディスプレイの画素の
回路図。
【図８】 本願発明の自発光型ディスプレイの駆動方
法を示す図。
【図９】 本願発明の自発光型ディスプレイの駆動方
法を示す図。
【図１０】 本願発明の自発光型ディスプレイの駆動方
法を示す図。
【図１１】 本願発明の自発光型ディスプレイの駆動方
法を示す図。
【図１２】 本願発明の自発光型ディスプレイの上面図
及び断面図。
【図１３】 本願発明の自発光型ディスプレイの上面図
及び断面図。
【図１４】 本願発明の自発光型ディスプレイの上面図
及び断面図。
【図１５】 本願発明の自発光型ディスプレイの上面図
及び断面図。
【図１６】 本願発明の自発光型ディスプレイの断面
図。
【図１７】 本願発明の自発光型ディスプレイの断面
図。
【図１８】 従来の自発光型ディスプレイの画素部の回
路図。
【図１９】 従来の自発光型ディスプレイの駆動方法を
示す図。
【図２０】 発光素子及びＴＦＴの電源電圧特性を示す
図。
【図２１】 本願発明の自発光型ディスプレイの作製工
程を示す図。
【図２２】 本願発明の自発光型ディスプレイの作製工
程を示す図。
【図２３】 本願発明の自発光型ディスプレイの作製工
程を示す図。
【図２４】 本願発明で用いられるソース信号線駆動回
路の回路図。
【図２５】 本願発明で用いられるラッチの上面図。
【図２６】 本願発明の自発光型ディスプレイを用いた
電子機器。
【図２７】 本願発明の自発光型ディスプレイを用いた
電子機器。
【符号の説明】
１０１ 画素部 １０２ ソース信号線駆動回路 １０２ａ シフトレジスタ １０２ｂ ラッチ（Ａ） １０２ｃ ラッチ（Ｂ） １０３ ゲート信号線駆動回路 １０４ ソース信号線駆動回路 １０４ａ シフトレジスタ １０４ｂ ラッチ（Ａ） １０４ｃ ラッチ（Ｂ） １０５ ゲート信号線駆動回路 １０６ 時分割階調データ信号発生回路 １０７ 画素 １０８ａ 駆動用ＴＦＴ １０８ｂ 駆動用ＴＦＴ １０９ａ 消去用ＴＦＴ １０９ｂ 消去用ＴＦＴ １１０ 発光素子 １１１ 対向電源 １１２ａ コンデンサ １１２ｂ コンデンサ １１３ａ スイッチング用ＴＦＴ １１３ｂ スイッチング用ＴＦＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６８０ Ｇ０９Ｇ 3/20 ６８０Ａ ６８０Ｓ ６８０Ｐ Ｈ０５Ｂ 33/08 Ｈ０５Ｂ 33/08 33/14 33/14 Ｂ

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】一対のソース信号線駆動回路と、一対のゲ
    ート信号線駆動回路と、画素部とを有する電子装置であ
    って、 前記画素部は複数の画素を有しており、 前記複数の画素は、発光素子と、一対の駆動用ＴＦＴ
    と、一対のスイッチング用ＴＦＴと、一対の消去用ＴＦ
    Ｔとをそれぞれ有し、 前記発光素子の発光は、前記一対の駆動用ＴＦＴによっ
    て制御され、 前記一対の駆動用ＴＦＴの一方は、前記一対のスイッチ
    ング用ＴＦＴの一方と、前記一対の消去用ＴＦＴの一方
    とによって制御され、 前記一対の駆動用ＴＦＴの残る一方は、前記一対のスイ
    ッチング用ＴＦＴの残る一方と、前記一対の消去用ＴＦ
    Ｔの残る一方とによって制御され、 前記発光素子の発光する時間を制御することで階調表示
    を行うことを特徴とする電子装置。
  2. 【請求項２】第１のソース信号線駆動回路と、第２のソ
    ース信号線駆動回路と、第１のゲート信号線駆動回路
    と、第２のゲート信号線駆動回路と、画素部と、前記第
    １のソース信号線駆動回路に接続された複数の第１のソ
    ース信号線と、前記第２のソース信号線駆動回路に接続
    された複数の第２のソース信号線と、前記第１のゲート
    信号線駆動回路に接続された複数の第１のゲート信号線
    と、前記第２のゲート信号線駆動回路に接続された複数
    の第２のゲート信号線と、電源供給線とを有する電子装
    置であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、第１のスイッチング用ＴＦＴと、第
    ２のスイッチング用ＴＦＴと、第１の消去用ＴＦＴと、
    第２の消去用ＴＦＴと、第１の駆動用ＴＦＴと、第２の
    駆動用ＴＦＴと、発光素子とをそれぞれ有し、 前記第１のスイッチング用ＴＦＴが有するゲート電極
    は、前記第１のゲート信号線と接続されており、 前記第２のスイッチング用ＴＦＴが有するゲート電極
    は、前記第２のゲート信号線と接続されており、 前記第１のスイッチング用ＴＦＴが有するソース領域と
    ドレイン領域は、一方は前記第１のソース信号線と、も
    う一方は前記第１の駆動用ＴＦＴが有するゲート電極と
    接続されており、 前記第２のスイッチング用ＴＦＴが有するソース領域と
    ドレイン領域は、一方は前記第２のソース信号線と、も
    う一方は前記第２の駆動用ＴＦＴが有するゲート電極と
    接続されており、 前記第１の消去用ＴＦＴが有するゲート電極は、前記第
    １のゲート信号線と接続されており、 前記第２の消去用ＴＦＴが有するゲート電極は、前記第
    ２のゲート信号線と接続されており、 前記第１の消去用ＴＦＴが有するソース領域とドレイン
    領域は、一方は前記電源供給線と、もう一方は前記第２
    の駆動用ＴＦＴが有するゲート電極と接続されており、 前記第２の消去用ＴＦＴが有するソース領域とドレイン
    領域は、一方は前記電源供給線と、もう一方は前記第１
    の駆動用ＴＦＴが有するゲート電極と接続されており、 前記第１の駆動用ＴＦＴが有するソース領域とドレイン
    領域はそれぞれ、一方は前記電源供給線に、もう一方は
    前記発光素子に接続されており、 前記第２の駆動用ＴＦＴが有するソース領域とドレイン
    領域はそれぞれ、一方は前記電源供給線に、もう一方は
    前記発光素子に接続されていることを特徴とする電子装
    置。
  3. 【請求項３】請求項２において、前記第１のスイッチン
    グ用ＴＦＴと前記第１の消去用ＴＦＴは、同時にオンの
    状態またはオフの状態に切り替わり、 前記第２のスイッチング用ＴＦＴと前記第２の消去用Ｔ
    ＦＴは、同時にオンの状態またはオフの状態に切り替わ
    ることを特徴とする電子装置。
  4. 【請求項４】請求項２または請求項３において、前記第
    １の駆動用ＴＦＴ及び前記第２の駆動用ＴＦＴはそれぞ
    れ、前記各駆動用ＴＦＴが有するゲート電極に前記電源
    供給線の電位が与えられるとオフの状態になることを特
    徴とする電子装置。
  5. 【請求項５】請求項２乃至請求項４のいずれか１項にお
    いて、１フレーム期間内にｎ個の書き込み期間Ｔａ１、
    Ｔａ２、・・・、Ｔａｎとｎ個の表示期間Ｔｒ１、Ｔｒ
    ２、・・・、Ｔｒｎとが設けられており、 前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎ
    はこの順序で出現し、 前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎはこ
    の順序で出現し、 前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎ
    のそれぞれが開始されてから、前記ｎ個の各書き込み期
    間Ｔａ１、Ｔａ２、・・・、Ｔａｎの次の書き込み期間が
    開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、
    …、Ｔｒｎであり、 前記書き込み期間Ｔａｎの次に出現する書き込み期間は
    次のフレーム期間において最初に出現する書き込み期間
    Ｔａ１’であり、 前記表示期間Ｔｒｎの次に出現する表示期間は次のフレ
    ーム期間において最初に出現する表示期間Ｔｒ１’であ
    り、 前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎ
    は、ｉ個の書き込み期間（ｉは０以上ｎ以下の整数）と
    （ｎ−ｉ）個の書き込み期間とに分けられ、 前記ｉ個の書き込み期間においてそれぞれ、前記第１の
    ソース信号線駆動回路から前記第１のソース信号線を介
    して、デジタルデータ信号が前記複数の画素の全てに入
    力され、 前記（ｎ−ｉ）個の書き込み期間においてそれぞれ、前
    記第２のソース信号線駆動回路から前記第２のソース信
    号線を介して、デジタルデータ信号が前記複数の画素の
    全てに入力され、 前記ｉ個の書き込み期間においてそれぞれ、前記ｉ個の
    各書き込み期間以前に前記第２のソース信号線駆動回路
    から入力された前記デジタルデータ信号が前記複数の画
    素の全てにおいて消去され、 前記（ｎ−ｉ）個の書き込み期間においてそれぞれ、前
    記（ｎ−ｉ）個の各書き込み期間以前に前記第１のソー
    ス信号線駆動回路から入力された前記デジタルデータ信
    号が前記複数の画素の全てにおいて消去され、前記ｎ個
    の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞ
    れと、前記ｎ個の各書き込み期間Ｔａ１、Ｔａ２、・・
    ・、Ｔａｎの次の書き込み期間Ｔａ２、Ｔａ３・・・、Ｔａ
    １’とからなる２つのとなりあう書き込み期間の組（Ｔ
    ａ１、Ｔａ２）、（Ｔａ２、Ｔａ３）、・・・、（Ｔａ
    （ｎ−１）、Ｔａｎ）、（Ｔａｎ、Ｔａ１’）は、ｊ個
    のとなりあう書き込み期間の組（ｊは０以上（ｎ−１）
    以下の整数）と（ｎ−ｊ）個のとなりあう書き込み期間
    の組とに分けられ、 前記ｊ個のとなりあう書き込み期間の組のそれぞれにお
    いて、２つの書き込み期間は互いに一部重なり、 前記（ｎ−ｊ）個のとなりあう書き込み期間の組のそれ
    ぞれにおいて、２つの書き込み期間は互いに重ならず、 前記ｊ個のとなりあう書き込み期間の組それぞれにおい
    て、一方の書き込み期間は、前記第１のソース信号線駆
    動回路からデジタルデータ信号が前記複数の画素の全て
    に入力され、残る一方の書き込み期間は、前記第２のソ
    ース信号線駆動回路からデジタルデータ信号が前記複数
    の画素の全てに入力され、前記ｎ個の書き込み期間Ｔａ
    １、Ｔａ２、・・・、Ｔａｎにおいてそれぞれ、前記複数
    の画素がそれぞれ有する前記発光素子は、前記複数の画
    素に入力された前記デジタルデータ信号に基づいて、発
    光状態となるか非発光状態となるかを選択され、 前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおい
    てそれぞれ、前記複数の画素がそれぞれ有する前記発光
    素子は、前記デジタルデータ信号に基づいて、それぞれ
    発光状態または非発光状態となり、 前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎのうち
    のｍ個の表示期間（ｍは０以上ｎ以下の整数）において
    それぞれ、前記複数の画素がそれぞれ有する前記発光素
    子の全てが非発光状態となり、 前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎのそれ
    ぞれと、前記ｎ個の各表示期間Ｔｒ１、Ｔｒ２、・・・、
    Ｔｒｎの次の書き込み期間Ｔｒ２、Ｔｒ３、・・・、Ｔｒ
    １’とからなる２つのとなりあう書き込み期間の長さの
    和Ｔｒ１+Ｔｒ２、Ｔｒ２+Ｔｒ３、…、Ｔｒｎ+Ｔｒ
    １’はそれぞれ、前記書き込み期間Ｔａ１、Ｔａ２、
    …、Ｔａｎの長さ以上であることを特徴とする電子装
    置。
  6. 【請求項６】請求項５において、前記（ｎ−ｍ）個の表
    示期間の長さの比が、ｋ個の期間Ｔ１、Ｔ２、・・・、Ｔ
    ｋ（ｋは１以上（ｎ−ｍ）以下の整数）を（ｎ−ｍ−
    ｋ）回分割した結果できる（ｎ−ｍ）個の期間の長さの
    比と一致し、 前記ｋ個の期間Ｔ１、Ｔ２、・・・、Ｔｋの長さの比は、
    短い順に並べた場合、２0：２1：・・・：２(k-1)で表され
    ることを特徴とする電子装置。
  7. 【請求項７】請求項５または請求項６において、前記ｎ
    個のとなりあう書き込み期間の組（Ｔａ１、Ｔａ２）、
    （Ｔａ２、Ｔａ３）、・・・、（Ｔａｎ、Ｔａ１’）のう
    ち少なくとも１つのとなりあう書き込み期間の組は、２
    つの書き込み期間が互いに一部重なることを特徴とする
    電子装置。
  8. 【請求項８】請求項５乃至請求項７のいずれか１項にお
    いて、前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎ
    のうち少なくとも１つの表示期間において、前記複数の
    画素がそれぞれ有する前記発光素子の全てが非発光状態
    となることを特徴とする電子装置。
  9. 【請求項９】請求項５乃至請求項７のいずれか１項にお
    いて、前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎ
    において、前記複数の画素がそれぞれ有する前記発光素
    子の全てが非発光状態となる表示期間がないことを特徴
    とする電子装置。
  10. 【請求項１０】請求項５乃至請求項９のいずれか１項に
    おいて、前記ｉ個の書き込み期間の長さは全て同じであ
    り、 前記（ｎ−ｉ）個の書き込み期間の長さは全て同じであ
    ることを特徴とする電子装置。
  11. 【請求項１１】請求項５乃至請求項９のいずれか１項に
    おいて、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・
    ・、Ｔａｎの長さは全て同じであることを特徴とする電
    子装置。
  12. 【請求項１２】請求項５乃至請求項１１のいずれか１項
    において、前記ｉ個の書き込み期間と前記（ｎ−ｉ）個
    の書き込み期間は、交互に出現することを特徴とする電
    子装置。
  13. 【請求項１３】請求項５乃至請求項１２のいずれか１項
    において、前記（ｎ−ｍ）個の表示期間の長さの比は、
    短い順に並べた場合、２0：２1：・・・：２(n-m-1)で表さ
    れることを特徴とする電子装置。
  14. 【請求項１４】請求項１乃至請求項１３のいずれか１項
    において、前記一対のソース信号線駆動回路と、前記一
    対のゲート信号線駆動回路とは、前記画素部と同一の基
    板上にＴＦＴを用いて形成され、前記一対のソース信号
    線駆動回路の駆動周波数は１０ＭＨｚ以上であることを
    特徴とする電子装置。
  15. 【請求項１５】請求項１乃至請求項１４のいずれか１項
    において、前記発光素子は、画素電極と、対向電極と、
    前記画素電極と前記対向電極の間に設けられた有機化合
    物層とを有することを特徴とする電子装置。
  16. 【請求項１６】請求項２乃至請求項１４のいずれか１項
    において、前記発光素子は、画素電極と、対向電極と、
    前記画素電極と前記対向電極の間に設けられた有機化合
    物層とを有し、 前記対向電極は一定の電位に保たれ、 前記電源供給線は一定の電位に保たれることを特徴とす
    る電子装置。
  17. 【請求項１７】請求項１５または請求項１６において、
    前記有機化合物層は低分子系有機物質またはポリマー系
    有機物質であることを特徴とする電子装置。
  18. 【請求項１８】請求項１７において、前記低分子系有機
    物質は、Ａｌｑ3（トリス−８−キノリライト−アルミ
    ニウム）またはＴＰＤ（トリフェニルアミン誘導体）を
    含むことを特徴とする電子装置。
  19. 【請求項１９】請求項１７において、前記ポリマー系有
    機物質は、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ
    （ポリビニルカルバゾール）またはポリカーボネートを
    含むことを特徴とする電子装置。
  20. 【請求項２０】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とする表示装
    置。
  21. 【請求項２１】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とするビデオ
    カメラ。
  22. 【請求項２２】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とする頭部取
    り付け型の表示装置。
  23. 【請求項２３】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とするＤＶＤ
    プレーヤー。
  24. 【請求項２４】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とするヘッド
    マウントディスプレイ。
  25. 【請求項２５】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とするパーソ
    ナルコンピュータ。
  26. 【請求項２６】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とする携帯電
    話。
  27. 【請求項２７】請求項１乃至請求項１９のいずれか１項
    に記載の前記電子装置を用いることを特徴とするカーオ
    ーディオ。
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