JP4152603B2 - 発光装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はＥＬ（エレクトロルミネッセンス）素子を基板上に作り込んで形成された電子ディスプレイに関する。特に半導体素子（半導体薄膜を用いた素子）を用いたＥＬディスプレイに関する。またＥＬディスプレイを表示部に用いた発光装置に関する。
【０００２】
【従来の技術】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型の電子ディスプレイへの応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来基板の外に設けられた駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型の電子ディスプレイは、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、電子ディスプレイの小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。
【０００４】
そしてさらに、自発光型素子としてＥＬ素子を有したアクティブマトリクス型のＥＬディスプレイの研究が活発化している。ＥＬディスプレイは有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
ＥＬディスプレイは、液晶ディスプレイと異なり自発光型である。ＥＬ素子は一対の電極（陽極と陰極）間に電場を加えることでルミネッセンスが発生する有機化合物を含む層（以下、ＥＬ層と記す）が挟まれた構造となっているが、ＥＬ層は通常、積層構造となっている。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進められているＥＬディスプレイは殆どこの構造を採用している。
【０００６】
また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０００７】
本明細書において陰極と陽極の間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てＥＬ層に含まれる。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちのいずれか一方の発光を用いても良いし、または両方の発光を用いても良い。
【０００８】
そして、上記構造でなるＥＬ層に一対の電極から所定の電圧をかけ、それにより発光層においてキャリアの再結合が起こって発光する。なお本明細書においてＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。
【０００９】
ＥＬディスプレイの駆動方法として、アナログ方式の駆動方法（アナログ駆動）が挙げられる。ＥＬディスプレイのアナログ駆動について、図２５及び図２６を用いて説明する。
【００１０】
図２５にアナログ駆動のＥＬディスプレイの画素部１８００の構造を示す。ゲート信号線駆動回路からのゲート信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は、各画素が有するスイッチング用ＴＦＴ１８０１のゲート電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１８０１のソース領域とドレイン領域は、一方がアナログのビデオ信号を入力するソース信号線（データ信号線ともいう）Ｓ１〜Ｓｘに、もう一方が各画素が有するＥＬ駆動用ＴＦＴ１８０４のゲート電極及び各画素が有するコンデンサ１８０８にそれぞれ接続されている。
【００１１】
各画素が有するＥＬ駆動用ＴＦＴ１８０４のソース領域は電源供給線Ｖ１〜Ｖｘに接続されており、ドレイン領域はＥＬ素子１８０６に接続されている。電源供給線Ｖ１〜Ｖｘの電位を電源電位と呼ぶ。また電源供給線Ｖ１〜Ｖｘは、各画素が有するコンデンサ１８０８に接続されている。
【００１２】
ＥＬ素子１８０６は陽極と、陰極と、陽極と陰極の間に設けられたＥＬ層とを有する。ＥＬ素子１８０６の陽極がＥＬ駆動用ＴＦＴ１８０４のドレイン領域と接続している場合、ＥＬ素子１８０６の陽極が画素電極、陰極が対向電極となる。逆にＥＬ素子１８０６の陰極がＥＬ駆動用ＴＦＴ１８０４のドレイン領域と接続している場合、ＥＬ素子１８０６の陽極が対向電極、陰極が画素電極となる。
【００１３】
なお本明細書において、対向電極の電位を対向電位と呼ぶ。なお対向電極に対向電位を与える電源を対向電源と呼ぶ。画素電極の電位と対向電極の電位の電位差がＥＬ駆動電圧であり、このＥＬ駆動電圧がＥＬ層にかかる。
【００１４】
図２５で示したＥＬディスプレイを、アナログ方式で駆動させた場合のタイミングチャートを図２６に示す。１つのゲート信号線が選択されてから、その次に別のゲート信号線が選択されるまでの期間を１ライン期間（Ｌ）と呼ぶ。また１つの画像が表示されてから次の画像が表示されるまでの期間が１フレーム期間（Ｆ）に相当する。図２５のＥＬディスプレイの場合、ゲート信号線はｙ本あるので、１フレーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けられている。
【００１５】
解像度が高くなるにつれて１フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。
【００１６】
まず電源供給線Ｖ１〜Ｖｘは一定の電源電位に保たれている。そして対向電極の電位である対向電位も一定の電位に保たれている。対向電位は、ＥＬ素子が発光する程度に電源電位との間に電位差を有している。
【００１７】
第１のライン期間（Ｌ１）において、ゲート信号線駆動回路からゲート信号線Ｇ１に入力されるゲート信号によって、ゲート信号線Ｇ１が選択される。
【００１８】
なお本明細書においてゲート信号線が選択されるとは、該ゲート信号線にゲート電極が接続された薄膜トランジスタが全てオンの状態になることを意味する。
【００１９】
そして、ソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ１８０１はオンの状態になっているので、ソース信号線Ｓ１〜Ｓｘに入力されたアナログのビデオ信号は、スイッチング用ＴＦＴ１８０１を介してＥＬ駆動用ＴＦＴ１８０４のゲート電極に入力される。
【００２０】
ＥＬ駆動用ＴＦＴ１８０４のチャネル形成領域を流れる電流の量は、ＥＬ駆動用ＴＦＴ１８０４のゲート電極に入力される信号の電位の高さ（電圧）によって制御される。よって、ＥＬ素子１８０６の画素電極にかかる電位は、ＥＬ駆動用ＴＦＴ１８０４のゲート電極に入力されたアナログのビデオ信号の電位の高さによって決まる。そしてＥＬ素子１８０６はアナログのビデオ信号の電位に制御されて発光を行う。
【００２１】
上述した動作を繰り返し、にソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了すると、第１のライン期間（Ｌ１）が終了する。なお、ソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了するまでの期間と水平帰線期間とを合わせて１つのライン期間としても良い。
【００２２】
そして次に第２のライン期間（Ｌ２）となり、ゲート信号によってゲート信号線Ｇ２が選択される。そして第１のライン期間（Ｌ１）と同様にソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。
【００２３】
そして全てのゲート信号線（Ｇ１〜Ｇｙ）にゲート信号が入力されると、全てのライン期間（Ｌ１〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が表示を行い、１つの画像が形成される。なお全てのライン期間（Ｌ１〜Ｌｙ）と垂直帰線期間とを合わせて１フレーム期間としても良い。
【００２４】
以上のように、アナログのビデオ信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ駆動方法と呼ばれる駆動方式であり、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。
【００２５】
【発明が解決しようとする課題】
上述したアナログ駆動方法において、ＥＬ素子に供給される電流量がＥＬ駆動用ＴＦＴのゲート電圧によって制御される様子を図２７を用いて詳しく説明する。
【００２６】
図２７（Ａ）はＥＬ駆動用ＴＦＴのトランジスタ特性を示すグラフであり、２８０１はＩ_DS−Ｖ_GS特性（又はＩ_DS−Ｖ_GS曲線）と呼ばれている。ここでＩ_DSはドレイン電流であり、Ｖ_GSはゲート電極とソース領域間の電圧（ゲート電圧）である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。
【００２７】
アナログ駆動方法において階調表示を行う場合、ＥＬ素子は上記Ｉ_DS−Ｖ_GS特性の点線２８０２で示した領域を用いて駆動する。２８０２で囲んだ領域の拡大図を図２７（Ｂ）に示す。
【００２８】
図２７（Ｂ）において、斜線で示す領域は飽和領域と呼ばれている。具体的には、しきい値電圧をＶ_THとすると、｜Ｖ_GS−Ｖ_TH｜＜｜Ｖ_DS｜を満たすようなゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。
【００２９】
スイッチング用ＴＦＴがオンとなって画素内に入力されたアナログのビデオ信号はＥＬ駆動用ＴＦＴのゲート電圧となる。このとき、図２７（Ａ）に示したＩ_DS−Ｖ_GS特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、ＥＬ駆動用ＴＦＴのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電位が定まり、所定のドレイン電流がＥＬ素子に流れ、その電流量に対応した発光量で前記ＥＬ素子が発光する。
【００３０】
以上のように、ビデオ信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。
【００３１】
しかしながら、上記アナログ駆動はＴＦＴの特性のバラツキに非常に弱いという欠点がある。仮に各画素のＥＬ駆動用ＴＦＴに等しいゲート電圧がかかったとしても、ＥＬ駆動用ＴＦＴのＩ_DS−Ｖ_GS特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図２７（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化する飽和領域を使っているため、Ｉ_DS−Ｖ_GS特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうと、僅かなＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００３２】
このように、アナログ駆動はＥＬ駆動用ＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型のＥＬディスプレイの階調表示における障害となっていた。
【００３３】
本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型のＥＬディスプレイを提供することを課題とする。そして、そのようなアクティブマトリクス型ＥＬディスプレイを表示用ディスプレイとして具備する高性能な発光装置（電子機器）を提供することを課題とする。
【００３４】
【課題を解決するための手段】
本発明者は、アナログ駆動の問題は、ゲート電圧の変化に対してドレイン電流が指数関数的に変化するためにＩ_DS−Ｖ_GS特性のばらつきの影響を受けやすい飽和領域を用いて階調表示を行っていることに起因すると考えた。
【００３５】
即ち、Ｉ_DS−Ｖ_GS特性のばらつきがあった場合に、飽和領域はゲート電圧の変化に対してドレイン電流が指数関数的に変化するため、等しいゲート電圧がかかってもでも異なる電流（ドレイン電流）が出力されてしまい、その結果、所望の階調が得られないという不具合が生じるのである。
【００３６】
そこで本発明人は、ＥＬ素子の発する光の量の制御を、飽和領域を用いた電流の制御により行うのではなく、主にＥＬ素子が発光する時間の制御によって行うことを考えた。つまり本発明ではＥＬ素子の発する光の量を時間で制御し、階調表示を行う。ＥＬ素子の発光時間を制御することで階調表示を行う時分割方式の駆動方法（以下、デジタル駆動という）と呼ぶ。なお時分割方式の駆動方法によって行われる階調表示を時分割階調表示と呼ぶ。
【００３７】
上記構成によって本発明では、ＥＬ駆動用ＴＦＴのＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、同じ電圧の信号を入力したときにＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００３８】
【発明の実施の形態】
以下に、本発明のＥＬディスプレイの構造及びその駆動方法について説明する。ここではｎビットのデジタルビデオ信号により２ⁿ階調の表示を行う場合について説明する。
【００３９】
図１に本発明のＥＬディスプレイのブロック図の一例を示す。図１のＥＬディスプレイは、基板上に形成されたＴＦＴによって画素部１０１、画素部１０１の周辺に配置されたソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路（第１のゲート信号線駆動回路）１０３、消去用ゲート信号線駆動回路（第２のゲート信号線駆動回路）１０４を有している。なお、本実施の形態において示すＥＬディスプレイはソース信号線駆動回路を１つ有しているが、本発明はこれに限定されず、ソース信号線駆動回路を２つ以上有していてもよい。
【００４０】
また本発明において、ソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３または消去用ゲート信号線駆動回路１０４は、画素部１０１が設けられている基板上に設けても良いし、ＩＣチップ上に設けてＦＰＣまたはＴＡＢを介して画素部１０１と接続されるようにしても良い。
【００４１】
画素部１０１の拡大図を図２に示す。ソース信号線Ｓ１〜Ｓｘ、電源供給線Ｖ１〜Ｖｘ、書き込み用ゲート信号線（第１のゲート信号線）Ｇａ１〜Ｇａｙ、消去用ゲート信号線（第２のゲート信号線）Ｇｅ１〜Ｇｅｙが画素部１０１に設けられている。
【００４２】
ソース信号線Ｓ１〜Ｓｘと、電源供給線Ｖ１〜Ｖｘと、書き込み用ゲート信号線Ｇａ１〜Ｇａｙと、消去用ゲート信号線Ｇｅ１〜Ｇｅｙとを１つづつ有する領域が画素１０５である。画素部１０１にはマトリクス状に複数の画素１０５が配列されることになる。
【００４３】
画素１０５の拡大図を図３に示す。１０７はスイッチング用ＴＦＴ、１０８はＥＬ駆動用ＴＦＴ、１０９は消去用ＴＦＴ、１１０はＥＬ素子、１１１は対向電源、１１２はコンデンサである。ＥＬ駆動用ＴＦＴ１０８は２つのＥＬ駆動用ＴＦＴ（第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴ）が並列に接続されたものである。本明細書において、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴとを合わせて、ＥＬ駆動用ＴＦＴと呼ぶ
【００４４】
スイッチング用ＴＦＴ１０７のゲート電極は、書き込み用ゲート信号線Ｇａ（Ｇａ１〜Ｇａｙのいずれか１つ）に接続されている。スイッチング用ＴＦＴ１０７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に接続されており、もう一方がＥＬ駆動用ＴＦＴ１０８のゲート電極、各画素が有するコンデンサ１１２及び消去用ＴＦＴ１０９のソース領域又はドレイン領域に接続されている。
【００４５】
コンデンサ１１２はスイッチング用ＴＦＴ１０７が非選択状態（オフの状態）にある時、ＥＬ駆動用ＴＦＴ１０８のゲート電圧を保持するために設けられている。なお本実施の形態ではコンデンサ１１２を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ１１２を設けない構成にしても良い。
【００４６】
また、ＥＬ駆動用ＴＦＴ１０８のソース領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１つ）に接続され、ドレイン領域はＥＬ素子１１０に接続される。電源供給線Ｖはコンデンサ１１２に接続されている。
【００４７】
また消去用ＴＦＴ１０９のソース領域とドレイン領域のうち、ＥＬ駆動用ＴＦＴ１０８のゲート電極に接続されていない方は、電源供給線Ｖに接続されている。そして消去用ＴＦＴ１０９のゲート電極は、消去用ゲート信号線Ｇｅ（Ｇｅ１〜Ｇｅｙのいずれか１つ）に接続されている。
【００４８】
ＥＬ素子１１０は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極がＥＬ駆動用ＴＦＴ１０８のドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極がＥＬ駆動用ＴＦＴ１０８のドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００４９】
ＥＬ素子１１０の対向電極は、画素部１０１を有する基板の外部に設けられた対向電源１１１に接続されており、常に対向電位が与えられている。また電源供給線Ｖは画素部１０１を有する基板の外部に設けられた電源（図示せず）に接続されており、常に電源電位が与えられている。そして対向電位と電源電位は、電源電位が画素電極に与えられたときにＥＬ素子が発光する程度の電位差に常に保たれている。
【００５０】
現在の典型的なＥＬディスプレイは、画素部の面積あたりの発光量が２００ｃｄ／ｍ²の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ²程度必要となる。そのため画素部のサイズが大きくなると、ＩＣ等に設けられた電源から電源供給線に与えられる電位をスイッチで制御することが難しくなる。本発明においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【００５１】
スイッチング用ＴＦＴ１０７、ＥＬ駆動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴは同じ極性を有していることが必要である。そして、ＥＬ素子１１０の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１０８はｐチャネル型ＴＦＴであることが好ましい。また逆にＥＬ素子１１０の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴであることが好ましい。
【００５２】
またスイッチング用ＴＦＴ１０７、ＥＬ駆動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【００５３】
次に図１〜図３で示した本発明のＥＬディスプレイの駆動方法について、図４を用いて説明する。
【００５４】
はじめに、書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇａ１に入力される書き込み用ゲート信号（第１のゲート信号）によって書き込み用ゲート信号線Ｇａ１が選択される。そして書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【００５５】
そして同時に、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに入力される１ビット目のデジタルビデオ信号が、スイッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。なお本明細書において、デジタルビデオ信号がスイッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。
【００５６】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【００５７】
本実施の形態では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極に電源電位が与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【００５８】
逆に、デジタルビデオ信号が「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ素子１１０の画素電極に電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光する。
【００５９】
なお本実施の形態ではデジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８がオンの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８オフの状態となっても良い。
【００６０】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【００６１】
次に書き込み用ゲート信号線Ｇａ１の選択が終了すると、書き込み用ゲート信号線Ｇａ２が書き込み用ゲート信号によって選択される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデジタルビデオ信号が入力される。
【００６２】
そして順に、全ての書き込み用ゲート信号線Ｇａ１〜Ｇａｙが選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【００６３】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線駆動回路１０４から消去用ゲート信号線Ｇｅ１に入力される消去用ゲート信号（第２のゲート信号）によって、消去用ゲート信号線Ｇｅ１が選択される。そして、消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。
【００６４】
電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域の電位が同じになり、ゲート電圧が０Ｖになる。よってＥＬ駆動用ＴＦＴ１０８はオフの状態となる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によって選択されたときからＥＬ駆動用ＴＦＴのゲート電極が保持していたデジタルビデオ信号は、ＥＬ駆動用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子１１０は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。
【００６５】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用ゲート信号線Ｇｅ１が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【００６６】
そして消去用ゲート信号線Ｇｅ１の選択が終了すると、消去用ゲート信号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなる。その結果２ライン目の画素が有するＥＬ素子は全て非発光の状態になり、２ライン目の画素が表示を行わない非表示の状態となる。
【００６７】
そして順に、全ての消去用ゲート信号線に消去用ゲート信号が入力されていく。全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【００６８】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素が保持している１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用ゲート信号による書き込み用ゲート信号線Ｇａ１の選択が行われる。そして１ライン目の画素に、２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【００６９】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【００７０】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号による消去用ゲート信号線Ｇｅ１の選択が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【００７１】
そして順に、全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【００７２】
上述した動作はｍビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（この場合書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が定められる。
【００７３】
説明をわかりやすくするために、図４ではｍ＝ｎ−２の場合を例にとって示すが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、１からｎまでの値を任意に選択することが可能である。
【００７４】
ｍ〔ｎ−２（以下、括弧内はｍ＝ｎ−２の場合を示す）〕ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒｍ〔ｎ−２〕となり表示を行う。そして次のビットのデジタルビデオ信号が入力されるまで、ｍ〔ｎ−２〕ビット目のデジタルビデオ信号は画素に保持される。
【００７５】
そして次に（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、画素に保持されていたｍ〔ｎ−２〕ビット目のデジタルビデオ信号は、（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕となり、表示を行う。（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号は、次のビットのデジタルビデオ信号が入力されるまで画素に保持される。
【００７６】
上述した動作をｎビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われる。表示期間Ｔｒｍ〔ｎ−２〕、…、Ｔｒｎは、書き込み期間Ｔａｍ〔ｎ−２〕、…、Ｔａｎが開始されてから、その次に出現する書き込み期間が開始されるまでの期間である。
【００７７】
全ての表示期間Ｔｒ１〜Ｔｒｎが終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。
【００７８】
そして１フレーム期間終了後は、再び書き込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によって選択される。そして、１ビット目のデジタルビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【００７９】
ＥＬディスプレイは１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【００８０】
また本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短いことが重要である。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２⁰：２¹：２²：…：２^(n-2)：２^(n-1)とすることが必要である。この表示期間の組み合わせで２ⁿ階調のうち所望の階調表示を行うことができる。
【００８１】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【００８２】
ｍビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【００８３】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互いに重ならない順序の方がより好ましい。
【００８４】
本発明は上記構成によって、ＴＦＴによってＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、ＥＬ駆動用ＴＦＴに等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００８５】
また本発明ではＥＬ駆動用ＴＦＴとして、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴとが並列に設けられている。これによって、ＥＬ駆動用ＴＦＴの活性層を流れる電流によって発生した熱の放射を効率的に行うことができ、ＥＬ駆動用ＴＦＴの劣化を抑えることができる。また、ＥＬ駆動用ＴＦＴのしきい値や移動度などの特性のばらつきによって生じるドレイン電流のばらつきを抑えることができる。
【００８６】
なお本実施の形態ではＥＬ駆動用ＴＦＴとして、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴの２つのＴＦＴを用いたが、本発明はこれに限定されない。各画素において、ＥＬ駆動用ＴＦＴとして用いるＴＦＴの数は、２以上であれば良い。
【００８７】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【００８８】
なお本発明においては、表示期間と書き込み期間とが一部重なっている。言い換えると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
【００８９】
なお本実施の形態では、ＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。ＥＬ駆動用ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。このゲート容量をＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。
【００９０】
このゲート容量の容量値は、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【００９１】
なお、上述した本発明の構成はＥＬディスプレイへの適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。また応答時間が数１０μｓｅｃ程度以下の、高速応答する液晶が開発された場合には、液晶ディスプレイに適用することも可能である。
【００９２】
【実施例】
以下に、本発明の実施例を説明する。
【００９３】
（実施例１）
本実施例では、本発明のＥＬディスプレイにおいて、６ビットのデジタルビデオ信号により２⁶階調の表示を行う場合について図５を用いて説明する。なお本実施例のＥＬディスプレイは、図１〜図３に示した構造を有する。
【００９４】
はじめに書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇａ１に入力される書き込み用ゲート信号によって、書き込み用ゲート信号線Ｇａ１が選択される。そして書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【００９５】
そして同時に、ソース信号線Ｓ１〜Ｓｘにソース信号線駆動回路１０２から、１ビット目のデジタルビデオ信号が入力される。デジタルビデオ信号はスイッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。
【００９６】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【００９７】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光する。
【００９８】
このように１ライン目の画素は、デジタルビデオ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【００９９】
次に書き込み用ゲート信号線Ｇａ１の選択が終了すると、書き込み用ゲート信号によって書き込み用ゲート信号線Ｇａ２が選択される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデジタルビデオ信号が入力される。
【０１００】
そして全ての書き込み用ゲート信号線Ｇａ１〜Ｇａｙが選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１０１】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線駆動回路１０４から消去用ゲート信号線Ｇｅ１に入力される消去用ゲート信号によって、消去用ゲート信号線Ｇｅ１が選択される。
【０１０２】
そして消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。
【０１０３】
電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によって選択されたときからＥＬ駆動用ＴＦＴ１０８のゲート電極が保持していたデジタルビデオ信号は、ＥＬ駆動用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって１ライン目の画素が表示を行わなくなる。
【０１０４】
消去用ゲート信号線Ｇｅ１が選択されると同時に１ライン目の画素の表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１０５】
そして消去用ゲート信号線Ｇｅ１の選択が終了すると、消去用ゲート信号によって消去用ゲート信号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなる。その結果２ライン目の画素が有するＥＬ素子は全て非発光の状態になり、２ライン目の画素が表示を行わなくなり、非表示の状態となる。
【０１０６】
そして全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される。全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１０７】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素に保持されている１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用ゲート信号線Ｇａ１の選択が行われる。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１０８】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１０９】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｇｅ１の選択が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１１０】
そして全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が、消去期間Ｔｅ２である。
【０１１１】
上述した動作は５ビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（本実施例では書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、Ｔｒ４と非表示期間Ｔｄ２、Ｔｄ３、Ｔｄ４も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ５と消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ４とによって、その期間が定められる。
【０１１２】
５ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ５となり表示を行う。そして次のビットのデジタルビデオ信号が入力されるまで、５ビット目のデジタルビデオ信号は画素に保持される。
【０１１３】
そして次に６ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、画素に保持されていた５ビット目のデジタルビデオ信号は、６ビット目のデジタルビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ６となり、表示を行う。６ビット目のデジタルビデオ信号は、再び次のフレーム期間の１ビット目のデジタルビデオ信号が入力されるまで画素に保持される。
【０１１４】
再び次のフレーム期間の１ビット目のデジタルビデオ信号が画素に入力されると、表示期間Ｔｒ６は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ６）が終了すると、１つの画像を表示することができる。そして上述した動作を繰り返す。
【０１１５】
表示期間Ｔｒ５は、書き込み期間Ｔａ５が開始されてから、書き込み期間Ｔａ６が開始されるまでの期間である。そして表示期間Ｔｒ６は、書き込み期間Ｔａ６が開始されてから、次のフレーム期間の書き込み期間Ｔａ１が開始されるまでの期間である。
【０１１６】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：…：Ｔｒ５：Ｔｒ６＝２⁰：２¹：…：２⁴：２⁵となるように設定する。この表示期間の組み合わせで２⁶階調のうち所望の階調表示を行うことができる。
【０１１７】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には５％の輝度が表現でき、Ｔｒ３とＴｒ５を選択した場合には３２％の輝度が表現できる。
【０１１８】
本実施例において、５ビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａ５は、表示期間Ｔｒ５の長さよりも短いことが肝要である。
【０１１９】
また表示期間（Ｔｒ１〜Ｔｒ６）は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅ６）が互いに重ならない順序の方がより好ましい。また表示期間（Ｔｒ１〜Ｔｒ６）も互いに重ならない順序の方がより好ましい。
【０１２０】
本発明は上記構成によって、ＴＦＴによってＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１２１】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１２２】
（実施例２）
本実施例では、６ビットのデジタルビデオ信号に対応した本発明の駆動方法において、表示期間Ｔｒ１〜Ｔｒ６の出現する順序について説明する。
【０１２３】
図６に本実施例の駆動方法を示すタイミングチャートを示す。画素の詳しい駆動の仕方については実施例１を参照すれば良いので、ここでは省略する。本実施例の駆動方法では、１フレーム期間中で１番長い非表示期間（本実施例ではＴｄ１）を１フレーム期間の最後に設ける。上記構成によって、非表示期間Ｔｄ１と、次のフレーム期間の最初の表示期間（本実施例ではＴｒ４）との間にフレーム期間の区切れがあるように人間の目に映る。これによって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１２４】
なお本実施例では、６ビットのデジタルビデオ信号の場合について説明したが、本発明はこれに限定されない。本実施例はデジタルビデオ信号のビット数に限定されることなく実施することが可能である。
【０１２５】
（実施例３）
本実施例では、本発明のＥＬディスプレイにおいて、４ビットのデジタルビデオ信号により２⁴階調の表示を行う場合について図７を用いて説明する。なお本実施例のＥＬディスプレイは、図１〜図３に示した構造を有する。
【０１２６】
はじめに書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇａ１に入力される書き込み用ゲート信号によって、書き込み用ゲート信号線Ｇａ１が選択される。そして書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【０１２７】
そして同時に、ソース信号線Ｓ１〜Ｓｘにソース信号線駆動回路１０２から、１ビット目のデジタルビデオ信号が入力される。デジタルビデオ信号はスイッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。
【０１２８】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【０１２９】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光する。
【０１３０】
このように１ライン目の画素は、デジタルビデオ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１３１】
次に書き込み用ゲート信号線Ｇａ１の選択が終了すると、書き込み用ゲート信号によって書き込み用ゲート信号線Ｇａ２が選択される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデジタルビデオ信号が入力される。
【０１３２】
そして全ての書き込み用ゲート信号線Ｇａ１〜Ｇａｙが選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１３３】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線駆動回路１０４から消去用ゲート信号線Ｇｅ１に入力される消去用ゲート信号によって、消去用ゲート信号線Ｇｅ１が選択される。
【０１３４】
そして消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。
【０１３５】
電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によって選択されたときからＥＬ駆動用ＴＦＴ１０８のゲート電極が保持していたデジタルビデオ信号は、ＥＬ駆動用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって１ライン目の画素が表示を行わなくなる。
【０１３６】
消去用ゲート信号線Ｇｅ１が選択されると同時に１ライン目の画素の表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１３７】
そして消去用ゲート信号線Ｇｅ１の選択が終了すると、消去用ゲート信号によって消去用ゲート信号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなる。その結果２ライン目の画素が有するＥＬ素子は全て非発光の状態になり、２ライン目の画素が表示を行わなくなり、非表示の状態となる。
【０１３８】
そして全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される。全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１３９】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素に保持されている１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用ゲート信号線Ｇａ１の選択が行われる。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１４０】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１４１】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｇｅ１の選択が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１４２】
そして全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が、消去期間Ｔｅ２である。
【０１４３】
表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（本実施例では書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２は、書き込み期間Ｔａ２が開始されてから消去期間Ｔｅ２が開始されるまでの期間である。また非表示期間Ｔｄ２は、消去期間Ｔｅ２が開始されてから次に出現する書き込み期間（本実施例では書き込み期間Ｔａ３）が開始されるまでの期間である。
【０１４４】
３ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ３となり表示を行う。そして次のビットのデジタルビデオ信号が入力されるまで、３ビット目のデジタルビデオ信号は画素に保持される。
【０１４５】
そして次に４ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、画素に保持されていた３ビット目のデジタルビデオ信号は、４ビット目のデジタルビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ４となり、表示を行う。４ビット目のデジタルビデオ信号は、再び次のフレーム期間の１ビット目のデジタルビデオ信号が入力されるまで画素に保持される。
【０１４６】
再び次のフレーム期間の１ビット目のデジタルビデオ信号が画素に入力されると、表示期間Ｔｒ４は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ４）が終了すると、１つの画像を表示することができる。そして上述した動作を繰り返す。
【０１４７】
表示期間Ｔｒ３は、書き込み期間Ｔａ３が開始されてから、書き込み期間Ｔａ４が開始されるまでの期間である。そして表示期間Ｔｒ４は、書き込み期間Ｔａ４が開始されてから、次のフレーム期間の書き込み期間Ｔａ１が開始されるまでの期間である。
【０１４８】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４＝２⁰：２¹：２²：２³となるように設定する。この表示期間の組み合わせで２⁴階調のうち所望の階調表示を行うことができる。
【０１４９】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には２０％の輝度が表現でき、Ｔｒ３のみ選択した場合には２７％の輝度が表現できる。
【０１５０】
本実施例において、３ビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａ３は、表示期間Ｔｒ３の長さよりも短いことが肝要である。
【０１５１】
また表示期間（Ｔｒ１〜Ｔｒ４）は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ４、Ｔｒ２という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅ４）が互いに重ならない順序の方がより好ましい。また表示期間（Ｔｒ１〜Ｔｒ４）も互いに重ならない順序の方がより好ましい。
【０１５２】
本発明は上記構成によって、ＴＦＴによってＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１５３】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１５４】
なお本実施例は、実施例２と組み合わせて実施することが可能である。
【０１５５】
（実施例４）
本実施例では、図３に示した本発明のＥＬディスプレイの画素の上面図（図８）について説明する。図３と図８では共通の符号を用いるので互いに参照すれば良い。
【０１５６】
図８において、ソース信号線（Ｓ）と、電源供給線（Ｖ）と、書き込み用ゲート信号線（Ｇａ）と、消去用ゲート信号線（Ｇｅ）とをそれぞれ１つづつ有する領域１０５が画素である。画素１０５はスイッチング用ＴＦＴ１０７と、ＥＬ駆動用ＴＦＴ１０８と、消去用ＴＦＴ１０９とを有している。ＥＬ駆動用ＴＦＴ１０８は第１及び第２のＥＬ駆動用ＴＦＴを有しており、第１及び第２のＥＬ駆動用ＴＦＴは並列に接続している。
【０１５７】
スイッチング用ＴＦＴ１０７は、活性層１０７ａと、書き込み用ゲート信号線（Ｇａ）の一部であるゲート電極１０７ｂとを有している。ＥＬ駆動用ＴＦＴ１０８は、活性層１０８ａと、ゲート配線１２１の一部であるゲート電極１０８ｂとを有している。消去用ＴＦＴ１０９は、活性層１０９ａと、書き込み用ゲート信号線（Ｇｅ）の一部であるゲート電極１０９ｂとを有している。
【０１５８】
スイッチング用ＴＦＴ１０７の活性層１０７ａが有するソース領域とドレイン領域は、いずれか一方はソース信号線に、もう一方は接続配線１１３を介してゲート配線１２１に接続されている。なお１１３はソース信号線（Ｓ）に入力される信号の電位によって、ソース配線と呼んだり、ドレイン配線と呼んだりする。
【０１５９】
消去用ＴＦＴ１０９の活性層１０９ａが有するソース領域とドレイン領域は、いずれか一方は電源供給線に、もう一方は接続配線１１５を介してゲート配線１２１に接続されている。なお１１３は電源供給線（Ｖ）の電源電位によって、ソース配線と呼んだり、ドレイン配線と呼んだりする。
【０１６０】
ＥＬ駆動用ＴＦＴ１０８の活性層１０８ａが有するソース領域とドレイン領域は、それぞれ電源供給線（Ｖ）とドレイン配線１１４に接続されている。ドレイン配線１１４は画素電極１１７に接続されている。
【０１６１】
容量配線１１６は半導体膜で形成されている。コンデンサ１１２は、電源供給線（Ｖ）と電気的に接続された容量配線１１６、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート配線１２１との間で形成される。また、ゲート配線１２１、第１層間絶縁膜と同一の層（図示せず）及び電源供給線（Ｖ）で形成される容量もコンデンサとして用いることが可能である。
【０１６２】
なお画素電極１１７上には有機樹脂膜をエッチングすることで開口部１３１を設けたバンクが形成されている。そして図示しないが、画素電極１１７上にＥＬ層と対向電極が順に積層される。画素電極１０５とＥＬ層とはバンクの開口部１３１において接しており、ＥＬ層は対向電極と画素電極とに接して挟まれている部分のみ発光する。
【０１６３】
なお本発明のＥＬディスプレイの画素部の上面図は、図８に示した構成に限定されない。
【０１６４】
本実施例は実施例１〜３と組み合わせて実施することが可能である。
【０１６５】
（実施例５）
本実施例では、図１で示した本発明のＥＬディスプレイの駆動回路の詳しい構成について、図９を用いて説明する。
【０１６６】
ソース信号線駆動回路１０２は基本的にシフトレジスタ１０２ａ、ラッチ（Ａ）（第１のラッチ）１０２ｂ、ラッチ（Ｂ）（第２のラッチ）１０２ｃを有している。
【０１６７】
ソース信号線駆動回路１０２において、シフトレジスタ１０２ａにクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に生成し、ラッチ（Ａ）１０２ｂに入力する。
【０１６８】
なお図９では図示しなかったが、シフトレジスタ１０２ａから出力されたタイミング信号をバッファ等（図示せず）によって緩衝増幅してから、後段の回路であるラッチ（Ａ）１０２ｂに入力しても良い。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【０１６９】
ラッチ（Ａ）１０２ｂは、ｎビットのデジタルビデオ信号（n bit digital video signals）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２ｂは、タイミング信号が入力されると、ソース信号線駆動回路１０２の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０１７０】
なお、ラッチ（Ａ）１０２ｂにデジタルビデオ信号を取り込む際に、ラッチ（Ａ）１０２ｂが有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１７１】
ラッチ（Ａ）１０２ｂの全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１０２ｂ中で一番左側のステージのラッチにデジタルビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１７２】
１ライン期間が終了すると、ラッチ（Ｂ）１０２ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）１０２ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステージのラッチに書き込まれ、保持される。
【０１７３】
デジタルビデオ信号をラッチ（Ｂ）１０２ｃに送出し終えたラッチ（Ａ）１０２ｂには、シフトレジスタ１０２ａからのタイミング信号に基づき、ソース信号線駆動回路１０２の外部から入力されるデジタルビデオ信号の書き込みが順次行われる。
【０１７４】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２ｃに書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０１７５】
一方、書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４は、それぞれシフトレジスタ、バッファ（いずれも図示せず）を有している。また場合によっては、書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４が、シフトレジスタ、バッファの他にレベルシフトを有していても良い。
【０１７６】
書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４において、シフトレジスタ（図示せず）からのタイミング信号がバッファ（図示せず）に供給され、対応するゲート信号線（走査線とも呼ぶ）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０１７７】
なお本実施例は、実施例１〜４と組み合わせて実施することが可能である。
【０１７８】
（実施例６）
本実施例では、本発明のＥＬディスプレイの画素部とその周辺に設けられる駆動回路部（ソース信号線駆動回路、書き込み用ゲート信号線駆動回路、消去用ゲート信号線駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。また消去用ＴＦＴについては、スイッチング用ＴＦＴまたはＥＬ駆動用ＴＦＴの作製方法を参照して作製することが可能であるので、ここでは省略する。またＥＬ駆動用ＴＦＴは第１のＥＬ駆動用ＴＦＴについてのみ説明するが、第２のＥＬ駆動用ＴＦＴも第１のＥＬ駆動用ＴＦＴと同様に作製することが可能である。
【０１７９】
まず、図１０（Ａ）に示すように、ガラス基板５００上に下地膜５０１を３００ｎｍの厚さに形成する。本実施例では下地膜５０１として窒化酸化珪素膜を積層して用いる。この時、ガラス基板５００に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。また、下地膜５０１に放熱効果を持たせることは有効であり、ＤＬＣ（ダイヤモンドライクカーボン）膜を設けても良い。
【０１８０】
次に下地膜５０１の上に５０ｎｍの厚さの非晶質珪素膜（図示せず））を公知の成膜法で形成する。なお、非晶質珪素膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。また、膜厚は２０〜１００ｎｍの厚さであれば良い。
【０１８１】
そして、公知の技術により非晶質珪素膜を結晶化し、結晶質珪素膜（多結晶シリコン膜若しくはポリシリコン膜ともいう）５０２を形成する。公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法がある。本実施例では、ＸｅＣｌガスを用いたエキシマレーザー光を用いて結晶化する。
【０１８２】
なお、本実施例では線状に加工したパルス発振型のエキシマレーザー光を用いるが、矩形であっても良いし、連続発振型のアルゴンレーザー光や連続発振型のエキシマレーザー光を用いることもできる。
【０１８３】
また、本実施例では結晶質珪素膜をＴＦＴの活性層として用いるが、非晶質珪素膜を活性層として用いることも可能である。
【０１８４】
なお、オフ電流を低減する必要のあるスイッチング用ＴＦＴの活性層を非晶質珪素膜で形成し、ＥＬ駆動用ＴＦＴの活性層を結晶質珪素膜で形成することは有効である。非晶質珪素膜はキャリア移動度が低いため電流を流しにくくオフ電流が流れにくい。即ち、電流を流しにくい非晶質珪素膜と電流を流しやすい結晶質珪素膜の両者の利点を生かすことができる。
【０１８５】
次に、図１０（Ｂ）に示すように、結晶質珪素膜５０２上に酸化珪素膜でなる保護膜５０３を１３０ｎｍの厚さに形成する。この厚さは１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の範囲で選べば良い。また、珪素を含む絶縁膜であれば他の膜でも良い。この保護膜５０３は不純物を添加する際に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。
【０１８６】
そして、その上にレジストマスク５０４a、５０４bを形成し、保護膜５０３を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。なお、ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【０１８７】
この工程により形成されるｎ型不純物領域（b）５０５には、ｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で含まれるようにドーズ量を調節する。
【０１８８】
次に、図１０（Ｃ）に示すように、保護膜５０３、レジストマスク５０４a、５０４bを除去し、添加したｎ型不純物元素の活性化を行う。活性化手段は公知の技術を用いれば良いが、本実施例ではエキシマレーザー光の照射（レーザーアニール）により活性化する。勿論、パルス発振型でも連続発振型でも良いし、エキシマレーザー光に限定する必要はない。但し、添加された不純物元素の活性化が目的であるので、結晶質珪素膜が溶融しない程度のエネルギーで照射することが好ましい。なお、保護膜５０３をつけたままレーザー光を照射しても良い。
【０１８９】
なお、このレーザー光による不純物元素の活性化に際して、熱処理（ファーネスアニール）による活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して４５０〜５５０℃程度の熱処理を行えば良い。
【０１９０】
この工程によりｎ型不純物領域（b）５０５の端部、即ち、ｎ型不純物領域（b）５０５の周囲に存在するｎ型不純物元素を添加していない領域との境界部（接合部）が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【０１９１】
次に、図１０（Ｄ）に示すように、結晶質珪素膜の不要な部分を除去して、島状の半導体膜（以下、活性層という）５０６〜５０９を形成する。
【０１９２】
次に、図１０（Ｅ）に示すように、活性層５０６〜５０９を覆ってゲート絶縁膜５１０を形成する。ゲート絶縁膜５１０としては、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さの珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例では１１０ｎｍ厚の窒化酸化珪素膜を用いる。
【０１９３】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５１１〜５１５を形成する。なお、本実施例ではゲート電極と、ゲート電極に電気的に接続された引き回しのための配線（以下、ゲート配線という）とを別の材料で形成する。具体的にはゲート電極よりも低抵抗な材料をゲート配線として用いる。これは、ゲート電極としては微細加工が可能な材料を用い、ゲート配線には微細加工はできなくとも配線抵抗が小さい材料を用いるためである。勿論、ゲート電極とゲート配線とを同一材料で形成してしまっても構わない。
【０１９４】
また、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知のあらゆる導電膜を用いることができる。ただし、上述のように微細加工が可能、具体的には２μm以下の線幅にパターニング可能な材料が好ましい。
【０１９５】
代表的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０１９６】
本実施例では、３０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３７０ｎｍ厚のタングステン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１９７】
またこの時、ゲート電極５１２はｎ型不純物領域（b）５０５の一部とゲート絶縁膜５１０を介して重なるように形成する。この重なった部分が後にゲート電極と重なったＬＤＤ領域となる。（図１０（Ｅ））
【０１９８】
次に、図１１（Ａ）に示すように、ゲート電極５１１〜５１５をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成されるｎ型不純物領域（c）５１６〜５２３にはｎ型不純物領域（b）５０５の１／２〜１／１０（代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１×１０¹⁶〜５×１０¹⁸atoms/cm³（典型的には３×１０¹⁷〜３×１０¹⁸atoms/cm³）の濃度が好ましい。
【０１９９】
次に、図１１（Ｂ）に示すように、ゲート電極５１１、５１３〜５１５等を覆う形でレジストマスク５２４a〜５２４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含むｎ型不純物領域（a）５２５〜５２９を形成する。ここでもフォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）となるように調節する。
【０２００】
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成されるが、スイッチング用ＴＦＴでは、図１１（Ａ）の工程で形成したｎ型不純物領域（c）５１９〜５２１の一部を残す。この残された領域が、スイッチング用ＴＦＴのＬＤＤ領域となる。
【０２０１】
次に、図１１（Ｃ）に示すように、レジストマスク５２４a〜５２４dを除去し、新たにレジストマスク５３０を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含むｐ型不純物領域５３１〜５３４を形成する。ここではジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法により３×１０²⁰〜３×１０²¹atoms/cm³（代表的には５×１０²⁰〜１×１０²¹atoms/cm³ノ）濃度となるようにボロンを添加する。
【０２０２】
なお、ｐ型不純物領域５３１〜５３４には既に１×１０²⁰〜１×１０²¹atoms/cm³の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にｐ型に反転し、ｐ型の不純物領域として機能する。
【０２０３】
次に、レジストマスク５３０を除去した後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができる。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。
【０２０４】
このとき雰囲気中の酸素を極力排除することが重要である。なぜならば酸素が少しでも存在していると露呈したゲート電極の表面が酸化され、抵抗の増加を招くと共に後にオーミックコンタクトを取りにくくなるからである。従って、上記活性化工程における処理雰囲気中の酸素濃度は１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが望ましい。
【０２０５】
次に、活性化工程が終了したら３００ｎｍ厚のゲート配線（ゲート信号線）５３５を形成する。ゲート配線５３５の材料としては、アルミニウム（Ａｌ）又は銅（Ｃｕ）を主成分（組成として５０〜１００％を占める。）とする金属膜を用いれば良い。ゲート配線５３５は、スイッチング用ＴＦＴのゲート電極５１３、５１４を電気的に接続するように形成する。（図１１（Ｄ））
【０２０６】
このような構造とすることでゲート配線の配線抵抗を非常に小さくすることができるため、面積の大きい画像表示領域（表示部）を形成することができる。即ち、画面の大きさが対角１０インチ以上（さらには３０インチ以上）のＥＬディスプレイを実現する上で、本実施例の画素構造は極めて有効である。
【０２０７】
次に、図１２（Ａ）に示すように、第１層間絶縁膜５３７を形成する。第１層間絶縁膜５３７としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素膜を積層した構造とする。
【０２０８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２０９】
なお、水素化処理は第１層間絶縁膜５３７を形成する間に入れても良い。即ち、２００ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成しても構わない。
【０２１０】
次に、第１層間絶縁膜５３７に対してコンタクトホールを形成し、ソース配線５３８〜５４１と、ドレイン配線５４２〜５４４を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。
【０２１１】
次に、図１２（Ａ）に示すように５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーション膜５４７を形成する。本実施例では第１パッシベーション膜５４７として３００ｎｍ厚の窒化酸化珪素膜を用いる。これは窒化珪素膜で代用しても良い。なお、窒化酸化珪素膜の形成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜５３７に供給され、熱処理を行うことで、第１パッシベーション膜５４７の膜質が改善される。それと同時に、第１層間絶縁膜５３７に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【０２１２】
次に、有機樹脂からなる第２層間絶縁膜５４８を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第２層間絶縁膜５４８は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。（図１２（Ｂ））
【０２１３】
次に第２層間絶縁膜５４８及び第１パッシベーション膜５４７に、ドレイン配線５４４に達するコンタクトホールを形成し、画素電極５５５を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極５５５を形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５５５がＥＬ素子の陽極となる。
【０２１４】
次に有機樹脂膜を画素電極５５５及び第２層間絶縁膜５４８上に形成し、該有機樹脂膜をパターニングすることで、バンク５５６を形成する。バンク５５６は、隣り合う画素の発光層またはＥＬ層を分離するために、画素と画素との間にマトリクス状に形成される。特にバンク部５５６を、画素電極５５５とＥＬ駆動用ＴＦＴ５８３のドレイン配線５４４とが接続されている部分の上に設けることで、コンタクトホールの部分において生じる画素電極５５５の段差によるＥＬ層５５７の発光不良を防ぐことができる。なおバンク５５６を形成している樹脂材料に顔料等を混ぜ、バンク５５６を遮蔽膜として用いても良い。
【０２１５】
次に、ＥＬ層５５７及び陰極（ＭｇＡｇ電極）５５８を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５５７の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５５８の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。なお、本実施例では一画素しか図示されていないが、このとき同時に赤色に発光するＥＬ層、緑色に発光するＥＬ層及び青色に発光するＥＬ層が形成される。
【０２１６】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層５５７及び陰極５５８を形成する。但し、ＥＬ層５５７は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層５５７及び陰極５５８を形成するのが好ましい。
【０２１７】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０２１８】
なお、本実施例ではＥＬ層５５７を発光層のみからなる単層構造とするが、ＥＬ層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を有していても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。ＥＬ層５５７としては公知の材料を用いることができる。公知の材料としては、ＥＬ駆動電圧を考慮すると有機材料を用いるのが好ましい。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料を用いることが可能である。
【０２１９】
こうして図１２（Ｃ）に示すような構造のアクティブマトリクス基板が完成する。なお、バンク５５６を形成した後、陰極５５８を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２２０】
本実施例において、スイッチング用ＴＦＴ５８２の活性層は、ソース領域５６０、ドレイン領域５６１、ＬＤＤ領域５６２〜５６５、チャネル形成領域５６６、５６７及び分離領域５６８を含んでいる。ＬＤＤ領域５６２〜５６５はゲート絶縁膜５１０を介してゲート電極５１３、５１４と重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。
【０２２１】
また、スイッチング用ＴＦＴ５８２はダブルゲート構造としており、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０２２２】
なお、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。
【０２２３】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴ５８１として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、サンプリング回路（サンプル及びホールド回路）などが含まれる。デジタル駆動を行う場合には、Ｄ／Ａコンバータなどの信号変換回路も含まれ得る。
【０２２４】
本実施例の場合、ｎチャネル型ＴＦＴ５８１の活性層は、ソース領域５９１、ドレイン領域５９２、ＬＤＤ領域５９３及びチャネル形成領域５９４を含み、ＬＤＤ領域５９３はゲート絶縁膜５１０を介してゲート電極５１２と重なっている。
【０２２５】
ドレイン領域５９２側のみにＬＤＤ領域５９３を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ５８１はオフ電流をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域５９３は完全にゲート電極５１２に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
【０２２６】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ５８０は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴ５８１と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０２２７】
なお、実際には図１２（Ｃ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０２２８】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できるまでした状態を本明細書中ではＥＬディスプレイ（ＥＬモジュール）という。
【０２２９】
なお本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０２３０】
（実施例７）
本実施例では、本発明のＥＬディスプレイの断面構造の概略について、図１２とは別の例を図１３を用いて説明する。図１２では、スイッチング用ＴＦＴ、消去用ＴＦＴ、第１及び第２のＥＬ駆動用ＴＦＴがトップゲート型のＴＦＴである例について示したが、本実施例ではＴＦＴにボトムゲート型の薄膜トランジスタを用いた例について説明する。
【０２３１】
図１３において、８１１は基板、８１２は下地となる絶縁膜（以下、下地膜という）である。基板８１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【０２３２】
また、下地膜８１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜８１２としては、珪素（シリコン）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。
【０２３３】
８２０１はスイッチング用ＴＦＴ、８２０２は第１のＥＬ駆動用ＴＦＴであり、それぞれｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴで形成されている。ＥＬの発光方向が基板の下面（ＴＦＴ及びＥＬ層が設けられていない面）の場合、上記構成であることが好ましい。しかし本発明はこの構成に限定されない。スイッチング用ＴＦＴと第１のＥＬ駆動用ＴＦＴは、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも、どちらでも構わない。なお本実施例では消去用ＴＦＴを示していないが、スイッチング用ＴＦＴと同様に形成することが可能であるので、消去用ＴＦＴの詳しい構成については、ここでは省略する。また第２のＥＬ駆動用ＴＦＴは、第１のＥＬ駆動用ＴＦＴと同じ構成を有しているため、ここではその詳しい構成についての説明は省略する。
【０２３４】
スイッチング用ＴＦＴ８２０１は、ソース領域８１３、ドレイン領域８１４、ＬＤＤ領域８１５a〜８１５d、分離領域８１６及びチャネル形成領域８１７a、８１７bを含む活性層と、ゲート絶縁膜８１８と、ゲート電極８１９a、８１９bと、第１層間絶縁膜８２０と、ソース信号線８２１と、ドレイン配線８２２とを有している。なお、ゲート絶縁膜８１８又は第１層間絶縁膜８２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【０２３５】
また、図１３に示すスイッチング用ＴＦＴ８２０１はゲート電極８１７a、８１７bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）であっても良い。
【０２３６】
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴのオフ電流を十分に低くすれば、それだけ第１のＥＬ駆動用ＴＦＴ８２０２のゲート電極に接続されたコンデンサが必要とする最低限の容量を抑えることができる。即ち、コンデンサの面積を小さくすることができるので、マルチゲート構造とすることはＥＬ素子の有効発光面積を広げる上でも有効である。
【０２３７】
さらに、スイッチング用ＴＦＴ８２０１においては、ＬＤＤ領域８１５a〜８１５dは、ゲート絶縁膜８１８を介してゲート電極８１９a、８１９bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域８１５a〜８１５dの長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０２３８】
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が加えられない領域）を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域８１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。
【０２３９】
次に、第１のＥＬ駆動用ＴＦＴ８２０２は、ソース領域８２６、ドレイン領域８２７及びチャネル形成領域８２９を含む活性層と、ゲート絶縁膜８１８と、ゲート電極８３０と、第１層間絶縁膜８２０と、ソース信号線８３１並びにドレイン配線８３２を有して形成される。本実施例において第１のＥＬ駆動用ＴＦＴ８２０２はｐチャネル型ＴＦＴである。
【０２４０】
また、スイッチング用ＴＦＴ８２０１のドレイン領域８１４は第１のＥＬ駆動用ＴＦＴ８２０２のゲート８３０に接続されている。図示してはいないが、具体的には第１のＥＬ駆動用ＴＦＴ８２０２のゲート電極８２９はスイッチング用ＴＦＴ８２０１のドレイン領域８１４とドレイン配線（接続配線とも言える）８２２を介して電気的に接続されている。なお図示していないが、ゲート電極８３０とソース領域８２６とドレイン領域８２７とは、第２のＥＬ駆動用ＴＦＴのゲート電極とソース領域とドレイン領域と、それぞれ電気的に接続されている。これにより、ＥＬ駆動用ＴＦＴの活性層を流れる電流によって発生した熱の放射を効率的に行うことができ、ＥＬ駆動用ＴＦＴの劣化を抑えることができる。また、ＥＬ駆動用ＴＦＴのしきい値や移動度などの特性のばらつきによって生じるドレイン電流のばらつきを抑えることができる。また、第１のＥＬ駆動用ＴＦＴ８２０２のソース信号線８３１は電源供給線（図示せず）に接続される。
【０２４１】
第１のＥＬ駆動用ＴＦＴ８２０２及び第２のＥＬ駆動用ＴＦＴ（図示せず）はＥＬ素子８２０６に供給される電流量を制御するための素子であり、比較的多くの電流が流れる。そのため、第１のＥＬ駆動用ＴＦＴ８２０２と第２のＥＬ駆動用ＴＦＴのチャネル幅（Ｗ）を合わせた長さは、スイッチング用ＴＦＴ８２０１のチャネル幅よりも長くなるように設計することが好ましい。また、第１及び第２のＥＬ駆動用ＴＦＴに過剰な電流が流れないように、チャネル長（Ｌ）はそれぞれ長めに設計することが好ましい。望ましくはそれぞれ０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。
【０２４２】
またさらに、第１及び第２のＥＬ駆動用ＴＦＴの活性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことによって、ＴＦＴの劣化を抑えてもよい。逆に、スイッチング用ＴＦＴ８２０１の場合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有効である。
【０２４３】
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路も形成される。図１３には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されている。
【０２４４】
図１３においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４として用いる。なお、ここでいう駆動回路としては、ソース信号線駆動回路、ゲート信号線駆動回路を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成することも可能である。
【０２４５】
ＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４の活性層は、ソース領域８３５、ドレイン領域８３６、ＬＤＤ領域８３７及びチャネル形成領域８３８を含み、ＬＤＤ領域８３７はゲート絶縁膜８１８を介してゲート電極８３９と重なっている。
【０２４６】
ドレイン領域８３６側のみにＬＤＤ領域８３７を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ８２０４はオフ電流をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、オフセットはなくした方がよい。
【０２４７】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ８２０５は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域８４０、ドレイン領域８４１及びチャネル形成領域８４２を含み、その上にはゲート絶縁膜８１８とゲート電極８４３が設けられる。勿論、ｎチャネル型ＴＦＴ８２０４と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０２４８】
なお８６１〜８６５はチャネル形成領域８４２、８３８、８１７ａ、８１７ｂ、８２９を形成するためのマスクである。
【０２４９】
また、ｎチャネル型ＴＦＴ８２０４及びｐチャネル型ＴＦＴ８２０５はそれぞれソース領域上に第１層間絶縁膜８２０を間に介して、ソース信号線８４４、８４５を有している。また、ドレイン配線８４６によってｎチャネル型ＴＦＴ８２０４とｐチャネル型ＴＦＴ８２０５のドレイン領域は互いに電気的に接続される。
【０２５０】
次に、８４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜８４７は形成されたＴＦＴをアルカリ金属や水分から保護する役割金属を有する。最終的にＴＦＴ（特にＥＬ駆動用ＴＦＴ）の上方に設けられるＥＬ層にはナトリウム等のアルカリ金属が含まれている。即ち、第１パッシベーション膜８４７はこれらのアルカリ金属（可動イオン）をＴＦＴ側に侵入させない保護層としても働く。
【０２５１】
また、８４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化膜としての機能を有する。第２層間絶縁膜８４８としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜８４８で殆ど吸収してしまうことが望ましい。また、ゲート信号線やソース信号線とＥＬ素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が好ましい。
【０２５２】
また、８４９は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜８４８及び第１パッシベーション膜８４７にコンタクトホール（開孔）を開けた後、形成された開孔部において第１のＥＬ駆動用ＴＦＴ８２０２のドレイン配線８３２に接続されるように形成される。なお、図１３のように画素電極８４９とドレイン領域８２７とが直接接続されないようにしておくと、ＥＬ層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。
【０２５３】
画素電極８４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第３層間絶縁膜８５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜８５０はバンクとして機能する。画素電極８４９の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良い。特に第３層間絶縁膜８５０を、画素電極８４９と第１のＥＬ駆動用ＴＦＴ８２０２及び第２のＥＬ駆動用ＴＦＴのドレイン配線８３２とが接続されている部分の上に設けることで、コンタクトホールの部分において生じる画素電極８４９の段差によるＥＬ層８５１の発光不良を防ぐことができる。
【０２５４】
第３層間絶縁膜８５０の上にはＥＬ層８５１が設けられる。ＥＬ層８５１は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造でも良い。本発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色素等をドーピングしても良い。
【０２５５】
図１３の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例である。なお、図１３には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。本発明は発光方式に関わらず実施することが可能である。
【０２５６】
ＥＬ層８５１の上にはＥＬ素子の陰極８５２が設けられる。陰極８５２としては、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。
【０２５７】
陰極８５２はＥＬ層８５１を形成した後、大気解放しないで連続的に形成することが望ましい。陰極８５２とＥＬ層８５１との界面状態はＥＬ素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子をＥＬ素子８２０６と呼ぶ。
【０２５８】
ＥＬ層８５１と陰極８５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ層８５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマＣＶＤ法等の気相法で選択的に形成することが好ましい。
【０２５９】
なお、ＥＬ層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。
【０２６０】
また、８５３は保護電極であり、陰極８５２を外部の水分等から保護すると同時に、各画素の陰極８５２を接続するための電極である。保護電極８５３としては、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護電極８５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層８５１、陰極８５２を形成した後、大気解放しないで連続的に保護電極８５３まで形成することも有効である。
【０２６１】
また、８５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。第２パッシベーション膜８５４を設ける目的は、ＥＬ層８５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し、上述のようにＥＬ層は熱に弱いので、なるべく低温（好ましくは室温から１２０℃までの温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜方法と言える。
【０２６２】
なお、図１３に図示されたＴＦＴは全て、本発明で用いるポリシリコン膜を活性層として有していても良いことは言うまでもない。
【０２６３】
本発明は、図１３のＥＬディスプレイの構造に限定されるものではなく、図１３の構造は本発明を実施する上での好ましい形態の一つに過ぎない。
【０２６４】
なお本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０２６５】
（実施例８）
本実施例では、ＥＬ素子が形成された基板を、ＥＬ素子が大気に触れないように封止して、本発明のＥＬディスプレイを作製する工程について説明する。なお、図１４（Ａ）は本発明のＥＬディスプレイの上面図であり、図１４（Ｂ）はその断面図である。
【０２６６】
図１４（Ａ）、（Ｂ）において、４００１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４ａは書き込み用ゲート信号線駆動回路、４００４ｂは消去用ゲート信号線駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２６７】
このとき、画素部４００２、ソース信号線駆動回路４００３、書き込み用ゲート信号線駆動回路４００４ａ及び消去用ゲート信号線駆動回路４００４ｂを囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２６８】
図１４（Ｂ）は図１４（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれるＥＬ駆動用ＴＦＴ（ＥＬ素子を流れる電流を制御するＴＦＴ）４２０２が形成されている。
【０２６９】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２にはＥＬ駆動用ＴＦＴ４２０２のゲートに接続されたコンデンサ（図示せず）が設けられる。
【０２７０】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２７１】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２７２】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２７３】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２７４】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２７５】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２７６】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２７７】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２７８】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０２７９】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２８０】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース信号線駆動回路４００３、書き込み用ゲート信号線駆動回路４００４ａ及び消去用ゲート信号線駆動回路４００４ｂに送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２８１】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１４（Ｂ）の断面構造を有するＥＬディスプレイとなる。
【０２８２】
なお本実施例は、実施例１〜７と組み合わせて実施することが可能である。
【０２８３】
（実施例９）
本実施例では、図３とは異なる構造を有する画素の回路図について、図１５（Ａ）、（Ｂ）を用いて説明する。なお、本実施例において、４８０１はソース信号線、４８０２はスイッチング用ＴＦＴ、４８０３は書き込み用ゲート信号線、４８０４はＥＬ駆動用ＴＦＴ、４８０５はコンデンサ、４８０６は電源供給線、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート信号線、４８０９はＥＬ素子である。
【０２８４】
図１５（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２８５】
また、図１５（Ｂ）は、書き込み用ゲート信号線４８０３と平行に電源供給線４８０６を設け、ソース信号線４８０１と平行に消去用ゲート信号線４８０８を設けた場合の例である。
【０２８６】
電源供給線４８０６と書き込み用ゲート信号線４８０３とが異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４８０６と書き込み用ゲート信号線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２８７】
またさらに、電源供給線４８０６と消去用ゲート信号線４８０８とが異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４８０６と消去用ゲート信号線４８０８とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２８８】
前記複数の第１のゲート信号線と、前記複数の第２のゲート信号線が、絶縁膜を間に挟んで重なっていても良い。
【０２８９】
前記複数の第１のゲート信号線と、前記複数の電源供給線が、間に絶縁膜を挟んで重なっていても良い。
【０２９０】
なお、本実施例の構成は、実施例１〜８の構成と組み合わせて実施することが可能である。
【０２９１】
（実施例１０）
本実施例では、図９で示したソース信号線駆動回路１０２の詳しい構成について説明する。
【０２９２】
シフトレジスタ８０１、ラッチ（Ａ）（８０２）、ラッチ（Ｂ）（８０３）、が図１６に示すように配置されている。なお本実施例では、１組のラッチ（Ａ）（８０２）と１組のラッチ（Ｂ）（８０３）が、４本のソース信号線Ｓｔ〜Ｓ（ｔ＋３）に対応している。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２９３】
クロック信号ＣＬＫ、ＣＬＫの極性が反転したクロック信号ＣＬＫＢ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ８０１に入力される。また外部から入力されるデジタルビデオ信号ＶＤは図に示した配線からラッチ（Ａ）（８０２）に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）（８０３）に入力される。
【０２９４】
ラッチ（Ａ）（８０２）の詳しい構成について、ソース信号線Ｓｔに対応するラッチ（Ａ）（８０２）の一部８０４を例にとって説明する。ラッチ（Ａ）（８０２）の一部８０４は２つのクロックドインバーターと２つのインバーターを有している。
【０２９５】
ラッチ（Ａ）（８０２）の一部８０４の上面図を図１７に示す。８３１ａ、８３１ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するインバーターの１つを形成するＴＦＴの活性層であり、８３６は該インバータの１つを形成するＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するもう１つのインバーターを形成するＴＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的に接続されている。
【０２９６】
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するクロックドインバーターの１つを形成するＴＦＴの活性層である。活性層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造となっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられており、ダブルゲート構造となっている。
【０２９７】
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するもう１つのクロックドインバーターを形成するＴＦＴの活性層である。活性層８３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造となっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられており、ダブルゲート構造となっている。
【０２９８】
（実施例１１）
本発明のＥＬディスプレイにおいて、ＥＬ素子が有するＥＬ層に用いられる材料は、有機ＥＬ材料に限定されず、無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２９９】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本発明に適用することは可能である。
【０３００】
また、本実施例の構成は、実施例１〜１０と組み合わせて実施することが可能である。
【０３０１】
（実施例１２）
本発明において、ＥＬ層として用いる有機物質は低分子系有機物質であってもポリマー系（高分子系）有機物質であっても良い。低分子系有機物質はＡｌｑ₃（トリス−８−キノリライト−アルミニウム）、ＴＰＤ（トリフェニルアミン誘導体）等を中心とした材料が知られている。ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。代表的には、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）、ポリカーボネート等が挙げられる。
【０３０２】
ポリマー系（高分子系）有機物質は、スピンコーティング法（溶液塗布法ともいう）、ディッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法で形成でき、低分子系有機物質に比べて耐熱性が高い。
【０３０３】
また本発明のＥＬディスプレイが有するＥＬ素子において、そのＥＬ素子が有するＥＬ層が、電子輸送層と正孔輸送層とを有している場合、電子輸送層と正孔輸送層とを無機の材料、例えば非晶質のＳｉまたは非晶質のＳｉ_1-xＣ_x等の非晶質半導体で構成しても良い。
【０３０４】
非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面において多量の界面準位を形成する。そのため、ＥＬ素子は低い電圧で発光させることができるとともに、高輝度化を図ることもできる。
【０３０５】
また有機ＥＬ層にドーパント（不純物）を添加し、有機ＥＬ層の発光の色を変化させても良い。ドーパントとして、ＤＣＭ１、ナイルレッド、ルブレン、クマリン６、ＴＰＢ、キナクリドン等が挙げられる。
【０３０６】
なお本実施例は、実施例１〜１１と組み合わせて実施することが可能である。
【０３０７】
（実施例１３）
本実施例では、本発明のＥＬディスプレイの駆動方法を用いた場合、どの様な電圧電流特性を有する領域でＥＬ駆動用ＴＦＴ（第１のＥＬ駆動用ＴＦＴ及び第２のＥＬ駆動用ＴＦＴ）を駆動させるのが好ましいか、図１８〜２０を用いて説明する。
【０３０８】
ＥＬ素子は、印加される電圧が少しでも変化すると、それに対してＥＬ素子を流れる電流が指数関数的に大きく変化する。別の見方をすると、ＥＬ素子を流れる電流の大きさが変化しても、ＥＬ素子に印加される電圧値はあまり変化しない。そして、ＥＬ素子の輝度は、ＥＬ素子に流れる電流にほぼ正比例して大きくなる。よって、ＥＬ素子に印加される電圧の大きさ（電圧値）を制御することによりＥＬ素子の輝度を制御するよりも、ＥＬ素子を流れる電流の大きさ（電流量）を制御することによりＥＬ素子の輝度を制御する方が、ＴＦＴの特性に左右されずらく、ＥＬ素子の輝度の制御が容易である。
【０３０９】
図１８を参照する。図１８（Ａ）は、図３に示した本発明のＥＬディスプレイの画素において、ＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の構成部分のみを図示したものである。なお、図１８では説明を簡略にするため図示していないが、ＥＬ駆動用ＴＦＴ１０８は第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴが並列に接続されたものである。
【０３１０】
図１８（Ｂ）には、図１８（Ａ）で示したＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の電圧電流特性を示す。なお図１８で示すＥＬ駆動用ＴＦＴ１０８の電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるＶ_DSに対する、ＥＬ駆動用ＴＦＴ１０８のドレイン領域に流れる電流の大きさを示しており、図１８にはＥＬ駆動用ＴＦＴ１０８のソース領域とゲート電極の間の電圧であるＶ_GSの値の異なる複数のグラフを示している。
【０３１１】
図１８（Ａ）に示したように、ＥＬ素子１１０の画素電極と対向電極１１１の間にかかる電圧をＶ_EL、電源供給線に接続される端子３６０１とＥＬ素子１１０の対向電極１１１の間にかかる電圧をＶ_Tとする。なおＶ_Tは電源供給線の電位によってその値が固定される。またＥＬ駆動用ＴＦＴ１０８のソース領域・ドレイン領域間の電圧をＶ_DS、ＥＬ駆動用ＴＦＴ１０８のゲート電極に接続される配線３６０２とソース領域との間の電圧、つまりＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域の間の電圧をＶ_GSとする。
【０３１２】
ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。ただし、第１のＥＬ駆動用ＴＦＴと第２のＥＬ駆動用ＴＦＴは、同じ極性を有している必要がある。
【０３１３】
また、ＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０とは直列に接続されている。よって、両素子（ＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０）を流れる電流量は同じである。従って、図１８（Ａ）に示したＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０とは、両素子の電圧電流特性を示すグラフの交点（動作点）において駆動する。図１８（Ｂ）において、Ｖ_ELは、対向電極１１１の電位と動作点での電位との間の電圧になる。Ｖ_DSは、ＥＬ駆動用ＴＦＴ１０８の端子３６０１での電位と動作点での電位との間の電圧になる。つまり、Ｖ_Tは、Ｖ_ELとＶ_DSの和に等しい。
【０３１４】
ここで、Ｖ_GSを変化させた場合について考える。図１８（Ｂ）から分かるように、ＥＬ駆動用ＴＦＴ１０８の｜Ｖ_GS−Ｖ_TH｜が大きくなるにつれて、言い換えると｜Ｖ_GS｜が大きくなるにつれて、ＥＬ駆動用ＴＦＴ１０８に流れる電流量が大きくなる。なお、Ｖ_THはＥＬ駆動用ＴＦＴ１０８のしきい値電圧である。よって図１８（Ｂ）から分かるように、｜Ｖ_GS｜が大きくなると、動作点においてＥＬ素子１１０を流れる電流量も当然大きくなる。ＥＬ素子１１０の輝度は、ＥＬ素子１１０を流れる電流量に比例して高くなる。
【０３１５】
｜Ｖ_GS｜が大きくなることによってＥＬ素子１１０を流れる電流量が大きくなると、電流量に応じてＶ_ELの値も大きくなる。そしてＶ_Tの大きさは電源供給線の電位によって定まっているので、Ｖ_ELが大きくなると、その分Ｖ_DSが小さくなる。
【０３１６】
また図１８（Ｂ）に示したように、ＥＬ駆動用ＴＦＴの電圧電流特性は、Ｖ_GSとＶ_DSの値によって２つの領域に分けられる。｜Ｖ_GS−Ｖ_TH｜＜｜Ｖ_DS｜である領域が飽和領域、｜Ｖ_GS−Ｖ_TH｜＞｜Ｖ_DS｜である領域が線形領域である。
【０３１７】
飽和領域においては以下の式１が成り立つ。なおＩ_DSはＥＬ駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流量である。またβ＝μＣ₀Ｗ／Ｌであり、μはＥＬ駆動用ＴＦＴ１０８の移動度、Ｃ₀は単位面積あたりのゲート容量、Ｗ／Ｌはチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比である。
【０３１８】
【式１】
Ｉ_DS＝β（Ｖ_GS−Ｖ_TH）²／２
【０３１９】
また線形領域においては以下の式２が成り立つ。
【０３２０】
【式２】
Ｉ_DS＝β｛（Ｖ_GS−Ｖ_TH）Ｖ_DS−Ｖ_DS ²／２｝
【０３２１】
式１からわかるように、飽和領域において電流量はＶ_DSによってほとんど変化せず、Ｖ_GSのみによって電流量が定まる。
【０３２２】
一方、式２からわかるように、線形領域は、Ｖ_DSとＶ_GSとにより電流量が定まる。｜Ｖ_GS｜を大きくしていくと、ＥＬ駆動用ＴＦＴ１０８は線形領域で動作するようになる。そして、Ｖ_ELも徐々に大きくなっていく。よって、Ｖ_ELが大きくなった分だけ、Ｖ_DSが小さくなっていく。線形領域では、Ｖ_DSが小さくなると電流量も小さくなる。そのため、|Ｖ_GS|を大きくしていっても、電流量は増加しにくくなってくる。｜Ｖ_GS｜＝∞になった時、電流量＝Ｉ_MAXとなる。つまり、｜Ｖ_GS｜をいくら大きくしても、Ｉ_MAX以上の電流は流れない。ここで、Ｉ_MAXは、Ｖ_EL＝Ｖ_Tの時に、ＥＬ素子１１０を流れる電流量である。
【０３２３】
このように｜Ｖ_GS｜の大きさを制御することによって、動作点を飽和領域にしたり、線形領域にしたりすることができる。
【０３２４】
ところで、全てのＥＬ駆動用ＴＦＴの特性は理想的には全て同じであることが望ましいが、実際には個々のＥＬ駆動用ＴＦＴでしきい値Ｖ_THと移動度μとが異なっていることが多い。そして個々のＥＬ駆動用ＴＦＴのしきい値Ｖ_THと移動度μとが互いに異なると、式１及び式２からわかるように、Ｖ_GSの値が同じでもＥＬ駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流量が異なってしまう。
【０３２５】
図１９にしきい値Ｖ_THと移動度μとがずれたＥＬ駆動用ＴＦＴの電流電圧特性を示す。実線３７０１が理想の電流電圧特性のグラフであり、３７０２、３７０３がそれぞれしきい値Ｖ_THと移動度μとが理想とする値と異なってしまった場合のＥＬ駆動用ＴＦＴの電流電圧特性である。電流電圧特性のグラフ３７０２、３７０３は飽和領域においては同じ電流量ΔＩ₁だけ、理想の特性を有する電流電圧特性のグラフ３７０１からずれていて、電流電圧特性のグラフ３７０２の動作点３７０５は飽和領域にあり、電流電圧特性のグラフ３７０３の動作点３７０６は線形領域にあったとする。その場合、理想の特性を有する電流電圧特性のグラフ３７０１の動作点３７０４における電流量と、動作点３７０５及び動作点３７０６における電流量のずれをそれぞれΔＩ₂、ΔＩ₃とすると、飽和領域における動作点３７０５よりも線形領域における動作点３７０６の方が小さい。
【０３２６】
よって本発明で示したデジタル方式の駆動方法を用いる場合、動作点が線形領域に存在するようにＥＬ駆動用ＴＦＴとＥＬ素子を駆動させることで、ＥＬ駆動用ＴＦＴの特性のずれによるＥＬ素子の輝度むらを抑えた階調表示を行うことができる。
【０３２７】
また従来のアナログ駆動の場合は、｜Ｖ_GS｜のみによって電流量を制御することが可能な飽和領域に動作点が存在するようにＥＬ駆動用ＴＦＴとＥＬ素子を駆動させる方が好ましい。
【０３２８】
以上の動作分析のまとめとして、ＥＬ駆動用ＴＦＴのゲート電圧｜Ｖ_GS｜に対する電流量のグラフを図２０に示す。｜Ｖ_GS｜を大きくしていき、ＥＬ駆動用ＴＦＴのしきい値電圧の絶対値｜Ｖ_TH｜よりも大きくなると、ＥＬ駆動用ＴＦＴが導通状態となり、電流が流れ始める。本明細書ではこの時の｜Ｖ_GS｜を点灯開始電圧と呼ぶことにする。そして、さらに｜Ｖ_GS｜を大きくしていくと、｜Ｖ_GS｜が｜Ｖ_GS−Ｖ_TH｜＝｜Ｖ_DS｜を満たすような値（ここでは仮にＡとする）となり、飽和領域３８０１から線形領域３８０２になる。さらに｜Ｖ_GS｜を大きくしていくと、電流量が大きくなり、遂には、電流量が飽和してくる。その時｜Ｖ_GS｜＝∞となる。
【０３２９】
図２０から分かる通り、｜Ｖ_GS｜≦｜Ｖ_TH｜の領域では、電流がほとんど流れない。｜Ｖ_TH｜≦｜Ｖ_GS｜≦Ａの領域は飽和領域であり、｜Ｖ_GS｜によって電流量が変化する。そして、Ａ≦｜Ｖ_GS｜の領域は線形領域であり、ＥＬ素子に流れる電流量は｜Ｖ_GS｜及び｜Ｖ_DS｜よって電流量が変化する。
【０３３０】
本発明のデジタル駆動では、｜Ｖ_GS｜≦｜Ｖ_TH｜の領域及びＡ≦｜Ｖ_GS｜の線形領域を用いることが好ましい。
【０３３１】
なお本実施例は、実施例１〜１２と組み合わせて実施することが可能である。
【０３３２】
（実施例１４）
本実施例では、本発明のＥＬディスプレイと電源との接続構成が図１４（Ａ）とは異なる例について説明する。
【０３３３】
図２１に本発明のＥＬディスプレイの上面図を示す。図２１において、５００２は画素部、５００３はソース信号線駆動回路、５００４ａは書き込み用ゲート信号線駆動回路、５００４ｂは消去用ゲート信号線駆動回路であり、それぞれの駆動回路は配線５００５を経てＦＰＣ（フレキシブルプリントサーキット）５００６に至り、外部機器へと接続される。
【０３３４】
このとき、画素部５００２、ソース信号線駆動回路５００３、書き込み用ゲート信号線駆動回路５００４ａ及び消去用ゲート信号線駆動回路５００４ｂを囲むようにして第１シール材５１０１、カバー材５１０２、充填材（図示せず）及び第２シール材５１０４が設けられている。
【０３３５】
そして画素部５００２が有する電源供給線（図示せず）は、画素電極配線５２０１に接続されて外部機器へと接続される。また画素部５００２が有する全てのＥＬ素子の対向電極（図示せず）は、対向電極配線５２０２に接続されて外部機器へと接続される。
【０３３６】
画素電極配線５２０１と対向電極配線５２０２は、導電性を有する材料であれば、公知の材料を用いることが可能である。本実施例では銅を用いた。
【０３３７】
画素電極配線５２０１と対向電極配線５２０２の線幅は、ＦＰＣ５００６のピン幅に比べて、ある程度自由に設定することが可能である。よって、画素電極配線５２０１と対向電極配線５２０２は、ＦＰＣ５００６に比べて配線抵抗を抑えることが可能であり、上記構成によって、ＥＬ素子の対向電極または電源供給線と、外部機器との間の配線抵抗を抑えることができる。
【０３３８】
そしてＦＰＣ５００６のピン数を削減することができ、ＥＬディスプレイ自体の機械的強度が増す。
【０３３９】
なお本実施例は、実施例１〜１３と組み合わせて実施することが可能である。
【０３４０】
（実施例１５）
本実施例では、本発明を実施する上で有効な画素部の駆動方法について、図２２を用いて説明する。
【０３４１】
図２２（Ａ）に示した本実施例のＥＬディスプレイは、画素部が２つに分割されており、画素部Ａ６５０１と画素部Ｂ６５０２とを有している。そしてソース信号線駆動回路Ａ６５０３、書き込み用ゲート信号線駆動回路Ａ６５０４及び消去用ゲート信号線駆動回路Ａ６５０５が駆動することによって、画素部Ａ６５０１に画像の半分が表示される。またソース信号線駆動回路Ｂ６５０６、書き込み用ゲート信号線駆動回路Ｂ６５０７及び消去用ゲート信号線駆動回路Ｂ６５０８が駆動することによって、画素部Ｂ６５０２に画像の半分が表示される。
【０３４２】
そして画素部Ａ６５０１に表示された半分の画像と、画素部Ｂ６５０２に表示された半分の画像とを合わせて、１つの画像が形成される。
【０３４３】
図２２（Ｂ）に示したＥＬディスプレイは、ソース信号線駆動回路Ａ６５１３から奇数番目のソース信号線にデジタルビデオ信号が入力される。そしてソース信号線駆動回路Ｂ６５１４とによってから偶数番目のソース信号線にデジタルビデオ信号が入力される。
【０３４４】
また書き込み用ゲート信号線駆動回路６５１５は同時に２本の書き込み用ゲート信号線駆動回路を選択することで、奇数番目と偶数番目のソース信号線に同時に入力されたデジタルビデオ信号を画素に入力する。具体的には画素の有するスイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極にデジタルビデオ信号を入力する。
【０３４５】
消去用ゲート信号線駆動回路Ａ６５１６は同時に２本の消去用ゲート信号線駆動回路を選択することで、電源供給線の電源電位を画素に入力する。具体的には画素の有する消去用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に電源電位を与える。
【０３４６】
上記構成によって画素部６５１１に画像が形成される。
【０３４７】
なお本実施例は、実施例１〜１４と組み合わせて実施することが可能である。
【０３４８】
（実施例１６）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３４９】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０３５０】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０３５１】
【化１】

【０３５２】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０３５３】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０３５４】
【化２】

【０３５５】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３５６】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０３５７】
【化３】

【０３５８】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０３５９】
なお本実施例は、実施例１〜１５と組み合わせて実施することが可能である。
【０３６０】
（実施例１７）
本発明を実施して形成されたＥＬディスプレイは、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器（発光装置）の表示部に用いることができる。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のディスプレイの表示部として本発明のＥＬディスプレイを用いるとよい。
【０３６１】
なお、ＥＬディスプレイには、パソコン用ディスプレイ、ＴＶ放送受信用ディスプレイ、広告表示用ディスプレイ等の全ての情報表示用ディスプレイが含まれる。また、その他にも様々な電子機器の表示部として本発明のＥＬディスプレイを用いることができる。
【０３６２】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２３、図２４に示す。
【０３６３】
図２３（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３等を含む。本発明のＥＬディスプレイは表示部２００３に用いることができる。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【０３６４】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明のＥＬディスプレイは表示部２１０２に用いることができる。
【０３６５】
図２３（Ｃ）は頭部取り付け型の発光装置の一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４、光学系２２０５、表示部２２０６等を含む。本発明のＥＬディスプレイは表示部２２０６に用いることができる。
【０３６６】
図２３（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本発明のＥＬディスプレイはこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３６７】
図２３（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本発明のＥＬディスプレイは表示部２４０２に用いることができる。
【０３６８】
図２３（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等を含む。本発明のＥＬディスプレイは表示部２５０３に用いることができる。
【０３６９】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３７０】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０３７１】
また、ＥＬディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３７２】
ここで図２４（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本発明のＥＬディスプレイは表示部２６０４に用いることができる。なお、表示部２６０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３７３】
また、図２４（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４を含む。本発明のＥＬディスプレイは表示部２７０２に用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部２７０２は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０３７４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例は、実施例１〜１６と組み合わせて実施することが可能である。
【０３７５】
【発明の効果】
本発明は上記構成によって、ＴＦＴによってＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０３７６】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【図面の簡単な説明】
【図１】 本発明のＥＬディスプレイの回路構成を示すブロック図。
【図２】 本発明のＥＬディスプレイの画素部の回路図。
【図３】 本発明のＥＬディスプレイの画素の回路図。
【図４】 本発明のＥＬディスプレイの駆動方法を示す図。
【図５】 本発明のＥＬディスプレイの駆動方法を示す図。
【図６】 本発明のＥＬディスプレイの駆動方法を示す図。
【図７】 本発明のＥＬディスプレイの駆動方法を示す図。
【図８】 本発明のＥＬディスプレイの画素上面図。
【図９】 本発明のＥＬディスプレイの駆動回路の構成を示すブロック図。
【図１０】 本発明のＥＬディスプレイの作製行程を示す図。
【図１１】 本発明のＥＬディスプレイの作製行程を示す図。
【図１２】 本発明のＥＬディスプレイの作製行程を示す図。
【図１３】 本発明のＥＬディスプレイの断面詳細図。
【図１４】 本発明のＥＬディスプレイの上面図及び断面図。
【図１５】 本発明のＥＬディスプレイの画素回路図。
【図１６】 本発明のＥＬディスプレイのソース信号線駆動回路の回路図。
【図１７】 本発明のＥＬディスプレイのソース信号線駆動回路のラッチ上面図。
【図１８】 ＥＬ素子とＥＬ駆動用ＴＦＴの接続の構成を示す図と、ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特性を示す図。
【図１９】 ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特性を示す図。
【図２０】 ＥＬ駆動用ＴＦＴのゲート電圧とドレイン電流の関係を示す図。
【図２１】 本発明のＥＬディスプレイの上面図。
【図２２】 本発明のＥＬディスプレイの回路構成を示すブロック図。
【図２３】 本発明のＥＬディスプレイを用いた電子機器。
【図２４】 本発明のＥＬディスプレイを用いた電子機器。
【図２５】 従来のＥＬディスプレイの画素部の回路図。
【図２６】 従来のＥＬディスプレイの駆動方法を示すタイミングチャート。
【図２７】 ＴＦＴのＩ_DS−Ｖ_GS特性を示す図。

Claims (4)

1. 第１及び第２の駆動用ＴＦＴと、スイッチング用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とを有し、
   前記第１の駆動用ＴＦＴのソース又はドレインの一方は、前記第２の駆動用ＴＦＴのソース又はドレインの一方と電気的に接続され、
   前記第２の駆動用ＴＦＴのソース又はドレインの一方は、電源供給線と電気的に接続され、
   前記第１の駆動用ＴＦＴのソース又はドレインの他方は、前記第２の駆動用ＴＦＴのソース又はドレインの他方と電気的に接続され、
   前記第２の駆動用ＴＦＴのソース又はドレインの他方は、ＥＬ素子と電気的に接続され、
   前記第１の駆動用ＴＦＴのゲートは、前記第２の駆動用ＴＦＴのゲートと電気的に接続され、
   前記第１の駆動用ＴＦＴのゲートは、前記スイッチング用ＴＦＴのソース又はドレインの一方と電気的に接続され、
   前記スイッチング用ＴＦＴのソース又はドレインの他方は、ソース信号線と電気的に接続され、
   前記スイッチング用ＴＦＴのゲートは、第１のゲート信号線と電気的に接続され、
   前記消去用ＴＦＴのソース又はドレインの一方は、前記第１の駆動用ＴＦＴのゲートと電気的に接続され、
   前記消去用ＴＦＴのソース又はドレインの他方は、前記電源供給線と電気的に接続され、
   前記消去用ＴＦＴのゲートは、第２のゲート信号線と電気的に接続され、
   前記スイッチング用ＴＦＴを介して、前記第１の駆動用ＴＦＴのゲート及び前記第２の駆動用ＴＦＴのゲートに、デジタルビデオ信号が入力され、
   前記ＥＬ素子に電流が流れているときには、前記第１及び第２の駆動用ＴＦＴは線形領域で動作する
   ことを特徴とする発光装置。
2. 第１及び第２の駆動用ＴＦＴと、スイッチング用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とを有し、
   前記第１の駆動用ＴＦＴのソース又はドレインの一方は、前記第２の駆動用ＴＦＴのソース又はドレインの一方と電気的に接続され、
   前記第２の駆動用ＴＦＴのソース又はドレインの一方は、電源供給線と電気的に接続され、
   前記第１の駆動用ＴＦＴのソース又はドレインの他方は、前記第２の駆動用ＴＦＴのソース又はドレインの他方と電気的に接続され、
   前記第２の駆動用ＴＦＴのソース又はドレインの他方は、ＥＬ素子と電気的に接続され、
   前記第１の駆動用ＴＦＴのゲートは、前記第２の駆動用ＴＦＴのゲートと電気的に接続され、
   前記第１の駆動用ＴＦＴのゲートは、前記スイッチング用ＴＦＴのソース又はドレインの一方と電気的に接続され、
   前記スイッチング用ＴＦＴのソース又はドレインの他方は、ソース信号線と電気的に接続され、
   前記スイッチング用ＴＦＴのゲートは、第１のゲート信号線と電気的に接続され、
   前記消去用ＴＦＴのソース又はドレインの一方は、前記第１の駆動用ＴＦＴのゲートと電気的に接続され、
   前記消去用ＴＦＴのソース又はドレインの他方は、前記電源供給線と電気的に接続され 、
   前記消去用ＴＦＴのゲートは、第２のゲート信号線と電気的に接続され、
   前記スイッチング用ＴＦＴを介して、前記第１の駆動用ＴＦＴのゲート及び前記第２の駆動用ＴＦＴのゲートに、デジタルビデオ信号が入力され、
   前記ＥＬ素子に電流が流れているときには、前記第１及び第２の駆動用ＴＦＴは、前記第１及び第２の駆動用ＴＦＴのゲートソース間電圧の絶対値及びソースドレイン間電圧の絶対値で電流量が変化する領域で動作する
   ことを特徴とする発光装置。
3. 請求項１又は請求項２において、
   前記ＥＬ素子は画素電極を有し、
   前記画素電極は陽極であり、前記第１の駆動用ＴＦＴ及び前記第２の駆動用ＴＦＴはｐチャネル型ＴＦＴであることを特徴とする発光装置。
4. 請求項１又は請求項２において、
   前記ＥＬ素子は画素電極を有し、
   前記画素電極は陰極であり、前記第１の駆動用ＴＦＴ及び前記第２の駆動用ＴＦＴはｎチャネル型ＴＦＴであることを特徴とする発光装置。

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