KR101433680B1 - 반도체 장치, 디스플레이 장치, 및 전자 장치 - Google Patents

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Abstract

디스플레이 장치는 부하, 상기 부하에 공급되는 전류값을 제어하는 트랜지스터, 커패시터, 제 1 배선, 제 2 배선, 및 제 1 내지 제 4 스위치들을 포함한다. 트랜지스터의 임계값 변화들의 의해 야기되는 전류값 변화들은: (1) 트랜지스터의 임계값을 저장 커패시터에 유지시키는 단계; (2) 비디오 신호에 따라서 전위를 입력하는 단계; (3) 임계값과 비디오 신호에 따른 전위의 합인 전압을 저장 커패시터에유지시키는 단계를 통해서 억제될 수 있다. 따라서, 원하는 전류가 발광 소자와 같은 부하에 공급될 수 있다.
부하, 트랜지스터, 커패시터, 스위치, 배선

Description

반도체 장치, 디스플레이 장치, 및 전자 장치{SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND ELECTRONIC DEVICE}
본 발명은 트랜지스터를 갖는 부하에 공급되는 전류를 제어하는 기능을 갖는 반도체 장치, 루미넌스가 신호들에 따라서 변화하는 전류-구동 디스플레이 소자를 이용하여 형성된 픽셀을 포함하는 디스플레이 장치, 및 픽셀을 구동하는 주사선 드라이버 회로에 관한 것이다. 본 발명은 또한 반도체 장치 및 디스플레이 장치의 구동 방법에 관한 것이다. 또한, 본 발명은 디스플레이 부의 디스플레이 장치를 갖는 전자 장치에 관한 것이다.
최근에, 전기루미네슨트(EL) 소자와 같은 발광 소자를 이용하여 형성된 픽셀을 갖는 자가-발광(self-luminous) 디스플레이 장치, 즉, 발광 장치가 관심을 끌고 있다. 이와 같은 자가-발광 디스플레이 장치에 사용되는 발광 소자로서, 유기 발광 다이오드(OLED) 및 EL 소자가 관심을 끌고 있는데, 이들은 EL 디스플레이 등에 사용되어 왔다. 이들 발광 소자들이 스스로 발광하기 때문에, 이들은 픽셀 가시성이 높으며, 백라이트가 필요치 않고, 응답 속도가 빠르다는 면에서 액정 디스플레이에 비해 장점들을 갖는다. 대부분의 발광 소자들의 루미넌스는 발광 소자로 흐르는 전류값에 의해 제어된다는 점에 유의하라.
게다가, 능동 매트릭스 디스플레이 장치의 개발이 진행되어 왔는데, 각 픽셀을 발광 소자의 광방출을 제어하기 위한 트랜지스터가 제공된다. 능동 매트릭스 디스플레이 장치는 실용화될 것으로 기대되는데, 그 이유는 수동 매트릭스 디스플레이 장치에서 성취하기 곤란한 고선명 및 대형 스크린 디스플레이를 성취할 수 있을 뿐만 아니라 수동 매트릭스 디스플레이 장치보다 전력 소모를 줄일 수 있도록 동작되기 때문이다.
종래 능동 매트릭스 디스플레이 장치의 픽셀 구성은 도 45에 도시되어 있다(참조 문헌 1: 일본 공개 특허 출원 H8-234683). 도 45에 도시된 픽셀은 박막 트랜스터들(TFTs)(11 및 12), 커패시터(13), 및 발광 소자(14)를 포함하고 신호선(15) 및 주사선(16)에 연결된다. TFT의 소스 전극 또는 드레인 전극 중 하나 및 커패시터(13)의 한 전극에는 전원 전위(Vdd)가 공급되고 발광 소자(14)의 대향 전극에는 그라운드 전위가 공급된다는 점에 유의하라.
비정질 실리콘이 발광 소자에 공급되는 전류값을 제어하는 TFT(12), 즉, 구동 TFT의 반도체층에 사용될 때, 임계 전압(Vth)의 변동이 열화 등으로 인해 발생된다. 이 경우에 동일 전위가 신호선(15)을 통해서 서로 다른 픽셀들에 인가되지만, 발광 소자(14)로 흐르는 전류는 픽셀에 걸쳐서 상이하고 이로 인한 루미넌스가 픽셀들 간에서 불균일하게 된다. 구동 TFT의 반도체 층을 위한 폴리실리콘을 이용하는 경우에, 트랜지스터의 특성들은 열화되거나 마찬가지로 변화된다.
상기 문제점을 극복하기 위하여, 도 46에서 픽셀을 이용하는 동작 방법이 참고 문헌 2(참고 문헌2: 일본 공개 특허 출원 2004-295131)에 제안된다. 도 46에 도시된 픽셀은 트랜지스터(21), 발광 소자(24)에 공급되는 전류값을 제어하는 구동 트랜지스터(22), 커패시터(23), 및 발광 소자(24)를 포함하고 픽셀은 신호선(25) 및 주사선(26)에 연결된다. 구동 트랜지스터(22)는 NMOS 트랜지스터라는 점에 유의하라. 구동 트랜지스터(22)의 소스 전극 또는 드레인 전극 중 어느 하나에는 그라운드 전위가 공급되고 발광 소자(24)의 대향 전극에는 Vca가 공급된다.
도 47은 픽셀의 동작 타이밍 차트를 도시한 것이다. 도 47에서, 1 프레임 기간은 초기화 기간(31), 임계(Vth) 기록 기간(32), 데이터 기록 기간(33), 및 발광 기간(34)으로 분할된다. 1 프레임 기간은 한 스크린에 영상을 디스플레이하는 기간에 대응하고, 초기화 기간, 임계(Vth) 기록 기간, 및 데이터 기록 기간은 총괄해서 어드레스 기간으로 지칭된다.
우선, 임계 기록 기간(32)에서, 구동 트랜지스터(22)의 임계 전압은 커패시터(23)에 기록된다. 그 후, 데이터 기록 기간(33)에서, 픽셀의 루미넌스를 표시하는 데이터 전압(Vdata)는 커패시터(23)에 기록됨으로, Vdata+Vth가 커패시터(23)에 누적된다. 그 후, 발광 기간(34)에서, 구동 트랜지스터(22)는 턴온됨으로써, 발광 소자(24)는 Vca 변화시킴으로써 데이터 전압에 의해 특정되는 루미넌스로 광을 방출한다. 이와 같은 동작은 구동 트랜지스터의 임계 전압의 변동들에 의해 야기되는 루미넌스 변화들을 감소시킬 수 있다.
참조 문헌 3은 또한 구동 TFT의 게이트-소스 전압이 구동 TFT의 임계 전압과 게이트 전위의 합에 대응하는 전압으로 설정되어 발광 소자로 흐르는 전류가 TFT의 임계 전압이 변동될 때조차도 변화되지 않는다는 것을 개시한다(참조 문헌 3: 일본 공개 특허 출원 2004-280059).
참조 문헌들 2 및 3에 개시된 각 동작 방법에서, 초기화, 임계 전압 기록, 및 광 방출은 각 프레임 기간에서 Vca의 전위를 수 배 변화시킴으로써 수행된다. 이들 픽셀들에서, 전위(Vca)가 공급되는 발광 소자의 한 전극,즉 대향 전극은 픽셀 영역 전체에 걸쳐서 형성된다. 그러므로, 초기화 및 임계 전압 기록 이외에 데이터 기록 동작이 수행되는 단일 픽셀이 존재하는 경우 발광 소자는 광을 방출할 수 없다. 따라서, 발광 기간 대 한 프레임 기간의 비(즉, 듀티비)는 도 48에 도시된 바와 같이 낮게 된다.
듀티비가 낮을 때, 구동 트랜지스터를 통해서 발광 소자에 공급되는 전류량은 증가되어야 한다. 그러므로, 발광 소자에 인가되는 전압은 더 높게 되어 전력 소모를 크게 한다. 게다가, 발광 소자 및 구동 트랜지스터가 낮은 듀티비로 인해 쉽게 열화되기 때문에, 열화 전 루미넌스 레벨과 거의 동일한 레벨을 얻기 위해선 훨씬 높은 전력이 필요로 된다.
게다가, 대향 전극이 모든 픽셀들에 연결되기 때문에, 발광 소자는 큰 커패시턴스를 갖는 소자로서 기능한다. 따라서, 대향 전극의 전위를 변화시키기 위해선 큰 전력의 소모가 필요로 된다.
상기 문제들 면에서, 본 발명의 목적은 저전력 소모 및 고 듀티비를 갖는 디스플레이 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 픽셀 구성, 반도체 장치, 및 데이터 전위에 의해 규정된 레벨로부터의 루미넌스 편차가 작은 디스플레이 장치를 제공하는 것이다.
본 발명은 발광 소자를 갖는 디스플레이 장치에 관한 것일 뿐만 아니라 본 발명의 또 다른 목적은 트랜지스터의 임계 전압의 변화들로부터 발생되는 전류값의 변화들을 억제하는 것에 관한 것이라는 점에 유의하라. 따라서, 구동 트랜지스터로 제어되는 전류의 목적지는 발광 소자로 제한되지 않는다.
본 발명의 한 양상은 트랜지스터, 제 1 스위치, 제 2 스위치, 제 1 배선, 및 제 2 배선을 포함하는 픽셀을 갖는 반도체 장치를 제공하는 것이다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극 및 제 2 스위치에 전기적으로 연결되며; 트랜지스터의 소스 전극 및 드레인 전극의 다른 하나는 제 1 배선에 전기적으로 연결되고; 트랜지스터의 게이트 전극은 제 1 스위치를 통해서 제 2 배선에 전기적으로 연결된다. 픽셀의 그레이 스케일 레벨에 따른 신호는 트랜지스터의 게이트 전극으로 입력된다.
본 발명의 한 양상은 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 포함하는 반도체 장치를 제공한다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극에 전기적으로 연결되고 또한 제 3 스위치를 통해서 제 3 배선에 전기적으로 연결되며; 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 1 배선에 전기적으로 연결되고; 트랜지스터의 게이트 전극은 제 2 스위치를 통해서 제 2 스위치를 통해서 제 2 배선에 전기적으로 연결되고 또한 제 1 스위치를 통해서 제 4 배선에 전기적으로 연결된다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저장 커패시터를 통해서 트랜지스터의 게이트 전극에 전기적으로 연결된다.
제 3 배선은 선행 로우 또는 다음 로우의 제 1 내지 제 3 스위치들 각각을 제어하는 3개의 배선들로부터 선택된 배선일 수 있다.
본 발명의 한 양상은 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치를 제공한다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극에 전기적으로 연결되고 또한 제 3 스위치를 통해서 제 3 배선에 전기적으로 연결되며; 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 1 배선에 전기적으로 연결되고 트랜지스터의 게이트 전극은 제 4 스위치 및 제 2 스위치를 통해서 제 2 배선에 전기적으로 연결되고 또한 제 4 스위치 및 제 1 스위치를 통해서 제 4 배선에 전기적으로 연결된다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저장 커패시터 및 제 4 스위치를 통해서 트랜지스터의 게이트 전극에 전기적으로 연결된다.
본 발명의 한 양상은 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치를 제공한다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극에 전기적으로 연결되고 또한 제 3 스위치를 통해서 제 3 배선에 전기적으로 연결되며; 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 1 배선에 전기적으로 연결되고 트랜지스터의 게이트 전극은 제 2 스위치를 통해서 제 2 배선에 전기적으로 연결되고 또한 제 4 스위치 및 제 1 스위치를 통해서 제 4 배선에 전기적으로 연결된다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저장 커패시터 및 제 4 스위치를 통해서 트랜지스터의 게이트 전극에 전기적으로 연결된다.
본 발명의 한 양상은 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치를 제공한다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극에 전기적으로 연결되고 또한 제 3 스위치를 통해서 제 3 배선에 전기적으로 연결되며; 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 4 스위치를 통해서 제 1 배선에 전기적으로 연결되고 트랜지스터의 게이트 전극은 제 2 스위치를 통해서 제 2 배선에 전기적으로 연결되고 또한 제 1 스위치를 통해서 제 4 배선에 전기적으로 연결된다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 저장 커패시터를 통해서 트랜지스터의 게이트 전극에 전기적으로 연결된다.
본 발명의 한 양상은 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치를 제공한다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 4 스위치를 통해서 픽셀 전극에 전기적으로 연결되고 또한 제 4 스위치 및 제 3 스위치를 통해서 제 3 배선에 전기적으로 연결되며; 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제 1 배선에 전기적으로 연결되고; 트랜지스터의 게이트 전극은 제 2 스위치를 통해서 제 2 배선에 전기적으로 연결되고 또한 제 1 스위치를 통해서 제 4 배선에 전기적으로 연결된다. 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 4 스위치 및 저장 커패시터를 통해서 트랜지스터의 게이트 전극에 전기적으로 연결된다.
제 3 배선은 제 3 스위치를 제어하는 배선과 동일할 수 있다.
제 3 배선은 선행 로우 또는 다음 로우의 제 1 내지 제 4 스위치들을 각각 제어하는 제 4 배선들로부터 선택된 배선일 수 있다.
트랜지스터는 n-채널 트랜지스터일 수 있다. 게다가, 트랜지스터의 반도체 층은 비정질 반도체 막으로 형성될 수 있다. 게다가, 트랜지스터의 반도체 층은 비정질 실리콘으로 형성될 수 있다.
대안적으로, 트랜지스터의 반도체 층은 결정질 반도체 막으로 형성될 수 있다.
상술된 발명에서, 제 2 배선에 인가되는 전위는 제 3 배선에 공급되는 전위보다 높을 수 있고 이 두 전위들 간의 차이는 트랜지스터의 임계 전압보다 클 수 있다.
트랜지스터는 또한 p-채널 트랜지스터일 수 있다. 이 경우에, 제 2 배선에 공급되는 전위는 제 3 배선에 공급되는 전위보다 낮을 수 있고 이 두 전위들 간의 차이는 트랜지스터의 임계 전압의 절대값보다 클 수 있다.
본 발명의 한 양상은 트랜지스터, 제 1 배선에 전기적으로 연결되는 소스 전극 및 드레인 전극 중 하나, 제 3 배선에 전기적으로 연결되는 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 배선 및 제 4 배선에 전기적으로 연결되는 게이트 전극; 트랜지스터의 게이트-소스 전압을 유지하는 저장 커패시터; 제 2 배선에 공급되는 제 1 전위 및 제 3 배선에 공급되는 제 2 전위를 저장 커패시터에 인가함으로써 저장 커패시터에 제 1 전압을 유지시키는 수단; 저장 커패시터의 전압으로 제 2 전압에 이르기까지 방출하는 수단; 제 1 전위 및 제 3 전압의 합인 전위를 저장 커패시터에 인가함으로써 제 2 전압 및 제 4 전압의 합인 제 5 전압을 저장 커패시터에 유지시키는 수단; 및 제 5 전압에 따라서 트랜지스터를 위해 설정된 전류를 부하에 공급하는 수단을 포함한 반도체 장치를 제공한다.
본 발명의 한 양상은 트랜지스터, 제 1 배선에 전기적으로 연결되는 소스 전극 및 드레인 전극 중 하나, 제 3 배선에 전기적으로 연결되는 소스 전극 및 드레인 전극 중 다른 하나 및 제 2 배선 및 제 4 배선에 전기적으로 연결되는 게이트 전극; 트랜지스터의 게이트-소스 전압을 유지하는 저장 커패시터; 제 2 배선에 공급되는 제 1 전위 및 제 3 배선에 공급되는 제 2 전위를 저장 커패시터에 인가함으로써 저장 커패시터에 제 1 전압을 유지시키는 수단; 저장 커패시터의 전압을 제 2 전압에 이르기까지 방출하는 수단; 제 1 전위 및 제 2 전압의 합인 전위를 저장 커패시터에 인가함으로써 트랜지지스터의 임계 전압 및 제 3 전압의 합인 제 4 전압을 저장 커패시터에 유지시키는 수단; 및 제 4 전압에 따라서 트랜지스터를 위해 설정된 전류를 부하에 공급하는 수단을 포함한 반도체 장치를 제공한다.
트랜지스터는 n-채널 트랜지스터일 수 있다. 게다가, 트랜지스터의 반도체 층은 비정실 실리콘 막으로 형성될 수 있다.
대안적으로, 트랜지스터의 반도체 층은 결정질 반도체 막으로 형성될 수 있다.
상술된 발명에서, 제 1 전위는 제 2 전위보다 클 수 있고 제 1 전위 및 제 2 전위 간의 차이는 트랜지스터의 임계 전압보다 클 수 있다.
트랜지스터는 또한 p-채널 트랜지스터일 수 있다. 이 경우에, 제 1 전위는 제 2 전위보타 낮을 수 있고 제 1 전위 및 제 2 전위 간의 차이는 트랜지스터의 임계 전압의 절대값보다 클 수 있다.
본 발명의 한 양상은 상술된 반도체 장치를 포함하는 디스플레이 장치를 제공하고 또한 디스플레이 부로서 디스플레이 장치를 포함하는 전자 장치를 제공한다.
이 명세서에 설명된 스위치는 특별하게 제한되지 않고 전류 흐름을 제어하는 한 전기적 스위치 또는 기계적 스위치일 수 있다. 이 스위치는 트랜지스터, 다이오드, 또는 이들을 조합하는 논리 회로일 수 있다. 스위치로서 트랜지스터를 이용하는 경우에, 트랜지스터는 간단한 스위치로서 동작한다. 그러므로, 트랜지스터의 극성(도전형)은 특별하게 제한되지 않는다. 그러나, 작은 오프 전류의 특성을 갖는 트랜지스터를 이용하는 것이 바람직하다.
작은 오프 전류를 갖는 트랜지스터로서, LDD영역이 제공된 트랜지스터, 다중-게이트 구조를 갖는 트랜지스터 등이 존재한다. 게다가, 스위치로서 동작될 트랜지스터가 자신의 소스 전극의 전위가 저-전위-측 전원(예를 들어, Vss,GND,0V,등)에 더욱 근접한 상태에서 동작될 때 n-채널 트랜지스터를 이용하는 것이 바람직한 반면에, 트랜지스터가 자신의 소스 전국의 전위가 고-전위-측 전원(예를 들어,Vdd 등)에 더욱 근접한 상태에서 동작될 때 p-채널 트랜지스터를 이용하는 것이 바람직하다. 이는 게이트-소스 전압의 절대값이 증가됨으로써 트랜지스터가 스위치로서 손쉽게 동작되기 때문이다. 스위치가 n-채널 트랜지스터 및 p-채널 트랜지스터 둘다를 이용하는 CMOS 회로일 수 있다.
본 발명에서 "연결되는"의 설명은 "전기적으로 연결되는"과 동의어라는 점에 유의하라. 그러므로, 또 다른 소자, 스위치 등은 개재(interpose)될 수 있다.
또한, 부하는 임의의 소자일 수 있다는 점에 유의하라. 예를 들어, 콘트라스트가 전자기 작용에 의해 변화되는 디스플레이 매체는 EL 소자(예를 들어, 유기 EL소자, 무기 EL 소자, 또는 유기 재료 및 무기 재료를 포함하는 EL 소자)를 포함하는 발광 소자, 전자 발광 소자뿐만 아니라 액정 소자 또는 전자 잉크와 같이 사용될 수 있다. 전자 발광 소자를 이용하는 디스플레이 장치는 필드 방출 디스플레이(FED), SED 플랫-패널 디스플레이(SED: Surface-conduction Electron-emitter Display)등을 포함한다는 점에 유의하라, 게다가, 전자 잉크를 이용하는 디스플레이 장치는 전자 페이퍼를 포함한다.
본 발명에 적용될 수 있는 트랜지스터는 특별히 제한되지 않고 이 트랜지스터는 비정질 실리콘 막 또는 다결정 실리콘 막으로 전형화된 비단결정 반도체 막을 이용하는 박막 트랜지스터(TFT), 반도체 기판 또는 SOI 기판을 이용하여 형성된 트랜지스터, MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터, 유기 반도체 또는 카본 나노튜브를 이용하는 트랜지스터 또는 이외 다른 트랜지스터들일 수 있다. 게다가, 트랜지스터가 형성되는 기판은 특별히 제한되지 않고 이 트랜지스터는 단결정 기판, SOI 기판, 유리 기판, 플라스틱 기판 등 위에 형성될 수 있다.
상술된 바와 같이, 본 발명의 트랜지스터는 어떤 유형일 수 있고 어떤 유형이 기판 위에 형성될 수 있다는 점에 유의하라. 따라서, 모든 회로들은 유리 기판, 플라스틱 기판, 단결정 기판, SOI 기판, 이에 다른 어떤 기판들 위에 형성될 수 있다. 대안적으로, 회로들의 일부는 기판 위에 형성될 수 있고, 회로들의 또다른 부분은 또다른 기판 위에 형성될 수 있다. 즉, 모든 회로들이 동일한 기판 위에 형성될 필요가 없다. 예를 들어, 회로들의 일부는 TFTs를 이용하는 유리 기판 위에 형성될 수 있고, 단결정 기판을 이용하는 IC 칩 상에 형성될 수 있으므로, IC 칩이 COG(Chip On Glass)상으로 연결되도록 한다. 대안적으로, IC 칩은 TAB(Tape Automated Bonding)에 의해 또는 인쇄 회로 기판을 이용함으로써 유리 기판에 연결될 수 있다.
본 명세서에서, 한 픽셀은 한 컬러 요소를 의미한다. 따라서, R(적색), G(녹색), 및 B(청색) 컬러 요소들을 포함하는 순색 디스플레이 디바이스의 경우에, 하나의 픽셀은 R, G, 및 B 컬러 요소들 중 어느 하나를 의미한다.
본 명세서에서 설명된 "픽셀들이 매트릭스로 배열되는"은 픽셀들이 수직 스트라이프들 및 수평 스트라이프들의 조합인 그리드 패턴으로 배열되는 경우뿐만 아니라 순색 디스플레이가 3색 컬러 요소들(예를 들어, RGB)로 수행될 때 영상의 최소 단위를 구성하는 3색 요소들의 픽셀들이 소위 델타 패턴으로 배열되는 경우를 포함한다는 점에 유의하라. 게다가, 각 픽셀의 크기는 컬러 요소들에 따라서 서로 상이할 수 있다.
본 명세서에서 "반도체 장치"는 반도체 소자(가령 트랜지스터 또는 다이오드)를 포함하는 회로를 갖는 장치를 의미한다는 점에 유의하라. 게다가, "디스플레이 장치"는 부하를 각각 포함하는 다수의 픽셀들 및 상기 픽셀들을 구동시키는 주변 드라이버 회로가 기판 위에 형성되는 디스플레이 패널뿐만 아니라 가요성 인쇄 회로(FPC) 또는 이에 부착되는 인쇄 배선 보드(PWB)를 갖는 디스플레이 패널의 주 본체를 포함한다.
본 발명을 따르면, 트랜지스터들의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들이 억제될 수 있다. 그러므로, 원하는 전류는 발광 소자와 같은 부하에 공급될 수 있다. 특히, 발광 소자가 부하로서 사용될 때, 루미넌스 변화들이 거의 없고 고 듀티비를 갖는 디스플레이 디바이스는 제공될 수 있다.
도 1은 실시예 모드 1에 도시된 픽셀 구성을 도시한 도면.
도 2는 도 1에 도시된 픽셀의 동작을 도시한 타이밍 차트.
도 3A 내지 도 3D는 도 1에 도시된 픽셀의 동작을 도시한 도면.
도 4는 채널 길이 변조에 따른 전압-전류 특성의 모델을 도시한 도면.
도 5는 실시예 모드 1에 도시된 픽셀 구성을 도시한 도면.
도 6은 실시예 모드 1에 도시된 픽셀 구성을 도시한 도면.
도 7은 실시예 모드 1에 도시된 픽셀 구성을 도시한 도면.
도 8은 실시예 모드 1에 도시된 픽셀 구성을 도시한 도면.
도 9는 실시예 모드 1에 도시된 디스플레이 장치를 도시한 도면.
도 10은 실시예 모드 1에 도시된 디스플레이 장치의 기록 동작을 도시한 차트.
도 11은 실시예 모드 2에 도시된 픽셀 구성을 도시한 도면.
도 12는 실시예 모드 4에 도시된 픽셀 구성을 도시한 도면.
도 13은 실시예 모드 4에 도시된 픽셀 구성을 도시한 도면.
도 14는 실시예 모드 4에 도시된 픽셀 구성을 도시한 도면.
도 15는 실시예 모드 4에 도시된 픽셀 구성을 도시한 도면.
도 16A 내지 도 16F는 실시예 모드 3에 도시된 픽셀 구성들을 도시한 도면.
도 17은 실시예 모드 8에 도시된 픽셀의 부분 단면도.
도 18A 및 도 18B는 실시예 모드 8에 도시된 발광 소자들을 도시한 도면.
도 19A 내지 도 19C는 실시예 모드 8에 도시된 광 방출의 방향들을 도시한 도면.
도 20A 및 도 20B는 실시예 모드 8에 도시된 픽셀의 부분 단면도.
도 21A 및 도 21B는 실시예 모드 8에 도시된 픽셀의 부분 단면도.
도 22A 및 도 22B는 실시예 모드 8에 도시된 픽셀의 부분 단면도.
도 23은 실시예 모드 8에 도시된 픽셀의 부분 단면도.
도 24는 실시예 모드 8에 도시된 픽셀의 부분 단면도.
도 25A 및 도 25B 각각은 실시예 모드 9에 도시된 디스플레이 장치를 도시한 도면.
도 26A 및 도 26B 각각은 실시예 모드 9에 도시된 디스플레이 장치를 도시한 도면.
도 27A 및 도 27B 각각은 실시예 모드 9에 도시된 디스플레이 장치를 도시한 도면.
도 28은 실시예 모드 9에 도시된 픽셀의 부분 단면도.
도 29는 실시예 모드 5에 도시된 픽셀 구성을 도시한 도면.
도 30은 실시예 모드 5에 도시된 픽셀 구성을 도시한 도면.
도 31은 실시예 모드 6에 도시된 픽셀 구성을 도시한 도면.
도 32는 도 31에 도시된 픽셀의 동작을 도시한 타이밍 차트.
도 33A 내지 도 33H는 본 발명이 적용될 수 있는 전자 장치들을 도시한 도면들.
도 34는 이동 전화의 예시적인 구성을 도시한 도면.
도 35는 EL 모듈의 예를 도시한 도면.
도 36은 EL 텔레비전 수신기의 주요 구성을 도시한 블록도.
도 37은 실시예 모드 6에 도시된 픽셀 구성을 도시한 도면.
도 38은 실시예 모드 6에 도시된 픽셀 구성을 도시한 도면.
도 39는 실시예 모드 7에 도시된 픽셀 구성을 도시한 도면.
도 40은 도 39에 도시된 픽셀의 동작을 도시한 타이밍 차트.
도 41A 내지 도 41D는 도 39에 도시된 픽셀의 동작을 도시한 도면.
도 42는 실시예 모드 2에 도시된 픽셀 구성을 도시한 도면.
도 43은 도 11에 도시된 픽셀의 상면도.
도 44는 도 11 도시된 픽셀의 상면도.
도 45는 종래의 기술을 이용하는 픽셀 구성을 도시한 도면.
도 46은 종래의 기술을 이용하는 픽셀 구성을 도시한 도면.
도 47은 종래의 기술을 이용하는 픽셀의 동작에 대한 타이밍 차트.
도 48은 종래의 기술을 이용하는 경우에 발광 기간 대 한 프레임 기간의 비를 도시한 도면.
도 49는 디지털 그레이 스케일 방법 및 시간 그레이 스케일 방법을 결합하는 구동 방식을 도시한 도면.
이하부터, 본 발명의 실시예 모드들 및 실시예들이 설명될 것이다. 본 발명은 많은 다양한 모드들로 구현될 수 있고 본 발명의 원리 및 범위를 벗어남이 없이 다양한 방식으로 변경될 수 있다는 것을 당업자는 손쉽게 이해할 것이라는 점에 유의하라. 그러므로, 본 발명은 이하의 설명으로 제한되는 것으로서 해석되지 않아야 한다. 동일한 참조 번호들은 본 발명의 구조들을 도시한 도면 전반에 걸쳐서 동일한 소자들을 나타내도록 사용된다.
(실시예 모드1)
본 발명의 픽셀의 기본 구성은 도 1과 관련하여 설명된다. 도 1에 도시된 픽셀은 트랜지스터(110), 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 제 4 스위치(114), 커패시터(115), 및 발광 소자(116)를 포함한다. 픽셀은 신호선(117), 제 1 주사선(118), 제 2 주사선(119),제 3 주사선(120), 제 4 주사선(121), 제 1 전위 공급선(122), 제 2 전위 공급선(123), 및 전원선(124)에 연결된다. 이 실시예 모드에서, 트랜지스터(110)는 이의 게이트-소스 전압(Vgs)은 임계값(Vth)을 초과하지 않을 때 턴온되는 n-채널 트랜지스터이다. 게다가, 발광 소자(116)의 픽셀 전극은 애노드이고 이의 대향 전극(125)은 캐소드이다. 트랜지스터의 게이트-소스 전압은 Vgs로 표시되며; 드레인-소스 전압은 Vds로 표시되며; 임계 전압은 Vth로 표시되고 커패시터에 누적되는 전압은 Vcs로 표시된다는 점에 유의하라. 게다가, 전원선(124), 제 1 전위 공급선(122), 제 2 전위 공급선(123), 및 신호선(117)은 또한 제 1 배선, 제 2 배선, 제 3 배선, 및 제 4 배선 각각과 참조되어 있다.
트랜지스터(110)의 제 1 전극(소스 전극 및 드레인 전극중 하나)은 발광 소자(116)의 픽셀 전극에 연결되며; 이의 제 2 전극(소스 전극 및 드레인 전극의 다른 한 전극)은 전원선(124)에 연결되고; 이의 게이트 전극은 제 4 스위치(114) 및 제 2 스위치(112)를 통해서 제 1 전위 공급선(122)에 연결된다. 제 4 스위치(114)는 트랜지스터(110)의 게이트 전극 및 제 2 스위치(112) 간에 연결된다는 점에 유의하라. 제 4 스위치(114) 및 제 2 스위치(112)의 연결점이 노드(130)로 표시될 때, 상기 노드(130)는 제 2 스위치(111)를 통해서 신호선(117)에 연결된다. 게다가, 트랜지스터(110)의 제 1 전극은 또한 제 3 스위치(113)를 통해서 제 2 전위 공급선(123)에 연결된다.
게다가, 커패시터(115)는 트랜지스터(110)의 제 1 전극 및 노드(130) 간에 연결된다.즉, 커패시터(115)의 제 1 전극은 제 4 스위치(114)를 통해서 트랜지스터(110)의 게이트 전극에 연결되는 반면에, 커패시터(115)의 제 2 전극은 트랜지스터(110)의 제 1 전극에 연결된다. 커패시터(115)는 배선, 반도체 층, 및 전극 간의 절연막을 샌드위치함으로써 형성될 수 있거나 트랜지스터(110)의 게이트 커패시턴스를 이용함으로써 생략될 수 있다. 이와 같은 전압 유지 수단은 저장 커패시터로 지칭된다. 노드(130), 제 1 스위치, 및 커패시터(115)의 제 1 전극의 연결점은 노드(131)로 표시되고 트랜지스터(110)의 제 1 전극, 커패시터(115)의 제 2 전극, 및 발광 소자(116)의 픽셀 전극의 연결점은 노드(132)로 표시된다.
제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 및 제 4 스위치(114)의 온/오프는 제 1 주사선(118), 제 2 주사선(119), 제 3 주사선(120), 및 제 4 주사선(121) 각각에 신호들을 입력함으로써 제어된다.
비디오 신호에 대응하는 픽셀의 그레이 스케일 레벨에 따른 신호, 즉 루미넌스 데이터에 따른 전위는 신호선(117)에 입력된다.
다음에, 도 1에 도시된 픽셀의 동작이 도 2 및 도 3A 및 도 3D의 타이밍 차트와 관련하여 설명된다. 한 스크린에 대해 영상을 디스플레이하는 기간에 대응하는 한 프레임 기간은 도 2의 초기화 기간, 임계 기록 기간, 데이터 기록 기간, 및 발광 기간으로 분할된다. 초기화 기간, 임계 기록 기간, 및 데이터 기록 기간은 총괄하여 어드레스 기간으로 지칭된다. 한 프레임 기간의 길이는 특별히 제한되지 않지만, 영상 시청자가 플리커들을 인식하지 못하도록 하는 1/60 초 이하가 바람직하다.
전위(V1)는 발광 소자(116)의 대향 전극(125) 및 제 1 전위 공급선(122)으로 입력되는 반면, 전위 V1-Vth-α(α는 임의의 양의 수)는 제 2 전위 공급선(123)으로 입력된다. 게다가, 전위(V2)는 전원선(124)으로 입력된다.
여기서, 발광 소자(116)의 대향 전극(125)의 전위는 설명을 위한 제 1 전위 공급선(122)의 전위와 동일하다. 그러나, 발광 소자(116)가 광을 방출하는데 필요한 최소 전위차가 VEL로 표시되면, 대향 전극(125)의 전위가 V1-Vth-α-VEL 보다 높은 한 수용될 수 있다. 게다가, 전원선(124)의 전위(V2)가 대향 전극(125)의 전위 및 발광 소자(116)가 광을 방출하는데 필요한 최소 전위차(VEL)의 합보다 높은 한 수용가능하다. 그러나, 대향 전극(125)의 전위가 설명을 위하여 여기서 V1으로 설정되기 때문에, V2는 V1+VEL 보다 높게 되는 한 수용가능하다
우선, 제 1 스위치(111)는 제 2 스위치(112), 제 3 스위치(113), 및 제 4 스위치(114)가 도 2 및 도 3A에 (A)에 도시된 바와 같은 초기화 기간에서 턴온되는 동안 턴오프된다. 이때, 트랜지스터(110)의 제 1 전극은 소스 전극으로서 작용하고 이의 전위는 V1-Vth-α인 제 2 전위 공급선(123)의 전위와 동일하다. 다른 한편으로, 트랜지스터(110)의 게이트 전극의 전위는 V1이다. 따라서, 트랜지스터(110)의 게이트-소스 전압(Vgs)은 Vth+α임으로 트랜지스터(110)는 턴온된다. 그 후, Vth+α는 트랜지스터의 제 1 전극 및 게이트 전극 간에 제공되는 커패시터(115)에 유지된다. 여기에 도시된 제 4 스위치(114)는 온 상태이지만, 이는 오프 상태일 수도 있다.
다음, 제 3 스위치(113)가 도 2 및 도 3B의 (B)에 도시된 임계 기록 기간에서 턴오프된다. 그러므로, 제 1 전극의 전위, 즉 트랜지스터(110)의 소스 전극의 전위가 점진적으로 상승되어 V1-Vth에 도달할 때, 다른 말로서, 트랜지스터(110)의 게이트-소스 전압(Vgs)가 임계 전압(Vth)에 도달할 때, 트랜지스터(110)는 턴오프된다. 따라서, 커패시터(115)에 유지되는 전압은 Vth가 된다.
도 2 및 도 3C의 (C)에 도시된 다음 데이터 기록 구간에서, 제 2 스위치(112) 및 제 4 스위치(114)는 턴오프되고 나서 제 1 스위치(111)는 턴온됨으로써,루미넌스 데이터에 따른 전위(V1+Vdata)는 신호선(117)으로부터 입력된다. 트랜지스터(110)가 제 4 스위치(114)를 턴오프시킴으로써 오프 상태로 유지될 수 있다는 점에 유의하라. 그러므로, 데이터 기록에서 전원선(124)으로부터 공급되는 전류로부터 발생되는 커패시터(115)의 제 2 전극의 전위 변동들은 억제될 수 있다. 이 때, 커패시터(115)에 유지되는 전압(Vcs)은 식 (1)로 표시될 수 있는데, 여기서 커패시터(115) 및 발광 소자(116)의 커패시턴스는 각각 C1 및 C2이다.
Vcs=Vth+Vdata×C2/C1+C2 …(1)
발광 소자(116)가 더욱 얇아지고 커패시터(115)보다 큰 전극 면적을 갖기 때문에 C2>>C1이 된다는 점에 유의하라. 따라서, C2/(C1+C2)
Figure 112011091900982-pct00001
1로부터, 커패시터(115)에 유지되는 전압 (Vcs)는 식 (2)로 표시된다. 발광 소자(116)가 다음 발광 기간에서 광을 방출하지 않도록 제어될 때, Vdata≤0의 전위가 입력된다.
Vcs=Vth+Vdata …(2)
다음에, 도 2 및 도 3D의 (D)에 도시된 발광 소자에서, 제 1 스위치(111)는 턴오프되고 제 4 스위치(114)는 턴온된다. 이때, 트랜지스터(110)의 게이트-소스 전압(Vgs)은 Vth+Vdata와 동일하므로, 트랜지스터(110)는 Vdata의 값에 따라서 턴온된다. 그 후, 루미넌스 데이터에 따른 전류는 트랜지스터(110) 및 발광 소자(116)로 흐름으로써, 발광 소자(116)는 광을 방출한다.
발광 소자로 흐르는 전류(I)는 트랜지스터(110)가 포화 영역에서 동작될 때 식(3)으로 표시된다는 점에 유의하라.
Figure 112008047727380-pct00002
…(3)
게다가, 발광 소자로 흐르는 전류(I)는 트랜지스터(110)가 선형 영역에서 동작될 때 식(4)로 표시된다.
Figure 112008047727380-pct00003
…(4)
상기 식들에서, W는 트랜지스터(110)의 채널폭이며, L은 채널 길이이며; μ는 이동도이고; Cox는 누적된 커패시턴스이다.
식들(3) 및 (4)에 따르면, 발광 소자(116)로 흐르는 전류는 트랜지스터(110)의 동작 영역, 즉 포화 영역 또는 선형 영역에 관계없이 트랜지스터(110)의 임계 전압(Vth)에 좌우되지 않는다. 그러므로, 트랜지스터(110)의 임계 전압의 변화들에 의해 야기되는 전류 값의 변화들은 억제되고 루미넌스 데이터에 따른 전류값은 발광 소자(116)에 공급될 수 있다.
따라서, 트랜지스터(110)의 임계값의 변화들에 야기되는 루미넌스 변화들은 억제될 수 있다. 게다가, 전력 소모는 감소될 수 있는데, 그 이유는 동작은 정전위 에 고정된 대향 전극으로 수행되기 때문이다.
게다가, 트랜지스터(110)가 포화 영역에서 동작될 때, 발광 소자(116)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다. 발광 소자(116)가 열화될 때, 발광 소자(116)의 VEL이 증가되고 제 1 전극의 전위, 즉 트랜지스터(110)의 소스 전극은 이에 따라서 증가된다. 이때, 트랜지스터(110)의 소스 전극은 커패시터(115)의 제 2 전극에 연결되며; 트랜지스터(110)의 게이트 전극은 커패시터(115)의 제 1 전극에 연결되고; 게이트 전극측은 플로우팅 상태에 있다. 그러므로, 소스 전위의 증가에 따라서, 트랜지스터(110)의 게이트 전위는 또한 동일한 양만큼 증가된다. 따라서, 트랜지스터(110)의 Vgs는 변경되지 않는다. 그러므로, 트랜지스터(110) 및 발광 소자(116)로 흐르는 전류는 발광 소자가 열화되는 경우조차도 영향받지 않는다. 발광 소자로 흐르는 전류(I)는 소스 전위 또는 드레인 전위에 좌우되지 않는다는 것을 식(3)에서 알 수 있다는 점에 유의하라.
그러므로, 트랜지스터(110)가 포화 영역에서 동작될 때, 트랜지스터(110)의 임계 전압의 변화들 및 발광 소자(116)의 열화에 의해 야기되는 트랜지스터(110)로 흐르는 전류값의 변화들을 억제할 수 있다.
트랜지스터(110)가 포화 영역에서 동작될 때, 채널 길이(L)은 더욱 짧게됨에 따라서 많은 량의 전류가 애벌란시 브레이크다운(avalanche breakdown)에 의해 드레인 전압을 크게 증가시킴으로써 트랜지스터(110)를 통해서 손쉽게 흐를 것이다.
드레인 전압이 핀치-오프 전압을 초과하도록 증가될 때, 핀치-오프 포인트는 소스측으로 이동하고 채널로서 실질적으로 기능하는 유효 채널 길이는 감소된다. 이는 전류값을 증가시키고 이와 같은 현상을 채널 길이 변조라 지칭한다. 핀치-오프 포인트가 채널이 사라지는 경계부이고 이 부분에서 게이트 아래의 채널의 두께가 0이라는 점에 유의하라. 게다가, 핀치-오프 전압은 핀치-오프 포인트가 드레인 에지에 있을 때의 전압을 의미한다. 이 현상은 또한 채널 길이(L)와 더욱 짧게 됨에 따라서 더욱 손쉽게 발생될 것이다. 예를 들어, 채널 길이 변조에 따른 전압-전류 특성들의 모델 다이어그램은 도 4에 도시되어 있다. 트랜지스터들(a), (b) 및 (c)의 채널 길이들은 도 4의 (a)>(b)>(c)를 만족한다는 점에 유의하라.
따라서, 포화 영역에서 트랜지스터(110)을 동작시키는 경우에, 드레인-소스 전압(Vds)에 대한 전류(I)는 가능한 한 일정한 것이 바람직하다. 따라서, 트랜지스터(110)의 채널 길이(L)는 더욱 긴 것이 바람직하다. 예를 들어, 트랜지스터의 채널 길이(L)는 이의 채널 폭(W)보다 더욱 큰 것이 바람직하다. 게다가, 채널 길이(L)는 바람직하게는 10 내지 50㎛에 있고, 더욱 바람직하게는 15 내지 40에 있다. 그러나, 채널 길이(L) 및 채널폭(W)은 이와 같은 범위로 제한되지 않는다.
게다가, 역바이어스 전압이 초기화 기간에서 발광 소자(116)에 인가되기 때문에, 발광 소자의 짧은 부분은 절연되고 발광 소자의 열화는 억제될 수 있다. 따라서, 발광 소자의 수명은 연장될 수 있다.
트랜지스터의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들이 억제될 수 있기 때문에, 트랜지스터에 의해 제어되는 전류의 공급 목적지는 특별히 제한되지 않는다. 그러므로, EL 소자(유기 EL 소자, 무기 EL 소자, 유기 재료 및 무기 재료를 함유하는 EL 소자), 전자 방출 소자, 액정 소자, 전자 잉크 등은 도 1에 도시된 발광 소자(116)로서 사용될 수 있다.
게다가, 트랜지스터(110)가 발광 소자(116)에 공급되는 전류값을 제어하는 기능을 갖고 트랜지스터의 종류는 특별하게 제한되지 않는 한 수용될 수 있다. 그러므로, 결정질 반도체 막을 이용하는 박막 트랜지스터(TFT), 비정질 실리콘 막 또는 다결정 실리콘 막에 의해 전형화된 비단결정 반도체 막, 반도체 기판 또는 SOI 기판을 이용하여 형성된 트랜지스터, MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터, 유기 반도체 또는 카본 나노튜브를 이용하는 트랜지스터 또는 다른 트랜지스터들이 사용될 수 있다.
제 1 스위치(111)는 커패시터에 픽셀의 그레이 스케일 레벨에 따른 신호를 입력하는 타이밍에서 선택되고 트랜지스터(110)의 게이트 전극에 공급되는 신호를 제어한다. 제 2 스위치(112)는 트랜지스터(110)의 게이트 전극에 소정 전위를 인가하는 타이밍에서 선택되고 트랜지스터(110)의 게이트 전극에 소정 전위를 공급할지 여부를 제어한다. 제 3 스위치(113)는 커패시터(115)에 기록된 전위를 초기화하는 소정 전위를 인가하는 타이밍에서 선택되고 트랜지스터(110)의 제 1 전극의 전위를 감소시킨다. 제 4 스위치는 커패시터(115) 및 트랜지스터(110)의 게이트 전극 간의 연결을 제어한다. 그러므로, 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 및 제 4 스위치(114)는 이들이 상기 기능들을 갖지 않는 한 특별하게 제한되지 않는다. 예를 들어, 각 스위치들은 트랜지스터, 다이오드 또는 이들을 조합하는 논리 회로일 수 있다. 신호 또는 전위가 상기 타이밍에서 픽셀에 인가될 수 없다면 제 1 내지 제 3 스위치들이 특별하게 필요로 되지 않는다는 점에 유의하라. 게다가, 실시예 모드 2는 제 4 스위치가 생략될 수 있는 경우를 설명한다.
도 5는 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 및 제 4 스위치(114)를 위하여 n-채널 트랜지스터들을 사용하는 경우를 도시한다. 도 1 및 도 5에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 이의 설명은 생략된다.
제 1 스위칭 트랜지스터(511)은 제 1 스위치(111)에 대응하며, 제 2 스위칭 트랜지스터(512)는 제 2 스위치(112)에 대응하며, 제 3 스위칭 트랜지스터(513)는 제 3 스위치(113)에 대응하고, 제 4 스위칭 트랜지스터(514)는 제 4 스위치(114)에 대응한다. 트랜지스터(110)의 채널 길이는 제 1 스위칭 트랜지스터(511), 제 2 스위칭 트랜지스터(512), 제 3 스위칭 트랜지스터(513), 및 제 4 스위칭 트랜지스터(514) 중 어느 하나의 채널 길이보다 큰 것이 바람직하다는 점에 유의하라.
제 1 스위칭 트랜지스터(511)의 게이트 전극은 제 1 주사선(118)에 연결되며, 제 1 스위칭 트랜지스터(511)의 제 1 전극은 신호선(117)에 연결되고, 제 1 스위칭 트랜지스터(511)의 제 2 전극은 노드(131)에 연결된다.
게다가, 제 2 스위칭 트랜지스터(512)의 게이트 전극은 제 2 주사선(118)에 연결되며, 제 3 스위칭 트랜지스터(512)의 제 1 전극은 제 1 전위 공급선(122)에 연결되고, 제 2 스위칭 트랜지스터(512)의 제 2 전극은 노드(130)에 연결된다.
제 3 스위칭 트랜지스터(513)의 게이트 전극은 제 3 주사선(120)에 연결되며, 제 3 스위칭 트랜지스터(513)의 제 1 전극은 노드(132)에 연결되고, 제 3 스위칭 트랜지스터(513)의 제 2 전극은 제 2 전위 공급선(123)에 연결된다.
제 4 스위칭 트랜지스터(514)의 게이트 전극은 제 4 주사선(121)에 연결되며, 제 4 스위칭 트랜지스터(514)의 제 1 전극은 트랜지스터(110)의 게이트 전극에 연결되고, 제 4 스위칭 트랜지스터(514)의 제 2 전극은 노드(130)에 연결된다.
각 스위칭 트랜지스터는 각 주사선으로의 신호 입력이 H 레벨을 가질 때 턴온되고 신호 입력이 L레벨일 때 턴오프된다.
도 5의 픽셀 구성 또한 도 1과 유사한 동작 방법을 이용함으로써 트랜지스터 (110)의 임계 전압 변화들에 의해 야기되 전류값의 변화들을 억제할 수 있다. 따라서, 루미넌스 데이터에 따른 전류는 발광 소자 (116)에 공급될 수 있고, 루미넌스의 변화들은 억제될 수 있다. 트랜지스터(110)가 포화 영역에서 동작될 때 발광 소자(116)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다.
게다가, 제조 공정은 픽셀이 n-채널 트랜지스터들 만을 이용하여 형성될 수 있기 때문에 간단화 될 수 있다. 또한, 비정질 반도체 또는 반-비정질 반도체(또한 마이크로 결정질 반도체라 지칭된다)와 같은 비-결정질 반도체는 픽셀에 포함된 각 트랜지스터의 반도체 층에 사용될 수 있다. 예를 들어, 비정질 실리콘 (a-Si:H)은 비정질 반도체로서 사용될 수 있다. 이와 같은 비-결정질 반도체를 사용함으로써 제조 공정은 더욱 간단화 될 수 있다. 따라서, 제조 비용의 감소 및 수율의 개선이 성취될 수 있다.
제 1 스위칭 트랜지스터(511), 제 2 스위칭 트랜지스터(512), 제 3 스위칭 트랜지스터(513), 및 제 4 스위칭 트랜지스터(514)는 단지 스위치들로서 동작된다는 점에 유의하라. 그러므로, 트랜지스터들의 극성(도전형)은 특별하게 제한되지 않는다. 그러나, 더 작은 오프 전류의 특성을 갖는 트랜지스터를 이용하는 것이 바람직하다. 작은 오프 전류를 갖는 트랜지스터의 예로서, LDD 영역이 제공된 트랜지스터, 다중 게이트 구조를 갖는 트랜지스터 등이 존재한다. 대안적으로 스위치는 n-채널 트랜지스터 및 p-채널 트랜지스터 둘 다를 이용하는 CMOS 회로일 수 있다.
도 1에 도시된 제 4 스위치(114)는 노드(130) 및 노드(131) 간에 연결될 수 있다. 이와 같은 구성이 도 6에 도시되어 있다. 도 1의 제 4 스위치(114)는 제 4 스위치 (614)에 대응하고 도 1 및 6에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 이에 대한 설명은 생략된다.
도 6의 픽셀 구성은 또한, 도 1과 유사한 동작 방법을 이용함으로써 트랜지스터 (110)의 임계 전압 변화들에 의해 야기되는 전류값의 변화들을 억제할 수 있다. 따라서, 루미넌스 데이터에 따른 전류는 발광 소자(116)에 공급될 수 있고, 루미넌스의 변화들은 억제될 수 있다. 트랜지스터(110)가 포화 영역에서 동작될 때 발광 소자(116)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다.
도 1에 도시된 제 4 스위치(114)는 노드(132) 및 전원선(124) 및 트랜지스터(110)의 제 2 전극의 연결부 간의 경로상에 제공될 수 있다.
이와 같은 구성의 일 예가 도 7에 도시되어 있다. 도 7의 구성에서, 도 1의 제 4 스위치(114)는 제 4 스위치(714)에 대응하고 전원선(124) 및 트랜지스터(110)의 제 2 전극 간에 연결된다. 도 1 및 7에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 이에 대한 설명은 생략된다.
트랜지스터(110)로의 전류 공급은 트랜지스터(110)가 데이터 기록 기간에서 제 4 스위치(714)에 의해 턴온될 때조차도 제 4 스위치(714)를 턴오프시킴으로써 중지될 수 있다. 그러므로, 데이터 기록 기간에서 커패시터(115)의 제 2 전극의 전위 변동들이 억제될 수 있다.
따라서, 도 7의 픽셀 구성은 도 1과 유사한 동작 방법을 이용함으로써 트랜지스터(110)의 임계 전압 변화들에 의해 야기되 전류값의 변화들을 억제할 수 있다. 따라서, 루미넌스 데이터에 따른 전류는 발광 소자(116)에 공급될 수 있고, 루미넌스의 변화들은 억제될 수 있다. 트랜지스터(110)가 포화 영역에서 동작될 때 발광 소자(116)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다. 게다가, 제 4 스위치(714)가 초기화 기간에서 턴오프될 때, 전력소모는 감소될 수 있다.
픽셀 구성의 또 다른 예는 도 8에 도시되어 있다. 도 8에서, 도 1의 제 4 스위치(114)는 노드(132) 및 트랜지스터(110)의 제 1 전극 간에 연결되는 제 4 스위치(814)에 대응한다. 도 1 및 8에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 이에 대한 설명은 생략된다.
노드(132)로의 전류 공급은 트랜지스터(110)가 데이터 기록 기간에서 제 4 스위치(814)에 의해 턴온될 때조차도 제 4 스위치(814)를 턴오프 시킴으로써 중지될 수 있다. 그러므로, 데이터 기록 기간에서 커패시터(115)의 제 2 전극의 전위 변동들이 억제될 수 있다.
따라서, 도 8의 픽셀 구성은 도 1과 유사한 동작 방법을 이용함으로써 트랜지스터(110)의 임계 전압 변화들에 의해 야기되 전류값의 변화들을 억제할 수 있다. 따라서, 루미넌스 데이터에 따른 전류는 발광 소자(116)에 공급될 수 있고, 루미넌스의 변화들은 억제될 수 있다. 트랜지스터(110)가 포화 영역에서 동작될 때 발광 소자(116)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다. 게다가, 제 4 스위치(814)가 초기화 기간에서 턴오프될 때, 전력 소모는 감소될 수 있다.
제 4 스위치(614), 제 4 스위치(714), 및 제 4 스위치(814) 각각은 제 1 내지 제 3 스위치들과 유사하게 트랜지스터, 다이오드, 또는 이들을 조합하는 논리 회로 일 수 있다.
노드(132) 및 트랜지스터(110)의 제 2 전극 및 전원선(124)이 연결부 간의 경로 상에 제 4 스위치를 제공하는 경우에, 도 7 및 도 8에 도시된 바와 같이, 비-광 방출 상태는 발광 기간에서 제 4 스위치를 턴오프시킴으로써 강제로 발생될 수 있다. 이와 같은 동작은 발광 기간을 자유롭게 설정할 수 있게 한다. 게다가, 블랙 디스플레이를 삽입함으로써, 잔상들이 더욱더 용이하게 인식되지 않도록 할 수 있고 동영상 특성들이 증가될 수 있다.
다음에, 본 발명의 픽셀을 포함하는 디스플레이 장치가 도 9와 관련하여 설명된다.
디스플레이 장치는 신호선 드라이버 회로(911), 주사선 드라이버 회로(912), 및 픽셀부(913)를 포함한다. 픽셀부(913)는 칼럼 방향으로 신호선 드라이버 회로(911)로부터 연장되는 다수의 신호선들(S1 내지 Sm), 제 1 전위 공급선들(P1_1 내지 Pm_1), 및 전원선들(P1_3 내지 Pm_3); 로우 방향으로 주사선 드라이버 회로(912)로부터 연장되는 다수의 제 1 주산선들(G1_1 내지 Gn_1), 제 2 주사선들(G1_2 내지 Gn_2), 및 제 3 주사선들(G1_3 내지 Gn_3), 및 제 4 주사선들(G1_4 내지 Gn_4); 및 신호선들 (Si 내지 Sm)에 대응하는 매트릭스로 배열되는 다수의 픽셀들(914)을 포함한다. 게다가, 다수의 제 2 전위 공급선들(P1_2 내지 Pn_2)는 제 1 주사선(G1_1 내지 Gn_1)과 병렬로 제공된다. 각 픽셀(914)은 신호선(Sj)(신호선들 S1 내지 Sm 중 하나), 제 1 전위 공급선(Pj_1), 전원선(Pj_3), 제 1 주사선(Gi_1)(주사선들 G1_1 내지 Gn_1 중 하나), 제 2 주사선(Gi_2), 제 3 주사선(Gi_3), 제 4 주사선(Gi_4), 및 제 2 전원 공급선(Pi_2)에 연결된다.
신호선(Sj), 제 1 전위 공급선(Pj_1), 전원선(Pj_3), 제 1 주사선(Gi_1), 제 2 주사선(Gi_2), 제 3 주사선(Gi_3), 제 4 주사선(Gi_4), 및 제 2 전위 공급선(Pi_2)은 신호선(117), 제 1 전위 공급선(122), 전원선(124), 제 1 주사선(118), 제 2 주사선(119), 제 3 주사선(120), 제 4 주사선(121), 및 제 2 전위 공급선(123), 각각에 대응한다.
주사선 드라이버 회로(912)로부터 출력되는 신호들에 응답하여, 동작될 픽셀들의 로우가 선택되고 도 2에 도시된 동작은 로우의 픽셀들 각각에서 수행된다. 도 2의 데이터 기록 기간에서, 신호선 드라이버 회로(911)로부터 출력되는 비디오 신호는 선택된 로우의 각 픽셀에 기록된다는 점에 유의하라. 이 때, 각 픽셀의 루미넌스 데이터에 따른 전위는 신호선들(S1 내지 Sm)의 각각에 입력된다.
도 10에 도시된 바와 같이, i번째 로우의 데이터 기록 기간을 종료시, 예를 들어 (i+1)번째 로우에서 픽셀들로 신호 기록이 시작된다. 각 로우의 데이터 기록기간 나타내기 위하여 도 10은 도 2의 제 1 스위치(111)의 동작만을 도시한다는 점에 유의하라. 게다가, i번째 로우에서 데이터 기록 기간을 종료시키는 픽셀은 광 방출 기간으로 진행하고 픽셀로 기록된 신호에 따라서 광을 방출시킨다.
따라서, 초기화 기간의 시작 타이밍은 데이터 기록 기간들이 각 로우들에서 중첩되지 않는 한 각 로우들에서 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1 프레임 기간의 비(즉, 듀티비)는 상당히 감소 될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
도 9에 도시된 디스플레이 장치 구성은 단지 예시한 것이고 본 발명은 이에 제한되지 않는 점에 유의하라. 예를 들어, 제 1 전위 공급선들 (P1_1 내지 Pm_1)은 신호선들(S1 내지 Sm)과 병렬로 될 필요가 없고, 제 1 주사선들 (G1_1 내지 Gn_1)과 병렬로 될 수 있다.
한편, 그레이 스케일들을 표현하기 위한 디스플레이 장치 구동 방법으로서, 아날로그 그레이 스케일 방법 및 디지털 그레이 스케일 방법이 존재한다. 아날로그 그레이 스캐일 방법은 아날로그 방식으로 발광 소자의 방출 방도를 제어하는 방법 및 아날로그 방식으로 발광 소자의 방출 시간을 제어하는 방법을 포함한다. 둘 중, 아날로그 방식으로 발광 소자의 방출 방도를 제어하는 방법이 자주 사용된다. 다른 한 편으로, 디지털 그레이 스케일 방법에서 발광 소자의 온/오프는 그레이 스케일들을 표현하기 위하여 디지털 방법으로 제어된다. 디지털 그레이 스케일 방법은 데이터 처리가 디지털 신호들을 이용하여 수행될 수 있기 때문에 고 잡음 저항의 이 점을 갖는다. 그러나, 발광 상태 및 비발광 상태의 두 가지 상태만의 존재하기 때문에 두 가지 그레이 스케일 레벨들만이 표현될 수 있다. 그러므로 다 수 레벨 그레이 스케일 디스플레이는 조합한 또 다른 방법을 이용함으로써 시도된다. 다수 레벨 그레이 스케일 디스플레이를 위한 방법으로서, 픽셀들의 발광 면적들이 가중되고 그레이 스케일 디스플레이를 수행하기 위하여 선택되는 에어리어 그레이 스케일 방법 및 발광 시간이 가증되고 그레이 스케일 디스플레이를 수행하기 위하여 선택되는 타임 그레이 스케일 방법이 존재한다.
디지털 그레이 스케일 방법 및 타임 그레이 스케일 방법의 경우에, 1프레임 기간은 도 49에 도시된 바와 같이 다수의 서브프레임 기간들(SFn)로 분할된다. 각 프레임 기간은 초기화 기간, 임계 기록기간 및 데이터 기록 기간을 포함하는 어드레스 기간(Ta) 및 발광 기간(Ts)을 포함한다, 서브프레임 기간들 즉 디스플레이 비트들 n 수에 대응하는 서브프레임 기간들의 수는 1 프레임 기간에서 제공된다는 점에 유의하라. 게다가, 각 서브프레임 기간들에서 발광 기간들의 길이들의 비는 2(n-1):2(n-2):...:2:1 및 발광 소자들의 광 방출 또는 비발광 방출들이 각 발광 기간에서 선택됨으로써, 그레이 스케일들은 1 프레임 기간 내에서 총 발광 시간의 차를 이용함으로써 표현된다. 1 프레임 기간에서 총 발광 시간이 길게될 때, 루미넌스는 높고 짧을 때 루미넌스는 낮다. 도 49는 1 프레임 기간이 4개의 서브 프레임들로 분할되고 24=16 그레이 스케일 레벨들이 발광 기간들의 조합에 의해 표현될 수 있는 그레이 스케일의 예를 도시한다는 점에 유의하라. 또한 2의 거듭제곱비를 제외한 것을 토대로 한 발광 기간의 길이들의 비를 설정함으로써 그레이 스케일들을 표현할 수 있다. 게다가, 각 서브프레임 기간은 더욱 분할될 수 있다.
상술된 바와 같은 타임 그레이 스케일 방법을 이용함으로써 다수의 레벨 그레이 스케일 디스플레이를 시도하는 경우에, 저차 비트의 발광 기간의 길이는 짧게된다. 그러므로, 데이터 기록 동작이 선행 서브프레임 기간의 발광 기간의 종료 즉시 시작될 때, 이는 선행 서브프레임 기간의 데이터 기록 동작과 중첩된다. 이 경우에, 정상 동작이 수행될 수 없다. 그러므로, 도 7 및 도 8에 도시된 바와 같이 노드(132) 및 트랜지스터(110)의 제 2 전극과 전원선(124)의 연결점 간에 제 4 스위치를 제공하고 발광 기간에서 제 4 스위치를 턴오프시켜 비발광 상태를 강제로 발생시킴으로써, 모든 로우들에 필요로 되는 데이터 기록 기간들보다 훨씬 짧은 길이를 갖는 광 방출을 표현할 수 있다. 따라서, 제 4 스위치의 제공은 아날로그 그레이 스케일 방법에서 유효할 뿐만 아니라 상술된 바와 같은 디지털 그레이 스케일 방법 및 타임 그레이 스케일 방법을 조합하는 방법에서 유효하다.
임계 전압의 변화들은 픽셀들의 각 트랜지스터의 임계 전압 간의 차뿐만 아니라 시간에 따른 각 트랜지스터의 임계 전압의 변동을 포함한다. 게다가, 각 트랜지스터의 임계 전압의 차는 트랜지스터의 제조에서 발생되는 특성들의 차를 포함한다. 또한, 여기서 트랜지스터는 발광 소자와 같은 부하에 전류를 공급하는 기능을 갖는 트랜지스터를 의미한다.
(실시예 모드 2)
이 실시예 모드에서, 실시예 모드 1과 상이한 구성을 갖는 픽셀은 도 11과 관련하여 설명된다. 이 실시예 모드 및 선행하는 실시예 모드에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 동일한 부분 또는 유사한 기능을 갖는 부분에 대한 상세한 설명은 생략된다는 점에 유의하라.
도 11에 도시된 픽셀은 트랜지스터(110), 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 커패시터(115), 및 발광 소자(116)를 포함한다. 픽셀은 신호선(117), 제 1 주사선(118), 제 2 주사선(119), 제 3 주사선(120), 제 1 전위 공급선(122), 제 2 전위 공급선(123), 및 전원선(124)에 연결된다.
트랜지스터(110)의 제 1 전극(소스 전극 및 드레인 전극중 하나)은 발광 소자(116)의 픽셀 전극에 연결되며; 이의 제 2 전극(소스 전극 및 드레인 전극의 다른 한 전극)은 전원선(124)에 연결되고; 이의 게이트 전극은 제 2 스위치(112)를 통해서 제 1 전위 공급선(122)에 연결된다. 게다가, 트랜지스터(110)의 게이트 전극은 제 1 스위치(111)를 통해서 신호선(117)에 연결되고 이의 제 1 전극은 제 3 스위치(113)를 통해서 제 2 전위 공급선(123)에 연결된다.
게다가, 커패시터(115)는 트랜지스터(110)의 제 1 전극 및 게이트 전극 간에 연결된다. 즉, 커패시터(115)의 제 1 전극은 트랜지스터(110)의 게이트 전극에 연결되는 반면, 커패시터(115)의 제 2 전극은 트랜지스터(110)의 제 1 전극에 연결된다. 커패시터(115)는 배선, 반도체 층, 및 전극 간의 절연막을 샌드위치함으로써 형성될 수 있거나 트랜지스터(110)의 게이트 커패시턴스를 이용함으로써 생략될 수 있다.
즉, 도 11에 도시된 픽셀은 제 4 스위치(114)를 갖지 않는 도 1에 도시된 픽셀에 대응한다. 도 11에 도시된 픽셀은 또한 도 2의 타이밍 차트에 따라서 동작된다.
도 1의 픽셀과 달리, 트랜지스터(110)는 도 2의 (C)에서 도시된 데이터 기록 기간에서 신호선(117)으로부터 루미넌스 신호에 따라서 전위(V1+Vdata)의 입력시에 턴온된다. 따라서, 커패시터(115)의 제 2 전극의 전위는 증가된다. 그러므로, 커패시터(115)에 유지되는 전압(Vcs)은 Vth+Vdata보다 낮게 된다. 이와 같은 경우에, 커패시터(115)(V1+V'data)의 제 2 전극의 전위 변동이 고려되는 전위는 신호선(117)으로부터 입력될 수 있다.
그러나, 신호선으로부터 입력되는 전위는 커패시터(115) 및 발광 소자(116)의 커패시턴스 간의 차에 따라서 반드시 V1+V' 데이터가 될 필요가 없다. 예를 들어, 신호선으로부터 입력되는 전위는 커패시터(115)의 제 2 전극의 전위 변동이 커패시터(115)에 유지될 전압에 크게 영향을 미치지 않는다면 실시예 모드 1과 유사하게 V1+Vdata가 될 수 있다.
실시예 모드 1에 도시된 바와 같이, 제 1 스위치(111)는 커패시터로 입력의 그레이 스케일 레벨에 따라서 신호를 입력하는 타이밍에서 선택되고 트랜지스터(110)의 게이트 전극에 공급되는 신호를 제어한다. 제 2 스위치(112)는 트랜지스터(110)의 게이트 전극에 소정 전위를 인가하는 타이밍에서 선택되고 트랜지스터(110)의 게이트 전극에 소정 전위를 공급할지 여부를 제어한다. 제 3 스위치(113)는 커패시터(115)에 기록된 전위를 초기화하는 소정 전위를 인가하는 타이밍에서 선택되고 트랜지스터(110)의 제 1 전극의 전위를 감소시킨다. 그러므로, 제 1 스위치(111), 제 2 스위치(112), 및 제 3 스위치(113)는 이들이 상기 기능들을 갖는 한 특별하게 제한되지 않는다. 예를 들어, 각 스위치들은 트랜지스터, 다이오드 또는 이들을 조합하는 논리 회로일 수 있다. 신호 또는 전위가 상기 타이밍에서 픽셀에 인가될 수 있다면 제 1 내지 제 3 스위치들이 특별하게 필요로 되지 않는다는 점에 유의하라. 예를 들어, 픽셀의 그레이 스케일 레벨에 따른 신호가 트랜지스터(110)의 게이트 전극으로 입력될 수 있을 때, 제 1 스위치(111)는 도 42에 도시된 바와 같이 제공될 필요가 없다. 도 42에 도시된 픽셀은 트랜지스터(110), 제 2 스위치(112), 제 3 스위치(113), 및 픽셀 전극(4240)을 포함한다. 트랜지스터(110)의 제 1 전극 (소스 전극 및 드레인 전극 중 하나)은 픽셀 전극(4240) 및 제 3 스위치(113)에 연결되고 이의 게이트 전극은 제 2 스위치(112)를 통해서 제 1 전위 공급선(122)에 연결된다. 트랜지스터(110)의 게이트 커패시턴스(4215)는 저장 커패시터로서 사용되기 때문에, 도 11의 커패시터(115)는 특별하게 필요로 되지 않는다는 점에 유의하라. 이와 같은 픽셀은 또한 각 스위치를 동작시키고 도 11과 유사한 방식으로 각 전극에 원하는 전위를 공급함으로써 트랜지스터(110)의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들을 억제할 수 있다. 따라서, 원하는 전류는 픽셀 전극(4240)에 공급될 수 있다.
제 1 전원 공급선(122)은 제 1 주사선(118) 등과 병렬로 제공될 수 있다. 이와 같은 구성을 갖는 도 11의 한 모드는 도 43의 상면도에 도시된다. 도 43에서, 각 스위치는 스위칭 트랜지스터로서 도시된다는 점에 유의하라. 도 11의 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113)는 제 1 스위칭 트랜지스터(4301), 제 2 스위칭 트랜지스터(4302), 및 제 3 스위칭 트랜지스터(4304) 각각에 대응한다.
도전층(4310)은 제 1 주사선(118)로서 기능하는 부분 및 스위칭 트랜지스터(4301)의 게이트 전극으로서 기능하는 부분을 포함한다. 도전층(4311)은 신호선(117)으로서 기능하는 부분 및 제 1 스위칭 트랜지스터(4301)의 제 1 전극으로서 기능하는 부분을 포함한다. 도전층(4312)은 제 1 스위칭 트랜지스터(4301)의 제 2 전극으로서 기능하는 부분, 커패시터(115)의 제 1 전극으로서 기능하는 부분, 및 제 2 스위칭 트랜지스터(4302)의 제 1 전극으로서 기능하는 부분으로 포함한다. 도전층(4313)은 제 2 스위칭 트랜지스터(4302)의 게이트 전극으로서 기능하는 부분을 포함하고 배선(4314)을 통해서 제 2 주사선(119)에 연결된다. 도전층(4315)은 제 1 전위 공급선(122)으로서 기능하는 부분 및 제 2 스위칭 트랜지스터(4302)의 제 2 전극을 포함한다. 도전층(4316)은 트랜지스터(110)의 게이트 전극으로서 기능하는 부분을 포함하고 배선(4317)을 통해서 도전층(4312)에 연결된다. 도전층(4318)은 전원선(124)으로서 기능하는 부분 및 트랜지스터(110)의 제 2 전극으로서 기능하는 부분을 포함한다. 도전층(4319)은 트랜지스터(110)의 제 1 전극으로서 기능하는 부분을 포함하고 발광 소자의 픽셀 전극(4344)에 연결된다. 도전층(4320)은 제 3 스위칭 트랜지스터(4303)의 제 1 전극의 부분으로서 기능하는 부분을 포함하고 픽셀 전극(4344)에 연결된다. 도전층(4321)은 제 3 스위칭 트랜지스터(4303)의 제 2 전극으로서 기능하는 부분을 포하하고 제 2 전위 공급선(123)에 연결된다. 도전층(4322)은 제 3 주사선(120)으로서 기능하는 부분 및 제 3 스위칭 트랜지스터(4303)의 게이트 전극으로서 기능하는 부분을 포함한다.
각 도전층들 간에서, 제 1 스위칭 트랜지스터(4301)의 게이트 전극, 제 1 전극, 및 제 2 전극으로서 기능하는 부분들은 반도체 층(4333)과 중첩하도록 형성되며, 제 2 스위칭 트랜지스터(4302)의 게이트 전극, 제 1 전극, 및 제 2 전극으로서 기능하는 부분들은 반도체 층(4334)과 중첩하도록 형성되고, 제 3 스위칭 트랜지스터(4303)의 게이트 전극, 제 1 전극, 및 제 2 전극으로서 기능하는 부분들은 반도체 층(4335)과 중첩하도록 형성된다. 게다가, 트랜지스터(110)의 게이트 전극, 제 1 전극, 및 제 2 전극으로서 기능하는 부분들은 반도체 층(4336)과 중첩하도록 형성되는 도전층들의 부분이다. 커패시터(115)은 도전층(4312) 및 픽셀 전극(4334)이 서로 중첩하는 부분에 형성된다.
도전층(4310), 도전층(4313), 도전층(4316), 도전층(4322), 주산선(119), 및 제 2 전위 공급선(123)은 동일한 재료로 동일층에 형성된다. 게다가, 반도체 층(4333), 반도체 층(4334), 반도체 층(4335), 및 반도체 층(4336)은 동일한 재료로 동일 층에 형성될 수 있다. 유사하게, 도전층(4331), 도전층(4312), 도전층(4315), 도전층(4318), 도전층(4319), 도전층(4320), 및 도전층(4321)은 동일한 재료로 동일층에 형성될 수 있다. 게다가, 배선들(4314, 4317, 4323, 4324)은 픽셀 전극(4344)과 동일한 재료로 동일한 층에 형성될 수 있다. 제 1 전위 공급선(122)은 배선(4324)에 의해 인접 픽셀의 전위 공급선에 연결된다.
다음, 도 44는 제 1 전위 공급선(122)이 도 43에서 층과 상이한 층으로 형성되는 픽셀의 상면도를 도시한다. 도 43 및 44에 공통되는 부분들은 공통 참조 번호들로 표시된다는 점에 유의하라.
제 1 전위 공급선(4222)은 제 2 주사선(119)과 동일한 재료로 동일한 층에 형성된다. 게다가, 제 2 스위칭 트랜지스터(4302)의 제 2 전극으로서 기능하는 부분(4401)은 도전층(4312) 등과 동일한 재료로 동일한 층에 형성되고 픽셀 전극(4344)과 동일한 재료로 동일한 층에 형성되는 배선(4402)을 통해서 제 1 전위 공급선(4222)에 연결된다. 따라서, 픽셀의 상면도들은 도 43 및 44에 도시된 것으로 제한되지 않는다.
게다가, 이 실시예에 도시된 픽셀은 도 9의 디스플레이 장치에 적용될 수 있다. 이 경우에, 초기화 기간의 시작 기간 타이밍은 실시예 모드 1과 유사하게 각 로우들에서 데이터 기록 기간들이 중첩되지 않는 한 각 로우들에서 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1프레임 기간의 비(즉, 듀티비)는 상당히 증가 될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
실시예 모드는 상술된 도 1 이외에도 다른 실시예 모드들에서 도시된 픽셀 구성들과 자유롭게 결합될 수 있다. 즉, 제 4 스위치는 또한 다른 실시예 모드들에서 도시된 픽셀들에서 생략될 수 있다.
(실시예 모드 3)
이 실시예 모드에서, 실시예 모드 1에서의 구성과 상이한 구성을 갖는 픽셀이 도 16A 내지 16F와 관련하여 설명된다. 도 1 및 도 16A 내지 도 16F에 공통되는 부분들은 공통 참조 번호로 표시됨으로 유사한 기능을 갖는 동일한 부분 또는 일부에 대한 상세한 설명은 생략된다는 점에 유의하라.
도 16A에 도시된 픽셀은 트랜지스터(110), 제 1 스위치(111), 제 2 스위치(112), 제 4 스위치(114), 커패시터(115), 발광 소자(116) 및 정류기 소자(1613)를 포함한다. 픽셀은 신호선(117), 제 1 주사선(118), 제 2 주사선(119), 제 4 주사선(121), 제 1 전위 공급선(122), 제 3 주사선(1620), 및 전원선(124)에 연결된다.
도 16A에 도시된 픽셀에서, 정류기 소자(1613)는 도 1의 제 3 스위치(113)로서 사용되고 커패시터(115)의 제 2 전극, 트랜지스터(110)의 제 1 전극 및 발광 소자(116)의 픽셀 전극은 정류기 소자(16130을 통해서 제 3 주사선(1620)에 연결된다. 즉, 정류기 소자(1613)는 전류가 트랜지스터(110)의 제 1 전극으로부터 제 3 주사선(1620)으로 흐르도록 연결된다. 당연히, 제 1 스위치(111), 제 2 스위치(112), 및 제 4 스위치(114)는 실시예 모드1에서 도시된 바와 같은 트랜지스터들 등일 수 있다. 게다가, 정류기 소자(1613)는 도 16B에 도시된 쇼트키-배리어 다이오드(1651), 도 16C에 도시된 PIN 다이오드(1652), 도 16D에 도시된 PN 다이오드, 도 16E 또는 16F에 도시된 다이오드-연결된 트랜지스터 등일 수 있다. 트랜지스터(1654) 또는 트랜지스터(1655)를 이용하는 경우에, 이의 극성은 전류 흐름의 방향에 따라서 적절하게 선택될 수 있다는 점에 유의하라.
H-레벨 신호가 제 3 주사선(1620)으로 입력될 때 정류기 소자(1613)를 통해서 전류가 흐르지 않는 반면, L-레벨 신호가 입력될 때 정류기 소자(1613)를 통해서 전류가 흐른다. 그러므로, 도 16A의 픽셀이 도 1의 픽셀과 유사한 방식으로 동작될 때, L-레벨 신호는 초기화 기간에서 제 3 주사선(1620)로 입력되고 H-레벨 신호는 초기화 기간이외의 기간들에서 제 3 주사선(1620)으로 입력된다. L-레벨 신호가 정류기 소자(1613)를 통해서 흐를 뿐만 아니라 V1-Vth-α(α는 임의의 양의 수)에 이르기까지 커패시터(115)의 제 2 전극의 전위보다 낮게 되도록 할 필요가 없기 때문에, L-레벨 신호의 전위는 V1-Vth-α-β(α는 임의의 양의 수)로 설정된다는 점에 유의하라. β는 순방향 바이어스 방향으로 정류기 소자(1613)의 임계 전압에 관계된다는 점에 유의하라.
상술된 환경들에서, 도 16에 도시된 픽셀 구성은 또한 도 1의 픽셀과 유사한 방식으로 픽셀을 동작시킴으로써 트랜지스터(110)의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들을 억제할 수 있다. 따라서, 루미넌스 데이터에 따른 전류는 발광 소자(116)에 공급될 수 있음으로, 루미넌스의 변화들이 억제될 수 있다. 게다가, 트랜지스터(110)가 포화 영역에서 동작될 때, 발광 소자(116)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다. 게다가, 정류기 소자(1613)의 이용은 어퍼쳐 비(aperture ratio)를 증가시키는 배선들의 수를 감소시킬 수 있다.
게다가, 이 실시예 모드에서 도시된 픽셀은 도 9의 디스플레이 장치에 적용될 수 있다. 이 경우에, 초기화 기간의 시작 기간 타이밍은 실시예 모드 1과 유사하게 각 로우들에서 데이터 기록 기간들이 중첩되지 않는 한 각 로우들에서 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1 프레임 기간의 비(즉, 듀티비)는 상당히 증가 될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
이 실시예는 상술된 도 1 이외에도 다른 실시예 모드들에서 도시된 픽셀 구성들과 자유롭게 결합될 수 있다. 예를 들어, 제 4 스위치는 노드(130) 및 노드(131) 간에 또는 트랜지스터(110)의 제 1 전극 및 노드(132) 간에 연결될 수 있다. 게다가, 트랜지스터(110)의 제 2 전극은 제 4 스위치(114)를 통해서 전원선(124)에 연결될 수 있다. 즉, 정류기 소자(1613)는 다른 실시예 노드들에서 픽셀들에 인가될 수 있다.
(실시예 모드 4)
이 실시예 모드에서, 실시예 모드1의 구성과 다른 구성을 갖는 픽셀은 도 12 내지 도 15와 관련하여 설명된다. 실시예 모드 1 및 이 실시예 모드에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 동일한 부분 또는 유사한 기능을 갖는 부분에 대한 상세한 설명은 생략된다.
도 12에 도시된 픽셀(1200)은 트랜지스터(110), 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 제 4 스위치(114), 커패시터(115), 및 발광 소자(116)를 포함한다. 픽셀은 다음 로우의 신호선(117), 제 1 주사선(118), 제 2 주사선(119), 제 3 주사선(120), 제 4 주사선(121), 제 1 전위 공급선(122), 전원선(124), 및 제 1 주사선(1218)에 연결된다.
도 1에 도시된 트랜지스터(110)의 제 1 전극이 실시예 모드 1에서 제 3 스위치(113)를 통해서 제 2 전위 공급선(123)에 연결되지만, 트랜지스터(110)의 제 1 전극은 도 12에 도시된 바와 같이 다음 로우의 제 1 주사선(1218)에 연결될 수 있다. 이는 심지어 제 2 전위 공급선(123)을 이용함이 없이 초기화 기간에서 트랜지스터(110)의 제 1 전극에 소정 전위가 공급되는 것만을 필요로 한다. 그러므로, 소정 전위가 초기화 기간에서 특정 배선으로부터 트랜지스터(110)의 제 1 전극에 공급될 수 있는 동안, 전위를 공급하기 위한 배선은 항상 일정한 전위 레벨을 갖도록 필요로 되지 않는다. 따라서, 다음 로우의 제 1 주사선(1218)은 제 2 전위 공급선 대신에 사용될 수 있다. 이 방식으로, 다음 로우의 배선이 상이한 용도를 위한 배선으로 사용될 때, 배선의 수는 감소될 수 있음으로 어퍼쳐 비는 개선될 수 있다.
도 12에 도시된 픽셀 구성은 또한 도 1의 픽셀과 유사한 방식으로 픽셀을 동작시킴으로서 트랜지스터(110)의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들을 억제할 수 있다. 따라서, 루미넌스 데이터를 따른 전류는 발광 소자(116)에 공급될 수 있고 루미넌스의 변화들은 억제될 수 있다. 게다가, 전류 소모가 감소될 수 있기 때문에, 픽셀은 일정한 전위로 고정된 대향 전극으로 동작되기 때문이다. 게다가, 트랜지스터(110)의 동작 영역은 특별하게 제한되지 않지만, 본 발명의 유용한 효과는 트랜지스터(110)는 포화 영역에서 동작될 때 더욱 손쉽게 얻어질 수 있다. 게다가, 트랜지스터(110)가 포화 영역에서 동작될 때, 발광 소자(116)의 열화에 의해 야기되는 트랜지스터(110)로 흐르는 전류값의 변화들을 억제할 수 있다.
제 1 스위치(111)를 턴오프시키는 제 1 주사선(1218)으로부터의 신호가 V1-Vth-α(α는 임의의 양의 수) 전위를 갖는다는 점에 유의하라. 그러므로, 제 1 스위치(111)는 V1-Vth-α(α는 임의의 양의 수)의 전위에 의해 턴오프되는 스위치가 되어야만 된다. 게다가, 픽셀(1200)의 로우가 이의 초기화 기간은 픽셀(1200)과 배선을 공유하는 픽셀 로우의 데이터 기록 기간과 중첩하지 않도록 동작되어야 한다.
n-채널 트랜지스터가 제 3 스위치(113)로서 사용될 때, 제 3 스위치(113)를 턴오프시키는 제 3 주사선(120)으로부터의 전위는 제 1 스위치(111)를 턴오프시키는 제 1 주사선(1218)으로부터 신호인 V1-Vth-α보다 낮게 설정될 수 있다는 점에 유의하라. 이 경우에, 오프 상태에서 트랜지스터의 게이트-소스 전압은 부의 값을 가질 수 있다. 따라서, 제 3 스위치(113)가 오프가 되는 전류 누설이 감소될 수 있다.
대안적으로, 도 13에 픽셀(1300)에 도시된 바와 같이, 다음 로우의 제 2 주사선(1319)은 또한 도 1의 제 2 전위 공급선(123)으로서 사용될 수 있다. 픽셀(1300)은 또한 실시예 모드 1의 픽셀과 유사한 방식으로 동작될 수 있다. 제 2 스위치(112)를 턴오프시키는 제 2 주사선(1319)으로부터 신호는 V1-Vth-α(α는 임의의 양의 수)의 전위를 갖는다는 점에 유의하라. 그러므로, 제 2 스위치(112)는 (α는 임의의 양의 수)의 전위에 의해 턴오프되는 스위치가 되어야 만된다. 게다가, 픽셀(1300)의 로우는 초기화 기간은 픽셀(1300)과 배선을 공유시키는 픽셀 로우의 데이터 기록 기간과 중첩하지 않도록 동작되어야 한다.
n-채널 트랜지스터가 제 3 스위치(113)으로서 사용될 때, 제 3 스위치(113)을 턴오프시키는 제 3 주사선(120)으로부터의 전위는 제 2 스위치(112)를 턴오프시키는 제 2 주사선(1319)으로부터의 신호인 V1-Vth-α보다 낮게 설정될 수 있다. 이 경우에, 제 3 스위치(113)가 오프될 때 전류 누설은 감소될 수 있다.
게다가, 도 14의 픽셀(1400)에 도시된 바와 같이, 선행 로우의 제 3 주사선(1420)은 또한 도 1에 제 2 전위 공급선(123)으로서 사용될 수 있다. 픽셀(1400)은 또한 실시예 모드1에서 픽셀과 유사한 방식으로 동작될 수 있다. 제 3 스위치(113)를 턴오프시키는 제 3 주사선(1420)으로부터의 신호는 V1-Vth-α(α는 임의의 양의 수)의 전위에 의해 턴오프되는 스위치되어야만 한다. 게다가, 픽셀(1400)의 로우는 초기화 기간이 픽셀(1400)과 배선을 공유시키는 픽셀 로우의 초기화 기간과 중첩하지 않도록 동작되어야 한다. 그러나, 초기화 기간은 데이터 기록 기간보다 짧게 설정될 때, 이는 큰 문제는 되지 않는다.
게다가, 도 12 내지 도 14의 픽셀들은 실시예 모드 2와 유사한 방식으로 동작될 때, 제 4 스위치는 특별하게 필요로 되지 않는다.
게다가, 도 15의 픽셀(1500)에 도시된 바와 같이, 다음 로우의 제 4 주사선(1521)은 또한 도 1의 제 2 전위 공급선으로서 사용될 수 있다. 픽셀(1500)은 또한 실시예 모드 1의 픽셀과 유사한 방식으로 동작될 수 있다. V1-Vth-α(α는 임의의 양의 수)의 전위가 제 4 주사선(1521)에 입력될 때 턴온되는 제 4 스위치 (114)를 사용하는 것이 바람직하다는 점에 유의하라. 이 경우에, 픽셀(1500)의 로우는 초기화 기간이 픽셀(1500)과 배선을 공유시키는 픽셀 로우의 데이터 기록 기간과 중첩하지 않도록 동작되어어야 한다. 게다가, 제 4 스위치(114)가 초기화 기간에서 턴오프될 때, 픽셀(1500)의 로우는 초기화 기간이 픽셀(1500)과 배선을 공유시키는 픽셀 로우의 초기화 기간과 중첩하지 않도록 동작되어어야 한다.
이 실시예가 다음 로우 또는 선행 로우의 주사선이 또한 도 1의 제 2 전위 공급선(123)으로서 사용되는 경우를 설명하지만, 초기화 기간에서 V1-Vth-α(α는 임의의 양의 수)의 전위를 공급할 수 있는 임의의 다른 배선들은 제 2 전위 공급선(123) 대신 사용될 수 있다는 점에 유의하라.
게다가, 이 실시예 모드에서 도시된 픽셀은 도 9의 디스플레이 장치에 적용될 수 있다. 디스플레이 장치에서, 도 12 내지 15에 도시된 픽셀들의 동작이 보장될 수 있고 각 로우들에서 데이터 기록 기간들이 중첩되지 않도록 하는 범위 내에서 각 로우들에서 초기화 기간의 시작 타이밍이 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1프레임 기간의 비(즉, 듀티비)는 상당히 감소될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
제 4 스위치(114)가 반드시 트랜지스터(110)의 게이트 전극 및 노드(130)간에 연결될 필요가 없다는 점에 유의하라. 이는 노드(130) 및 노드(131) 간에 또는 트랜지스터(110)의 제 1 전극 및 노드(132) 간에 연결될 수 있다. 게다가, 트랜지스터(110)의 제 2 전극은 제 4 스위치(114)를 통해서 전원선(124)에 연결될 수 있다.
이 실시예 모드는 다른 실시예 모드들에서 도시된 픽셀 구성들과 자유롭게 조합될 수 있다.
(실시예 모드 5)
이 실시예 모드에서, 실시예 모드 1의 구성과 상이한 구성을 갖는 픽셀이 도 29와 관련하여 설명된다. 실시예 모드 1 및 이 실시예 모드에 공통되는 부분들은 공통 참조 번호들로 표시됨으로 동일한 부분 또는 유사한 기능을 갖는 부분에 대한 상세한 설명은 생략된다.
도 29에 도시된 픽셀은 트랜지스터(2910), 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 제 4 스위치(114), 커패시터(115), 및 발광 소자(116)를 포함한다. 픽셀은 다음 로우의 신호선(117), 제 1 주사선(118), 제 2 주사선(119), 제 3 주사선(120), 제 4 주사선(121), 제 1 전위 공급선(122), 제 2 전위 공급선(123) 및 전원선(124)에 연결된다.
이 실시예 모드에서 트랜지스터(2910)는 2개의 트랜지스터들이 직렬로 연결되고 실시예 모드 1의 트랜지스터(110)와 동일한 위치에 제공되는 다중-게이트 트랜지스터이다. 직렬로 연결되는 트랜지스터들의 수는 특별히 제한되지 않는다는 점에 유의하라.
도 1의 픽셀과 유사한 방식으로 도 29에 도시된 픽셀을 동작시킴으로써, 트랜지스터(2910)의 임계 전압의 변화들에 의해 야기되는 전류의 변화들은 억제될 수 있다. 따라서, 루미넌스 데이터에 따른 전류가 발광 소자(116)에 공급될 수 있고 루미넌스의 변화들이 억제될 수 있다. 게다가, 전력 소모는 감소될 수 있는데, 그 이유는 동작은 정전위에 고정된 대향 전극으로 수행되기 때문이다. 트랜지스터(2910)의 동작 영역이 특별히 제한되지 않지만, 본 발명의 유용한 효과는 트랜지스터(2910)가 포화 영역에서 동작될 때 더욱 손쉽게 얻어질 수 있다.
게다가, 트랜지스터(2910)가 포화 영역에서 동작될 때, 발광 소자(116)의 열화에 의해 야기되는 트랜지스터(110)로 흐르는 전류값의 변화들을 억제할 수 있다.
직렬로 연결되는 2개의 트랜지스터들의 채널폭들이 서로 동일할 때, 이 실시예 모드에서 트랜지스터(2910)의 채널 길이(L)는 2개의 트랜지스터들의 채널 길이들의 합과 동일하다. 따라서, 일정한 값에 근접한 전류값은 드레인-소스 전압(Vds)에 관계없이 포화 영역에서 쉽게 얻어질 수 있다. 특히, 트랜지스터(2910)는 긴 채널 길이(L)를 갖는 트랜지스터를 제조하는 것이 어려울때 유효하다. 2개의 트랜지스터들의 연결부는 저항으로서 기능한다는 점에 유의하라.
이는 트랜지스터(2910)가 발광 소자(116)에 공급되는 전류 값을 제어하는 기능을 갖는 한 수용될 수 있고 트랜지스터의 종류는 특별히 제한되지 않는다는 점에 유의하라. 그러므로, 결정질 반도체 막을 이용하는 박막 트랜지스터(TFT), 비정질 실리콘 막 또는 다결정 실리콘 막에 의해 전형화된 비단결정 반도체 막, 반도체 기판 또는 SOI 기판을 이용하여 형성된 트랜지스터, MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터, 유기 반도체 또는 카본 나노튜브를 이용하는 트랜지스터 또는 다른 트랜지스터들이 사용될 수 있다.
도 29에 도시된 픽셀에서, 트랜지스터들은 도 1에 도시된 픽셀과 유사하게 제 1 스위치(111), 제 2 스위치(112), 제 3 스위치(113), 및 제 4 스위치(114)로서 사용될 수 있다.
제 4 스위치(114)가 반드시 트랜지스터(110)의 게이트 전극 및 노드(130) 간에 연결될 필요가 없다는 점에 유의하라. 이는 노드(130) 및 노드(131) 간에 또는 트랜지스터(110)의 제 1 전극 및 노드(132) 간에 연결될 수 있다. 게다가, 트랜지스터(110)의 제 2 전극은 제 4 스위치(114)를 통해서 전원선(124)에 연결될 수 있다.
게다가, 제 4 스위치(114)는 픽셀이 실시예 모드 2의 방식으로 동작될 때 특별히 필요로 되지 않는다.
게다가, 이 실시예에 도시된 픽셀은 도 9의 디스플레이 장치에 적용될 수 있다. 이 경우에, 초기화 기간의 시작 타이밍은 실시예 모드 1과 유사하게 각 로우들에서 데이터 기록 기간들이 중첩되지 않는 한 각 로우들에서 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1 프레임 기간의 비(즉, 듀티비)는 상당히 감소 될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
트랜지스터(2910)가 직렬로 연결된 트랜지스터들로 제한되지 않고 트랜지스터들이 병렬로 연결되는 도 30에 도시된 구성이 사용될 수 있다는 점에 유의하라. 이와 같은 트랜지스터(3010)는 발광 소자(116)로 더 큰 전류를 공급할 수 있다. 게다가, 트랜지스터(3010) 특성들이 병렬로 연결되는 2개의 트랜지스터들을 이용함으로써 평균화되기 때문에, 트랜지스터(3010)에 포함되는 트랜지스터들의 원래 특성 변화들이 감소될 수 있다. 감소된 변화들로 인해, 트랜지스터의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들을 억제하는 것이 더욱 쉽게 된다.
이 실시예 모드는 상술된 설명으로 제한되지 않고 또한 다른 실시예 모드들에 도시된 픽셀 구성들 중 임의의 구성에 적용될 수 있다. 즉, 트랜지스터(2910) 또는 트랜지스터(3010)는 다른 실시예 모드들에 도시된 픽셀 구성들에 적용될 수 있다.
(실시예 모드 6)
이 실시예 모드에서, 본 발명의 픽셀의 발광 소자에 공급되는 전류값을 제어하는 트랜지스터들을 주기적으로 제어함으로써 시간에 따라서 트랜지스터들의 열화를 평균화하는 픽셀 구성이 도 31과 관련하여 설명된다.
도 31에 도시된 픽셀은 제 1 트랜지스터(3101), 제 2 트랜지스터(3102), 제 1 스위치(3111), 제 2 스위치(3112), 제 3 스위치(3113), 제 4 스위치(3114), 제 5 스위치(3103), 제 6 스위치(3104), 커패시터(3115), 및 발광 소자(3116)를 포함한다. 픽셀은 신호선(3117), 제 1 주사선(3118), 제 2 주사선(3119), 제 3 주사선(3120), 제 4 주사선(3121), 제 1 전위 공급선(3122), 제 2 전위 공급선(3123), 및 전원선(3124)에 연결된다. 게다가, 도 31에 도시되었지만, 픽셀은 또한 제 5 스위치(3103) 및 제 6 스위치(3104) 각각의 온/오프를 제어하는 제 5 및 제 6 주사선들에 연결된다. 이 실시예 모드에서, 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)는 n-채널 트랜지스터들이고 각 트랜지스터는 이의 게이트-소스 전압(Vgs)이 임계 전압을 초과할 때 턴온된다. 게다가, 발광 소자(3116)의 픽셀 전극은 애노드이고 이의 대향 전극(3125)은 캐소드이다. 트랜지스터의 게이트-소스 전압은 Vgs로 표시되고 커패시터에 누적된 전압은 Vcs로 표시된다는 점에 유의하라. 게다가, 제 1 트랜지스터(3101)의 임계 전압은 Vth1로 표시되고 제 2 트랜지스터(3102)의 임계 전압은 Vth2로 표시된다. 전원선(3124), 제 1 전위 공급선(3122), 제 2 전위 공급선(3123), 및 신호선(3117)은 제 1 배선, 제 2 배선, 제 3 배선, 및 제 4 배선 각각으로 지칭된다.
제 1 트랜지스터(3101)의 제 1 전극(소스 전극 및 드레인 전극 중 하나)은 제 5 스위치(3103)를 통해서 발광 소자(3116)의 픽셀 전극에 연결되며; 이의 제 2 전극(소스 전극 및 드레인 전극의 다른 한 전극)은 전원선(3124)에 연결되고; 이의 게이트 전극은 제 4 스위치(3112) 및 제 2 스위치(3112)를 통해서 제 1 전위 공급선(3122)에 연결된다. 제 4 스위치(3114)는 제 2 스위치(3112) 및 제 1 트랜지스터(3101)의 게이트 전극 간에 연결된다는 점에 유의하라. 게다가, 제 4 스위치(3114) 및 제 2 스위치(3112)의 연결부는 노드(3130)로 표시될 때, 노드(3130)는 제 1 스위치(3111)를 통해서 신호선(3117)에 연결된다. 게다가, 제 1 트랜지스터(3101)의 제 1 전극은 또한 제 5 스위치(3103) 및 제 3 스위치(3113)를 통해서 제 2 전위 공급선(3123)에 연결된다.
제 2 트랜지스터(3102)의 제 1 전극(소스 전극 및 드레인 전극 중 하나)은 제 6 스위치(3104)를 통해서 발광 소자(3116)의 픽셀 전극에 연결되며; 이의 제 2 전극(소스 전극 및 드레인 전극의 다른 한 전극)은 전원선(3124)에 연결되고; 이의 게이트 전극은 제 4 스위치(3112)를 통해서 노드(3130)에 연결된다. 게다가, 제 2 트랜지스터(3102)의 제 1 전극은 또한 제 6 스위치(3104) 및 제 3 스위치(3113)를 통해서 제 2 전위 공급선(3123)에 연결된다. 제 1 트랜지스터(3101)의 게이트 전극 및 제 2 트랜지스터(3102)의 게이트 전극은 서로에 연결된다는 점에 유의하라. 게다가, 제 1 트랜지스터(3101)의 제 1 전극 및 제 2 트랜지스터(3102)의 제 1 전극은 제 1 스위치(3103) 및 제 6 스위치(3104)를 통해서 서로에 연결된다. 제 5 스위치(3103) 및 제 6 스위치(3104)의 연결부는 노드(3133)로 표시된다.
게다가, 커패시터(3115)는 노드(3133) 및 노드(3130) 간에 연결된다. 즉, 커패시터(3115)의 제 1 전극은 제 4 스위치(3114)를 통해서 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)의 게이트 전극들에 연결되는 반면에, 커패시터(3115)의 제 2 전극은 제 5 스위치(3103)를 통해서 제 1 트랜지스터(3101)의 제 1 전극 및 제 6 스위치(3104)를 통해서 제 2 트랜지스터(3102)의 제 1 전극에 연결된다. 커패시터(3115)는 배선, 반도체 층, 및 전극 간의 절연막을 샌드위치함으로써 형성될 수 있거나 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)의 게이트 커패시턴스를 이용함으로써 생략될 수 있다. 커패시터(3115)의 제 1 전극, 제 1 스위치(3111), 및 노드(3130)의 연결부가 노드(313)로 표시되고 노드(3133), 커패시터(3115)의 제 2 전극에 연결되는 배선, 및 발광 소자(3116)의 픽셀 전극의 연결부는 노드(3132)로 표시된다는 점에 유의하라.
제 1 스위치(3111), 제 2 스위치(3112), 제 3 스위치(3113), 및 제 4 스위치(3114)의 온/오프는 제 1 주사선(3118), 제 2 주사선(3119), 제 3 주사선(3120), 및 제 4 주사선(3121), 각각으로의 신호들을 입력함으로써 제어된다. 도 31에서, 제 1 스위치(3103) 및 제 6 스위치(3104)의 온/오프를 제어하는 주사선들은 생략된다.
비디오 신호에 대응하는 픽셀의 그레이 스케일 레벨에 따른 신호, 즉 루미넌스 데이터에 따른 전위는 신호선(3117)으로 입력된다.
다음에, 도 31에 도시된 픽셀의 동작은 도 32의 타이밍 차트와 관련하여 설명된다. 도 32에서 한 스크린에 대한 영상을 디스플레이하기 위한 기간에 대응하는 1 프레임 기간이 초기화 기간, 임계 기록 기간, 데이터 기록 기간, 및 발광 기간으로 분할된다는 점에 유의하라.
전위(V1)는 발광 소자(3116)의 대향 전극(3125) 및 제 1 전원 공급선(3122)에 입력되는 반면에, 전위 V1-Vth-α(α는 임의의 양의 수)는 제 2 전위 공급선(3123)으로 입력된다. Vth는 Vth1 및 Vth2 간의 더 높은 전위에 대응한다. 게다가, 전위(V2)는 전원선(3124)로 입력된다. 여기서, 발광 소자(3116)의 대향 전극(3125)의 전위는 설명을 위하여 제 1 전위 공급선(3122)의 전위에 동일하게 설정된다. 그러나, 발광 소자(3116)가 광을 방출하도록 하는데 필요한 최소 전위차가 VEL로 표시된다면, 대향 전극(3125)의 전위가 전위 V1-Vth-α-VEL보다 높게 되는 한 수용될 수 있다. 게다가, 전원선(3124)의 전위가 대향 전극(3125)의 전위 및 발광 소자(3125)가 광을 방출하도록 하는데 필요한 최소 전위차(VEL)의 합보다 높게되는 한 수용될 수 있다. 그러나, 대향 전극(3125)의 전위가 설명을 위하여 여기서 V1으로 설정되기 때문에, V2가 V1+VEL 보다 높게되는 한 수용될 수 없다.
우선, 도 32의 (A)에서 도시된 초기화 기간에서, 제 1 스위치(3111) 및 제 6 스위치(3104)가 턴오프되는 반면, 제 2 스위치(3112), 제 3 스위치(3113), 제 4 스위치(3114), 및 제 5 스위치(3103)는 턴온된다. 이때, 제 1 트랜지스터(3101)의 제 1 전극은 소스 전극으로서 작용하고 이의 전위는 제 2 전위 공급선(3123)의 전위와 동일한 V1-Vth-α이다. 다른 한편으로, 제 1 트랜지스터(3101)의 게이트 전극의 전위는 V1이다. 따라서, 제 1 트랜지스터(3101)의 게이트-소스 전압(Vgs)은 Vth+α임으로 제 1 트랜지스터(3101)는 턴온된다. 그리고 나서, Vth+α는 제 1 트랜지스터(3101)의 제 1 전극 및 게이트 전극 간에 제공되는 커패시터(1215)에 유지된다. 본원에 도시된 제 4 스위치(3114)는 온 상태에 있지만, 이는 오프 상태일 수 있다.
다음, 제 3 스위치(3113)가 도 32의 (B)에 도시된 임계 기록 기간에서 턴오프된다. 그러므로, 제 1 전극의 전위, 즉 트랜지스터(3101)의 소스 전극의 전위가 점진적으로 상승되어 V1-Vth에 도달할 때, 다른 말로서, 제 1 트랜지스터(3101)의 게이트-소스 전압(Vgs)이 임계 전압(Vth1)에 도달할 때, 트랜지스터(3101)는 턴오프된다. 따라서, 커패시터(3115)에 유지되는 전압은 Vth1가 된다.
도 32의 (C)에 도시된 다음 데이터 기록 구간에서, 제 2 스위치(3112) 및 제 4 스위치(3114)는 턴오프되고 나서 제 1 스위치(3111)는 턴온됨으로써, 루미넌스 데이터에 따른 전위(V1+Vdata)는 신호선(3117)으로부터 입력된다. 트랜지스터(3101)가 제 4 스위치(3114)를 턴오프시킴으로써 오프 상태로 유지될 수 있다는 점에 유의하라. 그러므로, 데이터 기록에서 전원선(3124)으로부터 공급되는 전류로부터 발생되는 커패시터(3115)의 제 2 전극의 전위 변동들은 억제될 수 있다. 이때, 커패시터(3115)에 유지되는 전압(Vcs)은 Vth1+Vdata로 표시될 수 있다. 발광 소자(3116)가 다음 발광 기간에서 광을 방출하지 않도록 제어될 때, Vdata≤0의 전위가 입력된다는 점에 유의하라.
다음, 도 32의 (D)에서 도시된 발광 기간에서, 제 1 스위치(3111)은 턴오프되고 제 4 스위치(3114)는 턴온된다. 이때, 제 1 트랜지스터(3101)의 게이트-소스 전압(Vgs)은 Vth1+Vdata와 동일하므로 제 1 트랜지스터(3101)는 턴온된다. 그리고 나서, 루미넌스 데이터에 따른 전류는 제 1 트랜지스터(3101) 및 발광 소자(3116)로 흐름으로써, 발광 소자(3116)은 광을 방출하도록 한다.
이와 같은 동작을 따르면, 발광 소자(3116)로 흐르는 전류는 제 1 트랜지스터(3101)의 동작 영역, 즉 포화 영역 또는 선형 영역에 관계없이 제 1 트랜지스터(3101)의 임계 값(Vth1)와 무관하게 될 수 있다.
게다가, 도 32의 (E)에서 도시된 초기화 기간에서, 제 5 스위치(3103)는 턴오프되고 제 2 스위치(3112), 제 3 스위치(3113), 제 4 스위치(3114), 및 제 6 스위치(3104)가 턴온된다. 이때, 제 2 트랜지스터(3102)의 제 1 전극은 소스 전극으로서 작용하고 이의 전위는 제 2 전위 공급선(3123)의 전위와 동일한 V1-Vth-α이다. 다른 한편으로, 제 2 트랜지스터(3102)의 게이트 전극의 전위는 V1이다. 따라서, 제 2 트랜지스터(3102)의 게이트-소스 전압(Vgs)은 Vth+α임으로 제 2 트랜지스터(3102)는 턴온된다. 그리고 나서, Vth+α는 제 2 트랜지스터(3102)의 제 1 전극 및 게이트 전극 간에 제공되는 커패시터(3115)에 유지된다. 본원에 도시된 제 4 스위치(3114)는 온 상태에 있지만, 이는 오프 상태일 수 있다.
다음, 도 32의 (F)에서 도시된 임계 기록 기간에서, 제 3 스위치(3113)는 턴오프된다. 그러므로, 제 1 전극의 전위, 즉 제 2 트랜지스터(3102)의 소스 전극의 전위가 점진적으로 상승되어 V1-Vth2에 도달할 때, 다른 말로서, 제 2 트랜지스터(3102)의 게이트-소스 전압(Vgs)이 임계 전압(Vth2)에 도달할 때, 제 2 트랜지스터(3102)는 턴오프된다. 따라서, 커패시터(3115)에 유지되는 전압은 Vth2가 된다.
도 32의 (G)에 도시된 다음 데이터 기록 구간에서, 제 2 스위치(3112) 및 제 4 스위치(3114)는 턴오프되고 나서 제 1 스위치(3111)는 턴온됨으로써, 루미넌스 데이터에 따른 전위(V1+Vdata)는 신호선(3117)으로부터 입력된다. 제 2 트랜지스터(3102)가 제 4 스위치(3114)를 턴오프시킴으로써 오프 상태로 유지될 수 있다는 점에 유의하라. 그러므로, 데이터 기록에서 전원선(3124)으로부터 공급되는 전류로부터 발생되는 커패시터(3115)의 제 2 전극의 전위 변동들은 억제될 수 있다. 이때, 커패시터(3115)에 유지되는 전압(Vcs)은 Vth2+Vdata로 표시될 수 있다.
다음, 도 32의 (H)에서 도시된 발광 기간에서, 제 1 스위치(3111)는 턴오프되고 제 4 스위치(3114)는 턴온된다. 이때, 제 2 트랜지스터(3102)의 게이트-소스 전압(Vgs)은 Vth2+Vdata와 동일함으로 제 2 트랜지스터(3102)는 턴온된다. 그리고 나서, 루미넌스 데이터에 따른 전류는 제 2 트랜지스터(3102) 및 발광 소자(3116)로 흐름으로써, 발광 소자(3116)는 광을 방출하도록 한다.
이와 같은 동작을 따르면, 발광 소자(3116)로 흐르는 전류는 제 2 트랜지스터(3102)의 동작 영역, 즉 포화 영역 또는 선형 영역에 관계없이 임계 전압(Vth2)와 무관하게 될 수 있다.
그러므로, 제 1 트랜지스터(3101) 또는 제 2 트랜지스터(3102) 중 어느 하나를 사용하여 발광 소자(3116)에 공급되는 전류를 제어함으로써, 트랜지스터의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들은 억제될 수 있고 루미넌스 데이터에 따른 전류값은 발광 소자(3116)에 공급될 수 있다. 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102) 간에 스위칭함으로써 각 트랜지스터 상에 부하를 감소시킴으로써, 시간에 따라서 트랜지스터의 임계 전압의 변화들은 감소될 수 있다는 점에 유의하라.
따라서, 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)의 임계 전압의 변화들에 의해 야기되는 루미넌스 변화들이 억제될 수 있다. 게다가, 대향 전극의 전위가 고정되기 때문에, 전력 소모는 감소될 수 있다.
게다가, 포화 영역에서 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)를 동작시키는 경우에, 발광 소자(3116)의 열화에 의해 야기되는 각 트랜지스터로 흐르는 전류의 변화들을 억제할 수 있다.
포화 영역에서 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)를 동작시키는 경우에, 이들 트랜지스터들의 채널 길이들(L)은 바람직하게는 길게된다.
게다가, 역바이어스 전압이 초기화 기간에서 발광 소자(3116)에 인가되기 때문에, 발광 소자의 짧은 부분은 절연될 수 있고 발광 소자의 열화가 억제될 수 있다. 따라서, 발광 소자의 수명이 연장될 수 있다.
트랜지스터의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들이 억제될 수 있기 때문에, 트랜지스터에 의해 제어되는 전류의 공급 목적지는 특별히 제한되지 않는다. 그러므로, EL 소자(유기 EL 소자, 무기 EL 소자, 유기 재료 및 무기 재료를 함유하는 EL 소자), 전자 방출 소자, 액정 소자, 전자 잉크 등은 도 1에 도시된 발광 소자(116)로서 사용될 수 있다.
게다가, 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)가 발광 소자(3116)에 공급되는 전류값을 제어하는 기능을 갖고 트랜지스터의 종류는 특별하게 제한되지 않는 한 수용될 수 있다. 그러므로, 결정질 반도체 막을 이용하는 박막 트랜지스터(TFT), 비정질 실리콘 막 또는 다결정 실리콘 막에 의해 전형화된 비단결정 반도체 막, 반도체 기판 또는 SOI 기판을 이용하여 형성된 트랜지스터, MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터, 유기 반도체 또는 카본 나노튜브를 이용하는 트랜지스터 또는 다른 트랜지스터들이 사용될 수 있다.
제 1 스위치(3111)는 커패시터에 픽셀의 그레이 스케일 레벨에 따른 신호를 입력하는 타이밍에서 선택된다. 제 2 스위치(3112)는 제 1 트랜지스터(3101) 또는 제 2 트랜지스터(3102)에 소정 전위를 인가하는 타이밍에서 선택된다. 제 3 스위치(3113)는 커패시터(3115)에 기록된 전위를 초기화하는 소정 전위를 인가하는 타이밍에서 선택된다. 제 4 스위치(3114)는 제 1 트랜지스터(3101) 또는 제 2 트랜지스터(3102)의 게이트 전극 및 커패시터(3115) 간의 연결을 끊는다. 그러므로, 제 1 스위치(3111), 제 2 스위치(3112), 제 3 스위치(3113), 및 제 4 스위치(3114)는 이들이 상기 기능들을 갖는 한 특별하게 제한되지 않는다. 예를 들어, 각 스위치들은 트랜지스터, 다이오드 또는 이들을 조합하는 논리 회로일 수 있다. 제 5 스위치(3103) 및 제 6 스위치(3104)는 특별하게 제한되지 않고 이들 각각은 트랜지스터, 다이오드, 또는 이들을 조합하는 논리 회로일 수 있다.
제 1 스위치(3111), 제 2 스위치(3112), 제 3 스위치(3113), 제 4 스위치(3114), 제 5 스위치(3103), 및 제 6 스위치(3104)를 위한 n-채널 트랜지스터들을 사용하는 경우에, 픽셀은 단지 n-채널 트랜지스터들 만을 사용하여 형성됨으로, 제조 공정이 간단화될 수 있다. 게다가, 비정질 반도체 또는 반-비정질 반도체(또한 마이크로 결정질 반도체라 지칭된다)와 같은 비-결정질 반도체는 픽셀에 포함된 각 트랜지스터의 반도체 층에 사용될 수 있다. 예를 들어, 비정질 실리콘 (a-Si:H)은 비정질 반도체로서 사용될 수 있다. 이와 같은 비-결정질 반도체를 사용함으로써 제조 공정은 더욱 간단화 될 수 있다. 따라서, 제조 비용의 감소 및 수율의 개선이 성취될 수 있다.
제 1 스위치(3111), 제 2 스위치(3112), 제 3 스위치(3113), 제 4 스위치(3114), 제 5 스위치(3103), 및 제 6 트랜지스터(3104)를 위한 트랜지스터들을 이용하는 경우에, 트랜지스터들의 극성(도전형)은 특별하게 제한되지 않는다는 점에 유의하라. 그러나, 더 작은 오프 전류의 특성을 갖는 트랜지스터를 이용하는 것이 바람직하다.
도 37에 도시된 바와 같이 제 1 트랜지스터(3101)의 위치 및 제 5 스위치(3103) 뿐만 아니라 제 2 트랜지스터(3102)의 위치 및 제 6 스위치(3104)를 스위칭할 수 있다. 즉, 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)의 제 1 전극들은 커패시터(3115)를 통해서 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)의 게이트 전극들에 연결된다. 제 1 트랜지스터(3101)의 제 2 전극은 제 5 스위치(3103)을 통해서 전원선(3124)에 연결되고 제 2 트랜지스터(3102)의 제 2 전극은 제 6 스위치(3104)를 통해서 전원선(3124)에 연결된다.
도 31 및 도 37은 하나의 세트로서 트랜지스터 및 스위치를 이용, 즉 세트로서 제 1 트랜지스터(3101) 및 제 5 스위치(3103) 및 세트로서 제 2 트랜지스터(3102) 및 제 6 스위치(3104)를 이용하여 병렬로 배열된 소자들의 수가 3개인 예들을 도시한다. 그러나, 병렬로 배열되는 소자들의 수는 특별히 제한되지 않는다.
제 4 스위치(3114)가 반드시 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102)의 게이트 전극들 및 노드(3130) 간에 제공될 필요가 없다는 점에 유의하라. 노드(3130) 및 노드(3131) 간의 또는 노드(3133) 및 노드(3132) 간에 연결될 수 있다.
대안적으로, 제 4 스위치(3114)는 도 38에 도시된 바와 같이 생략될 수 있다. 이 실시예 모드에서 도시된 픽셀에서, 전원선(3124)으로부터 노드(3133)로 공급되는 전류는 제 4 스위치(3114)를 사용함이 없이 중지될 수 있지만, 대신에, 데이터 기록 기간에서 제 5 스위치(3103) 및 제 6 스위치(3104)를 턴오프시킴으로써 중지될 수 있다. 그러므로, 커패시터(3115)의 제 2 전극의 전위 변동들은 억제될 수 있음으로, Vth1+Vdata 또는 Vth2+Vdata의 전압은 제 4 스위치(3114)를 제공함이 없이 커패시터(3115)에 유지될 수 있다. 당연히, 제 1 스위치(3103)가 제 1 트랜지스터(3101)의 제 1 전극 및 노드(3133)간에 연결되고 제 6 스위치(3104)는 제 2 트랜지스터(3102)의 제 1 전극 및 노드(3133) 간에 연결되는 도 31에 도시된 구성에 대해서 동일한 것이라고 말할 수 있다.
게다가, 발광 기간에서 제 5 스위치(3103) 및 제 6 스위치(3104) 둘 다를 턴오프시킴으로써, 비발광 상태는 강제적으로 발생될 수 있다. 이와 같은 동작은 발광 기간을 자유롭게 설정할 수 있다. 게다가, 블랙 디스플레이를 삽입시킴으로써, 잔상들이 더욱 더 용이하게 인식되지 않도록 할 수 있고 동영상 특성들이 증가될 수 있다.
게다가, 이 실시예에 도시된 픽셀은 도 9의 디스플레이 장치에 적용될 수 있다. 이 경우에, 초기화 기간의 시작 타이밍은 실시예 모드 1과 유사하게 각 로우들에서 데이터 기록 기간들이 중첩되지 않는 한 각 로우들에서 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1 프레임 기간의 비(즉, 듀티비)는 상당히 감소 될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
실시예 모드 4와 유사하게 제 2 전위 공급선(3123)으로서 또 다른 로우의 배선을 사용할 수 있다는 점에 유의하라. 게다가, 제 1 트랜지스터(3101) 및 제 2 트랜지스터(3102) 각각은 2개의 트랜지스터들이 직렬로 연결되거나 트랜지스터들이 병렬로 연결되는 구성을 가질 수 있다. 이 실시예 모드는 이와 같은 경우들에 적용될 수 있을 뿐만 아니라 실시예 모드들 1 내지 5에 도시된 픽셀 구성들에 적용될 수 있다.
(실시예 모드 7)
이 실시예 모드에서, p-채널 트랜지스터가 발광 소자에 공급되는 전류값을 제어하기 위한 트랜지스터로서 사용되는 예가 도 39와 관련하여 설명된다.
도 39에 도시된 픽셀은 트랜지스터(3910), 제 1 스위치(3911), 제 2 스위치(3912), 제 3 스위치(3913), 제 4 스위치(3914), 커패시터(3915), 및 발광 소자(3916)를 포함한다. 픽셀은 신호선(3917), 제 1 주사선(3918), 제 2 주사선(3919), 제 3 주사선(3920), 제 4 주사선(3921), 제 1 전위 공급선(3922), 제 2 전위 공급선(3923), 및 전원선(3924)에 연결된다. 이 실시예 모드에서, 트랜지스터(3910)는 이의 게이트-소스 전압(｜Vgs｜)의 절대값이 임계값(｜Vth｜)(Vgs가 Vth보다 낮게 될 때)의 절대값을 초과할 때 턴온되는 p-채널 트랜지스터이다. 게다가, 발광 소자(3916)의 픽셀 전극은 캐소드이고 이의 대향 전극(3925)는 애노드이다. 트랜지스터의 게이트-소스 전압의 절대값은 ｜Vgs｜로 표시되고 트랜지스터의 임계 전압의 절대값은 ｜Vth｜로 표시된다는 점에 유의하라. 게다가, 전원선(3924), 제 1 전위 공급선(3922), 제 2 전위 공급선(3923), 및 신호선(3917)은 제 1 배선, 제 2 배선, 제 3 배선, 및 제 4 배선 각각으로 지칭된다.
트랜지스터(3910)의 제 1 전극(소스 전극 및 드레인 전극 중 하나)은 발광 소자(3916)의 픽셀 전극에 연결되며; 이의 제 2 전극(소스 전극 및 드레인 전극의 다른 한 전극)은 전원선(3924)에 연결되고; 이의 게이트 전극은 제 4 스위치(3914) 및 제 2 스위치(3912)를 통해서 제 1 전위 공급선(3922)에 연결된다. 제 4 스위치(3914)는 제 2 스위치(3912) 및 제 1 트랜지스터(3910)의 게이트 전극 간에 연결된다는 점에 유의하라. 제 4 스위치(3914) 및 제 2 스위치(3912)의 연결부는 노드(3930)로 표시될 때, 노드(3930)는 제 1 스위치(3911)를 통해서 신호선(3917)에 연결된다. 게다가, 트랜지스터(3910)의 제 1 전극은 또한 제 3 스위치(3913)를 통해서 제 2 전위 공급선(3923)에 연결된다.
게다가, 커패시터(3915)는 노드(3930) 및 트랜지스터(3910)의 제 1 전극 간에 연결된다. 즉, 커패시터(3915)의 제 1 전극은 제 4 스위치(3914)를 통해서 트랜지스터(3910)의 게이트 전극에 연결되는 반면에, 커패시터(3915)의 제 2 전극은 트랜지스터(3910)의 제 1 전극에 연결된다. 커패시터(3915)는 배선, 반도체 층, 및 전극 간의 절연막을 샌드위치함으로써 형성될 수 있거나 트랜지스터(3910)의 게이트 커패시턴스를 이용함으로써 생략될 수 있다. 커패시터(3915)의 제 1 전극, 제 1 스위치(3911), 및 노드(3930)의 연결부가 노드(3931)로 표시되는 반면에, 트랜지스터(3910)의 제 1 전극, 커패시터(3915)의 제 2 전극, 및 발광 소자(3916)의 픽셀 전극 간의 연결부는 노드(3932)로 표시된다.
제 1 스위치(3911), 제 2 스위치(3912), 제 3 스위치(3913), 및 제 4 스위치(3914)의 온/오프는 제 1 주사선(3918), 제 2 주사선(3919), 제 3 주사선(3920), 및 제 4 주사선(3921) 각각으로 신호들을 입력함으로써 제어된다는 점에 유의하라.
비디오 신호에 대응하는 픽셀의 그레이 스케일 레벨에 따른 신호, 즉, 루미넌스 데이터에 따른 전위는 신호선(3917)로 입력된다.
다음, 도 39에 도시된 픽셀의 동작이 도 40 및 도 41A 내지 도 41D의 타이밍 차트와 관련하여 설명된다. 한 스크린에 대한 영상을 디스플레이하기 위한 기간에 대응하는 1 프레임 기간이 도 40의 초기화 기간, 임계 기록 기간, 데이터 기록 기간, 및 발광 기간으로 분할된다는 점에 유의하라. 초기화 기간, 임계 기록 기간, 및 데이터 기록 기간은 총괄하여 어드레스 기간으로 지칭된다. 한 프레임 기간의 길이는 특별히 제한되지 않지만, 영상 시청자가 플리커들을 인식하지 못하도록 하는 1/60 초 이하가 바람직하다.
전위(V1)는 발광 소자(3916)의 대향 전극(3925) 및 제 1 전위 공급선(3922)으로 입력되는 반면, 전위 V1+｜Vth｜+α(α는 임의의 양의 수)는 제 2 전위 공급선(3923)으로 입력된다. 게다가, 전위(V2)는 전원선(3924)으로 입력된다.
여기서, 발광 소자(3916)의 대향 전극(3925)의 전위는 설명을 위한 제 1 전위 공급선(3922)의 전위와 동일하다. 그러나, 발광 소자(3916)가 광을 방출하는데 필요한 최소 전위차가 VEL로 표시되면, 대향 전극(3925)의 전위가 V1+｜Vth｜+α+VEL 보다 높은한 수용될 수 있다. 게다가, 전원선(3924)의 전위(V2)가 대향 전극(3925)의 전위로부터 발광 소자(3916)가 광을 방출하는데 필요한 최소 전위차(VEL)를 감산시킴으로써 얻어지는 전위보다 낮은 한 수용가능하다. 그러나, 대향 전극(3925)의 전위가 설명을 위하여 여기서 V1으로 설정되기 때문에, V2는 V1-VEL 보다 낮게되는한 수용가능하다.
우선, 도 40 및 도 41A (A)에서 도시된 초기화 기간에서, 제 1 스위치(3911)가 턴오프되는 반면, 제 2 스위치(3912), 제 3 스위치(3913) 및 제 4 스위치(3914)는 턴온된다. 이때, 트랜지스터(3910)의 제 1 전극은 소스 전극으로서 작용하고 이의 전위는 제 2 전위 공급선(3923)의 전위와 동일한 V1+｜Vth｜+α이다. 다른 한편으로, 트랜지스터(3910)의 게이트 전극의 전위는 V1이다. 따라서, 트랜지스터(3910)의 게이트-소스 전압(｜Vgs｜)은 ｜Vth｜+α임으로 트랜지스터(3910)는 턴온된다. 그리고 나서, ｜Vth｜+α는 트랜지스터(3910)의 제 1 전극 및 게이트 전극 간에 제공되는 커패시터(1215)에 유지된다. 본원에 도시된 제 4 스위치(3914)는 온 상태에 있지만, 이는 오프 상태일 수 있다.
다음, 제 3 스위치(3913)가 도 40 및 도 41B의 (B)에 도시된 임계 기록 기간에서 턴오프된다. 그러므로, 제 1 전극의 전위, 즉 트랜지스터(3910)의 소스 전극의 전위가 점진적으로 상승되어 V1+｜Vth｜에 도달할 때, 트랜지스터(3910)는 턴오프된다. 따라서, 커패시터(3915)에 유지되는 전압은 ｜Vth｜가 된다.
도 40 및 도 41C의 (C)에 도시된 다음 데이터 기록 구간에서, 제 2 스위치(3912) 및 제 4 스위치(3914)는 턴오프되고 나서 제 1 스위치(3911)는 턴온됨으로써, 루미넌스 데이터에 따른 전위(V1-Vdata)는 신호선(3917)으로부터 입력된다. 트랜지스터(3910)가 제 4 스위치(3914)를 턴오프시킴으로써 오프 상태로 유지될 수 있다는 점에 유의하라. 그러므로, 데이터 기록에서 전원선(3924)으로부터 공급되는 전류로부터 발생되는 커패시터(3915)의 제 2 전극의 전위 변동들은 억제될 수 있다. 이때, 커패시터(3915)에 유지되는 전압(Vcs)은 식 (5)로 표시될 수 있는데, 여기서 커패시터(3915)의 커패시턴스 및 발광 소자(3916)는 C1 및 C2 각각이다.
Vcs=｜-｜Vth｜-Vdata × C2/C1+C2｜ …(5)
발광 소자(3916)가 더욱 얇게되고 커패시터(3915)보다 큰 전극 면적을 갖기 때문에 C2>>C1이 된다는 점에 유의하라. 따라서, C2/(C1+C2)
Figure 112011091900982-pct00004
1로부터, 커패시터(3915)에 유지되는 전압(Vcs)은 식(6)으로 표시된다. 발광 소자(3916)가 다음 발광 기간에서 광을 방출하지 않도록 제어될 때, Vdata≤0의 전위가 입력된다.
Vcs=｜-｜Vth｜-Vdata｜ …(6)
다음에, 도 40 및 도 41D의 (D)에 도시된 발광 소자에서, 제 1 스위치(3911)는 턴오프되고 제 4 스위치(3914)는 턴온된다. 이때, 트랜지스터(3910)의 게이트-소스 전압(Vgs)은 -Vdata-｜Vth｜와 동일하므로, 트랜지스터(3901)는 턴온된다. 그리고 나서, 루미넌스 데이터에 따른 전류는 트랜지스터(3910) 및 발광 소자(116)로 흐름으로써, 발광 소자(3916)는 광을 방출한다.
트랜지스터(3910)가 포화 영역에서 동작될 때 발광 소자로 흐르는 전류(I)는 식 (7)로 표시된다는 점에 유의하라
Figure 112008047727380-pct00005
…(7)
트랜지스터(3910)가 p-채널 트랜지스터이기 때문에, Vth<0이다. 그러므로, 식(7)은 식(8)으로 변환될 수 있다.
Figure 112008047727380-pct00006
…(8)
게다가, 발광 소자로 흐르는 전류(I)는 트랜지스터(3910)가 선형 영역에서 동작될 때 식 (9)로 표시된다.
Figure 112008047727380-pct00007
…(9)
Vth<0이기 때문에, 식 (9)는 식 (10)으로 변환될 수 있다.
Figure 112008047727380-pct00008
…(10)
식들에서, W는 트랜지스터(3910)의 채널 폭이고 L은 채널 길이이며; μ는 이동도이고; Cox는 누적된 커패시턴스이다.
식들 (8) 및 (10)에 따르면, 발광 소자(3916)로 흐르는 전류는 트랜지스터(3910)의 동작 영역, 즉 포화 영역 또는 선형 영역에 관계없이 트랜지스터(3910)의 임계 전압(Vth)에 좌우되지 않는다. 그러므로, 트랜지스터(3910)의 임계 전압의 변화들에 의해 야기되는 전류 값의 변화들은 억제되고 루미넌스 데이터에 따른 전류값은 발광 소자(3916)에 공급될 수 있다.
따라서, 트랜지스터(3910)의 임계값의 변화들에 야기되는 루미넌스 변화들은 억제될 수 있다. 게다가, 전력 소모는 감소될 수 있는데, 그 이유는 동작은 정전위에 고정된 대향 전극으로 수행되기 때문이다.
게다가, 트랜지스터(3910)가 포화 영역에서 동작될 때, 발광 소자(3916)의 열화에 의해 야기되는 루미넌스의 변화들을 억제할 수 있다. 발광 소자(3916)가 열화될 때, 발광 소자(3916)의 VEL이 증가되고 제 1 전극의 전위, 즉 트랜지스터(3910)의 소스 전극은 감소된다. 이때, 트랜지스터(3910)의 소스 전극은 커패시터(3915)의 제 2 전극에 연결되며; 트랜지스터(3910)의 게이트 전극은 커패시터(3915)의 제 1 전극에 연결되고; 게이트 전극측은 플로우팅 상태에 있다. 그러므로, 소스 전위의 증가에 따라서, 트랜지스터(3910)의 게이트 전위는 또한 동일한 양만큼 증가된다. 따라서, 트랜지스터(3910)의 Vgs는 변경되지 않는다. 그러므로, 트랜지스터(3910) 및 발광 소자(3916)로 흐르는 전류는 발광 소자가 열화되는 경우조차도 영향받지 않는다. 발광 소자로 흐르는 전류(I)는 소스 전위 또는 드레인 전위에 좌우되지 않는다는 것을 식(8)에서 알 수 있다는 점에 유의하라.
그러므로, 트랜지스터(3910)가 포화 영역에서 동작될 때, 트랜지스터(3910)의 임계 전압의 변화들 및 발광 소자(3916)의 열화에 의해 야기되는 트랜지스터(3910)로 흐르는 전류값의 변화들을 억제할 수 있다.
트랜지스터(3910)가 포화 영역에서 동작될 때, 트랜지스터(3910)의 채널 길이(L)는 더욱 길게 되어 애벌란시 브레이크다운(avalanche breakdown) 또는 채널 길이 변조로 인해 전류량의 증가를 억제한다는 점에 유의하라.
게다가, 역바이어스 전압이 초기화 기간에서 발광 소자(3916)에 인가되기 때문에, 발광 소자의 짧은 부분은 절연될 수 있고 발광 소자의 열화가 억제될 수 있다. 따라서, 발광 소자의 수명이 연장될 수 있다.
트랜지스터의 임계 전압의 변화들에 의해 야기되는 전류값의 변화들이 억제될 수 있기 때문에, 트랜지스터에 의해 제어되는 전류의 공급 목적지는 특별히 제한되지 않는다. 그러므로, 도 39에 도시된 발광 소자(3916)는 EL 소자(유기 EL 소자, 무기 EL 소자, 유기 재료 및 무기 재료를 함유하는 EL 소자), 전자 방출 소자, 액정 소자, 전자 잉크 등일 수 있다.
게다가, 트랜지스터(3910)가 발광 소자(3916)에 공급되는 전류값을 제어하는 기능을 갖고 트랜지스터의 종류는 특별하게 제한되지 않는 한 수용될 수 있다. 그러므로, 결정질 반도체 막을 이용하는 박막 트랜지스터(TFT), 비정질 실리콘 막 또는 다결정 실리콘 막에 의해 전형화된 비단결정 반도체 막, 반도체 기판 또는 SOI 기판을 이용하여 형성된 트랜지스터, MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터, 유기 반도체 또는 카본 나노튜브를 이용하는 트랜지스터 또는 다른 트랜지스터들이 사용될 수 있다.
제 1 스위치(3911)는 커패시터에 픽셀의 그레이 스케일 레벨에 따른 신호를 입력하는 타이밍에서 선택되고 트랜지스터(3910)의 게이트 전극에 공급되는 신호를 제어한다. 제 2 스위치(3912)는 트랜지스터(3910)의 게이트 전극에 소정 전위를 인가하는 타이밍에서 선택되고 트랜지스터(3910)의 게이트 전극에 소정 전위를 공급할지 여부를 제어한다. 제 3 스위치(3913)는 커패시터(3915)에 기록된 전위를 초기화하는 소정 전위를 인가하는 타이밍에서 선택되고 트랜지스터(3910)의 제 1 전극의 전위를 고레벨로 설정한다. 제 4 스위치(3914)는 트랜지스터(3910)의 게이트 전극 및 커패시터(3915)를 접속할지 여부를 제어한다. 그러므로, 제 1 스위치(3911), 제 2 스위치(3912), 제 3 스위치(3913), 및 제 4 스위치(3914)는 이들이 상기 기능들을 갖지 않는 한 특별하게 제한되지 않는다. 예를 들어, 각 스위치들은 트랜지스터, 다이오드 또는 이들을 조합하는 논리 회로일 수 있다.
트랜지스터를 이용하는 경우에, 트랜지스터들의 극성(도전형)은 특별하게 제한되지 않는다는 점에 유의하라. 그러나, 더 작은 오프 전류의 특성을 갖는 트랜지스터를 이용하는 것이 바람직하다. 작은 오프 전류를 갖는 트랜지스터의 예로서, LDD 영역이 제공된 트랜지스터, 다중 게이트 구조를 갖는 트랜지스터 등이 존재한다. 대안적으로 스위치는 n-채널 트랜지스터 및 p-채널 트랜지스터 둘 다를 이용하는 CMOS 회로일 수 있다.
예를 들어, p-채널 트랜지스터들이 제 1 스위치(3911), 제 2 스위치(3912), 제 3 스위치(3913), 및 제 4 스위치(3914)로서 사용될 때, L-레벨 신호는 스위치들을 턴온시키도록 각 스위치들의 온/오프를 제어하는 주사선들로 입력되는 반면에, H-레벨 신호들은 스위치들을 턴온시키기 위하여 입력된다.
픽셀은 상기 경우에 p-채널 트랜지스터들만을 이용하여 형성되기 때문에, 제 조 공정이 간단화될 수 있다.
게다가, 이 실시예에 도시된 픽셀은 도 9의 디스플레이 장치에 적용될 수 있다. 이 경우에, 초기화 기간의 시작 타이밍은 실시예 모드 1과 유사하게 각 로우들에서 데이터 기록 기간들이 중첩되지 않는 한 각 로우들에서 자유롭게 설정될 수 있다. 게다가, 각 픽셀이 어드레스 기간을 제외하면 광을 방출시킬 수 있기 때문에, 발광 기간 대 1프레임 기간의 비(즉, 듀티비)는 상당히 감소 될 수 있고 대략 100% 일 수 있다. 그러므로 거의 루미넌스 변화들이 없고 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압은 커패시터로 더욱 정확하게 기록될 수 있다. 그러므로, 디스플레이 장치의 신뢰성이 개선된다.
이 실시예 모드는 다른 실시예 모드들에 도시된 픽셀 구성과 자유롭게 조합될 수 있다는 점에 유의하라. 예를 들어, 제 4 스위치(3914)는 노드(3930) 및 노드(3931) 간에 또는 트랜지스터(3910)의 제 1 전극 및 노드(3932) 간에 연결될 수 있다. 게다가, 트랜지스터(3910)의 제 2 전극은 제 4 스위치(3914)를 통해서 전원선(3924)에 연결될 수 있다. 대안적으로, 제 4 스위치는 실시예 모드 2에 도시된 바와 같이 생략될 수 있다. 이 실시예 모드는 상술된 설명으로 제한되지 않고 또한 다른 실시예 모드들에 도시된 픽셀 구성들 중 임의의 구성에 적용될 수 있다.
(실시예 모드 8)
실시예 모드에서, 본 발명의 픽셀의 부분 단면도의 한 가지 모드는 도 17과 관련하여 설명된다. 이 실시예 모드에서 부분 단면도에 도시된 트랜지스터는 발광 소자에 공급되는 전류값을 제어하는 기능을 갖는 트랜지스터이다.
우선, 베이스 막(1712)이 절연 표면을 갖는 기판(1711)위에 형성된다. 절연 표면을 갖는 기판(1711)으로서, 표면상에 형성되는 절연막을 갖는 유리 기판, 석영 기판, 플라스틱 기판(예를 들어, 폴리이미드, 아크릴, 폴리에틸렌 테레프탈레이트, 폴리카보네이트, 폴리아릴레이트, 폴리에테르설폰 등) 또는 세라믹 기판 또는 금속 기판(예를 들어, 탄탈, 텅스텐, 몰리브덴 등), 반도체 기판 등과 같은 절연 기판이 사용될 수 있다. 공정 중 적어도 발생된 열을 견딜 수 있는 기판을 이용할 필요가 있다는 점에 유의하라.
베이스 막(1712)는 산화 실리콘 막, 질화 실리콘 막, 또는 산질화 실리콘(SiOXNY) 막과 같은 절연층의 단일 층 또는 다수의 층들(2개 이상의 층들)을 이용하여 형성된다. 베이스 막(1712)은 스퍼터링 방법, CVD 방법 등에 의해 형성될 수 있다. 베이스 막(1712)이 이 실시예 모드에서 단일층을 갖지만, 이는 다수의 층들(2개 이상의 층들)을 가질 수 있다.
다음, 트랜지스터(1713)는 베이스 막(1712) 위에 형성된다. 트랜지스터(1713)는 적어도 반도체 층(1714), 반도체 층(1714) 위에 형성되는 게이트 절연막(1715), 및 그간에 개재된 게이트 절연막(1715)을 갖는 반도체 층(1714)위에 형성되는 게이트 전극(1716)을 포함한다. 반도체 층(1714)은 소스 영역 및 드레인 영역을 갖는다.
반도체 층(1714)는 주성분으로서 비정질 실리콘(a-Si:H), 실리콘, 실리콘 게르마늄(SiGe) 등을 함유하는 비정질 반도체; 비정질 상태 및 결정질 상태가 혼합되는 반-비정질 반도체; 또는 0.5 내지 20nm의 결정 입자들이 비정질 반도체에서 관찰될 수 있는 마이크로결정질 반도체로부터 선택되는 비-결정질 상태(즉, 비-결정질 반도체 막)를 갖는 막을 이용하여 형성될 수 있다. 대안적으로, 반도체 층(1714)은 또한 폴리실리콘(p-Si:H) 등으로 이루어진 결정질 반도체 막을 이용하여 형성될 수 있다. 0.5 내지 20nm가 관찰될 수 있는 마이크로결정질 상태가 마이크로결정이라 칭한다는 것이라는 점에 유의하라. 비-결정질 반도체 막을 이용할 때, 반도체 층(1714)은 스퍼터링 방법, CVD 방법 등에 의해 형성될 수 있고 결정질 반도체 막을 이용할 때, 반도체 층(1714)은 예를 들어 비-결정질 반도체 막을 형성하고 나서 이를 결정화함으로써 형성될 수 있다는 점에 유의하라. 필요한 경우, 약간의 량의 불순물 요소들(가령 인, 비소, 붕소)이 상기 주 성분이외에 반도체 층(1714)에 포함되어 트랜지스터의 임계값을 제어한다.
다음에, 게이트 절연막(1715)은 반도체 층(1714)을 커버하도록 형성된다. 게이트 절연막(1715)은 예를 들어 산화 실리콘, 질화 실리콘, 산질화 실리콘 등을 이용함으로써 단층 또는 다수의 적층된 층들 중을 하나를 갖도록 형성된다. CVD 방법, 스퍼터링 방법 등이 막 증착 방법으로서 사용될 수 있다는 점에 유의하라.
그 후, 게이트 전극(1716)은 그 사이에 개재된 게이트 절연막(1715)을 갖는 반도체 층(1714) 위에 형성된다. 게이트 전극(1716)은 단층 또는 다수의 적층된 금속 막들 중 어느 하나를 갖도록 형성될 수 있다. 게이트 전극은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 크롬(Cr) 또는 주 성분으로서 이와 같은 원소를 함유하는 합금 또는 화합물 재료로부터 선택되는 금속 원소를 이용하여 형성될 수 있다는 점에 유의하라. 예를 들어, 게이트 전극은 제 1 도전층으로서 질화 탄탈(TaN) 및 제 2 도전층으로서 텅스텐(W)을 이용하여 제 1 도전막 및 제 2 도전막으로 이루어질 수 있다.
다음에, n-형 또는 p-형 도전성을 부여하는 불순물들은 마스크로서 게이트 전극(1716) 또는 원하는 형상으로 형성되는 레지스트를 이용하여 반도체 층(1714)으로 선택적으로 첨가된다. 이 방식으로, 채널 형성 영역 및 불순물 영역(소스 영역, 드레인 영역, GOLD 영역, 및 LDD 영역을 포함)은 반도체 층(1714)에서 형성된다. 트랜지스터(1713)은 반도체 층(1714)으로 첨가되는 불순물 원소들의 도전형에 따른 n-채널 트랜지스터 또는 p-채널 트랜지스터 중 어느 하나로서 형성될 수 있다.
도 17의 자체-정렬된 방식으로 LDD 영역(1720)을 형성하기 위하여, 산화 실리콘 막, 질화 실리콘 막, 또는 산질화 실리콘 막과 같은 실리콘 화합물은 게이트 전극(1714)을 커버하도록 형성되고 나서 측벽(1717)을 형성하도록 다시 에칭된다는 점에 유의하라. 그 후, 소스 영역(1718), 드레인 영역(1719), 및 LDD 영역(1720)은 도전성을 반도체 층(1714)로 부여하는 불순물들을 부가함으로써 형성될 수 있다. 그러므로, LDD 영역(1720)은 측벽(1717) 아래에 위치된다. 자체 정렬된 방식으로 LDD 영역(1720)을 형성하도록 제공되기 때문에 측벽(1717)이 반드시 제공될 필요가 없다라는 점에 유의하라. 인, 비소, 붕소 등이 도전성을 부여하는 불순물들로서 사용된다는 점에 유의하라.
다음에, 게이트 전극(1716)을 커버하도록 제 1 층간 절연막(1730)은 제 1 절연막(1721) 및 제 2 절연막(1722)을 적층함으로써 형성된다는 점에 유의하라. 제 1 절연막(1721) 및 제 2 절연막(1722)으로서, 저 유전율을 갖는 산화 실리콘 막, 질화 실리콘 막, 또는 산질화 실리콘(SiOXNY) 또는 유기 수지막 (감광성 또는 비감광성 유기 수지막)과 같은 무기 절연막이 사용될 수 있다. 대안적으로, 막 함유 실록산이 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합을 갖는 스켈리틀 구조(skeletal structure)를 갖는 재료라는 점에 유의하라. 실록산의 대체물로서, 유기 그룹(예를 들어, 알킬 그룹 또는 방향족 탄화수소)가 사용된다. 플루오르 그룹은 또한 대체물로서 포함될 수 있다.
동일한 재료로 이루어진 절연막들은 제 1 절연막(1721) 및 제 2 절연막(1722)으로서 사용될 수 있다는 점에 유의하라. 이 실시예 모드에서, 제 1 층간 절연막(1730)은 2 층들의 적층된 구조를 갖지만, 이는 3개 이상의 층들의 적층된 구조 또는 단층을 가질 수 있다.
제 1 절연막(1721) 및 제 2 절연막(1722)이 스퍼터링 방법, CVD 방법, 스핀 코팅 방법 등에 의해 형성될 수 있다는 점에 유의하라. 유기 수지 막 또는 막 함유실록산을 이용하는 경우에, 코팅 방법이 사용될 수 있다.
그 후, 소스 및 드레인 전극들(1723)은 제 1 층간 절연막(1730) 위에 형성된다. 소스 및 드레인 전극들(1723)은 접촉 홀들을 통해서 소스 영역(1718) 및 드레인 영역(1719) 각각에 연결된다.
소스 및 드레인 전극들(1723)은 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 플래티늄(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 또는 바륨(Ba), 이의 합금, 이의 질화 금속과 같은 금속 또는 이의 적층된 막들을 이용하여 형성될 수 있다는 점에 유의하라.
다음에, 제 2 층간 절연막(1731)은 소스 및 드레인 전극들(1723)을 커버하도록 형성된다. 제 2 층간 절연막(1731)으로서, 무기 절연막, 수지막 또는 이와 같은 막들의 적층된 층이 사용될 수 있다. 무기 절연막으로서, 질화 실리콘 막, 산화 실리콘 막, 산질화 실리콘 막 또는 이와 같은 막들의 적층된 층이 사용될 수 있다. 수지막에 대해서, 폴리이미드, 폴리아미드, 아크릴, 폴리이미드 아미드, 에폭시 등이 사용될 수 있다.
픽셀 전극(1724)은 제 2 층간 절연막(1731) 위에 형성된다. 다음에, 인슐레이터(1725)는 픽셀 전극(1724)의 에지를 커버하도록 형성된다. 인슐레이터(1725)는 바람직하게는 자신의 상단 및 하단에서 곡률을 갖는 구부려진 표면을 갖도록 형성되어 후에 발광 물질을 포함한 층(1726)을 쉽게 증착하도록 한다. 예를 들어, 인슐레이터(1725)의 재료로서 포지티브 감광성 아크릴을 이용하는 경우에, 인슐레이터(1725)는 상단에서만 곡률 반경(0.2 내지 3㎛)을 갖는 구부려진 표면을 갖도록 형성된다. 광 조사에 의한 에천트에서 불용해성인 부의 레지스트 또는 광 조사에 의해 에천트에서 용해성이 되는 정의 레지스트 중 하나가 인슐레이터(1725)로서 사용될 수 있다. 게다가, 유기 재료 뿐만 아니라 산화 실리콘 또는 산질화 실리콘과 같은 무기 재료가 인슐레이터(1725)의 재료로서 사용될 수 있다.
다음에, 발광 물질을 포함하는 층(1726) 및 대향 전극(1727)은 픽셀 전극(1724) 및 인슐레이터(1725) 위에 형성된다.
발광 소자(1728)은 발광 물질을 함유하는 층(1726)은 픽셀 전극(1724) 및 대향 전극(1727) 간에 샌드위치되는 영역에 형성된다는 점에 유의하라.
다음에, 발광 소자(1728)는 도 18A 및 도 18B와 관련하여 상세하게 설명된다. 도 17의 픽셀 전극(1724) 및 대향 전극(1727)은 픽셀 전극(1801)에 대응하고 대향 전극(1802)는 도 18A 및 도 18B 각각에 대응한다. 도 18A에서 픽셀 전극은 애노드이고 대향 전극은 캐소드이다.
도 18A에 도시된 바와 같이, 발광층(1813)뿐만 아니라 홀 주입 층(1811), 홀 수송 층(1812), 전자 수송 층(1814), 전자 주입 층(1815) 등은 픽셀 전극(1801) 및 대향 전극(1802) 간에 제공된다. 이들 층들은 픽셀 전극(1801)의 전위를 대향 전극(1802)의 전위보다 높게 설정하기 위한 전압을 인가시 홀들이 픽셀 전극(1801) 측으로부터 주입되고 전자들이 대향 전극(1802) 측으로부터 주입되도록 적층된다.
이와 같은 발광 소자에서, 픽셀 전극(1801)으로부터 주입된 정공들 및 대향 전극(1802)으로부터 주입된 전자들은 발광층(1813)에서 재결합됨으로써, 발광 물질이 여기되도록 한다. 그 후, 여기된 발광 물질은 그라운드 상태로 복귀시 광을 방출한다. 발광 물질은 루미네슨스(전기루미네슨스)를 제공할 수 있는 한 특별히 .제한되지 않는다.
발광층(1813)을 형성하기 위한 물질에 대한 특별한 제한이 없음으로, 발광층(1813)은 발광 물질만을 포함할 수 있다. 그러나, 농도 소멸(concentration quenching)이 발생되는 확률이 있을 때, 발광층(1813)은 바람직하게는 발광 물질은 발광 물질의 에너지 갭보다 큰 에너지 갭을 갖는 물질(호스트)에서 분산되는 층이 바람직하다. 이는 발광 물질의 농도 소멸을 방지할 수 있다. 에너지 갭은 최저 점유된 분자 궤도(LUMO) 레벨 및 최고 점유된 분자 궤도(HOMO) 레벨 간의 에너지 차와 관계된다는 점에 유의하라.
게다가, 발광 물질에 대한 특별히 제한은 없고 원하는 방출 파장을 갖는 광을 방출시킬 수 있는 물질이 사용될 수 있다. 예를 들어, 적색 광 방출을 얻기 위하여, 600 내지 680nm에서 방출 스펙트럼의 피크를 갖는 광을 나타내는 물질, 가령 4-디시아노메틸렌-2-이소프로필-6-[2-(1,1,7,7-테트라메틸리우로리딘-9-일)에텐일]-4H-피란(약어:DCJTI), 4-디시아노메틸렌-2-메틸-6-[2-(1,1,7,7-테트라메틸리우로리딘-9-일)에텐일]-4H-피란(약어:DCJT), 4-디시아노메틸렌-2-테르트-부틸-6-[2-(1,1,7,7-테트라메틸리우로리딘-9-일)에텐일]-4H-피란(약어:DCJTB), 페리플란텐 또는 2,5-디시아노-1,4-비스[2-(10-메톡시-1,1,7,7-테트라메틸리우로리딘-9-일)에텐일]벤젠이 사용될 수 있다. 녹색 발광을 얻기 위하여, 500 내지 550nm에서 방출 스펙트럼의 피크를 갖는 광을 나타내는 물질, 가령, N,N'-디메틸퀴나크리돈(약어:DMQD), 쿠마린 6, 쿠마린 545T, 트리스(8-퀴노리놀라토) 알루미늄(약어:Alq), 또는 N,N'-디페닐퀴나크리도(DPQD)가 사용될 수 있다. 청색 광 방출을 얻기 위하여, 420 내지 500nm에서 방출 스펙트럼의 피크를 갖는 광을 나타내는 물질은 가령 9,10-비스(2-나프틸)-테르트-부틸란쓰라센(약어:t-BuDNA), 9,9'-비안쓰릴, 9,10-디페닐안쓰라센(약어:DPA), 9,10-비스(2-나프틸) 안쓰라센(약어:DNA), 비스(2-메틸-8-퀴노리노라토)-4-페닐페놀라토-갈륨(약어:BGaq) 또는 비스(2-메틸-8-퀴노리노라토)-4-페닐페놀라토-알루미늄(약어:BAlq)이 사용될 수 있다.
광 방출 물질을 분산시키기 위하여 사용되는 물질은 특별히 제한되지 않지만, 예를 들어 9,10-디(2-나프틸)-2-테르트-부틸안쓰라센(약어:t-BuDNA)과 같은 안쓰라센 유도체, 4,4'-비스(N-카바졸일)비페닐(약어:CBP)과 같은 카바졸 유도체, 비스[2-(2-하이드록시페닐)피리디나토]아연(약어:Znpp2)과 같은 금속 착제 또는 비스[2-(2-하이드록시페닐)벤조사졸라토]아연(약어:ZnBOX) 등과 같은 금속 착체가 사용될 수 있다.
픽셀 전극(1801)을 형성하기 위한 애노드 재료는 특별히 제한되지 않지만, 높은 일함수(4.0eV 이상)를 갖는 금속, 합금, 전기 도전성 화합물, 이들의 혼합물 등이 사용되는 것이 바람직하다. 이와 같은 애노드 재료의 특정 예들은 인듐 주석 산화물(약어:ITO), 산화 실리콘을 함유한 ITO, 산화 인듐이 2 내지 20wt%의 산화 아연(Zno)과 혼합되는 타겟을 이용하여 형성되는 인듐 아연 산화물(약어:IZO)와 같은 금속 재료의 산화물을 포함한다. 게다가, 금(Au), 플래티늄(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 금속 재료(예를 들어, TiN)의 질화물 등이 제공될 수 있다.
다른 한편으로, 대향 전극(1802)을 형성하기 위한 물질로서, 낮은 일함수(3.8eV 이하) 금속, 합금, 도전성 화합물, 이들의 혼합물 등이 사용될 수 있다. 캐소드 재료의 특정 예들은 주기율표의 그룹 1 또는 2, 즉 리튬(Li) 또는 세슘(Cs)와 같은 알칼리 금속, 마그네슘(Mg), 칼슘(Ca), 또는 스트론튬(Sr) 또는 이들(Mg 또는 AlLi)을 함유하는 합금과 같은 알칼라인 희토류 금속에 속하는 원소를 포함한다. 게다가, 우수한 전자 주입 성능을 갖는 층이 대향 전극(1802)과 접촉하도록 우수한 전자 주입 특성을 갖는 층이 대향 전극(1802) 및 발광층(1813) 간에 제공될 때, 대향 전극(1802)은 일함수의 크기에 관계없이 Al, Ag, ITO, 또는 산화 실리콘을 함유하는 ITO와 같은 픽셀 전극(1801)을 위한 재료로서 설명되는 재료들을 포함하는 다양한 도전성 재료들을 이용함으로써 형성될 수 있다. 대안적으로, 유사한 효과는 후술되는 전자 주입층(1815)를 형성하기 위한 특히 우수한 전자 주입 기능을 갖는 재료를 이용함으로써 얻어질 수 있다.
외부로 광 방출을 추출하기 위하여, 하나 또는 두 개의 픽셀 전극(1801) 및 대향 전극(1802)이 ITO 등으로 이루어진 투명 전극이거나 수십 nm의 두께로 형성되도미으로써 이와/이들은 가시광을 투과할 수 있도록 하는 것이 바람직하다.
정공 수송층(1812)은 도 18A에 도시된 바와 같은 픽셀 전극(1801) 및 발광층(1813)간에 제공된다. 정공 수송층은 픽셀 전극(1801)으로부터 발광층(1813)으로 주입되는 정공들을 수송하는 기능을 갖는 층이다. 픽셀 전극(1801) 및 발광층(1813)을 상호 분리하기 위하여 픽셀 전극 정공 수송층(1812)을 제공함으로써, 광 방출은 금속으로 인해 소멸되는 것을 방지될 수 있다.
정공 수송층(1812)는 우수한 정공 수송 특성을 갖는 물질을 이용하여 형성되는 것이 바람직한데, 특히 1×10-6 cm2/Vs 이상의 정공 이동도를 갖는 물질이 바람직하게 사용된다는 점에 유의하라. 우수한 정공 운반 특성을 갖는 물질은 전자들의 이동도보다 정공들의 이동도가 높은 물질과 관련된다는 점에 유의하라. 정공 수송층(1812)를 형성하기 위하여 사용될 수 있는 물질의 특정 예들로서, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]바이페닐(약어:NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]바이페닐(약어:TPD), 4,4'4"-트리스(N,N-디페닐아미노)트리페닐아민(약어:TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약어:MTDATA), 4,4'-비스{N-(4-(N,N-디-m--토릴아미노)페닐]-N-페닐아미노}바이페닐(약어:DNTPD), 1, 3, 5-트리스[N,N-디(m-토일)아미노]벤젠(약어:m-MTDAB), 4,4'4"-트리스(N-카바졸일)트리페닐아민(약어:TCTA), 프탈로시아닌(약어:H2PC), 구리 프탈로시아닌(약어:CuPc), 바나딜 프탈로시아닌(약어:VOPc) 등이 존재한다. 게다가, 정공 수송층(1812)은 상술된 물질들로 이루어진 2개 이상의 층들을 결합시킴으로써 형성되는 다층 구조를 갖는 층일 수 있다.
게다가, 전자 수송층(1814)은 도 18A에 도시된 바와 같이 대향 전극(1802) 및 발광층(1813) 간에 제공될 수 있다. 여기서, 전자 수송층은 대향 전극(1802)로부터 발광층(1813)으로 주입되는 전자들을 수송하는 기능을 갖는 층이다. 대향 전극(1802) 및 발광층(18130을 상호 분리하기 위하여 전자 수송층(1814)을 제공함으로써, 광 방출은 금속으로 인해 소멸되는 것을 방지할 수 있다.
전자 수송층(1814)의 재료는 특별히 제한되지 않고 전자 수송층(1814)은 트리스(8-퀴놀리놀라토) 알루미늄(약어:Alq), 트리스(5-메틸-8-퀴놀리노라토) 알루미늄(약어:Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약어: BeBq2) 또는 비스(2-메틸-8-퀴놀린오라토)-4-페닐페노라토-알루미늄(약어:BAlq) 등과 같은 퀴놀린 스켈리톤 또는 벤조퀴놀린 스켈리톤을 갖는 금속 착체를 이용하여 형성될 수 있다. 대안적으로, 전자 수송층(1814)은 비스[2-(2-하이드록시페닐)벤조사졸라토]아연(약어:Zn(BOX)2] 또는 비스[2-(2-하이드록시페닐)-벤조씨아졸라토]아연(약어:Zn(BTZ)2) 등과 같은 씨아졸 리간드 또는 옥사졸 리간드를 갖는 금속 착체를 이용하여 형성될 수 있다. 게다가, 전자 수송층(1814)은 2-(4-비페닐일)-5-(4-테르트-부틸페닐)-1, 3, 4-옥사디아졸(약어:PBD), 1,3-비스[5-(p-테르트-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약어:OXD-7), 3-(4-테르트-부틸페닐)-4-페닐-5-(4-비페닐일)-1,2,4-트리아졸(약어:TAZ), 3-(4-테르트-부틸페닐)-4-(4-에틸페닐)-5-(비페닐일)-1,2,4-트리아졸(약어:p-EtTAZ), 바쏘페난트롤린(약어:BPhen), 바쏘쿠프로인(약어: BCP) 등을 이용하여 형성될 수 있다. 전자 수송층(1814)은 상술된 바와 같이 정공들의 이동도보다 높은 전자 이동도를 갖는 물질을 이용하여 형성되는 것이 바람직하다. 게다가, 전자 수송층(1814)은 1×10-6 cm2/Vs 이상의 전자 이동도를 갖는 물질을 이용하여 형성되는 것이 바람직하다. 전자 수송층(1814)는 상술된 물질들로 형성된 2개 이상의 층들을 결합시킴으로써 형성되는 다층 구조를 갖는 층일 수 있다.
게다가, 정공 주입층(1811)은 도 18A에 도시된 바와 같은 픽셀 전극(1801) 및 정공 수송층(1812) 간에 제공될 수 있다. 여기서, 정공 주입층은 애노드로서 기능하는 전극으로부터 정공 수송층(1812)으로 정공 주입을 촉진시키는 기능을 갖는 층에 관련된다.
정공 주입층(1811)의 재료는 특별히 제한되지 않고 정공 주입층(1811)은 산화 몰리브덴(MoOx), 산화 바나듐(VOx), 산화 루테늄(RuOx), 산화 텅스텐(WOx) 또는 산화 마그네슘(MnOx)와 같은 산화 금속을 이용하여 형성될 수 있다. 대안적으로, 정공 주입층(1811)은 프탈로시아닌(약어:H2PC) 또는 구리 프탈로시아닌(CuPc)와 같은 프탈로시아닌-계 화합물, 4,4-비스{N-[4-(N,N-디-m-톨리아미노)페닐]-N-페닐아미모}바이페닐(약어:DNTPD)과 같은 방향족 아민계 화합물, 폴리(에틸렌 디옥시씨오펜)/폴리(스티렌설폰산) 수용액(PEDOT/PSS) 등과 같은 고분자 화합물을 이용하여 형성될 수 있다.
게다가, 상술된 산화 금속 및 우수한 정공 수송 특성을 갖는 물질의 혼합물은 픽셀 전극(1801) 및 정공 수송층(1812) 간에 제공될 수 있다. 이와 같은 층은 두껍게 될 때 조차도 구동 전압을 상승시키지 않음으로, 마이크로캐비티 효과 또는 광 간섭 효과를 이용한 광학 설계는 층 두께를 조정함으로써 행해질 수 있다. 그러므로, 우수한 색 순도를 갖고 시야각에 따라서 거의 색 변화가 없는 고 품질 발광 소자가 제조될 수 있다. 게다가, 이와 같은 층의 막 두께는 픽셀 전극의 표면상의 막 증착시에 발생되는 불균일성 또는 전극의 표면상에 남아있는 미세 잔류물들로 인해 발생되는 픽셀 전극(1801) 및 대향 전극(1802) 간의 단락을 방지하기 위하여 제어될 수 있다.
게다가, 전자 주입층(1815)은 도 18A에 도시된 바와 같이 대향 전극(1802) 및 전자 수송 층(1814) 간에 제공될 수 있다. 여기서, 전자 주입층은 전자 수송층(1814)로의 캐소드로서 기능하는 전극으로부터의 전자 주입을 촉진하는 기능을 갖는 층이다. 전자 수송층이 특별히 제공되지 않을 때, 발광층으로의 전자 주입은 캐소드로서 기능하는 전극 간의 전자 주입층 및 발광층을 제공함으로써 유용하게 될 수 있다.
전자 주입층의 재료는 특별히 제한되지 않고, 이 전자 주입층(1815)은 리튬 플로라이드(LiF), 세슘 플로라이드(CsF) 또는 칼슘 플로라이드(CaF2)와 같은 알칼리 금속 또는 알칼라인 희토류 금속의 화합물을 이용하여 형성될 수 있다. 대안적으로, 전자 주입층(1815)은 Alq 또는 4,4-비스(5-메틸벤조사졸-2-일)스틸벤(BzOs) 및 마그네슘 또는 리튬과 같은 알칼리 금속 또는 알칼라인 희토류 금속과 같은 우수한 전자 수송 특성을 갖는 물질의 혼합물을 이용하여 형성될 수 있다.
정공 주입층(1811), 정공 수송층(1812), 발광층(1813), 전자 수송층(1814) 및 전자 주입층(1815) 각각은 증발 방법, 잉크젯 방법, 코팅 방법 중 어느 방법을 이용함으로써 형성될 수 있다. 게다가, 픽셀 전극(1801) 또는 대향 전극(1802)는 또한 스퍼터링 방법, 증발 방법 증 중 어느 방법을 이용함으로써 형성될 수 있다.
게다가, 발광 소자의 층 구조는 도 18A에 도시된 것으로 제한되지 않으므로, 발광 소자는 도 18B에 도시된 바와 같이 순차적으로 캐소드로서 기능하는 전극을 형성하고 그 위의 상부층들을 형성함으로써 형성될 수 있다. 즉, 픽셀 전극(1801)은 캐소드로서 형성될 수 있고, 전자 주입층(1815), 전자 수송층(1814), 발광층(1813), 정공 수송층(1812), 정공 주입층(1811) 및 대향 전극(1802)은 픽셀 전극(1801) 위에 순차적으로 적층될 수 있다. 대향 전극(1802)은 애노드로서 기능한다는 점에 유의하라.
단일 발광층을 갖는 발광 소자가 여기에 도시되어 있지만, 발광 소자는 다수의 발광층들을 포함할 수 있다. 다수의 발광층들이 형성되고 각 발광층들로부터의광 방출들이 혼합될 때, 백색광이 얻어질 수 있다. 예를 들어, 2개의 발광층들을 포함하는 발광 소자를 형성하는 경우에, 스페이싱 층, 정공들을 발생시키는 층 및 제 1 발광층 및 제 2 발광층간에 전자들을 발생시키는 층을 제공하는 것이 바람직하다. 이 구조는 각 발광층들로부터 외부로 방출되는 광이 가시적으로 혼합되어 백색광으로서 인식되도록 한다. 따라서, 백색광이 얻어질 수 있다.
광 방출은 도 17의 픽셀 전극(1724) 또는 대향 전극(1727) 중 하나 또는 둘 다를 통해서 외부로 추출된다. 따라서, 픽셀 전극(1724) 및 대향 전극(1727) 중 하나 또는 둘 다는 광 투과 물질로 이루어진다.
대향 전극(1727)만이 광투과 물질로 형성될 때, 광 방출은 도 19A에 도시된 바와 같이 대향 전극(1727)을 통해서 기판에 대향되는 측으로부터 추출된다. 픽셀 전극(1724)만이 광 투과 물질로 형성될 때, 광 방출은 도 19B에 도시된 바와 같이 픽셀 전극(1724)을 통해서 기판측으로부터 추출되다. 픽셀 전극(1724) 및 대향 전극(1727) 둘 다가 광 투과 물질로 형성될 때, 광 방출은 도 19C에 도시된 바와 같이 픽셀 전극(1724) 및 대향 전극(1727)을 통해서 기판측 및 대향측 둘 다로부터 추출된다.
다음에, 트랜지스터(1713)의 반도체 층을 위한 비-결정질 반도체 막을 이용함으로써 형성되는 스태거링된 구조를 갖는 트랜지스터가 설명된다. 도 20A 및 도 20B는 픽셀들의 부분 단면도들을 도시한다. 도 20A 및 도 20B의 각각에서, 스태거링된 구조를 갖는 트랜지스터가 도시되고 픽셀에 포함되는 커패시터가 결합하여 설명된다는 점에 유의하라.
도 20A에 도시된 바와 같이, 베이스 막(2012)은 기판(2011) 위에 형성된다. 게다가, 픽셀 전극(2014)은 베이스 막(2012) 위에 형성된다. 게다가, 제 1 전극(2014)은 픽셀 전극(2013)과 동일한 재료로 동일한 층에 형성된다.
게다가, 배선(2015) 및 배선(2016)은 베이스 막(2012) 위에 형성되고 픽셀 전극(2014)의 에지는 배선(2015)으로 커버된다. n-형 도전성을 각각 갖는 n-형 반도체 층(2017) 및 n-형 반도체 층(2018)은 배선(2015) 및 배선(2016) 각각 위에 형성된다. 게다가, 반도체 층(2019)은 베이스 막(201) 위에 그리고 배선(2015) 및 배선(2016) 간에 형성된다. 반도체 층(2019)의 일부는 n-형 반도체 층(2017) 및 n-형 반도체 층(2018)과 중첩하도록 연장된다. 이 반도체 층은 비정질 실리콘(a-Si:H), 반-비정질 반도체 또는 마이크로결정질 반도체와 같은 비정질 반도체로 이루어진 비-결정질 반도체 막으로 형성된다는 점에 유의하라. 게다가, 게이트 절연막(2020)은 반도체 층(2019) 위에 형성된다. 게이트 절연막(2020)과 동일한 재료와 동일한 층에 형성되는 절연막은 또한 제 1 전극(2014) 위에 형성된다.
게다가, 게이트 전극(2022)은 게이트 절연막(2020) 위에 형성되므로 트랜지스터(2025)가 형성된다. 게다가, 게이트 전극(2022)과 동일한 재료와 동일한 층으로 형성된 제 2 전극(2023)은 그 사이에 개재된 절연막(2021)을 갖는 제 1 전극(2014) 위에 형성되고 커패시터(2024)는 절연막(2021)이 제 1 전극(2014) 및 제 2 전극(2023) 간에 샌드위치되는 구조를 갖도록 형성된다. 층간 절연막(2026)은 픽셀 전극(2014), 트랜지스터(2025), 및 커패시터(2024)의 에지를 커버하도록 형성된다.
발광 물질을 함유하는 층(2027) 및 대향 전극(2028)은 층간 절연막(206) 및 이 층간 절연막(2026)의 개구에 위치되는 픽셀 전극(2023) 위에 형성되고 발광 소자(2029)는 발광 물질을 함유하는 층(2027)이 픽셀 전극(2013) 및 대향 전극(2028) 간에 샌드위치되는 영역에 형성된다.
도 20A에 도시된 제 1 전극(2014)은 도 20B에 도시된 바와 같은 배선들(2015 및 2016)과 동일한 재료 및 동일한 층에 형성될 수 있고, 커패시터(2301)는 절연막(2021)이 제 1 전극(2030) 및 제 2 전극(2023) 간에 샌드위치되는 구조를 갖도록 형성될 수 있다. n-채널 트랜지스터가 도 20A 및 도 20B의 트랜지스터(2025)로서 사용되지만, p-채널 트랜지스터가 또한 사용될 수 있다.
기판(2011), 베이스 막(2012), 픽셀 전극(2014), 게이트 절연막(2020), 게이트 전극(2022), 층간 절연막(2026), 발광 물질을 함유하는 층(2027), 및 대향 전극(2028)의 재료들은 도 17에 도시된 기판(1711), 베이스 막(1712), 픽셀 전극(1724), 게이트 절연막(1715), 게이트 전극(1716), 층간 절연막들(1730 및 1731), 발광 물질을 함유하는 층(1726) 및 대향 전극(1727)의 재료들과 유사할 수 있다. 게다가, 배선(2015) 및 배선(2016)은 도 17의 소스 및 드레인 전극들(1723)과 유사한 재료들을 이용함으로써 형성될 수 있다.
반도체 층으로서 비-결정질 반도체 막을 갖는 트랜지스터의 또 다른 예시적인 구조로서, 도 21A 및 도 21B는 게이트 전극이 기판과 반도체 층간에 샌드위치되는 구조를 갖는 트랜지스터, 즉 게이트 전극이 반도체 층 아래에 위치되는 바텀-게이트 트랜지스터를 포함하는 픽셀의 부분 단면도를 도시한다.
베이스 막(2112)은 기판(2111) 위에 형성된다. 게이트 전극(2113)은 베이스 막(2112) 위에 형성된다. 게다가, 제 1 전극(2114)은 게이트 전극(2113)과 동일한 재료와 동일한 층으로 형성된다. 게이트 전극(2113)은 인으로 도핑된 다결정 실리콘 또는 금속과 실리콘의 화합물인 실리사이드와 같은 도 17에 도시된 게이트 전극(1716)과 동일한 재료를 이용하여 형성될 수 있다.
게이트 절연막(2115)은 게이트 전극(2113) 및 제 1 전극(2114)을 커버하도록 형성된다.
반도체 층(2116)은 게이트 절연막(2115) 위에 형성된다. 반도체 층(2116)과 동일한 재료 및 동일한 층으로 형성된 반도체 층(2117)은 제 1 전극(2114) 위에 형성된다. 이 반도체 층은 비정질 실리콘(a-Si:H), 반-비정질 반도체 또는 마이크로결정질 반도체와 같은 비-결정질 반도체 막으로 이루어진 비-결정질 반도체 막으로 형성된다.
n-형 도전성을 갖는 n-형 반도체 층(2118) 및 n-형 반도체 층(2119) 각각은 반도체 층(2116) 위에 형성되고 n-형 반도체 층(2120)은 반도체 층(2117) 위에 형성된다.
배선(2121) 및 배선(2122)은 n-형 반도체 층(2118) 및 n-형 반도체 층(2119) 각각 위에 형성됨으로 트랜지스터(2129)가 형성된다. 배선(2121) 및 배선(2122)과 동일한 재료 및 동일한 층으로 이루어진 도전층(2123)은 n-형 반도체 층(2120) 위에 형성된다. 이 도전층(2123), n-형 반도체 층(2120), 및 반도체 층(2117)은 제 2 전극을 형성한다. 커패시터(2130)는 게이트 절연막(2115)이 제 2 전극 및 제 1 전극(2114) 간에 샌드위치되는 구조로 형성된다는 점에 유의하라.
배선(2121)의 한 단부가 연장되고 픽셀 전극(2124)은 배선(2121)의 연장된 부분상에 형성된다.
인슐레이터(2125)는 픽셀 전극(2124), 트랜지스터(2129), 및 커패시터(2130)의 단부를 커버하도록 형성된다.
발고아 물질을 함유하는 층(2126) 및 대향 전극(2127)은 픽셀 전극(2124) 및 인슐레이터(2125) 위에 형성되고 발광 소자(2128)는 발광 물질을 함유하는 층(2126)이 픽셀 전극(2124) 및 대향 전극(2127) 간에 샌드위치되는 영역에 형성된다.
커패시터(2130)의 제 2 전극의 일부로서 작용하는 반도체 층(2117) 및 n-형 반도체 층(2120)은 특별히 제공될 필요는 없다. 즉, 커패시터는 도전층(2123)이 제 2 전극으로서 사용되는 구조를 갖도록 형성될 수 있고 게이트 절연막(2115)은 제 1 전극(2114) 및 도전층(2124) 간에 샌드위치된다.
n-채널 트랜지스터가 트랜지스터(2129)로서 사용되지만, p-채널 트랜지스터가 또한 사용될 수 있다는 점에 유의한다.
픽셀 전극(2124)이 도 21A의 배선을 형성하기 전 형성될 때, 도 21B에 도시된 커패시터(2132)가 형성되는데, 이는 게이트 절연막(2115)이 제 1 전극(2114) 및 제 2 전극(2115)이 픽셀 전극(2124)과 동일한 재료 및 동일한 층으로 이루어진 제 1 전극(2114) 및 제 2 전극(2131) 간에 샌드위치되는 구조를 갖는다.
채널 에치 구조를 갖는 역으로 스태거링된 트랜지스터가 설명되었지만, 채널 보호 구조를 갖는 트랜지스터가 또한 사용될 수 있다. 다음, 채널 보호 구조를 갖는 트랜지스터의 예는 도 22A 및 도 22B와 관련하여 설명된다. 도 21A 및 21B 및 도 22A 및 도 22B와 공통되는 부분들은 동일한 참조 번호들로 표시된다는 점에 유의하라.
도 22A에 도시된 채널 보호 구조를 갖는 트랜지스터(2201)는 에칭 마스크로서 작용하는 인슐레이터(2202)가 채널이 형성되는 반도체 층(2116)의 영역 위에 제공된다는 점에서 도 21A에 도시된 채널 에치 구조를 갖는 트랜지스터(2129)와 상이하다.
유사하게, 도 22B에 도시된 채널 보호 구조를 갖는 트랜지스터(2201)은 에칭 마스크로서 작용하는 인슐레이터(2202)가 채널이 형성되는 반도체 층(2116)의 영역위에 제공된다는 점에서 도 21B에 도시된 채널 에치 구조를 갖는 트랜지스터(2129)와 상이하다.
제조 비용은 본 발명의 픽셀에 포함되는 트랜지스터의 반도체 층을 위한 비단결정 막을 이용함으로써 감소될 수 있다. 도 17과 관련하여 설명된 재료들은 각 재료들로서 사용될 수 있다는 점에 유의하라.
트랜지스터 및 커패시터의 구조들은 상술된 바로 제한되지 않고 다양한 구조들을 갖는 트랜지스터들 및 커패시터들이 사용될 수 있다.
게다가, 폴리실리콘(p-Si:H) 등으로 이루어진 결정질 반도체 막뿐만 아니라 비정질 실리콘(a-Si:H), 반-비정질 반도체, 또는 마이크로결정질 반도체와 같은 비정질 반도체로 이루어진 비-결정질 반도체 막이 트랜지스터의 반도체 층에 사용될 수 있다.
지금부터 도 23을 참조하면, 반도체 층으로서 결정질 반도체 막을 갖는 트랜지스터를 포함하는 픽셀의 부분 단면도가 설명된다. 도 23에 도시된 트랜지스터(2318)은 도 29에 도시된 다중-게이트 트랜지스터이라는 점에 유의하라.
도 23에 도시된 바와 같이, 베이스 막(2302)은 기판(2301) 위에 형성되고 반도체 층(2303)은 그 위에 형성된다. 반도체 층(2303)은 원하는 형상으로 결정질 반도체 막을 패터닝함으로써 형성된다는 점에 유의하라.
결정질 반도체막을 형성하는 예시적인 방법이 후술된다. 우선, 비정질 실리콘 막은 스퍼터링 방법, CVD 방법 등에 의해 기판(2301) 위에 증착된다. 이 증착된 재료는 비정질 실리콘 막으로 제한되지 않고 비정질 반도체, 반-비정질 반도체 똔느 마이크로결정질 반도체로 이루어진 비-결정질 반도체막이 사용될 수 있다. 게다가, 비정질 실리콘 게르마늄 막과 같은 비정질 구조를 갖는 화합물 반도체 막이 또한 사용될 수 있다.
그 후, 증착된 비정질 실리콘 막은 열 결정화 방법, 레이저 결정화 방법, 니켈과 같은 촉매 원소를 이용하는 열 결정화 방법 등이다. 따라서, 결정질 반도체 막이 얻어진다. 각 결정화 방법들을 조합함으로써 결정화를 행할 수 있다.
열 결정화 방법에 의해 결정질 반도체 막을 형성하는 경우에, 가열로, 레이저 조사, RTA(고속 열 어닐링) 또는 이들을 조합하는 방법이 사용될 수 있다.
결정질 반도체 막이 레이저 결정화 방법에 의해 형성될 때, 연속파 레이저빔(CW 레이저 빔) 또는 펄싱된 레이저 빔이 사용될 수 있다. 본원에서 사용될 수 있는 레이저 빔으로서, Ar 레이저, Kr 레이저 또는 엑시머 레이저와 같은 가스 레이저; 매체로서, 단결정 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm 및 Ta 중 하나 이상으로 도핑되는 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4를 이용하는 레이저; 글래스 레이저; 루비 레이저; 알레산드라이트 레이저; Ti:사파이어 레이저; 구리 증기 레이저; 및 금 증기 레이저와 같은 한 종류 이상의 레이저로부터 방출되는 레이저 빔이 사용될 수 있다. 큰 입자 직경을 갖는 크리스탈은 상기 레이저 빔의 기본파 또는 레이저 빔의 제 2 고조파 내지 제 4 고조파로 반도체 막을 조사함으로써 얻어질 수 있다. 예를 들어, Nd:YVO4 레이저(기본파: 1064nm)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 사용될 수 있다. 이때, 레이저의 에너지 밀도는 약 0.01 내지 100MW/cm2(바람직하게는 0.1 내지 10MW/cm2)가 될 필요가 있다. 주사 속도는 조사를 위하여 약 10 내지 2000cm/sec로 설정된다.
매체로서, 단결정 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm 및 Ta 중 하나 이상으로 도핑되는 다결정(세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4를 이용하는 레이저; Ar 이온 레이저; 또는 Ti:사파이어 레이저는 CW 레이저일 수 있다는 점에 유의하라. 대안적으로, 이와 같은 레이저는 Q-스위치 동작, 모드 록킹 등을 행함으로써 10MHz 이상의 반복율로 펄싱될 수 있다. 레이저 빔이 10MHz 이상의 반복율로 펄싱될 때, 반도체 막은 이전 레이저에 의해 용융된 후 고화되기 전 다음 펄싱된 레이저로 조사된다. 그러므로, 저 반복율을 갖는 펄싱된 레이저를 이용하는 경우와 달리, 고상 및 액상 간의 인터페이스는 반도체 막에서 연속적으로 이동될 수 있음으로 주사 방향으로 연속적으로 성장되는 크리스탈 입자들이 얻어질 수 있다.
니켈과 같은 촉매 원소를 이용하는 열 결정화 방법에 의해 결정질 반도체 막을 형성하는 경우에, 니켈과 같은 촉매 원소를 제거하기 위하여 결정화 후 게터링처리를 행하는 것이 바람직하다.
상술된 결정화에 의해, 결정화된 영역은 비정질 반도체 막의 부분으로 형성된다. 이는 부분적으로 결정화된 결정질 반도체 막은 원하는 형상으로 패턴닝됨으로써, 섬형 반도체 막을 형성한다. 이 반도체막은 트랜지스터의 반도체 막(2303)에 사용된다.
결정질 반도체 층은 채널 형성 영역(2304) 및 트랜지스터(2318)의 소스 영역 또는 드레인 영역으로서 작용하는 불순물 영역(2305)뿐만 아니라 반도체 층(2306) 및 커패시터(2319)의 바텀 전극으로서 작용하는 불순물 영역(2308)에 사용된다. 불순물 영역(2308)은 특별히 제한될 필요가 없다는 점에 유의하라. 게다가, 채널 도핑은 채널 형성 영역(2304) 및 반도체 층(2306)에 대해 수행될 수 있다.
다음, 게이트 절연막(2309)은 커패시터(2319)의 바텀 전극 및 반도체 층(2303) 위에 형성된다. 게다가, 게이트 전극(2310)은 그 간에 개재되는 게이트 절연막(2309)를 갖는 반도체 층(2303) 위에 형성되고 게이트 전극(2310)과 동일한 재료 및 동일한 층으로 이루어진 탑 전극(2311)은 그 사이에 개재된 게이트 절연막(2309)를 갖는 커패시터(2319)의 반도체 층(2306) 위에 형성된다. 이 방식으로, 트랜지스터(2318) 및 커패시터(2319)가 제조된다.
다음에, 층간 절연막(2312)은 트랜지스터(2318) 및 커패시터(2319)를 커버하도록 형성되고 배선(2313)은 접촉 홀을 통해서 불순물(2305)과 접촉하도록 층간 절연막(2312) 위에 형성된다. 그 후, 픽셀 전극(2314)은 배선(2313)과 접촉하도록 층간 절연막(2312) 위에 형성되고 인슐레이터(2315)는 픽셀 전극(2314) 및 배선(2313)의 단부를 커버하도록 형성된다. 게다가, 발광 물질을 함유하는 층(2316) 및 대향 전극(2317) 은 픽셀 전극(2314) 위에 형성된다. 따라서, 발광 소자(2320)는 발광 물질을 함유하는 층(2316)이 픽셀 전극(2314) 및 대향 전극(2317) 간에 샌드위치되는 영역에 형성된다.
도 24는 반도체 층에 대해 폴리실리콘(p-Si:H)으로 이루어진 결정질 반도체 막을 사용하는 바텀-게이트 트랜지스터를 포함하는 픽셀의 단편적인 단면도를 도시한다.
베이스 막(2402)이 기판(2401) 위에 형성되며, 게이트 전극(2403)이 그 위에 형성된다. 게다가, 커패시터(2423)의 제 1 전극(2404)이 게이트 전극(2403)과 동일한 재료로, 그리고 게이트 전극(2403)과 동일한 층에서 형성된다.
게이트 절연막(2405)은 게이트 전극(2403) 및 제 1 전극(2404)을 커버하도록 형성된다.
반도체 층이 게이트 절연막(2405) 위에 형성된다. 반도체 층이 열적 결정화 방법, 레이저 결정화 방법, 니켈과 같은 촉매 원소를 이용한 열적 결정화 방법 등을 사용하여 비정질 반도체, 반-비정질 반도체, 마이크로결정질 반도체 등으로 이루어진 비-결정질 반도체 막을 결정화하고 나서, 결정화된 반도체 막을 희망하는 형상으로 패터닝함으로써 형성된다는 점에 주의하라.
반도체 층이 채널 형성 영역(2406), LDD 영역(2407), 및 트랜지스터(2422)의 소스 영역 도는 드레인 영역의 역할을 하는 불순물 영역(2408), 뿐만 아니라, 제 2 전극의 역할을 하는 영역(2409), 및 커패시터(2423)의 불순물 영역들(2410 및 2411)을 형성하는데 사용된다는 점에 주의하라. 불순물 영역들(2410 및 2411)이 반드시 제공될 필요는 없다는 점에 주의하라. 게다가, 채널 형성 영역(2406) 및 영역(2409)은 불순물들로 도핑될 수 있다.
커패시터(2423)가 게이트 절연막(2405)이 반도체 층 등으로 이루어진 영역(2409)을 포함하는 제 2 전극 및 제 1 전극(2404) 사이에 샌드위치되는 구조를 갖는다는 점에 주의하라.
다음으로, 제 1 층간 절연막(2412)이 반도체 층을 커버하도록 형성되며, 배선(2413)이 접촉 홀을 통하여 불순물 영역(2408)과 접촉하도록 제 1 층간 절연막(2412) 위에 형성된다.
개구(2415)가 제 1 층간 절연막(2411) 내에 형성된다. 제 2 층간 절연막(2416)은 트랜지스터(2422), 커패시터(2423), 및 개구(2415)를 커버하도록 형성되며, 픽셀 전극(2417)이 접촉 홀을 통하여 배선(2413)에 연결되도록 제 2 층간 절연막(2416) 위에 형성된다. 게다가, 인슐레이터(2418)는 픽셀 전극(2417)의 단부를 커버하도록 형성된다. 그 후, 발광 물질을 포함하는 층(2419) 및 대향 전극(2420)이 픽셀 전극(2417) 위에 형성된다. 따라서, 발광 소자(2412)는 발광 물질을 포함하는 층이 픽셀 전극(2417) 및 대향 전극(2420) 사이에 샌드위치되는 영역에 형성된다. 개구(2415)가 발광 소자(2421) 아래에 위치된다는 점에 주의하라. 즉, 제 1 층간 절연막(2412)이 개구(2415)를 가지기 때문에, 발광 소자(2421)로부터의 광 방출이 외부 측으로부터 추출될 때, 투과율이 증가될 수 있다.
본 발명의 픽셀에 포함된 트랜지스터의 반도체 층에 대해 결정질 반도체 막을 사용함으로써, 픽셀부(913)와 동일한 기판 위에 예를 들어, 도 9에 도시된 주사선 드라이버 회로(912) 및 신호선 드라이버 회로(911)를 형성하는 것이 더 용이해진다.
반도체 층에 대해 결정질 반도체 막을 사용하는 트랜지스터의 구조가 상술된 것에 국한되지 않으므로, 트랜지스터가 다양한 구조들을 가질 수 있다는 점에 주의하라. 이것은 커패시터에 대해서도 마찬가지일 수 있다. 이 실시예 모드에서, 도 17에 사용된 재료들은 달리 언급되지 않는다면 적절하게 사용될 수 있다.
본 실시예 모드에서 도시된 트랜지스터는 발광 소자로 공급되는 전류 값을 제어하는, 실시예 모드들 1 내지 7 중 어느 하나에 설명된 픽셀에 포함된 트랜지스터로서 사용될 수 있다. 따라서, 트랜지스터의 임계 전압의 변화들에 기인하는 전류 값의 변화가 픽셀을 실시예 모드들 1 내지 7과 유사하게 동작시킴으로써 억제될 수 있다. 따라서, 루미넌스 데이터에 따른 전류가 발광 소자에 공급될 수 있으므로, 루미넌스의 변화들이 억제될 수 있다. 게다가, 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에 전력 소모가 감소될 수 있다.
게다가, 이와 같은 픽셀이 도 6의 디스플레이 장치에 적용될 때, 각각의 픽셀은 자신의 어드레스 기간 이외에 발광할 수 있다. 따라서, 발광 기간 대 하나의 프레임 기간의 비율(즉, 듀티비)이 상당히 증가될 수 있고, 거의 100 %일 수 있다. 그러므로, 적은 루미넌스 변화들 및 높은 듀티비를 갖는 디스플레이 장치가 제공될 수 있다.
게다가, 임계 기록 기간이 길게 설정될 수 있기 때문에, 발광 소자로 흐르는 전류값을 제어하는 트랜지스터의 임계 전압이 더 정확하게 커패시터 내로 기록될 수 있다. 다라서, 디스플레이 장치로서의 신뢰성이 개선된다.
(실시예 모드 9)
이 실시예 모드에서, 본 발명의 디스플레이 장치의 하나의 모드가 도 25A 및 25B를 참조하여 설명된다.
도 25A는 디스플레이 장치의 상면도이고, 도 25B는 도 25A의 A-A' 라인 단면도(라인 A-A'를 따라 취해진 단면도)이다. 디스플레이 장치는 기판(2510) 위의 신호선 드라이버 회로(2501), 픽셀부(2502), 제 1 주사선 드라이버 회로(2503), 및 제 2 주사선 드라이버 회로(2506)를 포함하며, 이들은 도면에서 점선들로 표시되어 있다. 디스플레이 장치는 또한 실링 기판(2504) 및 실런트(2505)를 포함하며, 이들에 의해 둘러싸인 디스플레이 장치의 일부가 공간(2507)이다.
배선(2508)이 제 1 주사선 드라이버 회로(2503), 제 2 주사선 드라이버 회로(2506), 및 신호선 드라이버 회로(2501)로 입력될 신호들을 전송하기 위한 배선이며, 외부 입력 단자의 역할을 하는 FPC(연성 인쇄 회로)(2509)를 통하여 비디오 신호들, 클록 신호들, 시작 신호들 등을 수신한다는 점에 주의하라. IC 칩들(메모리 회로, 버퍼 회로 등을 가지고 있는 반도체 칩들)이 FPC(2509) 및 디스플레이 장치의 연결부 상에 COG(칩 온 글래스) 등에 의해 장착된다. FPC만이 여기서 도시되어 있을지라도, 인쇄 배선 보드(PWB)가 FPC에 부착될 수 있다. 본 발명의 디스플레이 장치는 디스플레이 장치의 주 몸체뿐만 아니라, FPC 또는 이에 부착된 PWB를 갖는 디스플레이 장치를 포함한다. 게다가, 본 발명의 디스플레이 장치는 IC 칩 등을 장착한 디스플레이 장치를 포함한다.
단면 구조가 도 25B를 참조하여 설명된다. 픽셀부(2502) 및 이의 주변 드라이버 회로들(제 1 주사선 드라이버 회로(2503), 제 2 주사선 드라이버 회로(2506), 및 신호선 드라이버 회로(2501))가 실제로 기판(2510) 위에 형성될지라도, 신호선 드라이버 회로(2501) 및 픽셀부(2502)만이 도면에 도시되어 있다.
주사선 드라이버 회로(2501)가 n-채널 트랜지스터들(2520 및 2521)과 같은 단일 극성을 갖는 트랜지스터들을 포함한다는 점에 주의하라. 물론, p-채널 트랜지 스터들이 사용될 수 있거나, 또는 CMOS 회로가 n-채널 트랜지스터 뿐만 아니라, p-채널 트랜지스터를 사용하여 형성될 수 있다. 이 실시예 모드에서, 주변 드라이버 회로들이 픽셀부와 동일한 기판 위에 형성되는 디스플레이 패널이 설명되지만, 본 발명은 이에 국한되지 않는다. 주변 드라이버 회로들 모두 또는 일부는 IC 칩 등의 상에 형성될 수 있고, COG 등에 의해 디스플레이 패널 상에 장착될 수 있다.
실시예 모드들 1 내지 7 중 어느 하나에 설명된 픽셀이 픽셀부(2502)에 사용된다. 도 25B가 스위치의 기능을 하는 트랜지스터(2511), 발광 소자에 공급되는 전류 값을 제어하는 트랜지스터(2512), 및 발광 소자(2528)를 도시한다는 점에 주의하라. 트랜지스터(2512)의 제 1 전극이 발광 소자(2528)의 픽셀 전극(2513)에 연결된다는 점에 주의하라. 게다가, 인슐레이터(2514)가 픽셀 전극(2513)의 단부를 커버하도록 형성된다. 여기서, 인슐레이터(2514)는 포지티브 감광성 아크릴 수지 막을 사용하여 형성된다.
인슐레이터(2514)는 선호하는 커버리지를 획득하기 위하여 상단부 및 하단부에서 만곡을 갖는 곡선면을 가지도록 형성된다. 예를 들어, 인슐레이터(2514)의 재료로서 포지티브 감광성 아크릴을 사용하는 경우에, 인슐레이터(2514)는 바람직하게는 상단부에서만 곡률 반경(0.2 내지 3μm)을 갖는 곡선면을 가지도록 형성된다. 광 조사에 의하여 에천트에 용해되지 않는 네거티브 레지스트 또는 광 조사에 의하여 에천트에 용해되는 포지티브 레지스트 중 하나가 인슐레이터(2514)로서 사용될 수 있다.
발광 물질을 포함하는 층(2516) 및 대향 전극이 픽셀 전극(2513) 위에 형성 된다. 발광 물질을 포함하는 층(2516)은 적어도 발광 층을 가지고 있는 한, 발광 층 이외의 층들에 대한 특정한 제한이 존재하지 않으므로, 상기 층들은 적절하게 선택될 수 있다.
실런트(2505)를 사용하여 기판(2510)에 실링 기판(2504)을 부착함으로써, 기판(2510), 실링 기판(2504), 및 실런트(2505)에 의해 둘러싸인 공간(2507) 내에 발광 소자(2528)가 제공되는 구조가 획득된다. 상기 공간(2507)이 불활성 가스(예를 들어, 질소, 아르곤 등) 또는 실런트(2505)로 채워질 수 있다는 점에 주의하라.
엑폭시-계 수지가 바람직하게는 실런트(2505)로서 사용된다는 점에 주의하라. 상기 재료가 가능한 한 적은 수분 및 산소가 침투하도록 하는 것이 바람직하다. 실링 기판(2504)의 재료로서, 유리 기판 또는 석영 기판 이외에 FRP(섬유유리-강화 플라스틱), PVF(폴리비닐 불화물), 마일라(Mylar), 폴리에스테르, 아크릴 등이 사용될 수 있다.
픽셀부(2502)에 대해 실시예 모드들 1 내지 7에 설명된 픽셀들 중 어느 하나를 사용함으로써, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 결과적으로, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이 장치가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다.
도 25A 및 25B에 도시된 바와 같이 동일한 기판 위에 신호선 드라이버 회로(2501), 픽셀부(2502), 제 1 주사선 드라이버 회로(2503), 및 제 2 주사선 드라이버 회로(2506) 모두를 형성함으로써, 디스플레이 장치의 비용이 감소될 수 있다. 또한, 이 경우에, 신호선 드라이버 회로(2501), 픽셀부(2502), 제 1 주사선 드라이버 회로(2503), 및 제 2 주사선 드라이버 회로(2506)에 대해 단일 극성을 갖는 트랜지스터들을 사용함으로써, 제조 프로세스가 간소화될 수 있다. 따라서, 부가적인 비용 감소가 성취될 수 있다.
본 발명의 디스플레이 장치가 상술된 방식으로 획득될 수 있다. 상술된 구조가 단지 예시적이며 본 발명의 디스플레이 장치의 구조가 이에 국한되지 않는다는 점에 주의하라.
디스플레이 장치는 또한 신호선 드라이버 회로(2601)가 IC 칩 상에 형성되고 IC 칩이 COG 등에 의해 디스플레이 장치에 장착되는 도 26A에 도시된 구조를 가질 수 있다. 도 26A의 기판(2600), 픽셀부(2602), 제 1 주사선 드라이버 회로(2603), 제 2 주사선 드라이버 회로(2604), FPC(2605), IC 칩(2606), IC 칩(2607), 실링 기판(2608), 및 실런트(2609)가 각각 도 25A의 기판(2510), 픽셀부(2502), 제 1 주사선 드라이버 회로(2503), 제 2 주사선 드라이버 회로(2506), FPC(2509), IC 칩(2518), IC 칩(2519), 실링 기판(2504), 및 실런트(2505)에 대응한다는 점에 주의하라.
즉, 전력 소모를 감소시키기 위하여 고속 동작을 필요로 하는 신호 라인 드라이버 회로만이 CMOS 등을 사용하여 IC 칩상에 형성된다. 게다가, IC 칩과 같이 실리콘 웨이퍼 등으로 이루어진 반도체 칩을 사용함으로써 더 높은 속도의 동작 및 더 낮은 전력 소모가 성취될 수 있다.
화소부(2602)와 동일한 기판 위에 제 1 주사선 드라이버 회로(2603) 및 제 2 주사선 드라이버 회로(2604)를 형성함으로써, 비용 감소가 성취될 수 있다는 점에 주의하라. 더구나, 동일한 극성을 갖는 트랜지스터들을 사용하여 제 1 주사선 드라이버 회로(2603), 제 2 주사선 드라이버 회로(2604), 및 픽셀부(2602)를 형성함으로써, 부가적인 비용 감소가 성취될 수 있다. 이때, 제 1 주사선 드라이버 회로(2603) 및 제 2 주사선 드라이버 회로(2604)에 대한 부트 트랩 회로들을 사용함으로써 출력 전위들의 감소들이 방지될 수 있다. 게다가, 제 1 주사선 드라이버 회로(2603) 및 제 2 주사선 드라이버 회로(2604)에 포함된 트랜지스터들의 반도체 층들에 대해 비정질 실리콘을 사용하는 경우에, 각 트랜지스터의 임계 전압이 열화로 인하여 변화된다. 따라서, 변화들을 보정하는 기능을 제공하는 것이 바람직하다.
픽셀부(2602)에 대해 실시예 모드들 1 내지 7에 설명된 픽셀들 중 어느 하나를 사용함으로써, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 결과적으로, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이 장치가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 게다가, FPC(2605) 및 기판(2600)의 연결부 상에 기능적인 회로(메모리 또는 버퍼)를 가지고 있는 IC 칩을 장착함으로써 기판 에어리어가 효율적으로 사용될 수 있다.
게다가, 도 26B에 도시된 구조가 또한 사용될 수 있는데, 여기서 도 25A의 신호선 드라이버 회로(2501), 제 1 주사선 드라이버 회로(2503), 및 제 2 주사선 드라이버 회로(2506)에 대응하는 신호선 드라이버 회로(2611), 제 1 주사선 드라이버 회로(2613), 및 제 2 주사선 드라이버 회로(2614)가 IC 칩 상에 형성되고 IC 칩들이 COG 등에 의하여 디스플레이 장치 상에 장착된다. 도 26B의 기판(2610), 픽셀부(2612), FPC(2615), IC 칩(2616), IC 칩(2617), 실링 기판(2618), 및 실런트(2619)가 각각 도 25A의 기판(2510), 픽셀부(2502), FPC(2509), IC 칩(2518), IC 칩(2219), 실링 기판(2504), 및 실런트(2505)에 대응한다는 점에 주의하라.
게다가, 픽셀부(2612) 내의 트랜지스터의 반도체 층에 대해 비정질 실리콘(a-Si:H) 막과 같은 비-결정질 반도체 막을 사용함으로써, 비용 감소가 성취될수 있다. 또한, 큰-크기의 디스플레이 패널을 형성하는 것이 가능해진다.
또한, 제 1 주사선 드라이버 회로, 제 2 주사선 드라이버 회로, 및 신호선 드라이버 회로가 픽셀들의 로우 방향 및 컬럼 방향에서 반드시 제공될 필요는 없다. 예를 들어, 도 27A에 도시된 바와 같이 IC 칩상에 형성된 주변 드라이버 회로(2701)는 도 26B에 도시된 제 1 주사선 드라이버 회로(2613), 제 2 주사선 드라이버 회로(2614), 및 신호선 드라이버 회로(2611)의 기능들을 통합할 수 있다. 도 27A의 기판(2700), 픽셀부(2702), FPC(2704), IC 칩(2705), IC 칩(2706), 실링 기판(2707), 및 실런트(2708)가 각각 도 25의 기판(2510), 픽셀부(2502), FPC(2509), IC 칩(2518), IC 칩(2519), 실링 기판(2504), 및 실런트(2505)에 대응한다는 점에 주의하라.
도 27B는 도 27A의 디스플레이 장치의 배선들의 연결을 나타내는 개략도를 도시한다. 도 27B는 기판(2710), 주변 드라이버 회로(2711), 픽셀부(2712), FPC(2713), 및 FPC(2714)를 도시한다.
FPC(2713) 및 FPC(2714)는 외부로부터 주변 드라이버 회로(2711)로 신호들 및 전원 전위들을 입력한다. 그 후, 주변 드라이버 회로(2711)의 출력이 픽셀부(2712)에 포함된 픽셀들에 연결되는 로우 방향 및 컬럼 방향의 배선들에 입력된다.
백색 광 발광 소자를 발광 소자로서 사용하는 경우에, 전체-컬러 디스플레이는 실링 기판에 컬러 필터들을 제공함으로써 실현될 수 있다. 본 발명은 또한 이와 같은 디스플레이 장치에 적용될 수 있다. 도 28은 픽셀부의 단편적인 단면도의 예를 도시한다.
도 28에 도시된 바와 같이, 베이스 막(2802)이 기판(2800) 위에 형성되고; 발광 소자에 공급되는 전류 값을 제어하는 트랜지스터(2801)가 그 위에 형성되며; 필셀 전극(2803)이 트랜지스터(2801)의 제 1 전극과 접촉하도록 형성된다. 발광 물질을 포함하는 층(2804) 및 대향 전극(2805)이 그 위에 형성된다.
발광 물질을 포함하는 층(2804)이 픽셀 전극(2803) 및 대향 전극(2805) 사이에 샌드위치되는 부분이 발광 소자의 역할을 한다는 점에 주의하라. 도 28에서 백색 광이 방출된다는 점에 주의하라. 적색 컬러 필터(2806R), 녹색 컬러 필터(2806G), 및 청색 컬러 필터(2806B)가 전체 컬러 디스플레이를 성취하기 위하여 발광 소자들 위에 제공된다. 또한, 이러한 컬러 필터들을 분리하기 위하여 블랙 매트릭스(또한 "BM"이라 칭해짐)(2807)가 제공된다.
본 실시예의 디스플레이 장치는 실시예 모드 8에 도시된 구조 뿐만 아니라, 실시예 모드들 1 내지 7에 도시된 구조들과 적절하게 결합될 수 있다. 게다가, 본 발명의 디스플레이 장치의 구조는 상술된 것들에 국한되지 않으므로, 상이한 구조를 갖는 디스플레이 장치에 적용될 수 있다.
(실시예 모드 10)
본 발명의 디스플레이 장치는 각종 전자 장치들에 적용될 수 있다. 특히, 본 발명의 디스플레이 장치는 전자 장치들의 디스플레이부들에 적용될 수 있다. 전자 장치들은 카메라(예를 들어, 비디오카메라, 디지털 카메라 등), 고글 디스플레이, 네비게이션 시스템, 오디오-재생 장치(예를 들어, 차량 오디오, 오디오 컴포넌트 세트 등), 컴퓨터, 게임기, 휴대용 정보 단말기(예를 들어, 이동 컴퓨터,이동 전화, 휴대용 게임기, 전자책 등), 기록 매체를 갖는 이미지-재생 장치(특히, 디지털 버서타일 디스크(DVD)와 같은 기록 매체를 재생하고 재생된 이미지를 디스플레이하는 디스플레이를 갖는 장치) 등을 포함한다.
도 33A는 섀시(3301), 지지부(3302), 디스플레이부(3303), 스피커부(3304), 비디오 입력 단자(3305) 등을 포함하는 디스플레이를 도시한다.
실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3303)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 결과적으로, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 디스플레이가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 디스플레이가 정보를 디스플레이하는데 사용되는, 예를 들어, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 디스플레이용 등에 사용되는 모든 디스플레이 장치들을 자신의 카테고리 내에 포함한다는 점에 주의하라.
최근에 대형 디스플레이들에 대한 요구들이 증가하고 있지만, 디스플레이 크기의 증가와 관련된 비용 증가가 문제가 되었다. 따라서, 제조 비용을 감소시키고 고 품질 제품의 비용을 가능한 한 낮게 억제하는 것이 필수적인 업무이다.
본 발명의 픽셀이 단일 극성을 갖는 트랜지스터들을 사용하여 제조될 수 있기 때문에, 제조 단계들의 수가 감소될 수 있고, 제조 비용이 감소될 수 있다. 또한, 픽셀에 포함된 각각의 트랜지스터의 반도체 층에 대해 비정질 실리콘(a-Si:H) 막과 같은 비-결정질 반도체 막을 사용함으로써, 프로세스가 간소화될 수 있고, 부가적인 비용 감소가 성취될 수 있다. 이 경우에, IC 칩상에 픽셀부의 주변 드라이버 회로를 형성하고 IC 칩을 COG(칩 온 글래스) 등에 의해 디스플레이 패널 상에 장착하는 것이 바람직하다. 단일 극성을 갖는 트랜지스터들을 포함하는 회로를 사용하여, IP 칩 상에 고속 동작을 갖는 신호 라인 드라이버 회로를 형성하고 픽셀부와 동일한 기판 상에 비교적 낮은 동작 속도를 갖는 주사선 드라이버를 형성하는 것이 또한 가능하다는 점에 주의하라.
도 33B는 주 몸체(3311), 디스플레이부(3312), 이미지 수신부(3313), 조작 키들(3314), 외부 연결부(3315), 셔터(3316) 등을 포함하는 카메라를 도시한다.
실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3312)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 카메라가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다.
최근에, 디지털 카메라들 등의 경쟁적인 제조로 인하여 성능이 매우 개선되었다. 따라서, 고성능 제품들의 가격을 가능한 한 낮게 억제하는 것이 매우 중요하다.
본 발명의 픽셀이 단일 극성을 갖는 트랜지스터들을 사용하여 제조될 수 있기 때문에, 제조 단계들의 수가 감소될 수 있고, 제조 비용이 감소될 수 있다. 또한, 픽셀에 포함된 각각의 트랜지스터의 반도체 층에 대해 비정질 실리콘(a-Si:H) 막과 같은 비-결정질 반도체 막을 사용함으로써, 프로세스가 간소화될 수 있고, 부가적인 비용 감소가 성취될 수 있다. 이 경우에, IC 칩상에 픽셀부의 주변 드라이버 회로를 형성하고 IC 칩을 COG(칩 온 글래스) 등에 의해 디스플레이 패널 상에 장착하는 것이 바람직하다. 단일 극성을 갖는 트랜지스터들을 포함하는 회로를 사용하여, IP 칩 상에 고속 동작을 갖는 신호 라인 드라이버 회로를 형성하고 픽셀부와 동일한 기판 상에 비교적 낮은 동작 속도를 갖는 주사선 드라이버를 형성하는 것이 또한 가능하다는 점에 주의하라.
도 33C는 주 몸체(3321), 섀시(3322), 디스플레이부(3323), 키보드(3324), 외부 연결부(3325), 포인팅 장치(3326) 등을 포함하는 컴퓨터를 도시한다. 실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3323)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 컴퓨터가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
도 33D는 주 몸체(3331), 디스플레이부(3332), 스위치(3333), 조작 키들(3334), 적외선 포트(3335) 등을 포함하는 이동 컴퓨터를 도시한다. 실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3332)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 이동 컴퓨터가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
도 33E는 주 몸체(3341), 섀시(3342), 디스플레이부 A(3343), 디스플레이부 B(3344), 기록 매체(DVD 등) 판독부(3345), 조작 키들(3346), 스피커부(3347) 등을 포함하는 기록 매체(특히, DVD 플레이어)가 제공되는 휴대용 이미지 재생 장치를 도시한다. 디스플레이부 A(3343)는 주로 이미지 데이터를 디스플레이하지만, 디스플레이부 B(3344)는 주로 텍스트 데이터를 디스플레이한다. 실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부 A(3343) 및 디스플레이부 B(3344)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 이미지 재생 장치가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
도 33F는 주 몸체(3351), 디스플레이부(3352), 암부(arm portion)(3353) 등을 포함하는 고글 디스플레이를 도시한다. 실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3352)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 고글 디스플레이가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
도 33G는 주 몸체(3361), 디스플레이부(3362), 섀시(3363), 외부 연결부(3364), 원격 제어 수신부(3365), 이미지 수신부(3366), 배터리(3367), 오디오 입력부(3368), 조작 키들(3369), 아이피스부(eyepiece portion)(3360) 등을 포함하는 비디오 카메라를 도시한다. 실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3362)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 비디오 카메라가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
도 33H는 주 몸체(3371), 섀시(3372), 디스플레이부(3373), 오디오 입력부(3374), 오디오 출력부(3375), 조작 키들(3376), 외부 연결부(3377), 안테나(3378) 등을 포함하는 이동 전화를 도시한다. 실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 디스플레이부(3373)에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 듀티비 및 더 높은 품질을 갖는 디스플레이부를 가진 이동 전화가 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
상술된 바와 같이, 본 발명은 각종 전자 장치들에 적용될 수 있다.
(실시예 모드 11)
이 실시예 모드에서, 디스플레이부 내에 본 발명의 디스플레이 장치를 포함하는 이동 전화의 예시적인 구조가 도 34를 참조하여 설명된다.
디스플레이 패널(3410)은 자유롭게 탈착 가능한 방식으로 하우징(3400) 내에 통합된다. 하우징(3400)의 형상 및 크기는 디스플레이 패널(3410)의 크기에 따라 적합한 바와 같이 변화될 수 있다. 디스플레이 패널(3410)이 고정되는 하우징은 인쇄 회로 보드(3401) 내에 끼워맞춤되고 모듈로서 조립된다.
디스플레이 패널(3410)은 FPC(3411)를 통하여 인쇄 회로 보드(3401)에 연결된다. 인쇄 회로 보드(3401)에는 스피커(3402), 마이크로폰(3403), 전송/수신 회로(3404), 및 CPI, 제어기 등을 포함하는 신호 프로세싱 회로(3405)가 제공된다. 이와 같은 모듈, 입력 수단(3406), 및 배터리(3407)가 섀시(3409) 및 섀시(3412) 내로 결합 및 통합된다. 디스플레이 패널(3410)의 픽셀부가 섀시(3412)에 형성된 윈도우로부터 볼 수 있도록 배치된다는 점에 주의하라.
디스플레이 패널(3410)에서, 픽셀부 및 주변 드라이버 회로들의 일부(다수의 드라이버 회로들 중에서 낮은 동작 주파수를 갖는 드라이버 회로)는 트랜지스터들을 사용하여 동일한 기판 위에서 형성될 수 있고, 주변 드라이버회로들의 또 다른 부분(다수의 드라이버 회로들 중에서 높은 동작 주파수를 갖는 드라이버 회로)은 IC 칩 상에 형성될 수 있다. 그 후, IC 칩은 COG(칩 온 글래스)에 의하여 디스플레이 패널(3410) 상에 장착될 수 있다. 대안적으로, IC 칩은 TAB(테이프 자동화된 본딩) 또는 인쇄 회로 보드를 사용하여 유리 기판에 연결될 수 있다. 또한, 주변 드라이버 회로들 모두가 IC 칩 상에 형성될 수 있고, IC 칩이 COG 등에 의하여 디스플레이 패널 상에 장착될 수 있다.
실시예 모드들 1 내지 7 중 어느 하나에 도시된 픽셀이 픽셀부에 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 디스플레이 패널(3410)이 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
이 실시예 모드에서 도시된 이동 전화의 구조는 단지 예시적이며, 본 발명의 디스플레이 장치는 상술된 구조를 갖는 이동 전화 뿐만 아니라, 다양한 종류들의 구조들을 갖는 이동 전화들에 적용될 수 있다.
(실시예 모드 12)
이 실시예 모드에서, 디스플레이 패널 및 회로 보드를 결합함으로써 획득된 EL 모듈이 도 35 및 36을 참조하여 설명된다.
도 35를 참조하면, 디스플레이 패널(3501)은 픽셀부(3503), 주사선 드라이버 회로(3504), 및 신호선 드라이버 회로(3505)를 포함한다. 회로 보드(3502) 위에는, 예를 들어, 제어 회로(3506), 신호 분할 회로(3507) 등이 형성된다. 디스플레이 패널(3501) 및 회로 보드(3502)가 연결 배선(3508)에 의해 서로 연결된다는 점에 주의하라. 연결 배선(3508)으로서, FPC 등이 사용될 수 있다.
디스플레이 패널(3501)에서, 픽셀부 및 주변 드라이버 회로들의 일부(다수의 드라이버 회로들 중에서 낮은 동작 주파수를 갖는 드라이버 회로)는 동일한 기판 위에서 트랜지스터들을 사용하여 형성될 수 있고, 주변 드라이버회로들의 또 다른 부분(다수의 드라이버 회로들 중에서 높은 동작 주파수를 갖는 드라이버 회로)는 IC 칩 상에 형성될 수 있다. 그 후, IC 칩은 COG(칩 온 글래스)에 의하여 디스플레이 패널(3501) 상에 장착될 수 있다. 대안적으로, IC 칩은 TAB(테이프 자동화된 본딩) 또는 인쇄 회로 보드를 사용하여 유리 기판에 연결될 수 있다. 또한, 주변 드라이버 회로들 모두가 IC 칩 상에 형성될 수 있고, IC 칩이 COG 등에 의하여 디스플레이 패널 상에 장착될 수 있다.
실시예 모드들 1 내지 7 중 어느 하나에서 도시된 픽셀이 픽셀부에서 사용될 수 있다는 점에 주의하라. 본 발명에 따르면, 픽셀들 사이의 루미넌스의 변화들 또는 시간에 따른 픽셀의 루미넌스의 변동들이 억제될 수 있다. 따라서, 더 높은 튜티비 및 더 높은 품질을 갖는 디스플레이부를 가진 디스플레이 패널(3501)이 획득될 수 있다. 게다가, 본 발명에서의 동작이 대향 전극이 일정 전위로 고정된 채로 수행되기 때문에, 전력 소모가 감소될 수 있다. 또한, 픽셀부에 포함된 트랜지스터들로서 단일 극성을 갖는 트랜지스터들을 사용하고 트랜지스터들의 반도체 층들에 대해 비-결정질 반도체 막을 사용함으로써 비용 감소가 성취될 수 있다.
EL TV 수신기는 이와 같은 EL 모듈로 완성될 수 있다. 도 36은 EL TV 수신기의 주요 구성을 도시한 블록도이다. 튜너(3601)는 비디오 신호들 및 오디오 신호들을 수신한다. 비디오 신호는 비디오 신호 증폭기 회로(3602), 상기 비디오 신호 증폭기 회로(3602)로부터의 신호 출력을 적색, 녹색, 및 청색의 각 컬러에 대응하는 컬러 신호로 변환하는 비디오 신호 프로세싱 회로(3603), 및 비디오 신호를 드라이버 회로의 입력 사양을 충족시키는 신호로 변환하는 제어 회로(3506)에 의해 프로세싱된다. 제어 회로(3506)는 주사 라인 측 및 신호라인 측 각각에 신호들을 출력한다. 디지털 구동을 수행하는 경우에, 신호 드라이빙 회로(3507)가 신호 라인 측에 제공되어 입력 디지털 신호가 픽셀부에 공급되기 전에 m개의 피스(piece)들로 분할되도록 하는 구조를 채용할 수 있다.
튜너(3601)에 의해 수신된 신호들 중에서, 오디오 신호들은 오디오 신호 증폭기 회로(3604)에 전송되고, 이의 출력은 오디오 신호 프로세싱 회로(3605)를 통해 스피커(3606)에 공급된다. 제어기 회로(3607)는 입력부(3608)로부터 사운드 볼륨 또는 수신 스테이션(수신 주파수) 상의 제어 데이터를 수신하고, 신호들을 튜너(3601) 및 오디오 신호 프로세싱 회로(3605)에 전송한다.
도 35의 EL 모듈을 실시예 모드 9에서 설명되어 있는 도 33A의 섀시(3301) 내로 통합함으로써, TV 수신기가 완성될 수 있다.
물론, 본 발명은 TV 수신기에 국한되지 않고, 특히 기차역, 공항 등에서 정보 게시판, 거리의 광고 게시판뿐만 아니라, 퍼스널 컴퓨터의 모니터와 같은 큰-크기의 디스플레이 매체로서 각종 용도들에 적용될 수 있다.
본 출원은 그 전체가 본원에 참조되어 있는 2005년 12월 2일자로 일본 특허 청에 출원된 일본 특허 출원 일련 번호 2005-349780에 기초한다.
삭제

Claims (36)

  1. 반도체 장치에 있어서,
    픽셀 전극에 공급되는 전류를 제어하는 트랜지스터;
    상기 트랜지스터의 게이트-소스 전압을 유지하는 저장 커패시터;
    제 4 배선으로부터 상기 트랜지스터의 게이트 전극으로 신호의 입력을 제어하는 제 1 회로;
    제 2 배선으로부터 상기 트랜지스터의 상기 게이트 전극으로 제 1 전위의 입력을 제어하는 제 2 회로; 및
    제 3 배선으로부터 상기 트랜지스터의 소스 전극으로 제 2 전위의 입력을 제어하는 제 3 회로를 포함하며,
    상기 트랜지스터의 드레인 전극은 제 1 배선에 전기적으로 연결되며, 상기 트랜지스터의 소스 전극은 픽셀 전극에 전기적으로 연결되는, 반도체 장치.
  2. 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극 및 상기 제 3 스위치의 제 1 단자에 전기적으로 연결되고 상기 제 3 스위치의 제 2 단자는 제 3 배선에 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극의 다른 한 전극은 제 1 배선에 전기적으로 연결되며,
    상기 트랜지스터의 게이트 전극은 상기 제 2 스위치의 제 1 단자 및 상기 제 1 스위치의 제 1 단자에 전기적으로 연결되며, 상기 제 2 스위치의 제 2 단자는 제 2 배선에 전기적으로 연결되고 상기 제 1 스위치의 제 2 단자는 제 4 배선에 전기적으로 연결되고;
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극 중 하나는 상기 저장 커패시터의 제 1 단자에 전기적으로 연결되고, 상기 트랜지스터의 게이트 전극은 상기 저장 커패시터의 제 2 단자에 전기적으로 연결되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 3 배선은 선행 로우 또는 다음 로우의 제 1 내지 제 3 스위치들 각각을 제어하는 3개의 배선들로부터 선택된 배선인, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 스위치 내지 제 3 스위치는 트랜지스터들인, 반도체 장치.
  5. 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극 및 상기 제 3 스위치의 제 1 단자에 전기적으로 연결되고 상기 제 3 스위치의 제 2 단자는 제 3 배선에 전기적으로 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극의 다른 한 전극은 제 1 배선에 전기적으로 연결되며,
    상기 트랜지스터의 게이트 전극은 상기 제 4 스위치의 제 1 단자에 전기적으로 연결되며;
    상기 제 4 스위치의 제 2 단자는 상기 제 2 스위치의 제 1 단자 및 상기 제 1 스위치의 제 1 단자에 전기적으로 연결되며, 상기 제 2 스위치의 제 2 단자는 제 2 배선에 전기적으로 연결되고 상기 제 1 스위치의 제 2 단자는 제 4 배선에 전기적으로 연결되고;
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극 중 하나는 상기 저장 커패시터의 제 1 단자에 전기적으로 연결되고, 상기 제 4 스위치의 상기 제 2 단자는 상기 저장 커패시터의 제 2 단자에 전기적으로 연결되는, 반도체 장치.
  6. 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극 및 상기 제 3 스위치의 제 1 단자에 전기적으로 연결되고 상기 제 3 스위치의 제 2 단자는 제 3 배선에 전기적으로 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극의 다른 한 전극은 제 1 배선에 전기적으로 연결되며,
    상기 트랜지스터의 게이트 전극은 상기 제 2 스위치의 제 1 단자 및 상기 제 4 스위치의 제 1 단자에 전기적으로 연결되며, 상기 제 2 스위치의 제 2 단자는 제 2 배선에 전기적으로 연결되며, 상기 제 4 스위치의 제 2 단자는 상기 제 1 스위치의 제 1 단자에 전기적으로 연결되고, 상기 제 1 스위치의 제 2 단자는 제 4 배선에 전기적으로 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극 중 하나는 상기 저장 커패시터의 제 1 단자에 전기적으로 연결되고, 상기 제 4 스위치의 상기 제 2 단자는 상기 저장 커패시터의 제 2 단자에 전기적으로 연결되는, 반도체 장치.
  7. 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 픽셀 전극 및 상기 제 3 스위치의 제 1 단자에 전기적으로 연결되고 상기 제 3 스위치의 제 2 단자는 제 3 배선에 전기적으로 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극의 다른 한 전극은 상기 제 4 스위치의 제 1 단자에 전기적으로 연결되고 상기 제 4 스위치의 제 2 단자는 제 1 배선에 전기적으로 연결되며,
    상기 트랜지스터의 게이트 전극은 상기 제 2 스위치의 제 1 단자 및 상기 제 1 스위치의 제 1 단자에 전기적으로 연결되며, 상기 제 2 스위치의 제 2 단자는 제 2 배선에 전기적으로 연결되며, 상기 제 1 스위치의 제 2 단자는 제 4 배선에 전기적으로 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극 중 하나는 상기 저장 커패시터의 제 1 단자에 전기적으로 연결되고 상기 트랜지스터의 상기 게이트 전극은 상기 저장 커패시터의 제 2 단자에 전기적으로 연결되는, 반도체 장치.
  8. 트랜지스터, 저장 커패시터, 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 4 스위치의 제 1 단자에 전기적으로 연결되며, 상기 제 4 스위치의 제 2 단자는 픽셀 전극 및 상기 제 3 스위치의 제 1 단자에 전기적으로 연결되고 상기 제 3 스위치의 제 2 단자는 제 3 배선에 전기적으로 연결되며,
    상기 트랜지스터의 상기 소스 전극 및 드레인 전극의 다른 한 전극은 제 1 배선에 전기적으로 연결되며,
    상기 트랜지스터의 게이트 전극은 상기 제 2 스위치의 제 1 단자 및 상기 제 1 스위치의 제 1 단자에 전기적으로 연결되며, 상기 제 2 스위치의 제 2 단자는 제 2 배선에 전기적으로 연결되며, 상기 제 1 스위치의 제 2 단자는 제 4 배선에 전기적으로 연결되며,
    상기 제 4 스위치의 상기 제 2 단자는 상기 저장 커패시터의 제 1 단자에 전기적으로 연결되고 상기 트랜지스터의 상기 게이트 전극은 상기 저장 커패시터의 제 2 단자에 전기적으로 연결되는, 반도체 장치.
  9. 제 2 항, 제 5 항, 제 6 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 제 3 배선은 상기 제 3 스위치를 제어하는 배선과 동일한, 반도체 장치.
  10. 제 5 항, 제 6 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 제 3 배선은 선행 로우 또는 다음 로우의 제 1 내지 제 3 스위치들 각각을 제어하는 3개의 배선들로부터 선택된 배선인, 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 배선에 공급되는 전위는 상기 제 3 배선에 공급되는 전위보다 높고, 2개의 전위들 간의 차이는 상기 트랜지스터의 임계 전압의 절대값보다 큰, 반도체 장치.
  17. 삭제
  18. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 배선에 공급되는 전위는 상기 제 3 배선에 공급되는 전위보다 낮고 2개의 전위들 간의 차는 상기 트랜지스터의 임계값의 절대값보다 큰, 반도체 장치.
  19. 제 5 항 내지 8 항 중 어느 한 항에 있어서,
    상기 제 1 스위치 내지 제 4 스위치는 트랜지스터들인, 반도체 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 반도체 장치에 있어서:
    소스 전극 및 드레인 전극 중 하나가 제 1 배선에 전기적으로 연결되고, 상기 소스 전극 및 드레인 전극 중 다른 하나가 제 3 배선에 전기적으로 연결되며, 게이트 전극이 제 2 배선 및 제 4 배선에 전기적으로 연결되는 트랜지스터;
    상기 트랜지스터의 게이트-소스 전압을 유지하는 저장 커패시터;
    상기 제 2 배선에 공급되는 제 1 전위 및 상기 제 3 배선에 공급되는 제 2 전위를 상기 저장 커패시터에 인가함으로써 상기 저장 커패시터의 제 1 전압을 유지하는 수단;
    상기 저장 커패시터의 전압을 제 2 전압에 이르기까지 방전시키는 수단;
    제 1 전위 및 제 3 전압의 합인 전위를 상기 저장 커패시터에 인가함으로써 상기 저장 커패시터의 제 4 전압 및 제 2 전압의 합인 제 5 전위를 유지하는 수단; 및
    상기 제 5 전압에 따라 트랜지스터에 대해 설정되는 전류를 부하에 공급하는 수단을 포함하는, 반도체 장치.
  24. 반도체 장치에 있어서:
    소스 전극 및 드레인 전극 중 하나가 제 1 배선에 전기적으로 연결되고, 상기 소스 전극 및 드레인 전극 중 다른 하나가 제 3 배선에 전기적으로 연결되며, 게이트 전극이 제 2 배선 및 제 4 배선에 전기적으로 연결되는 트랜지스터;
    상기 트랜지스터의 게이트-소스 전압을 유지하는 저장 커패시터;
    상기 제 2 배선에 공급되는 제 1 전위 및 상기 제 3 배선에 공급되는 제 2 전위를 상기 저장 커패시터에 인가함으로써 상기 저장 커패시터의 제 1 전압을 유지하는 수단;
    상기 저장 커패시터의 전압을 상기 트랜지스터의 임계 전압에 이르기까지 방전시키는 수단;
    제 1 전위 및 제 2 전압의 합인 전위를 상기 저장 커패시터에 인가함으로써 상기 트랜지스터의 임계 전압 및 상기 저장 커패시터의 제 3 전압의 합인 제 4 전압을 유지하는 수단; 및
    상기 제 4 전압에 따라 트랜지스터에 대해 설정되는 전류를 부하에 공급하는 수단을 포함하는, 반도체 장치.
  25. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 박막 트랜지스터인, 반도체 장치.
  26. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 n-채널 트랜지스터인, 반도체 장치.
  27. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터의 반도체 층은 비-결정질 반도체 막으로 형성되는, 반도체 장치.
  28. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터의 반도체 층은 비정질 실리콘으로 형성되는, 반도체 장치.
  29. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터의 반도체 층은 결정질 반도체 막으로 형성되는, 반도체 장치.
  30. 제 23 항 또는 제 24 항에 있어서,
    상기 제 1 전위는 상기 제 2 전위보다 더 높고, 상기 제 1 전위 및 제 2 전위 간의 차는 상기 트랜지스터의 임계 전압의 절대값보다 더 큰, 반도체 장치.
  31. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 p-채널 트랜지스터인, 반도체 장치.
  32. 제 23 항 또는 제 24 항에 있어서,
    상기 제 1 전위는 상기 제 2 전위보다 더 낮고, 상기 제 1 전위 및 제 2 전위 간의 차는 상기 트랜지스터의 임계 전압의 절대값보다 더 큰, 반도체 장치.
  33. 제 23 항 또는 제 24 항에 있어서,
    상기 부하는 발광 소자인, 반도체 장치.
  34. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 저장 커패시터는 커패시터 소자인, 반도체 장치.
  35. 제 1 항, 제 2 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항, 제 23 항, 또는 제 24 항 중 어느 한 항에 따른 반도체 장치를 포함하는 디스플레이 장치.
  36. 디스플레이부로서 제 35 항에 따른 디스플레이 장치를 포함하는 전자 장치.
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